KR20110124070A - 이중 랜드를 갖는 반도체패키지 및 관련된 장치 - Google Patents

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Abstract

이중 랜드(dual land)를 갖는 반도체패키지를 제공한다. 상기 반도체패키지는 다수의 내부 패드들을 갖는 기판을 구비한다. 반도체 칩이 상기 기판에 부착된다. 상기 반도체 칩은 상기 내부 패드들에 전기적으로 접속된다. 상기 기판에 형성되고 상기 내부 패드들에 전기적으로 접속된 다수의 랜드들을 제공한다. 상기 기판에 형성된 적어도 하나의 우회배선을 제공한다. 상기 우회배선은 제 1 랜드 및 제 2 랜드에 접속된다. 상기 제 1 랜드는 상기 랜드들 중 선택된 하나이고, 상기 제 2 랜드는 상기 랜드들 중 선택된 다른 하나이다. 상기 제 1 랜드 및 상기 제 2 랜드는 상기 랜드들 사이의 평균거리보다 3배 이상 떨어진다.

Description

이중 랜드를 갖는 반도체패키지 및 관련된 장치{Semiconductor package having dual land and related device}
본 발명은 반도체장치에 관한 것으로, 특히 이중 볼 랜드(dual ball land)를 갖는 반도체패키지 및 이것을 채택하는 전자장치에 관한 것이다.
전자장치들의 경박단소화에 따라 패키지-온-패키지(package on package; PoP)에 관한 기술이 다양하게 연구되고 있다. 상기 패키지-온-패키지는 동종 또는 이종의 반도체패키지들을 적층 하여 수평적 실장 면적을 줄임으로써 집적도를 높인 패키지를 말한다. 그런데 두께를 제어하면서 반도체패키지들을 적층 하는데 따르는 여러 가지 난관에 봉착하게 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 두께를 제어하면서 우수한 신뢰성을 보이는 반도체패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체패키지를 제공한다. 상기 반도체패키지는 다수의 내부 패드들을 갖는 기판을 구비한다. 반도체 칩이 상기 기판에 부착된다. 상기 반도체 칩은 상기 내부 패드들에 전기적으로 접속된다. 상기 기판에 형성되고 상기 내부 패드들에 전기적으로 접속된 다수의 랜드들을 제공한다. 상기 기판에 형성된 적어도 하나의 우회배선을 제공한다. 상기 우회배선은 제 1 랜드 및 제 2 랜드에 접속된다. 상기 제 1 랜드는 상기 랜드들 중 선택된 하나이고, 상기 제 2 랜드는 상기 랜드들 중 선택된 다른 하나이다. 상기 제 1 랜드 및 상기 제 2 랜드는 상기 랜드들 사이의 평균거리보다 3배 이상 떨어진다.
몇몇 실시 예에서, 상기 제 1 랜드 및 상기 제 2 랜드 사이에 상기 랜드들 중 선택된 2개 이상의 다른 랜드들이 형성될 수 있다.
다른 실시 예에서, 상기 랜드들의 개수는 상기 내부 패드들 보다 1.2 배 내지 2배 일수 있다.
또 다른 실시 예에서, 상기 제 1 랜드는 상기 기판의 모서리에 인접하고, 상기 제 2 랜드는 상기 기판의 가운데에 인접할 수 있다.
또 다른 실시 예에서, 상기 랜드들은 행 방향으로 정렬된 제 1 그룹 및 상기 제 1 그룹의 일단에서 시작하여 열 방향으로 정렬된 제 2 그룹을 포함할 수 있다. 상기 제 1 랜드는 상기 제 1 그룹의 중앙에 인접하고, 상기 제 2 랜드는 상기 제 2 그룹의 중앙에 인접할 수 있다.
또 다른 실시 예에서, 상기 랜드들에 부착된 도전성 패턴들을 제공할 수 있다. 상기 도전성 패턴들은 솔더 볼(solder ball), 솔더 페이스트(solder paste), 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 리드그리드어레이(lead grid array; LGA), 핀그리드어레이(pin grid array; PGA), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에서, 상기 기판에 부착되고 상기 랜드들의 각각에 대응하는 하부 랜드들을 갖는 하부기판을 제공할 수 있다. 상기 하부기판에 하부 반도체 칩을 부착할 수 있다.
또 다른 실시 예에서, 상기 도전성 패턴들은 제 1 도전성 패턴 및 제 2 도전성 패턴을 포함할 수 있다. 상기 하부 랜드들은 제 1 하부 랜드 및 제 2 하부 랜드를 포함할 수 있다. 상기 제 1 도전성 패턴은 상기 제 1 랜드 및 상기 제 1 하부 랜드에 접촉하고, 상기 제 2 도전성 패턴은 상기 제 2 랜드 및 상기 제 2 하부 랜드에 접촉할 수 있다.
또 다른 실시 예에서, 상기 도전성 패턴들은 제 1 도전성 패턴 및 제 2 도전성 패턴을 포함할 수 있다. 상기 하부 랜드들은 제 1 하부 랜드 및 제 2 하부 랜드를 포함할 수 있다. 상기 제 1 도전성 패턴은 상기 제 1 랜드 및 상기 제 1 하부 랜드에 접촉하고, 상기 제 2 도전성 패턴은 상기 제 2 랜드에 접촉하고 상기 제 2 하부 랜드에서 떨어질 수 있다.
또 다른 실시 예에서, 상기 하부기판은 상기 하부 랜드들에 전기적으로 접속된 다수의 외부 패드들을 구비할 수 있다. 상기 하부기판에 상기 제 1 하부 랜드 및 상기 제 2 하부 랜드에 접속된 하부 우회배선을 형성할 수 있다.
또한, 본 발명의 실시 예들은, 반도체장치를 제공한다. 이 장치는 다수의 기판 랜드들을 갖는 마더 보드(Mother Board)를 구비한다. 상기 마더 보드 상에 다수의 내부 패드들을 갖는 상부기판이 제공된다. 반도체 칩이 상기 상부기판에 부착된다. 상기 반도체 칩은 상기 내부 패드들에 전기적으로 접속된다. 상기 상부기판에 형성되고 상기 내부 패드들 및 상기 기판 랜드들에 전기적으로 접속된 다수의 상부 랜드들을 제공한다. 상기 상부기판에 형성된 적어도 하나의 상부 우회배선을 제공한다. 상기 상부 우회배선은 제 1 상부 랜드 및 제 2 상부 랜드에 접속된다. 상기 제 1 상부 랜드는 상기 상부 랜드들 중 선택된 하나이고, 상기 제 2 상부 랜드는 상기 상부 랜드들 중 선택된 다른 하나이다. 상기 제 1 상부 랜드 및 상기 제 2 상부 랜드는 상기 상부 랜드들 사이의 평균거리보다 3배 이상 떨어진다.
몇몇 실시 예에서, 상기 상부 랜드들에 상부 도전성 패턴들을 부착할 수 있다.
다른 실시 예에서, 상기 상부 도전성 패턴들은 제 1 상부 도전성 패턴 및 제 2 상부 도전성 패턴을 포함할 수 있다. 상기 기판 랜드들은 상기 제 1 상부 랜드와 마주보는 제 1 기판 랜드 및 상기 제 2 상부 랜드와 마주보는 제 2 기판 랜드를 포함할 수 있다. 상기 제 1 상부 도전성 패턴은 상기 제 1 상부 랜드 및 상기 제 1 기판 랜드 사이에 제공되고, 상기 제 2 상부 도전성 패턴은 상기 제 2 상부 랜드 및 상기 제 2 기판 랜드 사이에 제공될 수 있다.
또 다른 실시 예에서, 상기 마더 보드에 상기 제 1 기판 랜드 및 상기 제 2 기판 랜드에 접속된 베이스 우회배선을 형성할 수 있다.
또 다른 실시 예에서, 상기 제 1 상부 랜드는 상기 상부기판의 모서리에 인접하고, 상기 제 2 상부 랜드는 상기 상부기판의 가운데에 인접할 수 있다.
또 다른 실시 예에서, 상기 상부 랜드들은 행 방향으로 정렬된 제 1 그룹 및 상기 제 1 그룹의 일단에서 시작하여 열 방향으로 정렬된 제 2 그룹을 포함할 수 있다. 상기 제 1 상부 랜드는 상기 제 1 그룹의 중앙에 인접하고, 상기 제 2 상부 랜드는 상기 제 2 그룹의 중앙에 인접할 수 있다.
또 다른 실시 예에서, 상기 마더 보드 및 상기 상부기판 사이에 하부기판을 부착할 수 있다. 상기 하부기판은 상기 상부 랜드들의 각각에 대응하는 하부 랜드들, 상기 기판 랜드들에 대응하는 다수의 외부 패드들, 및 상기 하부 랜드들과 상기 외부 패드들에 접속된 다수의 하부 우회배선들을 구비할 수 있다. 상기 하부기판에 하부 반도체 칩을 부착할 수 있다. 상기 외부 패드들 및 상기 기판 랜드들 사이에 하부 도전성 패턴들을 제공할 수 있다.
또 다른 실시 예에서, 상기 하부 랜드들은 상기 제 1 상부 랜드와 마주보는 제 1 하부 랜드 및 상기 제 2 상부 랜드와 마주보는 제 2 하부 랜드를 포함할 수 있다. 상기 하부 우회배선들 중 선택된 하나는 상기 제 1 하부 랜드 및 상기 제 2 하부 랜드에 접속되고 상기 외부 패드들 중 선택된 하나에 접속될 수 있다.
또 다른 실시 예에서, 상기 외부 패드들은 상기 제 1 하부 랜드와 마주보는 제 1 외부 패드 및 상기 제 2 하부 랜드와 마주보는 제 2 외부 패드를 포함할 수 있다. 상기 기판 랜드들은 상기 제 1 외부 패드와 마주보는 제 1 기판 랜드 및 상기 제 2 외부 패드와 마주보는 제 2 기판 랜드를 포함할 수 있다. 상기 하부 도전성 패턴들은 상기 제 1 외부 패드 및 상기 제 1 기판 랜드 사이에 제 1 하부 도전성 패턴, 및 상기 제 2 외부 패드 및 상기 제 2 기판 랜드 사이에 제 2 하부 도전성 패턴을 포함할 수 있다.
본 발명의 실시 예들에 따르면, 우회배선 및 상기 우회배선에 접속된 두 개의 랜드들을 갖는 기판이 제공된다. 상기 기판에 반도체 칩이 부착된다. 상기 랜드들은 솔더 볼(solder ball)과 같은 도전성 패턴에 의하여 다른 반도체패키지 또는 다른 기판에 접속된다. 상기 우회배선에 접속된 두 개의 랜드들은 이중의 신호전달경로를 제공할 수 있다. 이에 따라, 두께를 제어하면서 우수한 전기적 특성 및 신뢰성을 갖는 반도체패키지 및 반도체장치를 구현할 수 있다.
도 1은 본 발명의 제 1 실시 예들에 따른 반도체패키지를 설명하기 위한 사시도이다.
도 2 내지 도 4 및 도 8 내지 도 12는 본 발명의 제 1 실시 예들에 따른 반도체패키지를 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명의 제 1 실시 예들에 따른 반도체패키지의 부분평면도들이다.
도 13은 본 발명의 제 2 실시 예들에 따른 반도체장치를 설명하기 위한 평면도이다.
도 14 내지 도 16은 도 13의 절단선 I-I'에 따라 취해진 단면도들이다.
도 17은 본 발명의 제 3 실시 예들에 따른 반도체모듈을 설명하기 위한 평면도이다.
도 18 내지 도 20은 도 17의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 21은 본 발명의 제 4 실시 예에 따른 전자 장치의 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[실시예 1]
도 1은 본 발명의 제 1 실시 예들에 따른 반도체패키지를 설명하기 위한 사시도이고, 도 2 내지 도 4 는 본 발명의 일 실시 예들에 따른 반도체패키지를 설명하기 위한 단면도들이며, 도 5 내지 도 7은 본 발명의 제 1 실시 예들에 따른 반도체패키지의 부분평면도들이고, 도 8 내지 도 10은 본 발명의 다른 실시 예들에 따른 반도체패키지를 설명하기 위한 단면도들이며, 도 11 및 도 12는 본 발명의 또 다른 실시 예들에 따른 반도체패키지를 설명하기 위한 단면도들이다.
도 1을 참조하면, 본 발명의 제 1 실시 예들에 따른 반도체패키지는 하부 패키지(10) 및 상부 패키지(30)를 갖는 패키지-온-패키지(package on package; PoP)일 수 있다. 상기 하부 패키지(10)의 일면에 다수의 하부도전성 패턴들(13)이 행 및 열 방향으로 부착될 수 있다. 상기 상부 패키지(30)의 일면에 다수의 상부도전성 패턴들(33)이 행 및 열 방향으로 부착될 수 있다. 상기 상부 패키지(30)는 상기 하부 패키지(10)의 상부에 부착될 수 있다. 상기 상부도전성 패턴들(33)은 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 개재될 수 있다. 상기 하부도전성 패턴들(13)은 솔더 볼(solder ball), 솔더 페이스트(solder paste), 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 리드그리드어레이(lead grid array; LGA), 핀그리드어레이(pin grid array; PGA), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다. 상기 상부도전성 패턴들(33)은 솔더 볼(solder ball), 솔더 페이스트(solder paste), 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 리드그리드어레이(lead grid array; LGA), 핀그리드어레이(pin grid array; PGA), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다. 이하에서는 상기 하부도전성 패턴들(13) 및 상기 상부도전성 패턴들(33)이 솔더 볼(solder ball)인 경우를 상정하여 설명하기로 한다.
몇몇 실시 예에서, 상기 상부 패키지(30)는 독립적으로 사용할 수도 있으며, 상기 하부 패키지(10) 또한 독립적으로 사용할 수 있다.
도 2를 참조하면, 상기 상부 패키지(30)는 상부 기판(35)에 부착된 다수의 반도체 칩들(41)을 구비할 수 있다. 상기 상부 기판(35)은 다수의 내부 패드들(39) 및 다수의 상부 랜드들(37, 37A, 37B)을 구비할 수 있다. 상기 내부 패드들(39)은 상기 상부 랜드들(37, 37A, 37B)에 전기적으로 접속할 수 있다. 상기 상부 랜드들(37, 37A, 37B)은 제 1 상부 랜드(37A) 및 제 2 상부 랜드(37B)를 포함할 수 있다. 상기 제 1 상부 랜드(37A) 및 상기 제 2 상부 랜드(37B)는 상부 우회배선(38)을 경유하여 상기 내부 패드들(39) 중 선택된 하나에 전기적으로 접속할 수 있다.
상기 상부 기판(35)은 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성할 수 있다. 상기 상부 기판(35)은 2층 내지 8층의 내부배선 층들(도시하지 않음)을 갖는 다층인쇄회로기판일 수 있다. 상기 내부 패드들(39)은 상기 상부 기판(35)의 전면(35A)에 형성할 수 있으며, 상기 상부 랜드들(37, 37A, 37B)은 상기 상부 기판(35)의 후면(35B)에 형성할 수 있다. 상기 내부 패드들(39) 중 몇몇은 데이터 입출력 패드들일 수 있으며, 상기 내부 패드들(39) 중 다른 몇몇은 전원 패드들일 수 있고, 상기 내부 패드들(39) 중 또 다른 몇몇은 접지 패드들일 수 있다. 상기 상부 우회배선(38)은 상기 상부 기판(35)의 내부에 형성할 수 있다. 상기 상부 기판(35)의 내부에는 상기 상부 우회배선(38)과 유사한 다수의 다른 우회배선들(도시하지 않음)이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 상부 랜드들(37, 37A, 37B)의 개수는 상기 내부 패드들(39)보다 1.2 배 내지 2배 많을 수 있다. 상기 제 1 상부 랜드(37A) 및 상기 제 2 상부 랜드(37B) 사이에 상기 상부 랜드들(37) 중 선택된 2개 이상을 형성할 수 있다. 상기 제 1 상부 랜드(37A)는 상기 상부 기판(35)의 가장자리 또는 모서리에 인접할 수 있으며, 상기 제 2 상부 랜드(37B)는 상기 상부 기판(35)의 가운데에 인접할 수 있다. 상기 제 1 상부 랜드(37A) 및 상기 제 2 상부 랜드(37B)는 상기 상부 랜드들(37, 37A, 37B) 사이의 평균거리보다 3배 이상 떨어질 수 있다.
상기 상부 도전성 패턴들(33, 33A, 33B)은 상기 상부 랜드들(37, 37A, 37B) 상에 부착할 수 있다. 상기 상부 도전성 패턴들(33, 33A, 33B)은 상기 제 1 상부 랜드(37A)에 부착된 제 1 상부 도전성 패턴(33A) 및 상기 제 2 상부 랜드(37B)에 부착된 제 2 상부 도전성 패턴(33B)을 포함할 수 있다.
상기 상부 랜드들(37, 37A, 37B)은 Cu막, W막, WN막, Ni막, Co막, Fe막, Ti막, TiN막, Ta막, TaN막, Al막, Au막, Ag막, Pt막, Pd막, Sn막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나와 같은 도전막으로 형성할 수 있다. 상기 상부 우회배선(38)은 Cu막, W막, WN막, Ni막, Co막, Fe막, Ti막, TiN막, Ta막, TaN막, Al막, Au막, Ag막, Pt막, Pd막, Sn막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나와 같은 도전막으로 형성할 수 있다. 상기 내부 패드들(39)은 Cu막, W막, WN막, Ni막, Co막, Fe막, Ti막, TiN막, Ta막, TaN막, Al막, Au막, Ag막, Pt막, Pd막, Sn막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나와 같은 도전막으로 형성할 수 있다.
상기 반도체 칩들(41)은 도 2에 도시된 바와 같이 캐스케이드 스택(cascade stack)을 구성할 수 있다. 상기 반도체 칩들(41)은 본딩 와이어(bonding wire; 43)를 이용하여 상기 내부 패드들(39)에 전기적으로 접속할 수 있다. 상기 상부 기판(35) 상에 상기 반도체 칩들(41)을 덮는 봉지재(45)를 형성할 수 있다. 상기 반도체 칩들(41)의 각각은 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자, 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자, 마이크로프로세서(Microprocessor), 및 로직소자(Logic device)로 이루어진 일군에서 선택된 적어도 하나일 수 있다.
몇몇 실시 예들에 있어서, 상기 반도체 칩들(41) 중 몇몇은 서로 다른 기능을 갖는 반도체소자를 구비할 수 있다. 예를 들면, 상기 반도체 칩들(41) 중 하나는 로직소자(Logic device)를 갖는 제어 칩(control chip)일 수 있으며, 상기 반도체 칩들(41) 중 몇몇은 플래시메모리 칩(Flash Memory chip)과 같은 비휘발성 메모리 칩(Non-volatile memory chip)일 수 있다.
더 나아가서, 상기 반도체 칩들(41)은 오버행 스택(overhang stack)을 구성할 수도 있다. 상기 반도체 칩들(41)은 상기 본딩 와이어(bonding wire; 43), 관통전극(TSV), 도전성 테이프(conductive tape), 빔리드본딩(beam lead bonding), 솔더 볼(solder ball), 솔더 페이스트(solder paste), 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 에이시에프(aniostropic conductive film; ACF), 에이시피(aniostropic conductive paste; ACP), 또는 이들의 조합을 이용하여 상기 내부 패드들(39)에 전기적으로 접속할 수 있다. 이에 더하여, 상기 반도체 칩들(41) 중 몇몇은 플립칩 본딩(flip chip bonding) 기술을 이용하여 상기 내부 패드들(39)에 전기적으로 접속할 수도 있다.
상기 하부 패키지(10)는 하부 기판(15)에 부착된 하부 반도체 칩(21)을 구비할 수 있다. 상기 하부 기판(15)은 다수의 하부 랜드들(17, 17A, 17B) 및 다수의 외부 패드들(19, 19A)을 구비할 수 있다. 상기 하부 랜드들(17, 17A, 17B)은 제 1 하부 랜드(17A) 및 제 2 하부 랜드(17B)를 포함할 수 있다. 상기 외부 패드들(19, 19A)은 제 1 외부 패드(19A)를 포함할 수 있다. 상기 제 1 외부 패드(19A)는 하부 우회배선(18)을 경유하여 상기 제 1 하부 랜드(17A) 및 상기 제 2 하부 랜드(17B)에 전기적으로 접속할 수 있다. 상기 제 1 하부 랜드(17A)는 상기 제 1 상부 도전성 패턴(33A)과 접촉할 수 있으며, 상기 제 2 하부 랜드(17B)는 상기 제 2 상부 도전성 패턴(33B)과 접촉할 수 있다.
상기 하부 기판(15)은 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성할 수 있다. 상기 하부 기판(15)은 2층 내지 8층의 내부배선 층들(도시하지 않음)을 갖는 다층인쇄회로기판일 수 있다. 상기 하부 랜드들(17, 17A, 17B)은 상기 하부 기판(15)의 전면(15A)에 형성할 수 있으며, 상기 외부 패드들(19, 19A)은 상기 하부 기판(15)의 후면(15B)에 형성할 수 있다. 상기 하부 랜드들(17, 17A, 17B)은 상기 상부 랜드들(37, 37A, 37B)과 마주볼 수 있다. 상기 하부 랜드들(17, 17A, 17B)의 개수는 상기 상부 랜드들(37, 37A, 37B)과 같거나 많을 수 있다. 상기 하부 우회배선(18)은 상기 하부 기판(15)의 내부에 형성할 수 있다.
상기 전면(15A)에는 상기 하부 반도체 칩(21)과 전기적으로 접속되고 상기 하부 랜드들(17, 17A, 17B)과 유사한 다수의 다른 패드들(도시하지 않음)이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 하부 기판(15)의 내부에는 상기 하부 우회배선(18)과 유사한 다수의 다른 우회배선들(도시하지 않음)이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 하부 랜드들(17, 17A, 17B)의 개수는 상기 내부 패드들(39)보다 1.2 배 내지 2배 많을 수 있다. 상기 제 1 하부 랜드(17A) 및 상기 제 2 하부 랜드(17B) 사이에 상기 하부 랜드들(17) 중 선택된 2개 이상을 형성할 수 있다. 상기 제 1 하부 랜드(17A)는 상기 하부 기판(15)의 가장자리 또는 모서리에 인접할 수 있으며, 상기 제 2 하부 랜드(17B)는 상기 하부 기판(15)의 가운데에 인접할 수 있다. 상기 제 1 하부 랜드(17A) 및 상기 제 2 하부 랜드(17B)는 상기 하부 랜드들(17, 17A, 17B) 사이의 평균거리보다 3배 이상 떨어질 수 있다.
상기 하부 도전성 패턴들(13)은 상기 외부 패드들(19, 19A) 상에 부착할 수 있다. 상기 하부 도전성 패턴들(13)은 상기 제 1 외부 패드(19A)에 부착된 제 1 하부 도전성 패턴(13A)을 포함할 수 있다.
상기 제 1 하부 도전성 패턴(13A)은 상기 제 1 외부 패드(19A), 상기 하부 우회배선(18), 상기 제 1 하부 랜드(17A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 상부 랜드(37A), 상기 상부 우회배선(38), 및 상기 내부 패드(39)를 경유하여 상기 반도체 칩들(41)에 전기적으로 접속할 수 있다. 또한, 상기 제 1 하부 도전성 패턴(13A)은 상기 제 1 외부 패드(19A), 상기 하부 우회배선(18), 상기 제 2 하부 랜드(17B), 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 상부 랜드(37B), 상기 상부 우회배선(38), 및 상기 내부 패드(39)를 경유하여 상기 반도체 칩들(41)에 전기적으로 접속할 수 있다. 즉, 상기 제 1 하부도전성 패턴(13A) 및 상기 내부 패드(39) 사이에 이중의 신호전달경로가 제공될 수 있다. 이에 따라, 본 발명의 제 1 실시 예들에 따른 반도체패키지는 종래에 비하여 우수한 전기적 특성 및 신뢰성을 보일 수 있다.
상기 하부 랜드들(17, 17A, 17B)은 Cu막, W막, WN막, Ni막, Co막, Fe막, Ti막, TiN막, Ta막, TaN막, Al막, Au막, Ag막, Pt막, Pd막, Sn막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나와 같은 도전막으로 형성할 수 있다. 상기 하부 우회배선(18)은 Cu막, W막, WN막, Ni막, Co막, Fe막, Ti막, TiN막, Ta막, TaN막, Al막, Au막, Ag막, Pt막, Pd막, Sn막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나와 같은 도전막으로 형성할 수 있다. 상기 외부 패드들(19, 19A)은 Cu막, W막, WN막, Ni막, Co막, Fe막, Ti막, TiN막, Ta막, TaN막, Al막, Au막, Ag막, Pt막, Pd막, Sn막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나와 같은 도전막으로 형성할 수 있다.
상기 하부 반도체 칩(21)은 본딩 와이어(bonding wire), 관통전극(TSV), 도전성 테이프(conductive tape), 빔리드본딩(beam lead bonding), 솔더 볼(solder ball), 솔더 페이스트(solder paste), 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 에이시에프(aniostropic conductive film; ACF), 에이시피(aniostropic conductive paste; ACP), 또는 이들의 조합을 이용하여 상기 하부 랜드들(17, 17A, 17B) 또는 상기 하부 랜드들(17, 17A, 17B)과 유사한 다른 패드들(도시하지 않음)에 전기적으로 접속할 수 있다. 예를 들면, 상기 하부 반도체 칩(21)은 플립칩 본딩(flip chip bonding) 기술을 이용하여 상기 하부 랜드들(17, 17A, 17B)에 전기적으로 접속할 수 있다. 이에 더하여, 상기 하부 기판(15) 상에 상기 하부 반도체 칩(21)을 덮는 봉지재(도시하지 않음)를 형성할 수 있으나 간략한 설명을 위하여 생략하기로 한다.
몇몇 실시 예들에서, 상기 하부 기판(15) 상에 상기 반도체 칩들(41)과 유사한 구성을 갖는 다른 반도체 칩들(도시하지 않음)을 형성할 수 있다. 이 경우에, 상기 다른 반도체 칩들(도시하지 않음)은 상기 하부 기판(15) 상에 캐스케이드 스택(cascade stack) 또는 오버행 스택(overhang stack)을 구성할 수 있다. 상기 다른 반도체 칩들(도시하지 않음)은 본딩 와이어(bonding wire), 관통전극(TSV), 도전성 테이프(conductive tape), 빔리드본딩(beam lead bonding), 솔더 볼(solder ball), 솔더 페이스트(solder paste), 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 에이시에프(aniostropic conductive film; ACF), 에이시피(aniostropic conductive paste; ACP), 또는 이들의 조합을 이용하여 상기 하부 랜드들(17, 17A, 17B) 또는 상기 하부 랜드들(17, 17A, 17B)과 유사한 다른 패드들(도시하지 않음)에 전기적으로 접속할 수 있다.
상기 하부 반도체 칩(21) 및 상기 다른 반도체 칩들(도시하지 않음)의 각각은 디램(Dynamic Random Access Memory; DRAM)과 같은 휘발성 메모리소자, 플래시메모리(Flash Memory)와 같은 비휘발성 메모리소자, 마이크로프로세서(Microprocessor), 및 로직소자(Logic device)로 이루어진 일군에서 선택된 적어도 하나일 수 있다.
몇몇 실시 예들에서, 상기 하부 패키지(10)는 생략될 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
도 3을 참조하면, 상기 상부 패키지(30) 및 상기 하부 패키지(10)는 워페지(warpage), 또는 보우(bow)가 발생할 수 있다. 예를 들면, 상기 상부 패키지(30)는 보울(bowl) 형상으로 휘어질 수 있으며, 상기 하부 패키지(10)는 상기 상부 패키지(30)와 반대 방향으로 휘어질 수 있다. 이 경우에, 상기 제 1 상부 도전성 패턴(33A) 및 상기 제 1 하부 랜드(17A) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 2 상부 랜드(37B), 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 하부 랜드(17B), 상기 하부 우회배선(18), 및 상기 제 1 외부 패드(19A)를 경유하여 상기 제 1 하부 도전성 패턴(13A)에 전기적으로 접속할 수 있다.
도 4를 참조하면, 상기 상부 패키지(30)는 터널(tunnel) 형상으로 휘어질 수 있으며, 상기 하부 패키지(10)는 상기 상부 패키지(30)와 반대 방향으로 휘어질 수 있다. 이 경우에, 상기 제 2 상부 도전성 패턴(33B) 및 상기 제 2 하부 랜드(17B) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 1 상부 랜드(37A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 하부 랜드(17A), 상기 하부 우회배선(18), 및 상기 제 1 외부 패드(19A)를 경유하여 상기 제 1 하부 도전성 패턴(13A)에 전기적으로 접속할 수 있다.
도 5를 참조하면, 상기 상부 랜드들(37, 37A, 37B)은 상기 상부 기판(35)에 다양한 배열을 구성할 수 있다. 예를 들면, 상기 상부 랜드들(37, 37A, 37B)은 상기 상부 기판(35)의 한쪽에 행 방향으로 정렬된 제 1 그룹, 상기 제 1 그룹의 일단에서 시작하여 열 방향으로 정렬된 제 2 그룹, 상기 제 1 그룹의 다른 일단에서 시작하여 열 방향으로 정렬된 제 3 그룹, 및 상기 제 1 그룹과 마주보고 상기 제 2 그룹 및 상기 제 3 그룹의 일단들에 교차하는 제 4 그룹을 포함할 수 있다.
상기 제 1 그룹 내지 상기 제 4 그룹의 교차점들에 다수의 제 1 상부 랜드들(37A)을 제공할 수 있다. 즉, 상기 제 1 상부 랜드들(37A)은 상기 상부 기판(35)의 모서리들에 인접하게 배열할 수 있다. 상기 제 1 그룹의 중앙에 인접하게 다수의 제 2 상부 랜드들(37B)을 제공할 수 있으며, 이와 유사하게, 상기 제 2 그룹 내지 상기 제 4 그룹의 중앙에 인접하게 다수의 다른 제 2 상부 랜드들(37B)을 제공할 수 있다. 상기 제 1 상부 랜드들(37A) 및 상기 제 2 상부 랜드들(37B)은 상부 우회배선들(38)에 의하여 서로 접속할 수 있다. 즉, 상기 제 1 상부 랜드들(37A)의 각각은 상기 상부 우회배선들(38) 중 대응하는 하나를 경유하여 상기 제 2 상부 랜드들(37B) 중 하나에 전기적으로 접속할 수 있다.
상기 제 1 상부 랜드(37A) 및 상기 제 1 상부 랜드(37A)에 대응하는 상기 제 2 상부 랜드(37B) 사이의 거리는 상기 상부 랜드들(37, 37A, 37B) 사이의 평균거리보다 3배 이상 떨어질 수 있다. 상기 제 1 상부 랜드(37A) 및 상기 제 1 상부 랜드(37A)에 대응하는 상기 제 2 상부 랜드(37B) 사이에 상기 상부 랜드들(37, 37A, 37B) 중 선택된 2개 이상을 배치할 수 있다.
상기 하부 랜드들(17, 17A, 17B) 또한 상기 하부 기판(15)에 다양한 배열을 구성할 수 있다. 예를 들면, 상기 하부 랜드들(17, 17A, 17B)은 상기 하부 기판(15)의 한쪽에 행 방향으로 정렬된 제 1 그룹, 상기 제 1 그룹의 일단에서 시작하여 열 방향으로 정렬된 제 2 그룹, 상기 제 1 그룹의 다른 일단에서 시작하여 열 방향으로 정렬된 제 3 그룹, 및 상기 제 1 그룹과 마주보고 상기 제 2 그룹 및 상기 제 3 그룹의 일단들에 교차하는 제 4 그룹을 포함할 수 있다.
상기 제 1 그룹 내지 상기 제 4 그룹의 교차점들에 다수의 제 1 하부 랜드들(17A)을 제공할 수 있다. 즉, 상기 제 1 하부 랜드들(17A)은 상기 하부 기판(15)의 모서리들에 인접하게 배열할 수 있다. 상기 제 1 그룹의 중앙에 인접하게 다수의 제 2 하부 랜드들(17B)을 제공할 수 있으며, 이와 유사하게, 상기 제 2 그룹 내지 상기 제 4 그룹의 중앙에 인접하게 다수의 다른 제 2 하부 랜드들(17B)을 제공할 수 있다. 상기 제 1 하부 랜드들(17A) 및 상기 제 2 하부 랜드들(17B)은 하부 우회배선들(18)에 의하여 서로 접속할 수 있다. 즉, 상기 제 1 하부 랜드들(17A)의 각각은 상기 하부 우회배선들(18) 중 대응하는 하나를 경유하여 상기 제 2 하부 랜드들(17B) 중 하나에 전기적으로 접속할 수 있다.
상기 제 1 하부 랜드(17A) 및 상기 제 1 하부 랜드(17A)에 대응하는 상기 제 2 하부 랜드(17B) 사이의 거리는 상기 하부 랜드들(17, 17A, 17B) 사이의 평균거리보다 3배 이상 떨어질 수 있다. 상기 제 1 하부 랜드(17A) 및 상기 제 1 하부 랜드(17A)에 대응하는 상기 제 2 하부 랜드(17B) 사이에 상기 하부 랜드들(17, 17A, 17B) 중 선택된 2개 이상을 배치할 수 있다.
도 6을 참조하면, 상기 상부 랜드들(37, 37A, 37B)은 상기 상부 기판(35)의 한쪽에 행 방향으로 정렬된 제 1 그룹, 상기 제 1 그룹의 일단에서 시작하여 열 방향으로 정렬된 제 2 그룹, 상기 제 1 그룹의 다른 일단에서 시작하여 열 방향으로 정렬된 제 3 그룹, 및 상기 제 1 그룹과 마주보고 상기 제 2 그룹 및 상기 제 3 그룹의 일단들에 교차하는 제 4 그룹을 포함할 수 있다.
상기 제 1 그룹의 중앙에 인접하게 다수의 제 1 상부 랜드들(37A)을 제공할 수 있으며, 이와 유사하게, 상기 제 4 그룹의 중앙에 인접하게 다수의 다른 제 1 상부 랜드들(37A)을 제공할 수 있다. 상기 제 2 그룹의 중앙에 인접하게 다수의 제 2 상부 랜드들(37B)을 제공할 수 있으며, 이와 유사하게, 상기 제 3 그룹의 중앙에 인접하게 다수의 다른 제 2 상부 랜드들(37B)을 제공할 수 있다. 상기 제 1 상부 랜드들(37A) 및 상기 제 2 상부 랜드들(37B)은 상부 우회배선들(38)에 의하여 서로 접속할 수 있다.
상기 하부 기판(15) 또한 상기 상부 기판(35)과 유사한 배열을 갖는 상기 하부 랜드들(17, 17A, 17B)을 구비할 수 있다.
도 7을 참조하면, 상기 상부 기판(35)의 일면에 행 방향 및 열 방향으로 번갈아가며 반복적으로 배치된 제 1 상부 랜드들(37A) 및 제 2 상부 랜드들(37B)을 제공할 수 있다. 상기 제 1 상부 랜드들(37A) 및 상기 제 2 상부 랜드들(37B)은 상부 우회배선들(도시하지 않음)에 의하여 서로 접속할 수 있다. 이와 유사하게, 상기 하부 기판(15) 또한 상기 상부 기판(35)과 유사한 배열을 갖는 제 1 하부 랜드들(17A) 및 제 2 하부 랜드들(17B)을 구비할 수 있다. 상기 제 1 하부 랜드들(17A) 및 상기 제 2 하부 랜드들(17B)은 하부 우회배선들(도시하지 않음)에 의하여 서로 접속할 수 있다.
도 8을 참조하면, 상기 상부 패키지(30)는 도 2와 유사한 구성을 갖는 상부 기판(35), 반도체 칩들(41), 본딩 와이어(bonding wire; 43), 내부 패드들(39), 상부 랜드들(37, 37A, 37B), 상부 우회배선(38), 상부 도전성 패턴들(33, 33A, 33B), 및 봉지재(45)를 구비할 수 있다.
상기 하부 패키지(10)는 하부 기판(15)에 부착된 하부 반도체 칩(21)을 구비할 수 있다. 상기 하부 기판(15)은 다수의 하부 랜드들(17, 17A, 17B) 및 다수의 외부 패드들(19, 19A, 19B)을 구비할 수 있다. 상기 하부 랜드들(17, 17A, 17B)은 제 1 하부 랜드(17A) 및 제 2 하부 랜드(17B)를 포함할 수 있다. 상기 제 1 하부 랜드(17A)는 상기 제 1 상부 도전성 패턴(33A)과 접촉할 수 있으며, 상기 제 2 하부 랜드(17B)는 상기 제 2 상부 도전성 패턴(33B)과 접촉할 수 있다. 상기 외부 패드들(19, 19A, 19B)은 제 1 외부 패드(19A) 및 제 2 외부 패드(19B)를 포함할 수 있다. 상기 외부 패드들(19, 19A, 19B)은 상기 하부 랜드들(17, 17A, 17B)과 마주볼 수 있다. 상기 외부 패드들(19, 19A, 19B) 및 상기 하부 랜드들(17, 17A, 17B) 사이에 하부 우회배선들(18A)을 제공할 수 있다.
상기 하부 랜드들(17, 17A, 17B)의 개수는 상기 상부 랜드들(37, 37A, 37B)과 같거나 많을 수 있다. 상기 외부 패드들(19, 19A, 19B) 및 상기 하부 랜드들(17, 17A, 17B)은 1:1 대응할 수 있다. 몇몇 실시 예들에서, 상기 외부 패드들(19, 19A, 19B)은 도 5 내지 도 7 과 유사한 구성을 보일 수 있다.
상기 하부 도전성 패턴들(13, 13A, 13B)은 상기 외부 패드들(19, 19A, 19B) 상에 부착할 수 있다. 상기 하부 도전성 패턴들(13, 13A, 13B)은 상기 제 1 외부 패드(19A)에 부착된 제 1 하부 도전성 패턴(13A) 및 상기 제 2 외부 패드(19B)에 부착된 제 2 하부 도전성 패턴(13B)을 포함할 수 있다.
상기 제 1 하부 도전성 패턴(13A)은 상기 제 1 외부 패드(19A), 상기 하부 우회배선(18A), 상기 제 1 하부 랜드(17A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 상부 랜드(37A), 상기 상부 우회배선(38), 및 상기 내부 패드(39)를 경유하여 상기 반도체 칩들(41)에 전기적으로 접속할 수 있다. 또한, 상기 제 2 하부 도전성 패턴(13B)은 상기 제 2 외부 패드(19B), 상기 하부 우회배선(18B), 상기 제 2 하부 랜드(17B), 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 상부 랜드(37B), 상기 상부 우회배선(38), 및 상기 내부 패드(39)를 경유하여 상기 반도체 칩들(41)에 전기적으로 접속할 수 있다.
몇몇 실시 예들에서, 상기 하부 패키지(10)는 생략될 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
도 9를 참조하면, 상기 상부 패키지(30)는 보울(bowl) 형상으로 휘어질 수 있으며, 상기 하부 패키지(10)는 상기 상부 패키지(30)와 반대 방향으로 휘어질 수 있다. 이 경우에, 상기 제 1 상부 도전성 패턴(33A) 및 상기 제 1 하부 랜드(17A) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 2 상부 랜드(37B), 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 하부 랜드(17B), 상기 하부 우회배선(18A), 및 상기 제 2 외부 패드(19B)를 경유하여 상기 제 2 하부 도전성 패턴(13B)에 전기적으로 접속할 수 있다.
도 10을 참조하면, 상기 상부 패키지(30)는 터널(tunnel) 형상으로 휘어질 수 있으며, 상기 하부 패키지(10)는 상기 상부 패키지(30)와 반대 방향으로 휘어질 수 있다. 이 경우에, 상기 제 2 상부 도전성 패턴(33B) 및 상기 제 2 하부 랜드(17B) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 1 상부 랜드(37A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 하부 랜드(17A), 상기 하부 우회배선(18A), 및 상기 제 1 외부 패드(19A)를 경유하여 상기 제 1 하부 도전성 패턴(13A)에 전기적으로 접속할 수 있다.
도 11을 참조하면, 상기 상부 패키지(30)는 도 2와 유사한 구성을 갖는 상부 기판(35), 반도체 칩들(41), 본딩 와이어(bonding wire; 43), 내부 패드들(39), 상부 랜드들(37, 37A, 37B), 상부 우회배선(38), 상부 도전성 패턴들(33, 33A, 33B), 및 봉지재(45)를 구비할 수 있다.
상기 하부 패키지(10)는 하부 기판(15)에 부착된 하부 반도체 칩(22)을 구비할 수 있다. 상기 하부 반도체 칩(22)은 다수의 관통전극들(24)을 구비할 수 있다. 상기 관통전극들(24) 중 적어도 일부는 상기 하부 반도체 칩(22)에 전기적으로 접속될 수 있다. 상기 하부 반도체 칩(22)은 하부 봉지재(25)로 덮일 수 있다. 상기 하부 기판(15)은 다수의 하부 랜드들(17, 17A, 17B) 및 다수의 외부 패드들(19, 19A)을 구비할 수 있다. 상기 하부 랜드들(17, 17A, 17B)은 제 1 하부 랜드(17A) 및 제 2 하부 랜드(17B)를 포함할 수 있다. 상기 관통전극들(24) 및 상기 하부 랜드들(17, 17B) 사이에 중간 도전성 패턴들(23, 23B)을 형성할 수 있다. 상기 중간 도전성 패턴들(23, 23B)은 제 1 중간 도전성 패턴(23B)을 포함할 수 있다.
상기 중간 도전성 패턴들(23, 23B)은 솔더 볼(solder ball), 솔더 페이스트(solder paste), 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 리드 그리드 어레이(lead grid array; LGA), 핀 그리드 어레이(pin grid array; PGA), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나일 수 있다.
상기 제 1 하부 랜드(17A)는 제 1 상부 도전성 패턴(33A)과 접촉할 수 있다. 제 2 상부 도전성 패턴(33B)은 상기 하부 봉지재(25)를 관통하여 상기 관통전극들(24) 중 선택된 하나에 접촉할 수 있다. 상기 제 2 하부 랜드(17B)는 상기 제 1 중간 도전성 패턴(23B), 상기 관통전극들(24) 중 선택된 하나, 및 상기 제 2 상부 도전성 패턴(33B)을 경유하여 제 2 상부 랜드(37B)에 전기적으로 접속될 수 있다. 상기 외부 패드들(19, 19A)은 제 1 외부 패드(19A)를 포함할 수 있다. 상기 제 1 외부 패드(19A)는 하부 우회배선(18)을 경유하여 상기 제 1 하부 랜드(17A) 및 상기 제 2 하부 랜드(17B)에 전기적으로 접속될 수 있다.
상기 외부 패드들(19, 19A) 상에 하부 도전성 패턴들(13, 13A)을 부착할 수 있다. 상기 하부 도전성 패턴들(13, 13A)은 상기 제 1 외부 패드(19A)에 부착된 제 1 하부 도전성 패턴(13A)을 포함할 수 있다.
상기 제 1 하부 도전성 패턴(13A)은 상기 제 1 외부 패드(19A), 상기 하부 우회배선(18), 상기 제 1 하부 랜드(17A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 상부 랜드(37A), 상기 상부 우회배선(38), 및 상기 내부 패드(39)를 경유하여 상기 반도체 칩들(41)에 전기적으로 접속할 수 있다. 또한, 상기 제 1 하부 도전성 패턴(13A)은 상기 제 1 외부 패드(19A), 상기 하부 우회배선(18), 상기 제 2 하부 랜드(17B), 상기 제 1 중간 도전성 패턴(23B), 상기 관통전극들(24) 중 선택된 하나, 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 상부 랜드(37B), 상기 상부 우회배선(38), 및 상기 내부 패드(39)를 경유하여 상기 반도체 칩들(41)에 전기적으로 접속할 수 있다. 즉, 상기 제 1 하부도전성 패턴(13A) 및 상기 내부 패드(39) 사이에 이중의 신호전달경로가 제공될 수 있다. 이에 따라, 본 발명의 제 1 실시 예들에 따른 반도체패키지는 종래에 비하여 우수한 전기적 특성 및 신뢰성을 보일 수 있다.
몇몇 실시 예들에서, 상기 하부 패키지(10)는 생략될 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
도 12를 참조하면, 상기 상부 패키지(30)는 도 8과 유사한 구성을 갖는 상부 기판(35), 반도체 칩들(41), 본딩 와이어(bonding wire; 43), 내부 패드들(39), 상부 랜드들(37, 37A, 37B), 상부 우회배선(38), 상부 도전성 패턴들(33, 33A, 33B), 및 봉지재(45)를 구비할 수 있다.
상기 하부 패키지(10)는 하부 기판(15)에 부착된 하부 반도체 칩(22)을 구비할 수 있다. 상기 하부 반도체 칩(22)은 다수의 관통전극들(24)을 구비할 수 있다. 상기 관통전극들(24) 중 적어도 일부는 상기 하부 반도체 칩(22)에 전기적으로 접속될 수 있다. 상기 하부 반도체 칩(22)은 하부 봉지재(25)로 덮일 수 있다. 상기 하부 기판(15)은 다수의 하부 랜드들(17, 17A, 17B) 및 다수의 외부 패드들(19, 19A, 19B)을 구비할 수 있다. 상기 하부 랜드들(17, 17A, 17B)은 제 1 하부 랜드(17A) 및 제 2 하부 랜드(17B)를 포함할 수 있다. 상기 관통전극들(24) 및 상기 하부 랜드들(17, 17B) 사이에 중간 도전성 패턴들(23, 23B)을 형성할 수 있다. 상기 중간 도전성 패턴들(23, 23B)은 제 1 중간 도전성 패턴(23B)을 포함할 수 있다.
상기 제 1 하부 랜드(17A)는 제 1 상부 도전성 패턴(33A)과 접촉할 수 있다. 제 2 상부 도전성 패턴(33B)은 상기 하부 봉지재(25)를 관통하여 상기 관통전극들(24) 중 선택된 하나에 접촉할 수 있다. 상기 제 2 하부 랜드(17B)는 상기 제 1 중간 도전성 패턴(23B), 상기 관통전극들(24) 중 선택된 하나, 및 상기 제 2 상부 도전성 패턴(33B)을 경유하여 제 2 상부 랜드(37B)에 전기적으로 접속될 수 있다.
상기 외부 패드들(19, 19A, 19B)은 제 1 외부 패드(19A) 및 제 2 외부 패드(19B)를 포함할 수 있다. 상기 외부 패드들(19, 19A, 19B)은 상기 하부 랜드들(17, 17A, 17B)과 마주볼 수 있다. 상기 외부 패드들(19, 19A, 19B) 및 상기 하부 랜드들(17, 17A, 17B) 사이에 하부 우회배선들(18A)을 제공할 수 있다.
상기 하부 랜드들(17, 17A, 17B)의 개수는 상기 상부 랜드들(37, 37A, 37B)과 같거나 많을 수 있다. 상기 외부 패드들(19, 19A, 19B) 및 상기 하부 랜드들(17, 17A, 17B)은 1:1 대응할 수 있다. 몇몇 실시 예들에서, 상기 외부 패드들(19, 19A, 19B)은 도 5 내지 도 7 과 유사한 구성을 보일 수 있다.
상기 하부 도전성 패턴들(13, 13A, 13B)은 상기 외부 패드들(19, 19A, 19B) 상에 부착할 수 있다. 상기 하부 도전성 패턴들(13, 13A, 13B)은 상기 제 1 외부 패드(19A)에 부착된 제 1 하부 도전성 패턴(13A) 및 상기 제 2 외부 패드(19B)에 부착된 제 2 하부 도전성 패턴(13B)을 포함할 수 있다.
상기 제 1 하부 도전성 패턴(13A)은 상기 제 1 외부 패드(19A), 상기 하부 우회배선(18A), 상기 제 1 하부 랜드(17A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 상부 랜드(37A), 상기 상부 우회배선(38), 및 상기 내부 패드(39)를 경유하여 상기 반도체 칩들(41)에 전기적으로 접속할 수 있다. 또한, 상기 제 2 하부 도전성 패턴(13B)은 상기 제 2 외부 패드(19B), 상기 하부 우회배선(18B), 상기 제 2 하부 랜드(17B), 상기 제 1 중간 도전성 패턴(23B), 상기 관통전극들(24) 중 선택된 하나, 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 상부 랜드(37B), 상기 상부 우회배선(38), 및 상기 내부 패드(39)를 경유하여 상기 반도체 칩들(41)에 전기적으로 접속할 수 있다.
[실시예 2]
도 13은 본 발명의 제 2 실시 예들에 따른 반도체장치를 설명하기 위한 평면도이고, 도 14 내지 도 16은 도 13의 절단선 I-I'에 따라 취해진 단면도들이다. 본 발명의 제 2 실시 예들에 따른 반도체장치는 반도체 카드일 수 있다.
도 13을 참조하면, 본 발명의 제 2 실시 예들에 따른 반도체장치는 카드기판(115)에 장착된 반도체 패키지(150)를 구비할 수 있다. 상기 카드기판(115)의 일면에 다수의 카드 단자들(113)을 제공할 수 있다. 상기 반도체 패키지(150)는 도 1 내지 도 12를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다.
도 14를 참조하면, 상기 카드기판(115)의 일면에 형성된 다수의 카드 랜드들(117, 117A, 117B)을 제공할 수 있다. 상기 카드 랜드들(117, 117A, 117B)은 제 1 카드랜드(117A) 및 제 2 카드랜드(117B)를 포함할 수 있다. 상기 제 1 카드랜드(117A) 및 상기 제 2 카드랜드(117B)는 상기 카드기판(115) 내에 형성된 카드 우회배선(118)을 경유하여 상기 카드 단자들(113) 중 선택된 하나에 전기적으로 접속할 수 있다. 상기 카드기판(115) 상에 반도체 패키지(150) 및 상기 반도체 패키지(150)를 덮는 봉지재(145)를 제공할 수 있다. 상기 반도체 패키지(150)는 도 8을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 이 경우에, 상기 하부 도전성 패턴들(13, 13A, 13B)은 상기 카드 랜드들(117, 117A, 117B)에 접촉할 수 있다.
몇몇 실시 예에서, 상기 하부 패키지(10)는 생략될 수 있다. 이 경우에, 상기 상부 도전성 패턴들(33, 33A, 33B)은 상기 카드 랜드들(117, 117A, 117B)에 접촉할 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
다른 실시 예에서, 상기 카드기판(115)은 마더 보드(Mother Board)에 해당할 수 있으며, 상기 카드 랜드들(117, 117A, 117B)은 기판 랜드에 해당할 수 있고, 상기 카드 우회배선(118)은 베이스 우회배선에 해당할 수 있다.
도 15를 참조하면, 카드기판(115) 상에 반도체 패키지(150) 및 상기 반도체 패키지(150)를 덮는 봉지재(145)를 제공할 수 있다. 상기 카드기판(115)은 도 14를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 상기 반도체 패키지(150)는 도 9를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 이 경우에, 상기 제 1 상부 도전성 패턴(33A) 및 상기 제 1 하부 랜드(17A) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 2 상부 랜드(37B), 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 하부 랜드(17B), 상기 하부 우회배선(18A), 상기 제 2 외부 패드(19B), 상기 제 2 하부 도전성 패턴(13B), 상기 제 2 카드랜드(117B), 및 상기 카드 우회배선(118)을 경유하여 상기 카드 단자들(113) 중 선택된 하나에 전기적으로 접속할 수 있다.
몇몇 실시 예에서, 상기 하부 패키지(10)는 생략될 수 있다. 이 경우에, 상기 제 1 상부 도전성 패턴(33A) 및 상기 제 1 카드 랜드(117A) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 2 상부 랜드(37B), 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 카드랜드(117B), 및 상기 카드 우회배선(118)을 경유하여 상기 카드 단자들(113) 중 선택된 하나에 전기적으로 접속할 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
도 16을 참조하면, 카드기판(115) 상에 반도체 패키지(150) 및 상기 반도체 패키지(150)를 덮는 봉지재(145)를 제공할 수 있다. 상기 카드기판(115)은 도 14를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 상기 반도체 패키지(150)는 도 10을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 이 경우에, 상기 제 2 상부 도전성 패턴(33B) 및 상기 제 2 하부 랜드(17B) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 1 상부 랜드(37A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 하부 랜드(17A), 상기 하부 우회배선(18A), 상기 제 1 외부 패드(19A), 상기 제 1 하부 도전성 패턴(13A), 상기 제 1카드랜드(117A), 및 상기 카드 우회배선(118)을 경유하여 상기 카드 단자들(113) 중 선택된 하나에 전기적으로 접속할 수 있다.
몇몇 실시 예에서, 상기 하부 패키지(10)는 생략될 수 있다. 이 경우에, 상기 제 2 상부 도전성 패턴(33B) 및 상기 제 2 카드 랜드(117B) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 1 상부 랜드(37A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 카드랜드(117A), 및 상기 카드 우회배선(118)을 경유하여 상기 카드 단자들(113) 중 선택된 하나에 전기적으로 접속할 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
[실시예 3]
도 17은 본 발명의 제 3 실시 예들에 따른 반도체모듈을 설명하기 위한 평면도이고, 도 18 내지 도 20은 도 17의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 17을 참조하면, 본 발명의 제 3 실시 예에 따른 반도체모듈은 모듈 기판(201), 복수의 반도체 패키지들(207), 및 제어 칩 패키지(203)를 구비할 수 있다. 상기 모듈 기판(201)에 입출력 단자들(205)을 형성할 수 있다. 상기 반도체 패키지들(207)은 도 1 내지 도 12를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다.
도 18을 참조하면, 상기 모듈 기판(201)의 전면(201A)에 형성된 다수의 모듈 랜드들(217, 217A, 217B)을 제공할 수 있다. 상기 모듈 랜드들(217, 217A, 217B)은 제 1 모듈 랜드(217A) 및 제 2 모듈랜드(217B)를 포함할 수 있다. 상기 제 1 모듈 랜드(217A) 및 상기 제 2 모듈 랜드(217B)는 상기 모듈 기판(201) 내에 형성된 모듈 우회배선(218)을 경유하여 상기 입출력 단자들(205) 중 선택된 하나에 전기적으로 접속할 수 있다. 상기 반도체 패키지들(207)은 도 8을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 이 경우에, 상기 하부 도전성 패턴들(13, 13A, 13B)은 상기 모듈 랜드들(217, 217A, 217B)에 접촉할 수 있다.
몇몇 실시 예에서, 상기 하부 패키지(10)는 생략될 수 있다. 이 경우에, 상기 상부 도전성 패턴들(33, 33A, 33B)은 상기 모듈 랜드들(217, 217A, 217B)에 접촉할 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
다른 실시 예에서, 상기 모듈 기판(201)은 마더 보드(Mother Board)에 해당할 수 있으며, 상기 모듈 랜드들(217, 217A, 217B)은 기판 랜드에 해당할 수 있고, 상기 모듈 우회배선(218)은 베이스 우회배선에 해당할 수 있다.
또 다른 실시 예에서, 상기 모듈 기판(201)의 후면(201B)에도 상기 모듈 랜드들(217, 217A, 217B) 및 상기 반도체 패키지들(207)과 유사한 구성을 갖는 다른 모듈 랜드들(도시하지 않음) 및 다른 반도체 패키지들(도시하지 않음)이 제공될 수 있다.
도 19에 있어서, 모듈 기판(201)에 반도체 패키지들(207)을 장착할 수 있다. 상기 모듈 기판(201)은 도 18을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 상기 반도체 패키지(207)는 도 9를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 이 경우에, 상기 제 1 상부 도전성 패턴(33A) 및 상기 제 1 하부 랜드(17A) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 2 상부 랜드(37B), 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 하부 랜드(17B), 상기 하부 우회배선(18A), 상기 제 2 외부 패드(19B), 상기 제 2 하부 도전성 패턴(13B), 상기 제 2 모듈 랜드(217B), 및 상기 모듈 우회배선(218)을 경유하여 상기 입출력 단자들(205) 중 선택된 하나에 전기적으로 접속할 수 있다.
몇몇 실시 예에서, 상기 하부 패키지(10)는 생략될 수 있다. 이 경우에, 상기 제 1 상부 도전성 패턴(33A) 및 상기 제 1 모듈 랜드(217A) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 2 상부 랜드(37B), 상기 제 2 상부 도전성 패턴(33B), 상기 제 2 모듈 랜드(217B), 및 상기 모듈 우회배선(218)을 경유하여 상기 입출력 단자들(205) 중 선택된 하나에 전기적으로 접속할 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
도 20을 참조하면, 모듈 기판(201)에 반도체 패키지들(207)을 장착할 수 있다. 상기 모듈 기판(201)은 도 18을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 상기 반도체 패키지(207)는 도 10을 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 이 경우에, 상기 제 2 상부 도전성 패턴(33B) 및 상기 제 2 하부 랜드(17B) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 1 상부 랜드(37A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 하부 랜드(17A), 상기 하부 우회배선(18A), 상기 제 1 외부 패드(19A), 상기 제 1 하부 도전성 패턴(13A), 상기 제 1 모듈 랜드(217A), 및 상기 모듈 우회배선(218)을 경유하여 상기 입출력 단자들(205) 중 선택된 하나에 전기적으로 접속할 수 있다.
몇몇 실시 예에서, 상기 하부 패키지(10)는 생략될 수 있다. 이 경우에, 상기 제 2 상부 도전성 패턴(33B) 및 상기 제 2 모듈 랜드(217B) 사이에 갭(gap)이 발생할 수 있다. 그러나 상기 내부 패드(39)는 상기 상부 우회배선(38), 상기 제 1 상부 랜드(37A), 상기 제 1 상부 도전성 패턴(33A), 상기 제 1 모듈 랜드(117A), 및 상기 모듈 우회배선(218)을 경유하여 상기 입출력 단자들(205) 중 선택된 하나에 전기적으로 접속할 수 있다. 또한, 상기 상부 패키지(30) 및 상기 하부 패키지(10) 사이에 상기 하부 패키지(10)와 유사한 구성을 갖는 하나 또는 다수의 다른 패키지를 적층 할 수도 있다.
[실시예 4]
도 21은 본 발명의 제 4 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 21을 참조하면, 본 발명의 제 4 실시 예에 따른 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 구비할 수 있다. 상기 마이크로 프로세서 유닛(2120) 및 상기 기능 유닛(2140) 중 적어도 하나는 도 1 내지 도 12를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 예를 들면, 상기 하부도전성 패턴들(13)은 상기 마이크로 프로세서 유닛(2120) 및/또는 상기 기능 유닛(2140)의 내부에 배치될 수 있으며, 상기 하부도전성 패턴들(13)은 상기 바디(2110)에 형성된 기판 랜드들(도시하지 않음)에 연결될 수 있다.
상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착할 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)을 배치할 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
몇몇 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
상술한 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
10: 하부 패키지
13, 13A, 13B: 하부 도전성 패턴 15: 하부 기판
17, 17A, 17B: 하부 랜드 18, 18A: 하부 우회배선
19, 19A, 19B: 외부 패드 21, 22: 하부 반도체 칩
23, 23B: 중간 도전성 패턴
24: 관통전극 25: 하부 봉지재
30: 상부 패키지
33, 33A, 33B: 상부 도전성 패턴 35: 상부 기판
37, 37A, 37B: 상부 랜드 38: 상부 우회배선
39: 내부 패드 41: 반도체 칩
43: 본딩 와이어(bonding wire) 45: 봉지재
113: 카드 단자 115: 카드 기판
117, 117A, 117B: 기판 랜드 118: 베이스 우회배선
145: 봉지재 150: 반도체 패키지
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
217, 217A, 217B: 기판 랜드 218: 베이스 우회배선
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛 2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 다수의 내부 패드들을 갖는 기판;
    상기 기판에 부착되고 상기 내부 패드들에 전기적으로 접속된 반도체 칩;
    상기 기판에 형성되고 상기 내부 패드들에 전기적으로 접속된 다수의 랜드들; 및
    상기 기판에 형성된 적어도 하나의 우회배선을 포함하되, 상기 우회배선은 제 1 랜드 및 제 2 랜드에 접속되고, 상기 제 1 랜드는 상기 랜드들 중 선택된 하나이고, 상기 제 2 랜드는 상기 랜드들 중 선택된 다른 하나이며, 상기 제 1 랜드 및 상기 제 2 랜드는 상기 랜드들 사이의 평균거리보다 3배 이상 떨어진 반도체패키지.
  2. 제 1항에 있어서,
    상기 제 1 랜드 및 상기 제 2 랜드 사이에 상기 랜드들 중 선택된 2개 이상의 다른 랜드들이 형성된 반도체패키지.
  3. 제 1항에 있어서,
    상기 랜드들의 개수는 상기 내부 패드들 보다 1.2 배 내지 2배인 반도체패키지.
  4. 제 1항에 있어서,
    상기 제 1 랜드는 상기 기판의 모서리에 인접하고, 상기 제 2 랜드는 상기 기판의 가운데에 인접한 반도체패키지.
  5. 제 1항에 있어서,
    상기 랜드들은 행 방향으로 정렬된 제 1 그룹 및 상기 제 1 그룹의 일단에서 시작하여 열 방향으로 정렬된 제 2 그룹을 포함하되, 상기 제 1 랜드는 상기 제 1 그룹의 중앙에 인접하고, 상기 제 2 랜드는 상기 제 2 그룹의 중앙에 인접한 반도체패키지.
  6. 제 1항에 있어서,
    상기 랜드들에 부착된 도전성 패턴들을 더 포함하되, 상기 도전성 패턴들은 솔더 볼(solder ball), 솔더 페이스트(solder paste), 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 리드그리드어레이(lead grid array; LGA), 핀그리드어레이(pin grid array; PGA), 에이시에프(aniostropic conductive film; ACF) 및 에이시피(aniostropic conductive paste; ACP)로 이루어진 일군에서 선택된 하나인 반도체패키지.
  7. 제 6항에 있어서,
    상기 기판에 부착되고 상기 랜드들의 각각에 대응하는 하부 랜드들을 갖는 하부기판; 및
    상기 하부기판에 부착된 하부 반도체 칩을 더 포함하는 반도체패키지.
  8. 제 7항에 있어서,
    상기 도전성 패턴들은 제 1 도전성 패턴 및 제 2 도전성 패턴을 포함하고,
    상기 하부 랜드들은 제 1 하부 랜드 및 제 2 하부 랜드를 포함하되, 상기 제 1 도전성 패턴은 상기 제 1 랜드 및 상기 제 1 하부 랜드에 접촉하고, 상기 제 2 도전성 패턴은 상기 제 2 랜드 및 상기 제 2 하부 랜드에 접촉하는 반도체패키지.
  9. 제 7항에 있어서,
    상기 도전성 패턴들은 제 1 도전성 패턴 및 제 2 도전성 패턴을 포함하고,
    상기 하부 랜드들은 제 1 하부 랜드 및 제 2 하부 랜드를 포함하되, 상기 제 1 도전성 패턴은 상기 제 1 랜드 및 상기 제 1 하부 랜드에 접촉하고, 상기 제 2 도전성 패턴은 상기 제 2 랜드에 접촉하고 상기 제 2 하부 랜드에서 떨어진 반도체패키지.
  10. 제 7항에 있어서,
    상기 하부기판은
    상기 하부 랜드들에 전기적으로 접속된 다수의 외부 패드들; 및
    상기 하부기판에 형성된 하부 우회배선을 더 포함하되, 상기 하부 우회배선은 상기 제 1 하부 랜드 및 상기 제 2 하부 랜드에 접속된 반도체패키지.
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