KR20210056853A - 인터포저 브리지를 포함한 스택 패키지 - Google Patents

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KR20210056853A
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Abstract

스택 패키지는, 패키지 기판 상에 배치된 하부 반도체 칩과, 관통 비아들을 포함한 인터포저 브리지, 및 상부 반도체 칩을 포함한다. 상부 반도체 칩은 서로 반대되는 제1 및 제2에지들 사이에 위치하는 제1영역, 제2영역, 제3영역 및 접속 영역을 포함한다. 상부 반도체 칩은 제1 내지 제3영역들에 분산 배치된 파워 패드들을 서로 연결하면서 접속 영역으로 연장되고 넓은 폭을 가지는 재배선층 패턴을 포함한다.

Description

인터포저 브리지를 포함한 스택 패키지{Stack package with interposer bridge}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 인터포저 브리지를 포함한 스택 패키지에 관한 것이다.
하나의 반도체 패키지 제품이 고속 동작 및 대용량 데이터(data) 처리 동작을 수행하도록, 복수의 반도체 칩들을 하나의 패키지 구조 내에 통합하는 시도들이 제기되고 있다. 복수의 반도체 칩들을 동일 평면상에 나란히 배치한 플래너 스택(planar stack structure) 구조가 제시되고 있다. 이러한 플래너 스택 구조는 패키지의 평면적 증가 및 패키지 크기 증가를 수반한다. 패키지의 크기를 축소하기 위해서, 제한된 패키지 평면적 내에 복수의 반도체 칩들을 내장시키고자 노력하고 있다. 복수의 반도체 칩들을 실질적으로 수직하게 스택(stack)한 패키지 구조를 개발하고자 노력하고 있다.
본 출원은 패키지 기판에 반도체 칩들을 실질적으로 수직하게 스택(stack)하고, 상부 반도체 칩과 패키지 기판을 인터포저 브리지를 이용하여 전기적으로 연결시킨 스택 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판 상에 배치된 하부 반도체 칩; 상기 패키지 기판 상에 상기 하부 반도체 칩과 이격되도록 배치되고, 관통 비아들을 포함한 인터포저 브리지; 및 상기 하부 반도체 칩과 상기 인터포저 브리지에 걸쳐서 배치되고, 상기 관통 비아들을 경유하여 상기 패키지 기판에 전기적으로 접속되는 상부 반도체 칩;을 포함한다.
상기 상부 반도체 칩은 서로 반대되는 제1 및 제2에지들 사이에 위치하는 제1영역; 상기 제1영역과 상기 제1에지 사이에 위치하는 제2영역; 상기 제1영역과 상기 제2에지 사이에 위치하는 제3영역; 및 상기 관통 비아들에 중첩된 제1접속 영역을 포함한다.
상기 상부 반도체 칩은 상기 제1영역 상에 배치된 제1파워 패드 및 제1신호 패드; 상기 제2영역 상에 배치된 제2파워 패드; 상기 제3영역 상에 배치된 제3파워 패드; 상기 제1신호 패드에 연결되고 상기 제1접속 영역으로 연장된 제1재배선층 패턴; 및 상기 제3, 제1 및 제2파워 패드들을 서로 연결하면서 상기 제1접속 영역으로 연장되고, 상기 제3영역으로부터 상기 제1영역에 다다르게 연장된 제1연장 부분이 상기 제1재배선층 패턴의 폭 보다 더 넓은 폭을 가지는 제2재배선층 패턴;을 더 포함한다.
본 출원의 일 관점은, 패키지 기판 상에 배치된 하부 반도체 칩; 상기 패키지 기판 상에 상기 하부 반도체 칩과 이격되도록 배치되고, 관통 비아들을 포함한 인터포저 브리지; 및 상기 하부 반도체 칩과 상기 인터포저 브리지에 걸쳐서 배치되고, 상기 관통 비아들을 경유하여 상기 패키지 기판에 전기적으로 접속되는 상부 반도체 칩;을 포함한다.
상기 상부 반도체 칩은 서로 반대되는 제1 및 제2에지들 사이에 위치하는 제1영역; 상기 제1영역과 상기 제1에지 사이에 위치하는 제2영역; 상기 제1영역과 상기 제2에지 사이에 위치하는 제3영역; 및 상기 관통 비아들에 중첩된 접속 영역을 포함한다. 상기 상부 반도체 칩은 상기 제1영역으로부터 상기 제2영역을 거쳐 상기 접속 영역에 다다르도록 연장된 제1재배선층 패턴; 및 상기 제3영역으로부터 상기 제1 및 상기 제2영역들을 거쳐 상기 접속 영역에 다다르도록 연장되고, 상기 제1재배선층 패턴 보다 더 긴 길이를 가지고, 적어도 일부 부분이 상기 제1재배선층 패턴의 폭 보다 더 넓은 폭을 가지는 제2재배선층 패턴;을 더 포함한다.
본 출원의 실시예들에 따르면, 패키지 기판에 반도체 칩들을 실질적으로 수직하게 스택(stack)하고, 상부 반도체 칩과 패키지 기판을 인터포저 브리지를 이용하여 전기적으로 연결시킨 스택 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 스택 패키지를 보여주는 개략적인 단면도이다.
도 2는 도 1의 스택 패키지의 인터포저 브리지의 평면 형상을 보여주는 개략적인 평면도이다.
도 3은 도 1의 스택 패키지의 상부 반도체 칩의 칩 패드들의 배열을 보여주는 개략적인 평면도이다.
도 4는 도 1의 스택 패키지의 상부 반도체 칩의 재배선층 패턴들의 배열을 보여주는 개략적인 평면도이다.
도 5는 도 1의 스택 패키지의 상부 반도체 칩의 셀 매트릭스 영역들의 배치를 보여주는 개략적인 평면도이다.
도 6은 도 1의 스택 패키지의 하부 반도체 칩의 재배선층 패턴들 및 칩 패드들의 배열(M4)을 보여주는 개략적인 평면도이다.
도 7은 도 1의 스택 패키지에 구성된 신호 채널(channel)들을 보여주는 개략적인 단면도이다.
도 8은 일 예에 따른 스택 패키지를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치GPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 스택 패키지(10)를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 스택 패키지(10)는 패키지 기판(100), 하부 반도체 칩(200), 상부 반도체 칩(300) 및 인터포저 브리지(interposer bridge: 400)를 포함하여 구성될 수 있다. 몰딩층(molding layer: 500)이 하부 반도체 칩(200), 상부 반도체 칩(300) 및 인터포저 브리지(400)를 보호하는 층으로 도입될 수 있다. 패키지 기판(100) 상에 밀봉재(encapsulating material)를 하부 반도체 칩(200), 상부 반도체 칩(300) 및 인터포저 브리지(400)를 덮도록 형성할 수 있다. 몰딩층(500)은 에폭시 몰딩재(EMC: Epoxy Molding Compound)를 포함하는 층으로 형성될 수 있다.
패키지 기판(100)은 서로 반대되는 패키지 기판의 제1표면(101) 및 제2표면(102)을 가질 수 있다. 패키지 기판(100)의 제1표면(101) 상에 하부 반도체 칩(200), 상부 반도체 칩(300) 및 인터포저 브리지(400)가 배치되고, 반대측의 제2표면(102)에 외부 접속을 위한 외측 커넥터(outer connector: 190)들이 연결될 있다. 외측 커넥터(190)는 솔더 볼(solder ball)과 같은 접속 부재일 수 있다. 패키지 기판(100)은 하부 반도체 칩(200), 상부 반도체 칩(300)을 외부의 다른 전자 기기나 외부의 모듈(module) 등에 전기적으로 연결시키는 인터커넥션(interconnection) 부재일 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board) 형태로 도입될 수 있다.
하부 반도체 칩(200)은 디램(DRAM)과 같은 메모리 반도체 칩일 수 있다. 상부 반도체 칩(300)은 디램과 같은 메모리 반도체 칩일 수 있다. 하부 반도체 칩(200)과 상부 반도체 칩(300)은 서로 다른 기능을 하는 반도체 칩일 수 있다. 하부 반도체 칩(200)과 상부 반도체 칩(300)은 서로 동일한 기능을 하는 반도체 칩일 수 있다. 하부 반도체 칩(200)과 상부 반도체 칩(300)은 실질적으로 서로 동일한 구조를 가지도록 구성된 반도체 칩일 수 있다.
하부 반도체 칩(200)은 패키지 기판(100)의 제1표면(101)에 배치된다. 인터포저 브리지(400)는 하부 반도체 칩(200)과 수평 방향으로 일정 간격 이격되도록 패키지 기판(100)의 제1표면(101)에 배치될 수 있다. 상부 반도체 칩(300)은 하부 반도체 칩(200)과 인터포저 브리지(400)에 걸쳐지도록 배치된다. 상부 반도체 칩(300)의 일부 부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되도록, 상부 반도체 칩(300)은 하부 반도체 칩(200) 상에 오프셋 스택(offset)된다. 상부 반도체 칩(300)의 다른 일부 부분이 인터포저 브리지(400)와 수직 방향으로 중첩되도록, 상부 반도체 칩(300)은 인터포저 브리지(400) 상에 스택된다.
도 2는 도 1의 인터포저 브리지(400)의 평면 형상을 보여주는 개략적인 평면도이다.
도 2 및 도 1을 참조하면, 인터포저 브리지(400)는 실리콘 기판(410)과 관통 비아(420)들을 포함하여 구성된다. 관통 비아(420)는 실리콘 기판(410)을 상하로 실질적으로 관통하는 관통 실리콘 비아(TSV: Through Silicon Via) 형태로 구비될 수 있다. 관통 비아(420)는 구리(Cu)와 같은 도전성 물질을 포함하여 형성될 수 있다. 관통 비아(420)가 관통 실리콘 비아로 형성될 수 있으므로, 관통 비아(420)들은 제한된 실리콘 기판(410)의 제한된 평면적 내에 수십 내지 수백 개의 많은 개수로 배치될 수 있다. 실리콘 기판(410)의 제한된 평면적 내에 더 많은 수로 관통 비아(420)들이 배치되기 위해서, 관통 비아(420)들은 실리콘 기판(410)의 길이 방향을 따라 2열 이상의 복수의 열을 이루도록 배치될 수도 있다.
인터포저 브리지(400)는 상부 반도체 칩(300)을 패키지 기판(100)에 전기적으로 연결시키는 접속 부재로 도입된다. 상부 반도체 칩(300)은 인터포저 브리지(400)의 관통 비아(420)들을 경유하여 패키지 기판(100)에 전기적으로 접속될 수 있다. 인터포저 브리지(400)는 상부 반도체 칩(300)을 하부 반도체 칩(200)과 함께 지지하는 서포팅(supporting) 부재로 역할할 수 있다. 인터포저 브리지(400)가 관통 비아(420)들이 구비된 실리콘 기판(410)을 포함하는 칩 형태 또는 다이(die) 형태로 구성되며, 인터포저 브리지(400)는 패키지 기판(100)에 제3내측 커넥터(inner connector: 630)들에 의해서 결합될 수 있다. 제3내측 커넥터(630)는 범프(bump) 형태의 접속 부재일 수 있다. 범프들을 인터포저 브리지(400)의 관통 비아(420)들에 부착하고, 범프들을 패키지 기판(100)에 본딩(bonding)하는 공정을 수행함으로써, 인터포저 브리지(400)를 패키지 기판(100)에 본딩할 수 있다.
도 3은 도 1의 상부 반도체 칩(300)의 칩 패드(chip pad)들의 배열(M1)을 보여주는 개략적인 평면도이다.
도 3 및 도 1을 함께 참조하면, 상부 반도체 칩(300)은 서로 반대되도록 위치하는 제1에지(edge: 301)와 제2에지(302)를 구비하고, 제1에지(301)와 제2에지(302)에 의해서 설정(define)되는 표면(303)을 구비할 수 있다. 상부 반도체 칩(300)은 표면(303)에 제1영역(311), 제2영역(312), 제3영역(313) 및 제1접속 영역(314)을 구비할 수 있다. 상부 반도체 칩(300)의 제1영역(311), 제2영역(312), 제3영역(313) 및 제1접속 영역(314)들은 서로 일정 간격 이격된 독립된 영역들로 설정될 수 있다.
상부 반도체 칩(300)의 제1영역(311)은 제1에지(301)와 제2에지(302) 사이에 위치하는 영역으로 설정될 수 있다. 상부 반도체 칩(300)의 제1영역(311)은 제1에지(301)와 제2에지(302)들로부터 실질적으로 동일한 거리에 위치하는 센터(center) 영역일 수 있다. 상부 반도체 칩(300)의 제1영역(311)은 디램 소자에서의 주변회로들이 배치되는 주변 영역(peripheral region)에 중첩된 영역일 수 있다.
상부 반도체 칩(300)의 제2영역(312)은 제1영역(311)과 제1에지(301) 사이에 위치하는 영역으로 설정될 수 있다. 상부 반도체 칩(300)의 제2영역(312)은 제1영역(311)으로부터 일정 간격 이격되도록 위치하고, 또한, 제1에지(301)로부터 일정 간격 이격되도록 위치할 수 있다. 상부 반도체 칩(300)의 제2영역(312)은 제1영역(311) 보다 제1에지(301)에 더 근접하도록 위치하는 영역이다.
상부 반도체 칩(300)의 제3영역(313)은 제1영역(311)과 제2에지(302) 사이에 위치하는 영역으로 설정될 수 있다. 상부 반도체 칩(300)의 제3영역(313)은 제1영역(311)으로부터 일정 간격 이격되도록 위치하고, 또한, 제2에지(302)로부터 일정 간격 이격되도록 위치할 수 있다. 상부 반도체 칩(300)의 제3영역(313)은 제1영역(311) 보다 제2에지(302)에 더 근접하도록 위치하는 영역이다. 상부 반도체 칩(300)의 제3영역(313)은 제1영역(311)을 사이에 두고 제2영역(312)의 반대측에 위치하도록 설정된 영역이다.
상부 반도체 칩(300)은 표면(303)에 외부와의 전기적 연결을 위한 접속 단자들인 칩 패드들을 배치할 수 있다. 칩 패드들은 표면(303)에 위치하는 복수의 영역들에 분산 배치될 수 있다. 상부 반도체 칩(300)에 전원을 인가하는 단자로서 파워 패드(power pad)들이 상부 반도체 칩(300)의 표면(303)에 배치될 수 있다. 상부 반도체 칩(300)의 표면(303)에 상부 반도체 칩(300)에 신호(signal)을 전송하는 단자로 신호 패드들이 배치되고, 상부 반도체 칩(300)을 접지하기 위한 그라운드 패드(ground pad)들이 배치될 수 있다.
제1파워 패드(321)가 상부 반도체 칩(300)의 제1영역(311)에 배치될 수 있다. 복수 개의 제1파워 패드(321)들이 제1영역(311)이 연장되는 길이 방향을 따라 배열될 수 있다. 제1영역(311)이 연장되는 길이 방향은 제1에지(301)로부터 제2에지(302)를 향하는 방향과 표면(303)에서 볼 때 실질적으로 수직한 방향일 수 있다. 제1파워 패드(321) 옆에 제1에지(301)로부터 제2에지(302)를 향하는 방향으로 이격된 또 다른 제1파워 패드(321S)가 더 배치될 수 있다.
제1그라운드 패드(331)가 상부 반도체 칩(300)의 제1영역(311)에 배치될 수 있다. 복수 개의 제1그라운드 패드(331)들이 제1영역(311)이 연장되는 길이 방향을 따라 배열될 수 있다. 제1그라운드 패드(331) 옆에 제1에지(301)로부터 제2에지(302)를 향하는 방향으로 이격된 또 다른 제1그라운드 패드(331S)가 더 배치될 수 있다.
제1신호 패드(341)가 상부 반도체 칩(300)의 제1영역(311)에 배치될 수 있다. 복수 개의 제1신호 패드(341)들이 제1영역(311)이 연장되는 길이 방향을 따라 배열될 수 있다. 제1신호 패드(341) 옆에 제1에지(301)로부터 제2에지(302)를 향하는 방향으로 이격된 또 다른 제1신호 패드(341S)가 더 배치될 수 있다.
제1영역(311)이 연장되는 길이 방향을 따라, 제1파워 패드(321), 제1신호 패드(341), 제1그라운드 패드(331)의 순서로 열을 이루면서, 제1파워 패드(321), 제1신호 패드(341), 제1그라운드 패드(331)들이 반복 배치될 수 있다. 제1영역(311)이 연장되는 길이 방향을 따라 배치된 2개의 제1신호 패드(341)들 사이에, 제1파워 패드(321)가 배치될 수 있다. 제1영역(311)이 연장되는 길이 방향을 따라 배치된 2개의 제1신호 패드(341)들 사이에, 제1그라운드 패드(331)가 배치될 수 있다.
제1영역 (311)이 연장되는 길이 방향을 따라, 제1신호 패드(341)를 사이에 두고 제1파워 패드(321)의 반대측에 제1그라운드 패드(331)가 배치된다. 제1영역 (311)이 연장되는 길이 방향을 따라, 제1신호 패드(341)의 앞 뒤에 각각 제1파워 패드(321)와 제1그라운드 패드(331)가 배치된다. 이와 같이, 제1파워 패드(321)와 제1신호 패드(341), 및 제1그라운드 패드(331)가 서로 인근하여 배치되므로, 데이터 신호, 파워 신호 및 그라운드 신호들 간의 라우팅(routing) 거리 차이가 줄어들 수 있다. 이에 따라, 상부 반도체 칩(300)의 동작 속도가 개선될 수 있다.
제2파워 패드(322)가 상부 반도체 칩(300)의 제2영역(312)에 배치될 수 있다. 복수 개의 제2파워 패드(322)들이 제2영역(312)이 연장되는 길이 방향을 따라 배열될 수 있다. 제2영역(312)이 연장되는 길이 방향은 제1에지(301)로부터 제2에지(302)를 향하는 방향과 표면(303)에서 볼 때 실질적으로 수직한 방향일 수 있다.
제2그라운드 패드(332)가 상부 반도체 칩(300)의 제2영역(312)에 배치될 수 있다. 복수 개의 제2그라운드 패드(332)들이 제2영역(312)이 연장되는 길이 방향을 따라 배열될 수 있다.
제3파워 패드(323)가 상부 반도체 칩(300)의 제3영역(313)에 배치될 수 있다. 복수 개의 제3파워 패드(323)들이 제3영역(313)이 연장되는 길이 방향을 따라 배열될 수 있다.
제3그라운드 패드(333)가 상부 반도체 칩(300)의 제3영역(313)에 배치될 수 있다. 복수 개의 제3그라운드 패드(333)들이 제3영역(313)이 연장되는 길이 방향을 따라 배열될 수 있다.
제1접속 영역(314)이 상부 반도체 칩(300)의 표면(303)에 설정될 수 있다. 상부 반도체 칩(300)의 제1접속 영역(314)은 인터포저 브리지(400)의 관통 비아(420)들이 접속되는 영역일 수 있다. 상부 반도체 칩(300)의 제1접속 영역(314)은 인터포저 브리지(400)의 관통 비아(420)들에 중첩되는 영역이다. 상부 반도체 칩(300)의 제1접속 영역(314)에 인터포저 브리지(400)의 관통 비아(420)들이 접속되어야 하므로, 상부 반도체 칩(300)의 제1접속 영역(314)을 포함한 상부 반도체 칩(300)의 일부 부분이 하부 반도체 칩(200) 바깥으로 돌출되도록, 하부 반도체 칩(200) 상에 상부 반도체 칩(300)이 오프셋 스택된다. 상부 반도체 칩(300)의 제1영역(311) 및 제3영역(313)은 하부 반도체 칩(200)에 중첩될 수 있다.
상부 반도체 칩(300)의 제1접속 영역(314)은 제1영역(311) 보다 제1에지(301)에 더 근접하도록 제1영역(311)으로부터 일정 간격 이격된 위치에 설정될 수 있다. 상부 반도체 칩(300)의 제1접속 영역(314)은 제2영역(312) 보다 제1에지(301)에 더 근접한 위치에 설정될 수 있다. 도시되지는 않았지만 경우에 따라, 상부 반도체 칩(300)의 제1접속 영역(314)은 제2영역(312)과 중첩된 영역으로 설정될 수도 있다.
도 4는 도 1의 상부 반도체 칩(300)의 재배선층 패턴(redistribution layer pattern)들의 배열(M2)을 보여주는 개략적인 평면도이다.
도 4 및 도 1을 참조하면, 상부 반도체 칩(300)은 표면(303) 상에 재배선층 패턴들을 포함할 수 있다. 재배선층 패턴들은 칩 패드들을 제1접속 영역(314)으로 전기적으로 연장시키는 도전 패턴들일 수 있다.
재배선층 패턴들 중 일부인 제1재배선층 패턴(350)은 제1신호 패드(341)에 연결되고, 제1접속 영역(314) 상으로 연장된 도전 패턴을 포함한다. 제1재배선층 패턴(350)은 상부 반도체 칩(300)의 제1영역(311)으로부터 제2영역(312)을 거쳐 제1접속 영역(314)에 다다르도록 연장된 도전 패턴일 수 있다.
재배선층 패턴들 중 다른 일부인 제2재배선층 패턴(360)은, 제3파워 패드(323), 제1파워 패드(321) 및 제2파워 패드(322)들을 서로 연결시키면서, 제1접속 영역(314) 상으로 연장된 도전 패턴을 포함한다. 제2재배선층 패턴(360)은 상부 반도체 칩(300)의 제3영역(313)으로부터 제1영역(311) 및 제2영역(312)을 거쳐 제1접속 영역(314)에 다다르도록 연장된 도전 패턴일 수 있다. 이에 따라, 제2재배선 패턴(360)은 제1재배선 패턴(350)에 비해 보다 더 긴 길이를 가지는 패턴으로 형성된다. 제2재배선층 패턴(360)은 제1영역(311), 제2영역(312) 및 제3영역(313)에 각각 배치된 칩 패드들인 제1파워 패드(321), 제2파워 패드(322) 및 제3파워 패드(323)들을 서로 연결시키도록 연장된 도전 패턴이다.
재배선층 패턴들 중 또 다른 일부인 제3재배선층 패턴(370)은, 제3그라운드 패드(333), 제1그라운드 패드(331) 및 제2그라운드 패드(332)들을 서로 연결시키면서, 제1접속 영역(314) 상으로 연장된 도전 패턴을 포함한다. 제3재배선층 패턴(370)은 상부 반도체 칩(300)의 제3영역(313)으로부터 제1영역(311) 및 제2영역(312)을 거쳐 제1접속 영역(314)에 다다르도록 연장된 도전 패턴일 수 있다. 이에 따라, 제3재배선 패턴(370)은 제1재배선 패턴(350)에 비해 보다 더 긴 길이를 가지는 패턴으로 형성된다.
제2재배선층 패턴(360)은 제3영역(313)으로부터 제1영역(311)에 다다르게 연장된 제1연장 부분(361)을 포함한다. 제2재배선층 패턴(360)의 제1연장 부분(361)은 제3파워 패드(323)을 덮고 이에 중첩하고 있어, 제3파워 패드(323)에 전기적으로 연결된다. 제2재배선층 패턴(360)은 제1영역(311)으로부터 제2영역(312)을 거쳐 제1접속 영역(314) 상으로 연장된 제2연장 부분(362)를 더 구비한다. 제2재배선층 패턴(360)의 제2연장 부분(362)은 제2영역(312)에서 제2파워 패드(322)을 덮고 이에 중첩하고 있어, 제2파워 패드(322)에 전기적으로 연결된다.
제2재배선층 패턴(360)의 제2연장 부분(362)은 제1접속 영역(314)에서 일부 부분을 제1접촉 영역(362-1)으로 제공할 수 있다. 제2재배선층 패턴(360)의 제2연장 부분(362)의 제1접촉 영역(362-1)은 제1내측 커넥터(610)이 결합 본딩되는 부분으로 설정될 수 있다. 제1내측 커넥터(610)는 범프 형태로 도입될 수 있다. 제1내측 커넥터(610)는 인터포저 브리지(400)의 관통 비아(420)들 일부를, 제2재배선층 패턴(360)의 제1접속 영역(314)으로 연장된 부분인 제1접촉 영역(362-1)에 전기적으로 연결시키도록, 관통 비아(420)들과 상부 반도체 칩(300)의 제1접속 영역(314) 사이에 배치된다.
제2재배선층 패턴(360)은 제2연장 부분(362)과 제1연장 부분(361)을 연결시키는 제3연장 부분(363)을 더 구비할 수 있다. 제2재배선층 패턴(360)의 제1연장 부분(361) 및 제2연장 부분(362)은 제3연장 부분(363)에 비해 더 넓은 폭을 가지는 도전 패턴들로 구비된다. 제2재배선층 패턴(360)의 제3연장 부분(363)은 제1연장 부분(361) 및 제2연장 부분(362) 보다 더 좁은 폭을 가지는 도전 라인(line)으로 구비될 수 있다. 제2재배선층 패턴(360)은 제1영역(311)의 제1파워 패드(321)에 중첩되는 제1중첩 부분(364)을 더 구비하고, 제1중첩 부분(364)은 제1파워 패드(321)를 덮어 실질적으로 완전히 제1파워 패드(321)에 중첩되기 위해서, 제3연장 부분(363) 보다 더 넓은 폭을 가질 수 있다.
제1재배선층 패턴(350)은 제1영역(311)에 위치하는 제1신호 패드(341)을 덮어 중첩하는 제2중첩 부분(354)을 구비할 수 있다. 제1재배선층 패턴(350)은 제1접속 영역(314)에 위치하는 제2접촉 패드(352)를 더 구비할 수 있다. 제2접촉 패드(352)는 일부의 제1내측 커넥터(610)이 결합 본딩되는 위치를 제공한다. 제1재배선층 패턴(350)은 제2접촉 패드(352)와 제2중첩 부분(354)를 연결하는 연장 부분(351)을 더 구비할 수 있다.
제2재배선층 패턴(360)은 제1재배선층 패턴(350) 보다 더 긴 길이를 가지도록 연장된다. 제2재배선층 패턴(360)은 제1접속 영역(314)으로부터 제3영역(313)에 다다르도록 길게 연장되고 있어, 긴 길이에 따른 저항 및 임피던스(impedance)의 증가를 수반할 수 있다. 제2재배선층 패턴(360)의 일부 부분은 제1재배선층 패턴(350)의 일부 부분의 폭보다 더 넓은 폭을 가지도록 형성된다. 제2재배선층 패턴(360)의 제1연장 부분(361)이나 제2연장 부분(362)은 제1재배선층 패턴(350)의 연장 부분(351)의 폭 보다 더 넓은 폭을 가지는 패턴으로 형성된다. 제2재배선층 패턴(360)의 상대적으로 넓은 폭을 가지는 부분들은 제2재배선층 패턴(360)의 저항 및 임피던스를 감소시키는 작용을 유도할 수 있다. 제2재배선층 패턴(360)의 상대적으로 넓은 폭을 가지는 부분들은 제2재배선층 패턴(360)의 긴 길이에 수반되는 저항 및 임피던스 증가를 상쇄 또는 보상할 수 있다. 이에 따라, 제2재배선층 패턴(360)의 상대적으로 넓은 폭을 가지는 부분들은 전원 분배 네트워크(power delivery network)를 개선하는 효과를 제공할 수 있다.
제3재배선층 패턴(370)은 제3영역(313)으로부터 제1영역(311)에 다다르게 연장된 제5연장 부분(371)을 포함한다. 제3재배선층 패턴(360)의 제5연장 부분(371)은 제3그라운드 패드(333)을 덮어 중첩하고 있어, 제3그라운드 패드(333)에 전기적으로 연결된다. 제3재배선층 패턴(370)은 제1영역(311)으로부터 제2영역(312)을 거쳐 제1접속 영역(314) 상으로 연장된 제6연장 부분(372)를 더 구비한다. 제3재배선층 패턴(370)의 제6연장 부분(372)은 제2영역(312)에서 제2그라운드 패드(332)을 덮고 이에 중첩하고 있어, 제2그라운드 패드(332)에 전기적으로 연결된다.
제3재배선층 패턴(370)의 제6연장 부분(372)은 제1접속 영역(314)에서 일부 부분을 제3접촉 영역(372-1)으로 제공할 수 있다. 제3재배선층 패턴(370)의 제6연장 부분(372)의 제3접촉 영역(372-1) 또한 일부 제1내측 커넥터(도 1의 610)가 결합 본딩되는 부분으로 설정될 수 있다.
제3재배선층 패턴(370)은 제6연장 부분(372)과 제5연장 부분(371)을 연결시키는 제7연장 부분(373)을 더 구비할 수 있다. 제3재배선층 패턴(370)의 제5연장 부분(371) 및 제6연장 부분(372)은 제3연장 부분(373)에 비해 더 넓은 폭을 가지는 도전 패턴들로 구비된다.
제3재배선층 패턴(370)의 일부 부분은 제1재배선층 패턴(350)의 일부 부분의 폭보다 더 넓은 폭을 가지도록 형성된다. 제3재배선층 패턴(370)의 제5연장 부분(371)이나 제6연장 부분(372)은 제1재배선층 패턴(350)의 연장 부분(351)의 폭 보다 더 넓은 폭을 가지는 패턴으로 형성된다.
이와 같이, 제3재배선층 패턴(370)은 제2재배선층 패턴(360)과 실질적으로 동일한 형태의 패턴으로 형성될 수 있다. 제3재배선층 패턴(370)은 하나의 제1재배선층 패턴(350) 또는 두개의 제1재배선층 패턴(350)들을 사이에 두고, 제2재배선층 패턴(360)의 반대측에 배치될 수 있다.
도 1을 다시 참조하면, 상부 반도체 칩(300)은 칩 몸체부(300B)의 표면(303)을 덮는 제1유전층(391) 및 제2유전층(392)을 더 포함할 수 있다. 제1유전층(391)은 칩 몸체부(300B)의 표면(303)을 보호하는 층으로 도입될 수 있다. 제2유전층(392)은 제2재배선층 패턴(360)을 포함하는 재배선층 패턴들(도 4의 350, 360, 370)을 덮어 전기적으로 절연하는 층으로 도입될 수 있다.
상부 반도체 칩(300)은 제1내측 커넥터(610)들에 의해서 인터포저 브리지(400)의 관통 비아(420)들과 결합 본딩된다. 제1내측 커넥터(610)들이 결합되는 상부 반도체 칩(300)의 제1접속 영역(314)은 제2에지(302) 보다 제1에지(301)에 더 근접한 영역이므로, 상부 반도체 칩(300)의 제2에지(302)에 근접한 부분에 상부 반도체 칩(300)을 지지하는 제1서포팅 범프(supporting bump: 640)들을 배치할 수 있다.
제1서포팅 범프(640)는 하부 반도체 칩(200)과 상부 반도체 칩(300) 사이에 배치되어, 상부 반도체 칩(300)의 균형을 맞춰 상부 반도체 칩(300)이 기울어지는 것을 방지하는 역할을 한다. 제1서포팅 범프(640)는 제1내측 커넥터(610)와 실질적으로 동일한 도전성 범프 형태로 도입될 수 있다. 제1서포팅 범프(640)는 제1내측 커넥터(610)와 달리 전기적인 연결 부재로 역할할 필요가 없다. 이에 따라, 제1서포팅 범프(640)는 폴리머(polymer)나 레진(resin)과 같은 절연성 범프 형태 또는 절연성 볼(ball) 형태로 도입될 수도 있다. 제1서포팅 범프(640)가 전기적 연결 부재가 아니므로, 제1서포팅 범프(640)는 상부 반도체 칩(300)의 제2절연층(392)의 표면에 결합 본딩될 수 있다.
도 5는 도 1의 상부 반도체 칩(300)의 셀 매트릭스(cell matrix) 영역들의 배치(M3)를 보여주는 개략적인 평면도이다.
도 5, 도4 및 도 1을 참조하면, 상부 반도체 칩(300)의 제1영역(311)과 제1에지(301) 사이에 제1코어 영역(core region: 316)이 설정되고, 상부 반도체 칩(300)의 제1영역(311)과 제2에지(302) 사이에 제2코어 영역(317)이 설정될 수 있다. 상부 반도체 칩(300)이 디램 소자로 구성될 경우에, 제1 및 제2코어 영역들(316, 317)은 디램 메모리 셀(cell) 소자들이 집적회로 소자(319)로 배치되는 영역일 수 있다. 상부 반도체 칩(300)의 제1영역(311)은 메모리 셀 소자들을 제어하는 주변회로들이 배치된 주변 영역(peripheral region)일 수 있다. 제1 및 제2코어 영역들(316, 317)은 복수 개의 셀 매트릭스 영역(318)들이 배치된 영역일 수 있다. 셀 매트릭스 영역(318)은 메모리 뱅크(bank)일 수 있다. 도 5에서 셀 매트릭스 영역(318)의 개수는 예시를 위해 단순화한 것으로 이해될 수 있다. 일반적으로 16개의 메모리 뱅크들이 하나의 열을 이루도록 배치되고, 제1코어 영역 내에 32개의 메모리 뱅크들이 배치될 수 있다. 셀 매트릭스 영역(318) 내에 트랜지스터(transistor) 및 커패시터(capacitor)를 포함하는 메모리 셀 소자들이 집적회로 소자(319)로 집적될 수 있다.
상부 반도체 칩(300)의 제1영역(311)에 배치된 제1파워 패드(321)는, 제1영역(311)에 인접하여 배치된 제1셀 매트릭스 영역(318-1) 내에 위치하는 제1집적회로 소자(319-1)에 파워를 인가하도록 배치된다. 상부 반도체 칩(300)의 제2영역(312)에 배치된 제2파워 패드(322)는, 제2영역(311)과 제1에지(310) 사이에 배치된 제2셀 매트릭스 영역(318-2) 내에 위치하는 제2집적회로 소자(319-2)에 파워를 인가하도록 배치된다.
제2집적회로 소자(319-2)는 제1파워 패드(321) 보다 가까이 위치하는 제2파워 패드(322)로부터 파워를 인가받으므로, 제2집적회로 소자(319-2)가 더 먼 위치에 있는 제1파워 패드(321)로부터 파워를 인가받는 경우에 비해, 제2집적회로 소자(319-2)에 수반되는 전압강하(IR drop)를 줄일 수 있다. 제1셀 매트릭스 영역(318-1)과 제2셀 매트릭스 영역(318-2) 사이의 제2영역(312)에 추가적인 제2파워 패드(322)들을 더 배치함으로써, 상부 반도체 칩(300)의 제1에지(301)에 제1집적회로 소자(319-1) 보다 더 가까이 위치하는 제2집적회로 소자(319-2)에 전압강하가 제1집적회로 소자(319-1)에서 보다 더 크게 발생되는 것을 방지할 수 있다.
이와 같이, 파워 패드(321, 322, 323)를 주변 영역(peripheral region)인 제1영역(311) 이외에 제2 및 제3영역들(312, 313)에도 배치하여, 파워 패드(321, 322, 323)들을 상부 반도체 칩(300)의 영역 곳곳에 분산 배치함으로써, 상부 반도체 칩(300)의 영역 곳곳에 집적된 집적회로 소자(319)들에 수반될 수 있는 전압강하 현상을 억제하거나 방지할 수 있다.
도 6은 도 1의 하부 반도체 칩(200)의 재배선층 패턴들 및 칩 패드들의 배열(M4)을 보여주는 개략적인 평면도이다.
도 6 및 도 1을 참조하면, 하부 반도체 칩(200)은 상부 반도체 칩(300)과 실질적으로 동일한 형태로 재배선층 패턴들 및 칩 패드들을 배치할 수 있다. 하부 반도체 칩(200)은 서로 반대되도록 위치하는 제3에지(201)와 제4에지(202)를 구비하고, 제3에지(201)와 제4에지(202)에 의해서 설정되는 표면(203)을 구비할 수 있다.
하부 반도체 칩(200)은 표면(203)에 제4영역(211), 제5영역(212), 제6영역(213) 및 제2접속 영역(214)을 서로 이격된 영역들로 구비할 수 있다. 하부 반도체 칩(200)의 제4영역(211)은 제3에지(201)와 제4에지(202) 사이에 위치하는 센터 영역 또는 주변 영역(peripheral region)으로 설정될 수 있다. 하부 반도체 칩(200)의 제5영역(212)은 제4영역(211)과 제3에지(201) 사이에 위치하는 영역으로 설정될 수 있다. 하부 반도체 칩(200)의 제6영역(213)은 제4영역(211)과 제4에지(202) 사이에 위치하는 영역으로 설정될 수 있다. 하부 반도체 칩(200)의 제2접속 영역(214)은 제3에지(201)에 제4영역(212) 보다 더 근접하도록 설정된 영역일 수 있다.
하부 반도체 칩(200)의 제4영역(211)에 제4파워 패드(221) 및 제2신호 패드(241)가 배치될 수 있다. 하부 반도체 칩(200)의 제5영역(212)에 제5파워 패드(222)가 배치될 수 있다. 하부 반도체 칩(200)의 제6영역(213)에 제6파워 패드(223)가 배치될 수 있다.
재배선층 패턴들의 일부인 제4재배선층 패턴(250)이 제2신호 패드(241)에 연결되고 제2접속 영역(214)으로 연장되도록 배치될 수 있다. 제4재배선층 패턴(250)들은 상부 반도체 칩(도 4의 300)의 제1재배선층 패턴(도 4의 350)들과 실질적으로 동일한 패턴 형상을 가지고, 실질적으로 동일한 배치 배열을 이루며 배치될 수 있다.
재배선층 패턴들의 다른 일부인 제5재배선층 패턴(260)이 제6, 제4 및 제5파워 패드들(223, 221, 222)을 서로 연결하면서 제2접속 영역(214)으로 연장되도록 배치될 수 있다. 제5재배선층 패턴(260)들은 상부 반도체 칩(도 4의 300)의 제2재배선층 패턴(도 4의 360)들과 실질적으로 동일한 패턴 형상을 가지고, 실질적으로 동일한 배치 배열을 이루며 배치될 수 있다. 도 6에 제시된 패턴들의 배열(M4)의 레이아웃(layout) 형상은, 도 4에 제시된 패턴들의 배열(M2)의 레이아웃 형상을 180도(ㅀ) 수평 회전한 레이아웃 형상과 실질적으로 동일할 수 있다. 도 4에 제시된 패턴들의 배열(M2)의 레이아웃 형상의 기준 모서리(C1)가, 도 6에 제시된 패턴들의 배열(M4)의 레이아웃 형상의 기준 모서리(C2)에 위치하도록, 도 4에 제시된 패턴들의 배열(M2)의 레이아웃 형상을 180도 수평 회전시키면, 도 6에 제시된 패턴들의 배열(M4)의 레이아웃 형상이 얻어진다.
제5재배선층 패턴(260)의 일부 부분인 제4연장 부분(263)은 제4재배선층 패턴(250)의 폭 보다 더 넓은 폭을 가지는 패턴으로 형성될 수 있다. 제5재배선층 패턴(260)의 제4연장 부분(263)은 제5재배선층 패턴(260)이 제6영역(213)으로부터 제4영역(211)에 다다르게 연장된 부분일 수 있다.
그라운드 패드(230)들 또한 하부 반도체 칩(200)의 제4, 제5 및 제6영역들(211, 212, 213)에 각각 배치될 수 있다. 재배선층 패턴들의 또 다른 일부인 제6재배선층 패턴(270)이, 하부 반도체 칩(200)의 제4, 제5 및 제6영역들(211, 212, 213)에 각각 배치된 그라운드 패드(230)들을 서로 연결하면서, 제2접속 영역(214)으로 연장되도록 배치될 수 있다. 제6재배선층 패턴(270)들은 상부 반도체 칩(도 4의 300)의 제3재배선층 패턴(도 4의 370)들과 실질적으로 동일한 패턴 형상을 가지고, 실질적으로 동일한 배치 배열을 이루며 배치될 수 있다.
도 1을 다시 참조하면, 하부 반도체 칩(200)의 제2접속 영역(214)에 중첩되도록, 제2내측 커넥터(620)들이 하부 반도체 칩(200)과 패키지 기판(100) 사이에 배치될 수 있다. 제2내측 커넥터(620)들은 하부 반도체 칩(200)을 패키지 기판(100)에 전기적으로 접속시키는 접속 부재로 배치될 수 있다. 제2내측 커넥터(620)들은 제1내측 커넥터(610)들과 유사하게 도전성 범프들로 형성될 수 있다.
제2내측 커넥터(620)들은 하부 반도체 칩(200)의 제3에지(201)에 근접한 제2접속 영역에 중첩되도록 위치한다. 하부 반도체 칩(200)의 균형을 맞춰 하부 반도체 칩(200)이 기울어지는 것을 방지하도록, 제2내측 커넥터(620)들에 반대되는 위치에 제2서포팅 범프(650)들을 더 배치할 수 있다. 제2서포팅 범프(650)들은 제2내측 커넥터(620)들 보다 하부 반도체 칩(200)의 제4에지(202)에 더 근접하도록 배치된다. 제2서포팅 범프(650)들은 제1서포팅 범프(650)와 유사하게 더미 범프(dummy bump)로 도입될 수 있다.
도 7은 도 1의 스택 패키지(10)에 구성된 신호 채널(channel)들을 보여주는 개략적인 단면도이다.
도 7을 참조하면, 스택 패키지(10)의 상부 반도체 칩(300)은 제1재배선층 패턴(350), 인터포저 브리지(400) 및 패키지 기판(100)의 제1외측 커넥터(190-1)들로 구성되는 신호 제1채널을 통해서, 외부 기기와 신호 교환을 이룰 수 있다. 스택 패키지(10)의 하부 반도체 칩(200)은 제4재배선층 패턴(250) 및 패키지 기판(100)의 제2외측 커넥터(190-2)들로 구성되는 신호 제2채널을 통해서, 외부 기기와 신호 교환을 이룰 수 있다. 제1외측 커넥터(190-1)들 및 제2외측 커넥터(190-2)들은 서로 독립적인 전기적 신호가 인가되는 외측 커넥터(190)들이다. 상부 반도체 칩(300)과 하부 반도체 칩(200)은 서로 독립적인 신호 제1채널 및 제2채널을 통해서 외부 기기와 신호 교환을 할 수 있다.
도 8은 일 예에 따른 스택 패키지(20)를 보여주는 개략적인 단면도이다. 도 8에서 동일한 도면 부호로 제시된 부재는 도 1에서 동일한 도면 부호로 제시된 부재를 의미할 수 있다.
도 8을 참조하면, 스택 패키지(20)는 하부 반도체 칩(1200) 상에 상부 패키지(300)가 스택된 구조로 구성될 수 있다. 상부 패키지(300)는 도 1 및 도 4에 제시된 것과 같이 제2재배선층 패턴(360)을 포함하는 재배선층 패턴들을 구비할 수 있다. 하부 반도체 칩(1200)는 일 예에 따른 스택 패키지(도 1의 10)에서의 하부 반도체 칩(도 1의 200)와 달리, 제4재배선층 패턴(도 1의 260)과 같은 재배선층 구조를 구비하지 않는다. 이에 따라, 하부 반도체 칩(1200)와 패키지 기판(100)을 전기적으로 접속시키는 제4내측 컨넥터(1620)들은, 하부 반도체 칩(1200)의 칩 패드(1220)들에 직접적으로 접속 또는 본딩 결합된다. 하부 반도체 칩(1200)의 칩 패드(1220)들은 서로 다른 제1영역(1211), 제2영역(1212) 및 제3영역(1213)들에 각각 분산 배치될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
200, 300: 반도체 칩,
400: 인터포저 브리지.

Claims (20)

  1. 패키지 기판 상에 배치된 하부 반도체 칩;
    상기 패키지 기판 상에 상기 하부 반도체 칩과 이격되도록 배치되고, 관통 비아들을 포함한 인터포저 브리지; 및
    상기 하부 반도체 칩과 상기 인터포저 브리지에 걸쳐서 배치되고, 상기 관통 비아들을 경유하여 상기 패키지 기판에 전기적으로 접속되는 상부 반도체 칩;을 포함하고,
    상기 상부 반도체 칩은
    서로 반대되는 제1 및 제2에지들 사이에 위치하는 제1영역;
    상기 제1영역과 상기 제1에지 사이에 위치하는 제2영역;
    상기 제1영역과 상기 제2에지 사이에 위치하는 제3영역; 및
    상기 관통 비아들에 중첩된 제1접속 영역을 포함하고,
    상기 상부 반도체 칩은
    상기 제1영역 상에 배치된 제1파워 패드 및 제1신호 패드;
    상기 제2영역 상에 배치된 제2파워 패드;
    상기 제3영역 상에 배치된 제3파워 패드;
    상기 제1신호 패드에 연결되고 상기 제1접속 영역으로 연장된 제1재배선층 패턴; 및
    상기 제3, 제1 및 제2파워 패드들을 서로 연결하면서 상기 제1접속 영역으로 연장되고, 상기 제3영역으로부터 상기 제1영역에 다다르게 연장된 제1연장 부분이 상기 제1재배선층 패턴의 폭 보다 더 넓은 폭을 가지는 제2재배선층 패턴;을 더 포함하는 스택 패키지.
  2. 제1항에 있어서,
    상기 제2재배선층 패턴은
    상기 제1재배선층 패턴의 폭 보다 더 넓은 폭을 가지면서 상기 제1영역으로부터 상기 제1접속 영역으로 연장된 제2연장 부분; 및
    상기 제2연장 부분 보다 좁은 폭을 가지면서 상기 제1연장 부분과 상기 제2연장 부분을 연결하는 제3연장 부분;을 더 포함하는 스택 패키지.
  3. 제1항에 있어서,
    상기 제2재배선층 패턴은
    상기 제1재배선층 패턴 보다 더 긴 길이를 가지도록 연장된 스택 패키지.
  4. 제1항에 있어서,
    상기 상부 반도체 칩은
    상기 제1영역 상에 상기 제1신호 패드를 사이에 두고 상기 제1파워 패드의 반대측에 배치된 제1그라운드 패드;
    상기 제2영역 상에 배치된 제2그라운드 패드;
    상기 제3영역 상에 배치된 제3그라운드 패드; 및
    상기 제3, 제1 및 제2그라운드 패드들을 서로 연결하면서 상기 제1접속 영역으로 연장되고, 상기 제3영역으로부터 상기 제1영역에 다다르게 연장된 연장 부분이 상기 제1재배선층 패턴의 폭 보다 더 넓은 폭을 가지고, 상기 제1재배선층 패턴을 사이에 두고 상기 제2재배선층 패턴의 반대측에 배치된 제3재배선층 패턴;을 더 포함하는 스택 패키지.
  5. 제1항에 있어서,
    상기 상부 반도체 칩의 상기 제2영역은
    상기 제1영역 보다 상기 제1에지에 더 근접하도록 상기 제1영역에 이격되도록 설정된 영역인 스택 패키지.
  6. 제1항에 있어서,
    상기 상부 반도체 칩의 상기 제3영역은
    상기 제1영역 보다 상기 제2에지에 더 근접하도록 상기 제1영역에 이격되고, 상기 제1영역을 사이에 두고 상기 제2영역의 반대측에 위치하도록 설정된 영역인 스택 패키지.
  7. 제1항에 있어서,
    상기 상부 반도체 칩의 상기 제1영역 및 상기 제3영역은
    상기 하부 반도체 칩에 중첩된 영역들인 스택 패키지.
  8. 제1항에 있어서,
    상기 상부 반도체 칩의 상기 제1접속 영역은
    상기 제1영역 보다 상기 제1에지에 더 근접하고 상기 제1영역에 이격되도록 설정된 영역인 스택 패키지.
  9. 제1항에 있어서,
    상기 관통 비아들을
    상기 제1 및 제2재배선층 패턴들의 상기 제1접속 영역으로 연장된 부분들에 전기적으로 연결시키도록,
    상기 관통 비아들과 상기 상부 반도체 칩의 상기 제1접속 영역 사이에 배치된 제1내측 커넥터들; 및
    상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되고 상기 상부 반도체 칩을 지지하는 제1서포팅 범프들을 더 포함하는 스택 패키지.
  10. 제1항에 있어서,
    상기 하부 반도체 칩은
    서로 반대되는 제3 및 제4에지들 사이에 위치하는 제4영역;
    상기 제4영역과 상기 제3에지 사이에 위치하는 제5영역;
    상기 제4영역과 상기 제4에지 사이에 위치하는 제6영역; 및
    상기 제3에지에 상기 제4영역 보다 더 근접하도록 설정된 제2접속 영역을 포함하고,
    상기 하부 반도체 칩은
    상기 제4영역 상에 배치된 제4파워 패드 및 제2신호 패드;
    상기 제5영역 상에 배치된 제5파워 패드;
    상기 제6영역 상에 배치된 제6파워 패드;
    상기 제2신호 패드에 연결되고 상기 제2접속 영역으로 연장된 제4재배선층 패턴; 및
    상기 제6, 제4 및 제5파워 패드들을 서로 연결하면서 상기 제2접속 영역으로 연장된 제5재배선층 패턴;을 더 포함하는 스택 패키지.
  11. 제10항에 있어서,
    상기 제5재배선층 패턴은
    상기 제6영역으로부터 상기 제4영역에 다다르게 연장된 제4연장 부분이 상기 제4재배선층 패턴의 폭 보다 더 넓은 폭을 가지는 스택 패키지.
  12. 제10항에 있어서,
    상기 패키지 기판과 상기 하부 반도체 칩의 상기 제2접속 영역 사이에 배치된 제2내측 커넥터들; 및
    상기 제2내측 커넥터들 보다 상기 하부 반도체 칩의 상기 제4에지에 더 근접하도록 배치된 제2서포팅 범프들을 더 포함하는 스택 패키지.
  13. 제1항에 있어서,
    상기 인터포저 브리지는
    실리콘 기판; 및
    상기 실리콘 기판을 실질적으로 상하로 관통하는 관통 실리콘 비아들을 포함하는 상기 관통 비아들;을 포함하는 스택 패키지.
  14. 패키지 기판 상에 배치된 하부 반도체 칩;
    상기 패키지 기판 상에 상기 하부 반도체 칩과 이격되도록 배치되고, 관통 비아들을 포함한 인터포저 브리지; 및
    상기 하부 반도체 칩과 상기 인터포저 브리지에 걸쳐서 배치되고, 상기 관통 비아들을 경유하여 상기 패키지 기판에 전기적으로 접속되는 상부 반도체 칩;을 포함하고,
    상기 상부 반도체 칩은
    서로 반대되는 제1 및 제2에지들 사이에 위치하는 제1영역;
    상기 제1영역과 상기 제1에지 사이에 위치하는 제2영역;
    상기 제1영역과 상기 제2에지 사이에 위치하는 제3영역; 및
    상기 관통 비아들에 중첩된 접속 영역을 포함하고,
    상기 상부 반도체 칩은
    상기 제1영역으로부터 상기 제2영역을 거쳐 상기 접속 영역에 다다르도록 연장된 제1재배선층 패턴; 및
    상기 제3영역으로부터 상기 제1 및 상기 제2영역들을 거쳐 상기 접속 영역에 다다르도록 연장되고, 상기 제1재배선층 패턴 보다 더 긴 길이를 가지고, 적어도 일부 부분이 상기 제1재배선층 패턴의 폭 보다 더 넓은 폭을 가지는 제2재배선층 패턴;을 더 포함하는 스택 패키지.
  15. 제14항에 있어서,
    상기 상부 반도체 칩은
    상기 제2, 제1 및 제3영역에 각각 배치된 칩 패드들을 더 포함하고,
    상기 제2재배선층 패턴은
    상기 칩 패드들을 서로 연결하도록 연장된 스택 패키지.
  16. 제14항에 있어서,
    상기 상부 반도체 칩의 상기 제2영역은
    상기 제1영역 보다 상기 제1에지에 더 근접하도록 상기 제1영역에 이격되도록 설정된 영역인 스택 패키지.
  17. 제14항에 있어서,
    상기 상부 반도체 칩의 상기 제3영역은
    상기 제1영역 보다 상기 제2에지에 더 근접하도록 상기 제1영역에 이격되고, 상기 제1영역을 사이에 두고 상기 제2영역의 반대측에 위치하도록 설정된 영역인 스택 패키지.
  18. 제14항에 있어서,
    상기 상부 반도체 칩의 상기 제1영역 및 상기 제3영역은
    상기 하부 반도체 칩에 중첩된 영역들인 스택 패키지.
  19. 제14항에 있어서,
    상기 상부 반도체 칩의 상기 접속 영역은
    상기 제1영역 보다 상기 제1에지에 더 근접하고 상기 제1영역에 이격되도록 설정된 영역인 스택 패키지.
  20. 제14항에 있어서,
    상기 관통 비아들을
    상기 제1 및 제2재배선층 패턴들의 상기 접속 영역으로 연장된 부분들에 전기적으로 연결시키도록,
    상기 관통 비아들과 상기 상부 반도체 칩의 상기 접속 영역 사이에 배치된 내측 커넥터들; 및
    상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되고 상기 상부 반도체 칩을 지지하는 서포팅 범프들을 더 포함하는 스택 패키지.
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