TWI700798B - 半導體封裝 - Google Patents

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TWI700798B
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layer
semiconductor
wiring
wiring layer
insulating layer
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Inventor
許洧瑄
李在杰
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：第一結構，包括多個堆疊起來的第一半導體晶片且藉由具有不同高度的連接通孔電性連接至第一重佈線層；以及第二結構，包括電性連接至第二重佈線層的第二半導體晶片。第一重佈線層與第二重佈線層藉由形成於第二結構上的電性連接構件而彼此電性連接。

Description

半導體封裝
[相關申請案的交叉參考]
本申請案主張2018年7月12日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0081028號的優先權的權益，所述申請案的揭露內容全文以引用方式併入本案。
本揭露是有關於一種半導體封裝，例如能夠使電性連接結構延伸超過其中配置有半導體晶片的區域的扇出型半導體封裝。
為滿足對電子裝置的小型化、輕量化、高容量及多功能性的需求，電子電路裝置應在更小的空間中執行更多功能。因此，在此類電子裝置中採用的各種半導體晶片需要薄化及微電路化(microcircuited)，且用於封裝此類半導體晶片的技術亦需要小型化且被製作成多功能的。因此，封裝技術在作為單一單元封裝達成相同或不同類型的半導體晶片的方向上得到了積極的發展。
舉例而言，為提高其中半導體封裝的尺寸僅為半導體晶片尺寸的約110%至120%的晶片級封裝(chip scale package，CSP)及半導體裝置的資料容量及處理速度，正在開發其中在垂直方向 上堆疊有多個半導體晶片的堆疊式半導體封裝(stacked semiconductor package，SSP)。此種高度整合的封裝技術能夠在不增大體積的情況下使用更複雜的電子器件。
同時，在當代堆疊式半導體封裝中，堆疊起來的半導體晶片經由導電線連接至基板的連接墊。然而，隨著電子裝置變得更為多功能且高度整合，需要更大數目的輸入/輸出(input/output，I/O)端子。此外，隨著輸入/輸出端子的數目增加，焊線接合設備亦增加。因此，存在半導體晶片的大部分可能無法在電路中使用的限制。特別是，在堆疊異質半導體晶片的情形中，需要更小且更密集的封裝方法以獲得盡可能多的晶粒空間。
本揭露的態樣是提供一種即使在使用多個半導體晶片的情形中亦可被製作成更薄且效能增加的高度整合的半導體封裝。
根據本揭露的態樣，一種半導體封裝包括：多個第一半導體晶片，各自具有上面配置有第一連接墊的第一主動面以及與所述第一主動面相對的第一非主動面，所述第一半導體晶片被堆疊成使得所述第一連接墊被分別暴露出；第一包封體，覆蓋所述多個第一半導體晶片中的每一者的至少部分；第一連接構件，配置於較所述多個第一半導體晶片的位置低的位置中以及所述第一包封體的下部分中，且包括一或多個第一重佈線層以及將所述第一半導體晶片中的每一者的所述第一連接墊電性連接至所述一或 多個第一重佈線層的多個連接通孔，所述連接通孔中的每一者穿透至所述第一包封體中，且所述連接通孔的高度彼此不同；第二半導體晶片，配置於較所述第一連接構件的位置低的位置中，且具有上面配置有第二連接墊的第二主動面以及與所述第二主動面相對的第二非主動面；第二包封體，配置於較所述第一連接構件的位置低的位置中，且覆蓋所述第二半導體晶片的至少部分；第二連接構件，配置於較所述第二半導體晶片的位置低的位置中以及所述第二包封體的下部分中，且包括電性連接至所述第二連接墊的至少一個第二重佈線層；以及電性連接構件，穿過所述第二包封體，且電性連接所述一或多個第一重佈線層與所述至少一個第二重佈線層。
根據本揭露的另一態樣，一種半導體封裝包括：多個第一半導體晶片，各自具有上面配置有第一連接墊的第一主動面以及與所述第一主動面相對的第一非主動面，且被堆疊成使得所述第一連接墊被分別暴露出；第一包封體，覆蓋所述多個第一半導體晶片中的每一者的至少部分；第一連接構件，配置於較所述多個第一半導體晶片的位置低的位置中以及所述第一包封體的下部分中，且包括一或多個第一重佈線層以及將所述第一半導體晶片中的每一者的所述第一連接墊電性連接至所述一或多個第一重佈線層的多個連接通孔，所述連接通孔中的每一者穿透至所述第一包封體中，且所述連接通孔的高度彼此不同；框架，配置於較所述第一連接構件的位置低的位置中，具有貫穿孔，且包括多個配 線層及電性連接所述多個配線層的一或多層配線通孔；第二半導體晶片，配置於所述貫穿孔中，且具有上面配置有第二連接墊的第二主動面以及與所述第二主動面相對的第二非主動面；第二包封體，配置於較所述第一連接構件的位置低的位置中，且覆蓋所述第二半導體晶片的至少部分；第二連接構件，配置於較所述框架、所述第二半導體晶片的位置低的位置中以及所述第二包封體的下部分中，且包括電性連接至所述第二連接墊的至少一個第二重佈線層；以及多個第一電性連接結構，配置於較所述第二連接構件的位置低的位置中，且電性連接至所述至少一個第二重佈線層；以及多個第二電性連接結構，配置於所述第一連接構件與所述框架之間，且電性連接所述第一重佈線層與所述多個配線層。
10A:第一結構
10B:第二結構
100A:半導體封裝/封裝
100B、100C、100D、100E、1121:半導體封裝
110:框架
110H、180H:貫穿孔
121、122、123、124:第一半導體晶片/半導體晶片
121d、122d、123d、124d:黏合膜
121P、122P、123P、124P:第一連接墊/連接墊
121v、122v、123v、124v:連接通孔
130:第一包封體
140:第一連接構件
141:第一絕緣層
142a:第一重佈線層/1-1重佈線層/重佈線層
142b:第一重佈線層/1-2重佈線層/重佈線層
143a:第一重佈線通孔/1-1重佈線通孔
143b:第一重佈線通孔/1-2重佈線通孔
151、152:第二半導體晶片/半導體晶片
151P、152P、153P、2122、2222:連接墊
153:第三半導體晶片/半導體晶片
160:第二包封體
162:背側配線層
163:背側通孔
170:第二連接構件
171a:第二絕緣層/2-1絕緣層
171b:第二絕緣層/2-2絕緣層
172a:第二重佈線層/2-1重佈線層/重佈線層
172b:第二重佈線層/2-2重佈線層/重佈線層
173a:第二重佈線通孔/2-1重佈線通孔
173b:第二重佈線通孔/2-2重佈線通孔
180:電性連接構件/貫通孔/框架
181、2141、2241:絕緣層
181a:第一絕緣層/絕緣層
181b:第二絕緣層/絕緣層
181c:第三絕緣層
182a:配線層/第一配線層
182b:配線層/第二配線層
182c:配線層/第三配線層
182d:配線層/第四配線層
183:配線通孔
183a:配線通孔/第一配線通孔
183b:配線通孔/第二配線通孔
183c:配線通孔/第三配線通孔
190、195:電性連接結構
200:膠帶
1000:電子裝置
1010、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101、2121、2221:本體
1110:母板
1120:電子組件
2100:扇出型半導體封裝
2120、2220:半導體晶片
2130:包封體
2140、2240:連接構件
2142:重佈線層
2143、2243:通孔
2150、2223、2250:鈍化層
2160、2260:凸塊下金屬層
2170、2270:焊球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2251:開口
2280:底部填充樹脂
2290:模製材料
2301、2302:球柵陣列基板
藉由結合附圖閱讀以下詳細說明，將更清晰理解本揭露的以上及其他態樣、特徵以及優點，在附圖中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝 於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出半導體封裝的實例的剖面示意圖。
圖10及圖11為示出圖9的半導體封裝的例示性製造程序的示意圖。
圖12為示出半導體封裝的另一實例的剖面示意圖。
圖13為示出半導體封裝的另一實例的剖面示意圖。
圖14為示出半導體封裝的另一實例的剖面示意圖。
圖15為示出半導體封裝的另一實例的剖面示意圖。
在下文中，將參照附圖闡述本揭露的實施例如下。為清晰起見，可誇大或減小圖式中的元件的形狀及尺寸。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封 包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率 放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但不限於此。 所述電子裝置未必限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的各組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，藉由封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝 後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體 晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由球柵陣列基板2301重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層 2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。同時，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣在扇出型半導體封裝中使用，使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片 2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成具有較使用球柵陣列基板的扇入型半導體封裝的厚度小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型的形式更緊湊的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其是與例如球柵陣列基板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照圖式闡述即使使用多個半導體晶片亦可被薄化且效能改善的高度整合的半導體封裝。
圖9為示出半導體封裝的實例的剖面示意圖。
參照圖9，根據例示性實施例的半導體封裝100A可包 括第一結構10A及第二結構10B。第一結構10A可包括：框架110，具有貫穿孔110H；多個第一半導體晶片121至第一半導體晶片124，配置於貫穿孔110H中，分別具有上面配置有連接墊121P至連接墊124P的主動面以及與主動面相對的非主動面，且被堆疊成具有台階式形狀以使得第一連接墊121P至第一連接墊124P被分別暴露出；第一包封體130，覆蓋所述多個第一半導體晶片121至第一半導體晶片124中的每一者的至少部分，且填充貫穿孔110H的至少部分；以及第一連接構件140，配置於較框架110及所述多個第一半導體晶片121至第一半導體晶片124的位置低的位置中以及第一包封體130的下部分中，且包括一或多個第一重佈線層142a及第一重佈線層142b以及多個連接通孔121v至連接通孔124v，所述多個連接通孔121v至連接通孔124v將第一半導體晶片121至第一半導體晶片124中的每一者的連接墊121P至連接墊124P電性連接至第一重佈線層142a及第一重佈線層142b，連接通孔121v至連接通孔124v中的每一者穿透至第一包封體130中，且連接通孔121v至連接通孔124v的高度彼此不同。第二結構10B可包括：至少一個第二半導體晶片151及第二半導體晶片152，配置於較第一連接構件140的位置低的位置中，且具有上面配置有連接墊151P及連接墊152P的主動面及與主動面相對的非主動面；第三半導體晶片153，配置於較第一連接構件140的位置低的位置中並平行於第二半導體晶片151及第二半導體晶片152，且具有上面配置有連接墊153P的主動面及與主動面相對的 非主動面；第二包封體160，配置於較第一連接構件140的位置低的位置中且覆蓋第二半導體晶片151及第二半導體晶片152以及第三半導體晶片153的至少部分；第二連接構件170，配置於較第二半導體晶片151及第二半導體晶片152以及第三半導體晶片153的位置低的位置中以及第二包封體160的下部分中，且包括電性連接至第二半導體晶片151及第二半導體晶片152的連接墊151P及連接墊152P以及第三半導體晶片153的連接墊153P的至少一個第二重佈線層172a及第二重佈線層172b；以及電性連接構件180，穿過第二包封體160，且電性連接第一重佈線層142a及第一重佈線層142b與第二重佈線層172a及第二重佈線層172b。可在較第二結構10B的(例如，第二連接構件170的)位置低的位置中配置電性連接至第二重佈線層172a及第二重佈線層172b的多個電性連接結構190。
如上所述，在當代堆疊式半導體封裝中，堆疊起來的半導體晶片可經由導電線連接至基板的連接墊。隨著電子裝置變得更為多功能且高度整合，所需要的輸入/輸出端子的數目可能增加。隨著輸入/輸出端子的數目增加，焊線接合設備亦增加進而佔據相對大的面積。因此，可能存在許多組件可能無法在電路中使用的限制。特別是，在堆疊異質半導體晶片的情形中，可能需要更小且更密集的封裝方法來獲得盡可能多的晶粒空間。
舉例而言，在當代堆疊式半導體封裝中，可藉由黏合膜在電路板上依序堆疊多個半導體晶片，且所述半導體晶片的連接 墊可藉由接合線電性連接至電路板的部分；且在形成此種堆疊式結構之後，可將所述多個半導體晶片封裝於絕緣樹脂中。在其中堆疊有快閃記憶體的結構中，可在引線框架上依序堆疊多個記憶體晶片。此時，將引線框架連接至最上層中的記憶體晶片的電極的接合線可能太長。因此，接合線可經受焊線接合製程或者可經受連接式後密封製程，以使接合線以各自不同的電位接觸相鄰的接合線。就此而言，焊線接合連接結構的堆疊式記憶體裝置可能無法提高可靠性及訊號速度。此外，由於焊線接合的空間佔據，設計範圍可受到限制。
同時，根據實例的半導體封裝100A可包括第一結構10A及第二結構10B，第一結構10A被封裝成使在垂直方向上堆疊的所述多個第一半導體晶片121至第一半導體晶片124經由具有不同高度的連接通孔121v至連接通孔124v電性連接至第一重佈線層142a及第一重佈線層142b，第二結構10B被封裝成使第二半導體晶片151及第二半導體晶片152以及第三半導體晶片153電性連接至第二重佈線層172a及第二重佈線層172b。在此種情形中，第一重佈線層142a及第一重佈線層142b與第二重佈線層172a及第二重佈線層172b可經由形成於其之間的電性連接構件180而彼此電性連接。舉例而言，在封裝100A的上部分中，由於多個堆疊起來的第一半導體晶片121至第一半導體晶片124可使用具有不同高度的連接通孔121v至連接通孔124v而非焊線接合來進行重佈線，因此至第一重佈線層142a及第一重佈線層142b的訊號 通路可被最小化。因此，可減少訊號損耗以改善訊號電特性。另外，由於無需考慮焊線接合的厚度，因此可達成更薄的厚度。此外，在封裝100A的下部分中，所述多個第一半導體晶片121至第一半導體晶片124以及均質或異質第二半導體晶片151及第二半導體晶片152以及第三半導體晶片153可被重佈線以電性連接至第二重佈線層172a及第二重佈線層172b，且可經由例如多個貫通孔180等電性連接構件180在垂直方向上提供電性連接通路。因此，儘管不同類型的半導體晶片121至半導體晶片124以及半導體晶片151至半導體晶片153被實施於一個封裝100A中，然而半導體晶片121至半導體晶片124以及半導體晶片151至半導體晶片153可被製作成較傳統半導體晶片更薄，且訊號通路亦可被最小化。
同時，根據例示性實施例的半導體封裝100A可更包括位於第一結構10A中的具有貫穿孔110H的框架110。框架110可依據構成框架的材料而對封裝100A賦予剛性。因此，可更易於控制封裝100A的翹曲，且可提高可靠性。另外，可藉由控制第一包封體130的厚度均勻性來進一步提高可靠性。
第一包封體130可包含感光性絕緣材料(感光成像介電質，PID)。在此種情形中，連接通孔121v至連接通孔124v中的每一者可藉由以下方式來形成：藉由微影方法形成穿過第一包封體130的光通孔孔洞，且利用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等金 屬材料來填充所述孔洞。因此，對連接墊121P至連接墊124P的損壞可被最小化，且可更準確地達成更精密的間距。
同時，可分別在第一半導體晶片121至第一半導體晶片124的非主動面上配置例如晶粒貼附膜DAF等黏合膜121d至黏合膜124d。在所述多個第一半導體晶片121至第一半導體晶片124中在垂直方向上各自相鄰的第一半導體晶片121與第一半導體晶片122、第一半導體晶片122與第一半導體晶片123或者第一半導體晶片123與第一半導體晶片124中，配置於下部分中的第一半導體晶片121、第一半導體晶片122或第一半導體晶片123的非主動面可藉由黏合膜121d、黏合膜122d或黏合膜123d貼附至配置於上部分中的第一半導體晶片122、第一半導體晶片123或第一半導體晶片124的主動面。可藉由使用黏合膜121d至黏合膜124d堆疊所述多個第一半導體晶片121至第一半導體晶片124來進一步提高可靠性。
同時，配置於在所述多個第一半導體121至第一半導體124中的最上第一半導體晶片上配置的第一半導體晶片124的非主動面的黏合膜124d的上表面可與第一包封體130的上表面實質上共面。配置於所述多個第一半導體121至第一半導體124中的最下第一半導體晶片上的第一半導體晶片121的主動面可與第一包封體130的下表面物理地間隔開預定距離。此可為將藉由以下方式達成的構型特性：藉由在隨後將闡述的製程步驟中所述的顛倒製程將多個第一半導體晶片121至第一半導體晶片124排列於 框架110的貫穿孔110H中，且利用第一包封體130來包封第一半導體晶片121至第一半導體晶片124。封裝100A的上部分中的第一結構10A的厚度可被進一步製作成更薄。
第一半導體晶片121至第一半導體晶片124中的每一者可為快閃記憶體晶片，第二半導體晶片151及第二半導體晶片152中的每一者可為DRAM，且第三半導體晶片153可為控制器CTRL。舉例而言，當異質半導體晶片121至半導體晶片124、半導體晶片151至半導體晶片152以及半導體晶片153在封裝100A的上部分及下部分中適當地排列並電性連接時，儘管其中包括多個異質半導體晶片121至半導體晶片124、半導體晶片151至半導體晶片152以及半導體晶片153，但可提供可被進一步薄化、效能可得到改善且可為高度可靠的半導體封裝100A。
在下文中，將更詳細闡述根據一個實例的半導體封裝100A中所包括的每一配置。
框架110可根據具體材料來改善封裝100A的剛性，且可發揮確保第一包封體130的厚度均勻性的作用。框架110可具有貫穿孔110H，且可在貫穿孔110H中配置多個堆疊起來的第一半導體晶片121至第一半導體晶片124。框架110的材料不受特別限制。舉例而言，可使用絕緣材料。作為所述絕緣材料，可使用例如環氧樹脂等熱固性樹脂、例如聚醯亞胺等熱塑性樹脂或者含浸有例如玻璃纖維、玻璃布、玻璃纖維布等的樹脂，例如預浸體、味之素構成膜(Ajinomoto Build-up Film，ABF)等。若需要，可 省略框架110。
第一半導體晶片121至第一半導體晶片124中的每一者可為其中數百至數百萬個裝置可整合於一個晶片中的積體電路(IC)。第一半導體晶片121至第一半導體晶片124中的每一者的積體電路可為例如快閃記憶體晶片，更具體而言為反及型(NAND)快閃記憶體晶片，但不限於此。在第一半導體晶片121至第一半導體晶片124中，上面配置有連接墊121P至連接墊124P的表面分別成為主動面，且與所述表面相對的表面分別成為非主動面。第一半導體晶片121至第一半導體晶片124可基於主動晶圓而形成。在此種情形中，可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等作為每一本體的基礎材料(base material)。本體可形成有各種電路。連接墊121P至連接墊124P可分別用於將第一半導體晶片121至第一半導體晶片124電性連接至其他組件。可使用例如鋁(Al)等金屬材料作為形成材料，但不受任何特別限制。可在本體上形成鈍化膜(圖中未示出)，以暴露出連接墊121P至連接墊124P。鈍化膜(圖中未示出)可為氧化物膜或氮化物膜，或者可為氧化物膜與氮化物膜構成的雙層。可在需要的位置處進一步配置絕緣膜(圖中未示出)等。
第一半導體晶片121至第一半導體晶片124可被堆疊成具有台階式形狀，以使連接墊121P至連接墊124P被暴露出。第一半導體晶片121至第一半導體晶片124的連接墊121P至連接墊124P可穿透至第一包封體130中，且可藉由具有不同高度的連接 通孔121v至連接通孔124v連接至第一連接構件140的第一重佈線層142a及第一重佈線層142b中的最上第一重佈線層142a。黏合膜121d至黏合膜124d可分別配置於第一半導體晶片121至第一半導體晶片124的非主動面上。在垂直方向上排列的第一半導體晶片121與第一半導體晶片122、第一半導體晶片122與第一半導體晶片123或第一半導體晶片123與第一半導體晶片124可藉由黏合膜121d、黏合膜122d或黏合膜123d貼附至彼此。更具體而言，配置於下部分中的第一半導體晶片121、第一半導體晶片122或第一半導體晶片123的非主動面可藉由黏合膜121d、黏合膜122d或黏合膜123d貼附至配置於上部分中的第一半導體晶片122、第一半導體晶片123或第一半導體晶片124的主動面。可藉由使用黏合膜121d至黏合膜124d堆疊所述多個第一半導體晶片121至第一半導體晶片124來進一步提高可靠性。黏合膜121d至黏合膜124d中的每一者可為已知的晶粒貼附膜(die attach film，DAF)，且其材料不受特別限制。
第一包封體130可分別包封第一半導體晶片121至第一半導體晶片124。此外，貫穿孔110H的至少部分可利用第一包封體130來填充。第一包封體130可包含絕緣材料。如上所述可使用感光性絕緣材料(感光成像介電質)作為所述絕緣材料。在此種情形中，連接通孔121v至連接通孔124v中的每一者可藉由以下方式來形成：藉由微影方法形成穿透至第一包封體130中的光通孔孔洞，且接著利用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、 金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等金屬材料來填充所述光通孔孔洞。因此，對連接墊121P至連接墊124P的損壞可被最小化，且可更準確地達成更精密的間距。
若需要，則可使用包含無機填料及絕緣樹脂的材料，舉例而言，例如環氧樹脂等熱固性樹脂、例如聚醯亞胺等熱塑性樹脂或者含浸有例如玻璃纖維、玻璃布、玻璃纖維布等的樹脂(例如，預浸體、味之素構成膜(ABF)等)。
第一連接構件140可分別對所述多個堆疊起來的第一半導體晶片121至第一半導體晶片124的連接墊121P至連接墊124P進行重佈線。第一連接構件140可包括第一絕緣層141、第一重佈線層142a及第一重佈線層142b以及第一重佈線通孔143a及第一重佈線通孔143b。更具體而言，第一連接構件140可包括：1-1重佈線層142a，配置於第一包封體130的下表面上；1-1重佈線通孔143a，穿透至第一包封體130中且將各連接墊121P至連接墊124P連接至1-1重佈線層142a；第一絕緣層141，配置於第一包封體130的下表面上且覆蓋1-1重佈線層142a；1-2重佈線層142b，配置於第一絕緣層141的下表面上；以及1-2重佈線通孔143b，穿過第一絕緣層141且電性連接1-1重佈線層142a與1-2重佈線層142b。第一絕緣層141、1-2重佈線層142b及1-2重佈線通孔143b可以更大數目的層形成。第一絕緣層141、1-2重佈線層142b及1-2重佈線通孔143b可以與第一實施例的方式不同的方式進行修改。
可使用感光性絕緣材料(感光成像介電質)作為第一絕緣層141。在此種情形中，可藉由光通孔引入精密的間距。本揭露不限於此，且若需要，則可使用例如味之素構成膜等非感光性絕緣膜。當第一絕緣層141是由多個層構成時，所述多個層可包含相同的材料或者可包含彼此不同的材料。舉例而言，最下層可為非感光性絕緣膜(例如味之素構成膜)，而另一層可為感光性絕緣膜(例如感光成像介電質)。本揭露不限於此。
第一重佈線層142a及第一重佈線層142b可分別實質上對堆疊起來的第一半導體晶片121至第一半導體晶片124的連接墊121P至連接墊124P進行重佈線。第一重佈線層142a及第一重佈線層142b可分別包括1-1重佈線層142a及1-2重佈線層142b。第一重佈線層142a及第一重佈線層142b可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。1-1重佈線層142a可與1-1重佈線通孔143a整合在一起。1-2重佈線層142b可與1-2重佈線通孔143b整合在一起。1-1重佈線層142a及1-2重佈線層142b可根據設計而執行各種功能。舉例而言，可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。訊號S圖案可包括除了接地(GND)圖案、電源(PWR)圖案之外的各種訊號，例如資料訊號等。此外，可包括通孔接墊、電性連接結構接墊等。
第一重佈線通孔143a及第一重佈線通孔143b可與第一重佈線層142a及第一重佈線層142b一起實質上對所述多個堆疊 起來的第一半導體晶片121至第一半導體晶片124的連接墊121P至連接墊124P進行重佈線。第一重佈線通孔143a及第一重佈線通孔143b可包括第一重佈線通孔143a及第一重佈線通孔143b。第一重佈線通孔143a及第一重佈線通孔143b可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。1-1重佈線通孔143a可如上所述包括多個連接通孔121v至連接通孔124v。所述多個連接通孔121v至連接通孔124v可具有彼此不同的高度。高度越大，平均直徑越大。連接通孔121v至連接通孔124v中的每一者可藉由以下方式來形成：使用微影方法形成穿透至第一包封體130中的光通孔孔洞，且接著利用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等金屬材料來填充光通孔孔洞。連接通孔121v至連接通孔124v中的每一者可為利用金屬材料填充的填充型通孔。連接通孔121v至連接通孔124v中的每一者可具有下側上的直徑可大於上側上的直徑的錐形形狀。同樣地，2-2重佈線通孔143b亦可為利用金屬材料填充的填充型通孔，且可具有下側上的直徑可大於上側上的直徑的錐形形狀。
第二半導體晶片151及第二半導體晶片152亦可為其中數百至數百萬個裝置可整合於一個晶片中的積體電路(IC)。第二半導體晶片151及第二半導體晶片152中的每一者的積體電路可為例如DRAM記憶體晶片，但不限於此。在第二半導體晶片151 及第二半導體晶片152中，上面配置有連接墊151P及連接墊152P的表面成為主動面，且與所述表面相對的表面成為非主動面。第二半導體晶片151及第二半導體晶片152亦可基於主動晶圓而形成。在此種情形中，可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等作為每一本體的基礎材料。本體可形成有各種電路。連接墊151P及連接墊152P可分別用於電性連接第二半導體晶片151及第二半導體晶片152與其他組件。可使用例如鋁(Al)等金屬材料作為形成材料，但不受任何特別限制。可在本體上形成鈍化膜(圖中未示出)，以暴露出連接墊151P及連接墊152P。鈍化膜(圖中未示出)可為氧化物膜或氮化物膜，或者可為氧化物膜與氮化物膜構成的雙層。可在需要的位置處進一步配置絕緣膜(圖中未示出)等。
第三半導體晶片153亦可為其中數百至數百萬個裝置可整合於一個晶片中的積體電路(IC)。第二半導體晶片153的積體電路可為例如控制器(CTRL)晶片，但不限於此。在第三半導體晶片153中，上面配置有連接墊153P的表面成為主動面，且與所述表面相對的表面成為非主動面。第三半導體晶片153亦可基於主動晶圓而形成。在此種情形中，可使用矽(Si)、鍺(Ge)、砷化鎵(GaAs)等作為每一本體的基礎材料。本體可形成有各種電路。連接墊153P可用於將第三半導體晶片153電性連接至其他組件。可使用例如鋁(Al)等金屬材料作為形成材料，但不受任何特別限制。可在本體上形成鈍化膜(圖中未示出)，以暴露出連接 墊153P。鈍化膜(圖中未示出)可為氧化物膜、氮化物膜、或者氧化物膜與氮化物膜構成的雙層。可在需要的位置處進一步配置絕緣膜(圖中未示出)等。
第二包封體160可包含絕緣材料。所述絕緣材料的實例可包括包含無機填料及絕緣樹脂的樹脂，舉例而言，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或含有例如無機填料等加強材料的樹脂，具體而言為味之素構成膜、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)、感光成像介電樹脂等。可使用例如環氧模製化合物(epoxy molding compound，EMC)等已知的模製材料。視需要，熱固性樹脂或熱塑性樹脂可含浸例如無機填料及/或玻璃纖維、玻璃布、玻璃纖維布等核心材料。
第二連接構件170可對第二半導體晶片151及第二半導體晶片152以及第三半導體晶片153的連接墊151P至連接墊153P進行重佈線，且可對連接墊151P至連接墊153P進行電性連接。第二連接構件170可包括第二絕緣層171a及第二絕緣層171b、第二重佈線層172a及第二重佈線層172b以及第二重佈線通孔173a及第二重佈線通孔173b。更具體而言，第二連接構件170可包括：2-1絕緣層171a；2-1重佈線層172a，配置於2-1絕緣層171a的下表面上；2-1重佈線通孔173a，穿過2-1絕緣層171a且將2-1重佈線層172a電性連接至連接墊151P至連接墊153P以及電性連接構件180；2-2絕緣層171b，配置於2-1絕緣層171a的下表面 上且覆蓋2-1重佈線層172a；2-2重佈線層172b，配置於2-2絕緣層171b的下表面上；以及2-2重佈線通孔173b，穿過2-2絕緣層171b且將2-1重佈線層172a電性連接至2-2重佈線層172b。該些中的每一者可由多於一個的多個層構成，且可被修改成與圖式不同的形式。
可使用絕緣材料作為第二絕緣層171a及第二絕緣層171b的材料。可使用感光成像介電質、味之素構成膜等作為所述絕緣材料。第二絕緣層171a及第二絕緣層171b可包括2-1絕緣層171a及2-2絕緣層171b，且第二絕緣層171a及第二絕緣層171b可包含相同的材料或不同的材料。舉例而言，2-1絕緣層171a可包含感光成像介電質，且2-2絕緣層171b可包含味之素構成膜。本揭露不限於此。
第二重佈線層172a及第二重佈線層172b可實質上對第二半導體晶片151及第二半導體晶片152以及第三半導體晶片153的連接墊151P至連接墊153P進行重佈線。可使用例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等金屬材料作為形成材料。第二重佈線層172a及第二重佈線層172b可包括可根據對應層的設計而執行各種功能的2-1重佈線層172a及2-2重佈線層172b。舉例而言，可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。訊號S圖案可包括除了接地(GND)圖案、電源(PWR)圖案之外的各種訊號，例如資料訊號等。此外，可包括通孔接墊、電性連接結 構接墊等。2-1重佈線層172a可與2-1重佈線通孔173a整合在一起。2-2重佈線層172b可與2-2重佈線通孔173b整合在一起。可藉由對2-2重佈線層172b與2-2重佈線通孔173b進行整合來形成凸塊下金屬(under-bump metallurgy，UBM)。
第二重佈線通孔173a及第二重佈線通孔173b可對形成於不同層上的電性連接構件180、連接墊151P至連接墊153P以及第二重佈線層172a及第二重佈線層172b進行電性連接。第二重佈線通孔173a及第二重佈線通孔173b可包括2-1重佈線通孔173a及2-2重佈線通孔173b，其可分別包含金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。2-1重佈線通孔173a及2-2重佈線通孔173b可分別為利用金屬材料填充的填充型通孔，且可具有下側上的直徑可大於上側上的直徑的錐形形狀。2-2重佈線通孔173b的總體尺寸(例如高度及直徑)可大於2-1重佈線通孔173a的總體尺寸。
電性連接構件180可電性連接第一連接構件140與第二連接構件170，以提供封裝100A中的第一結構10A與第二結構10B之間的電性通路。在一個實例中，電性連接構件180可包括多個貫通孔180。貫通孔180中的每一者可穿過第二包封體160，且可由例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等金屬材料形成。所述多個貫通孔180可在形成通孔孔洞之後藉由鍍覆操作來形成，但不限於此，且可為其中形成有金屬柱者。
電性連接結構190可為用於將半導體封裝100A物理及/或電性連接至外部源的結構。舉例而言，半導體封裝100A可藉由電性連接結構190安裝於電子裝置的主板上。電性連接結構190可由低熔點金屬(例如錫(Sn)或含錫(Sn)的合金)構成。更具體而言，其可由焊料等形成，但此可僅為實例，且所述材料不特別受限於此。電性連接結構190可為接腳、球、引腳等。電性連接結構190可由多層或單層形成。在多層式結構的情形中，其可包含銅柱及焊料。在單層的情形中，可包含錫-銀焊料或銅，但此可僅為實例，且不限於此。電性連接結構190的數目、間隔、佈置類型等不受特別限制，且對熟習此項技術者而言可根據設計規格進行充分修改。
電性連接結構190中的至少一者可配置於扇出區域中。所述扇出區域可為其中配置有半導體晶片121至半導體晶片124以及半導體晶片151至半導體晶片153的區域之外的區域。扇出型封裝相較於扇入型封裝而言可更可靠，可具有許多輸入/輸出端子，且可有利於三維(3D)內連線。另外，可製造具有較球柵陣列(BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等薄的厚度的封裝，且所述封裝的價格競爭力可為優異的。
圖10及圖11為示出圖9的半導體封裝的例示性製造程序的示意圖。
參照圖10，首先，可將具有貫穿孔110H的框架110貼附於膠帶200上。接下來，可以使上面配置有各連接墊121P至連 接墊124P的主動面面對向上方向的顛倒狀態對多個第一半導體晶片121至第一半導體晶片124進行連接，所述多個第一半導體晶片121至多個第一半導體晶片124利用黏合膜121d至黏合膜124d堆疊於經由貫穿孔110H而被暴露的膠帶200上。接下來，可使用感光性絕緣膜(感光成像介電質)來包封所述多個第一半導體晶片121至第一半導體晶片124。
參照圖11，可移除膠帶200，且可將所製備的中間物顛倒，以使堆疊起來的第一半導體晶片121至第一半導體晶片124中的每一者的上面配置有連接墊121P至連接墊124P的主動面面對向下方向。接下來，可藉由曝光及顯影製程來形成多個光通孔孔洞，且可藉由使用鍍覆操作進行填充的製程來形成由多個連接通孔121v至連接通孔124v構成的1-1重佈線通孔143a、以及1-1重佈線層142a。可藉由層疊或塗佈製程來形成第一絕緣層141，可形成通孔孔洞，且接著鍍覆材料可形成在第一絕緣層141上及填充所述通孔孔洞以形成1-2重佈線通孔143b及1-2重佈線層142b。可藉由一系列製程來形成第一結構10A。接下來，可在較第一結構10A的位置低的位置中形成第二結構10B，且可形成電性連接結構190。
圖12為示出半導體封裝的另一實例的剖面示意圖。
參照圖12，在根據另一實例的半導體封裝100B中，第一結構10A與第二結構10B可彼此間隔開預定距離，且可在其之間配置多個電性連接結構195以用於其電性連接。舉例而言，根 據另一實例的半導體封裝100B可具有疊層封裝(POP)的形式。例如多個貫通孔180等電性連接構件180可藉由多個電性連接結構195電性連接至第一連接構件140的第一重佈線層142a及第一重佈線層142b，且亦可電性連接至多個第一半導體晶片121至第一半導體晶片124。
電性連接結構195可各自由低熔點金屬(例如錫(Sn)或含錫(Sn)的合金)構成。更具體而言，其可由焊料等形成，但此可僅為實例，且所述材料不特別受限於此。電性連接結構195可為接腳、球、引腳等。電性連接結構195可由多層或單層形成。在多層式結構的情形中，其可包含銅柱及焊料。在單層的情形中，可包含錫-銀焊料或銅，但此可僅為實例，且不限於此。電性連接結構195的數目、間隔、佈置類型等不受特別限制，且對熟習此項技術者而言可根據設計規格進行充分修改。
其他配置可與以上所述配置實質上相同，且將省略其詳細說明。
圖13為示出半導體封裝的另一實例的剖面示意圖。
參照圖13，在根據另一實例的半導體封裝100C中，第二結構10B可包括框架180，即電性連接構件180，框架180具有貫穿孔180H且包括多個配線層182a及配線層182b以及用於電性連接所述多個配線層182a及配線層182b的一或多層配線通孔183。第二半導體晶片151及第二半導體晶片152以及第三半導體晶片153可並排地排列於框架180的貫穿孔180H中。第二包封體 160可填充框架180的貫穿孔180H的至少部分。由於框架180，第二結構10B亦可具有更佳的剛性，且可確保第二包封體160的厚度均勻性。
框架180可包括：絕緣層181；第一配線層182a，配置於絕緣層181的下表面上；第二配線層182b，配置於絕緣層181的上表面上；以及配線通孔183，穿過第一配線層181且電性連接第一配線層182a與第二配線層182b。第一配線層182a及第二配線層182b可分別電性連接至第一連接構件140及第二連接構件170的第一重佈線層142a、第一重佈線層142b以及第二重佈線層172a及第二重佈線層172b。
絕緣層181的材料不受特別限制。舉例而言，可使用絕緣材料。作為所述絕緣材料，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者含浸有例如無機填料及/或玻璃纖維、玻璃布、玻璃纖維布等核心材料的樹脂，例如預浸體。
配線層182a及配線層182b可由例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等金屬材料形成。配線層182a及配線層182b可根據層的設計而執行各種功能。舉例而言，其可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。訊號S圖案可包括除了接地(GND)圖案、電源(PWR)圖案之外的各種訊號，例如資料訊號等。此外，可包括通孔接墊、電性連接結構接墊等。配線層182a及配線層182b可分別藉由已知的鍍覆製程形成，且可分別由 晶種層及導體層構成。端視製程而定，配線層182a及配線層182b的厚度可較重佈線層142a、重佈線層142b、重佈線層172a及重佈線層172b的厚度厚。
配線通孔183可電性連接形成於不同層中的配線層182a及配線層182b，由此在框架180中形成電性通路。配線通孔183可由例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等金屬材料形成。配線通孔183可為利用金屬材料填充的填充型貫通孔，且可具有沙漏形狀。配線通孔183亦可各自藉由已知的鍍覆製程形成，且可各自由晶種層及導體層構成。
視需要，可在第二包封體160上配置背側配線層162，且背側配線層162可藉由穿過第二包封體160的背側通孔163電性連接至框架180的所述多個配線層182a及配線層182b。背側配線層162可藉由電性連接結構195電性連接至第一連接構件140的重佈線層142a及重佈線層142b。背側配線層162以及背側通孔163亦可由例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等金屬材料形成，且背側配線層162與背側通孔163可整合在一起。
其他配置可與以上所述配置實質上相同，且將省略其詳細說明。
圖14為示出半導體封裝的另一實例的剖面示意圖。
參照圖14，在根據另一實例的半導體封裝100D中，第 二結構10B可包括框架180，即電性連接構件180，框架180具有貫穿孔180H且包括多個配線層182a至配線層182d以及電性連接所述多個配線層182a至配線層182d的多個配線通孔183a至配線通孔183c。由於框架180可包括更大數目的配線層182a至配線層182d，因此第二連接構件170可被進一步簡化。
框架180可包括：第一絕緣層181a；第一配線層182a，配置於第一絕緣層181a的下表面上；第二配線層182b，配置於第一絕緣層181a的上表面上；第一配線通孔183a，穿過第一絕緣層181a且電性連接第一配線層182a與第二配線層182b；第二絕緣層181b，配置於第一絕緣層181a的下表面上且覆蓋第一配線層182a；第三配線層182c，配置於第二絕緣層181b的下表面上；第二配線通孔183b，穿過第二絕緣層181b且電性連接第一配線層182a與第三配線層182c；第三絕緣層181c，配置於第一絕緣層181a的上表面上且覆蓋第二配線層182b；第四配線層182d，配置於第三絕緣層181c的上表面上；以及第三配線通孔183c，穿過第三絕緣層181c且電性連接第二配線層182b與第四配線層182d。第一配線層182a至第四配線層182d可電性連接至第一連接構件140及第二連接構件170的第一重佈線層142a、第一重佈線層142b以及第二重佈線層172a及第二重佈線層172b。
第一絕緣層181a可較第二絕緣層181b及第三絕緣層181c厚。第一絕緣層181a可為相對厚的以維持剛性，而第二絕緣層181b及第三絕緣層181c可被引入以形成更大數目的配線層 182c及配線層182d。第一絕緣層181a可包含與第二絕緣層181b及第三絕緣層181c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層181a可為例如包含核心材料、填料及絕緣樹脂的預浸體，而第二絕緣層181b及第三絕緣層181c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電質，但不限於此。以相似的方式，穿過第一絕緣層181a的第一配線通孔183a的直徑可大於穿過第二絕緣層181b及第三絕緣層181c的第二配線通孔183b及第三配線通孔183c的直徑。類似地，端視製程而定，配線層182a至配線層182d的厚度可較重佈線層142a、重佈線層142b、重佈線層172a及重佈線層172b的厚度厚。
其他配置可與以上所述配置實質上相同，且將省略其詳細說明。
圖15為示出半導體封裝的另一實例的剖面示意圖。
參照圖15，在根據另一實例的半導體封裝100E中，第二結構10B可包括框架180，即電性連接構件180，框架180具有貫穿孔180H且包括多個配線層182a至配線層182c以及電性連接所述多個配線層182a至配線層182c的多個配線通孔183a及配線通孔183b。由於框架180可類似地包括更大數目的配線層182a至配線層182c，因此第二連接構件170可被進一步簡化。
所述框架可包括：第一絕緣層181a；第一配線層182a，嵌入第一絕緣層181a中以使第一配線層182a的下表面被暴露出；第二配線層182b，配置於第一絕緣層181a的上表面上；第二 絕緣層181b，配置於第一絕緣層181a的上表面上且覆蓋第二配線層182b；第一配線通孔183a，穿過第一絕緣層181a且電性連接第一配線層181a與第二配線層182b；第三配線層182c，配置於第二絕緣層181b的上表面上；以及第二配線通孔183b，穿過第二絕緣層181b且電性連接第二配線層182b與第三配線層182c。第一配線層182a至第三配線層182c可電性連接至第一連接構件140及第二連接構件170的第一重佈線層142a、第一重佈線層142b以及第二重佈線層172a及第二重佈線層172b。
第一配線層182a可凹陷於第一絕緣層181a中。以此種方式，當第一配線層182a凹陷於第一絕緣層181a中而在第一絕緣層181a的下表面與第一配線層182a的下表面之間具有台階差時，可防止形成第二包封體160的材料滲漏而污染第一配線層182a。端視製程而定，配線層182a至配線層182c的厚度可較重佈線層142a、重佈線層142b、重佈線層172a及重佈線層172b的厚度厚。
絕緣層181a及絕緣層181b的材料不受特別限制。舉例而言，可使用絕緣材料。作為所述絕緣材料，可使用例如環氧樹脂等熱固性樹脂、例如聚醯亞胺等熱塑性樹脂或者其中該些樹脂可與無機填料混合的樹脂(例如，味之素構成膜(ABF))。若需要，亦可使用感光性絕緣(感光成像介電質，PID)樹脂。
當形成第一配線通孔183a的孔洞時，第一配線層182a的接墊的部分可用作終止元件。在第一配線通孔183a具有上表面 的寬度較其下表面的寬度寬的錐形形狀的情形中，就製程而言，具有錐形形狀的第一配線通孔183a可為有利的。在此種情形中，第一配線通孔183a可與第二配線層182b的接墊圖案整合在一起。另外，當形成第二配線通孔183b的孔洞時，第二配線層182b的接墊的部分可用作終止元件。在第二配線通孔183b具有上表面的寬度較其下表面的寬度寬的錐形形狀的情形中，就製程而言，具有錐形形狀的第二配線通孔183b可為有利的。在此種情形中，第二配線通孔183b可與第三配線層182c的接墊圖案整合在一起。
在各種實例中闡述的半導體封裝100A、半導體封裝100B、半導體封裝100C及半導體封裝100D的框架110可應用在半導體封裝100E中。其他配置可與以上所述配置實質上相同，且將省略其詳細說明。
在本揭露中，為方便起見，下側、下部分、下表面等是指相對於圖式的剖面的向下方向，且上側、上部分、上表面等意指相反的方向。然而，應理解本申請專利範圍的範圍不受此類方向的說明特別限制，且上/下的概念可隨時改變。
本揭露中的進行連接的意義不僅可為直接連接，且亦可為包括經由黏合層等的間接連接的概念。另外，用語「電性連接」意指包括物理連接及非連接二者的概念。此外，可使用第一、第二等表達來區分各個組件，而不限制所述組件的次序及/或重要性。在一些情形中，在不背離權利範圍的條件下，第一組件可被稱為第二組件，且相似地，第二組件亦可被稱為第一組件。
在本揭露中使用的表達「例示性」並不意指同一實施例，而是可為強調並闡釋不同的獨特特徵而提供。然而，上述實例並不排除其與其他實例的特徵相組合而實施。舉例而言，儘管在具體實例中的說明可能在另一實例中並未闡述，然而除非所述另一實例另外闡述或相矛盾，否則上述說明可被理解為與另一實例相關的闡釋。
在本揭露中使用的用語可能僅用於示出實例，且可不旨在限制本揭露。其中除非上下文另外清晰地闡明，否則單數表達包括複數表達。
根據本揭露的態樣，可提供一種即使可能使用多個半導體晶片亦可被薄化且效能亦會改善的高度整合的半導體封裝。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本揭露的範圍的條件下，可作出修改及變型。
10A‧‧‧第一結構
10B‧‧‧第二結構
100A‧‧‧半導體封裝/封裝
110‧‧‧框架
110H‧‧‧貫穿孔
121、122、123、124‧‧‧第一半導體晶片
121d、122d、123d、124d‧‧‧黏合膜
121P、122P、123P、124P‧‧‧第一連接墊/連接墊
121v、122v、123v、124v‧‧‧連接通孔
130‧‧‧第一包封體
140‧‧‧第一連接構件
141‧‧‧第一絕緣層
142a‧‧‧第一重佈線層/1-1重佈線層/重佈線層
142b‧‧‧第一重佈線層/1-2重佈線層/重佈線層
143a‧‧‧第一重佈線通孔/1-1重佈線通孔
143b‧‧‧第一重佈線通孔/1-2重佈線通孔
151、152‧‧‧第二半導體晶片/半導體晶片
151P、152P、153P‧‧‧連接墊
153‧‧‧第三半導體晶片/半導體晶片
160‧‧‧第二包封體
170‧‧‧第二連接構件
171a‧‧‧第二絕緣層/2-1絕緣層
171b‧‧‧第二絕緣層/2-2絕緣層
172a‧‧‧第二重佈線層/2-1重佈線層/重佈線層
172b‧‧‧第二重佈線層/2-2重佈線層/重佈線層
173a‧‧‧第二重佈線通孔/2-1重佈線通孔
173b‧‧‧第二重佈線通孔/2-2重佈線通孔
180‧‧‧電性連接構件/貫通孔/框架
190‧‧‧電性連接結構

Claims (15)

  1. 一種半導體封裝，包括：多個第一半導體晶片，各自具有上面配置有第一連接墊的第一主動面以及與所述第一主動面相對的第一非主動面，所述第一半導體晶片被堆疊成使得所述第一連接墊被分別暴露出；第一包封體，覆蓋所述多個第一半導體晶片中的每一者的至少部分；第一連接構件，配置於較所述多個第一半導體晶片的位置低的位置中以及所述第一包封體的下部分中，且包括一或多個第一重佈線層以及將所述第一半導體晶片中的每一者的所述第一連接墊電性連接至所述一或多個第一重佈線層的多個連接通孔，所述連接通孔中的每一者穿透至所述第一包封體中，且所述連接通孔的高度彼此不同；第二半導體晶片，配置於較所述第一連接構件的位置低的位置中，且具有上面配置有第二連接墊的第二主動面以及與所述第二主動面相對的第二非主動面；第二包封體，配置於較所述第一連接構件的位置低的位置中，且覆蓋所述第二半導體晶片的至少部分；第二連接構件，配置於較所述第二半導體晶片的位置低的位置中以及所述第二包封體的下部分中，且包括電性連接至所述第二連接墊的至少一個第二重佈線層；以及電性連接構件，穿過所述第二包封體，且電性連接所述一或 多個第一重佈線層與所述至少一個第二重佈線層其中在所述第一半導體晶片中的每一者的所述第一非主動面上配置有黏合膜，且在所述多個第一半導體晶片中在垂直方向上彼此鄰近的兩個第一半導體晶片中，配置於相對較低位置處的第一半導體晶片的第一非主動面藉由所述黏合膜貼附至配置於相對較高位置處的第一半導體晶片的第一主動面。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述電性連接構件包括多個貫通孔，所述多個貫通孔分別穿過所述第二包封體且電性連接所述一或多個第一重佈線層與所述至少一個第二重佈線層。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述第一包封體包含感光性絕緣材料。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述連接通孔分別在穿透至所述第一包封體的光通孔孔洞中利用金屬材料來填充。
  5. 如申請專利範圍第1項所述的半導體封裝，其中配置於所述多個第一半導體晶片中的最上第一半導體晶片的所述第一非主動面上的所述黏合膜的上表面與所述第一包封體的上表面實質上共面。
  6. 如申請專利範圍第1項所述的半導體封裝，其中配置於所述多個第一半導體晶片的最下側處的所述第一半導體晶片的第 一主動面與所述第一包封體的下表面物理地間隔開預定距離。
  7. 如申請專利範圍第1項所述的半導體封裝，更包括具有貫穿孔的框架，其中所述多個第一半導體晶片配置於所述貫穿孔中，且所述第一包封體填充所述貫穿孔的至少部分。
  8. 如申請專利範圍第1項所述的半導體封裝，更包括第三半導體晶片，所述第三半導體晶片與所述第二半導體晶片平行地配置於較所述第一連接構件的位置低的位置中，且具有上面配置有第三連接墊的第三主動面以及與所述第三主動面相對的第三非主動面；其中所述第二包封體覆蓋所述第三半導體晶片的至少部分，且所述至少一個第二重佈線層電性連接至所述第三連接墊。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述第一半導體晶片中的每一者是快閃記憶體晶片，所述第二半導體晶片是動態隨機存取記憶體晶片，且所述第三半導體晶片是控制器(CTRL)。
  10. 如申請專利範圍第1項所述的半導體封裝，更包括多個第一電性連接結構，所述多個第一電性連接結構配置於較所述第二連接構件的位置低的位置中且電性連接至所述至少一個第二重佈線層。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述 電性連接構件經由配置於所述第一連接構件與所述第二包封體之間的多個第二電性連接結構電性連接至所述一或多個第一重佈線層。
  12. 一種半導體封裝，包括：多個第一半導體晶片，各自具有上面配置有第一連接墊的第一主動面以及與所述第一主動面相對的第一非主動面，且被堆疊成使得所述第一連接墊被分別暴露出；第一包封體，覆蓋所述多個第一半導體晶片中的每一者的至少部分；第一連接構件，配置於較所述多個第一半導體晶片的位置低的位置中以及所述第一包封體的下部分中，且包括一或多個第一重佈線層以及將所述第一半導體晶片中的每一者的所述第一連接墊電性連接至所述一或多個第一重佈線層的多個連接通孔，所述連接通孔中的每一者穿透至所述第一包封體中，且所述連接通孔的高度彼此不同；框架，配置於較所述第一連接構件的位置低的位置中，具有貫穿孔，且包括多個配線層以及電性連接所述多個配線層的一或多層配線通孔；第二半導體晶片，配置於所述貫穿孔中，且具有上面配置有第二連接墊的第二主動面以及與所述第二主動面相對的第二非主動面；第二包封體，配置於較所述第一連接構件的位置低的位置 中，且覆蓋所述第二半導體晶片的至少部分；第二連接構件，配置於較所述框架、所述第二半導體晶片的位置低的位置中以及所述第二包封體的下部分中，且包括電性連接至所述第二連接墊的至少一個第二重佈線層；多個第一電性連接結構，配置於較所述第二連接構件的位置低的位置中且電性連接至所述至少一個第二重佈線層；以及多個第二電性連接結構，配置於所述第一連接構件與所述框架之間，且電性連接所述一或多個第一重佈線層與所述多個配線層。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述框架包括第一絕緣層、第一配線層、第二配線層及第一配線通孔，所述第一配線層配置於所述第一絕緣層的下表面上，所述第二配線層配置於所述第一絕緣層的上表面上，所述第一配線通孔穿過所述第一絕緣層且電性連接所述第一配線層與所述第二配線層，且所述第一配線層及所述第二配線層電性連接至所述一或多個第一重佈線層與所述至少一個第二重佈線層。
  14. 如申請專利範圍第13項所述的半導體封裝，其中所述框架更包括第二絕緣層、第三配線層、第二配線通孔、第三絕緣層、第四配線層及第三配線通孔，所述第二絕緣層配置於所述第一絕緣層的下表面上且覆蓋所述第一配線層，所述第三配線層配置於所述第二絕緣層的下表面上，所述第二配線通孔穿過所述第 二絕緣層且電性連接所述第一配線層與所述第三配線層，所述第三絕緣層配置於所述第一絕緣層的上表面上且覆蓋所述第二配線層，所述第四配線層配置於所述第三絕緣層的上表面上，所述第三配線通孔穿過所述第三絕緣層且電性連接所述第二配線層與所述第四配線層，且所述第一配線層至所述第四配線層電性連接至所述一或多個第一重佈線層與所述至少一個第二重佈線層。
  15. 如申請專利範圍第12項所述的半導體封裝，其中所述框架包括第一絕緣層、第一配線層、第二配線層、第二絕緣層、第一配線通孔、第三配線層及第二配線通孔，所述第一配線層嵌入所述第一絕緣層中以使所述第一配線層的下表面被暴露出，所述第二配線層配置於所述第一絕緣層的上表面上，所述第二絕緣層配置於所述第一絕緣層的所述上表面上且覆蓋所述第二配線層，所述第一配線通孔穿過所述第一絕緣層且電性連接所述第一配線層與所述第二配線層，所述第三配線層配置於所述第二絕緣層的上表面上，所述第二配線通孔穿過所述第二絕緣層且電性連接所述第二配線層與所述第三配線層，且所述第一配線層至所述第三配線層電性連接至所述一或多個第一重佈線層與所述至少一個第二重佈線層。
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