TW201926631A - 半導體封裝 - Google Patents

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金漢
趙銀貞
沈正虎
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Abstract

一種半導體封裝包括：中介層，具有第一表面及第二表面，且包括第一重佈線層；半導體晶片，具有主動面及非主動面且設置於中介層上以使非主動面面對中介層的第二表面，主動面上設置有連接電極；包封體，設置於中介層的第二表面上，包含感光性絕緣材料且具有覆蓋半導體晶片的第一區及位於半導體晶片周圍的第二區；以及第二重佈線層，包括第二通孔、貫通孔以及第二配線圖案，第二通孔貫穿包封體的第一區且連接至連接電極，貫通孔貫穿包封體的第二區且連接至第一重佈線層，第二配線圖案設置於包封體上且具有與第二通孔及貫通孔整合的結構。

Description

半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言是有關於一種用於疊層封裝（POP）結構的扇出型半導體封裝。
[ 相關申請案的交叉參考 ]
本申請案基於且主張於2017年11月30日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0162706號的優先權，所述韓國專利申請案的全部揭露內容併入本案供參考。
近來，與半導體封裝相關的技術發展中的顯著趨勢是在維持產品的效能的同時減小半導體封裝的總體大小。作為實例，在扇出型半導體封裝中，可將連接端子重佈線至半導體晶片的安裝區之外，以使得連接端子可高效地佈置且扇出型半導體封裝可維持小的大小。
在近來已開發出的疊層封裝（package-on-package，POP）結構中，上部封裝與下部封裝的諸多連接端子（例如，輸入/輸出（input/output，I/O）端子）需要彼此連接，且為了將所述連接端子彼此連接，需要連接構件（例如中介層）。
本揭露的態樣可提供一種因連接構件（例如，中介層）的引入而引起的厚度增加可得到抑制的半導體封裝。
根據本揭露的態樣，可提供一種藉由使用預先製造的連接構件作為中介層來簡化製程及結構且設置於半導體晶片上及半導體晶片之下的連接構件的重佈線層之間的連接結構得到改善的半導體封裝。
根據本揭露的態樣，一種半導體封裝可包括：中介層，具有彼此相對的第一表面與第二表面，且包括第一重佈線層，所述第一重佈線層具有多個第一配線圖案及連接至所述多個第一配線圖案的第一通孔；半導體晶片，具有主動面及與所述主動面相對的非主動面且設置於所述中介層上以使所述非主動面面對所述中介層的所述第二表面，所述主動面上設置有連接電極；包封體，設置於所述中介層的所述第二表面上，包含感光性絕緣材料且具有第一區及第二區，所述第一區覆蓋所述半導體晶片的所述主動面，所述第二區位於所述半導體晶片附近；以及第二重佈線層，包括第二通孔、貫通孔以及第二配線圖案，所述第二通孔貫穿所述包封體的所述第一區且連接至所述連接電極，所述貫通孔貫穿所述包封體的所述第二區且連接至所述第一重佈線層，所述第二配線圖案設置於所述包封體上且具有與所述第二通孔及所述貫通孔整合的結構。
根據本揭露的另一態樣，一種半導體封裝可包括：中介層，具有第一表面及與所述第一表面相對的第二表面，且包括第一重佈線層，所述第一表面上設置有多個接墊，所述第一重佈線層連接至所述多個接墊；半導體晶片，具有主動面及與所述主動面相對的非主動面，且設置於所述中介層上以使所述非主動面面對所述中介層的所述第二表面，所述主動面上設置有連接電極；包封體，設置於所述中介層的所述第二表面上，包含感光性絕緣材料，且具有第一區及第二區，所述第一區覆蓋所述半導體晶片的所述主動面，所述第二區位於所述半導體晶片附近；第二重佈線層，包括連接通孔、貫通孔及配線圖案，所述連接通孔貫穿所述包封體的所述第一區且連接至所述連接電極，所述貫通孔貫穿所述包封體的所述第二區且連接至所述第一重佈線層，所述配線圖案設置於所述包封體上且具有與所述連接通孔及所述貫通孔整合的結構；以及連接構件，具有設置於所述包封體上的第一表面及與所述第一表面相對的第二表面，所述第二表面上設置有電性連接結構，且所述連接構件包括第三重佈線層，所述第三重佈線層連接至所述第二重佈線層及所述電性連接結構，其中所述第一重佈線層具有多個第一配線圖案及連接至所述多個第一配線圖案的第一通孔，所述多個第一配線圖案中與所述中介層的所述第一表面相鄰的第一配線圖案自所述中介層突出，且所述多個第一配線圖案中與所述中介層的所述第二表面相鄰的第一配線圖案嵌置於所述中介層中。
以下，將參照附圖闡述本揭露中的示例性實施例。在所述附圖中，為清晰起見，可誇大或縮短組件的形狀、大小等。
在說明中組件與另一組件的「連接（connection）」的意義包括經由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接（electrically connected）」概念上包括實體連接及實體分離。可理解，當以例如「第一（first）」及「第二（second）」等用語來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」等用語可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，亦可將所述元件理解為與另一示例性實施例相關的說明，除非在本文中提供了相反或相矛盾的說明。
使用本文中所使用的用語僅為了闡述示例性實施例而非限制本揭露。舉例而言，除非在上下文中另有解釋，否則需要將單數形式解釋為包括複數形式。電子裝置
圖1是示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括實體地連接至或電性地連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關元件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-firing ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起相互組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（personal computer，PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2是示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可實體地連接至或電性地連接至母板1110。另外，可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件（例如照相機1130）可容置於本體1101中。電子組件1120中的一些電子組件1120可為晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有眾多精細的電路（electrical circuit）。然而，半導體晶片本身可能無法用作已完成的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片本身可能無法使用，而是可被封裝於電子裝置或類似裝置中且在電子裝置或類似裝置中以封裝狀態使用。
此處，需要進行半導體封裝，乃因在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差。詳細而言，半導體晶片的連接墊的大小及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中所使用的主板的組件安裝接墊的大小及主板的各組件安裝接墊之間的間隔顯著地大於半導體晶片的連接墊的大小及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
藉由封裝技術製造的半導體封裝可端視半導體封裝的結構及目的而被劃分成扇入型半導體封裝或扇出型半導體封裝。
以下，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等鈍化層2223，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級的印刷電路板（printed circuit board，PCB）上以及電子裝置的主板上等。
因此，端視半導體晶片2220的大小而定，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用絕緣材料（例如感光成像介電（photoimagable dielectric，PID）樹脂）在半導體晶片2220上形成絕緣層2241；形成使連接墊2222敞露的通孔孔洞2243h；且接著形成配線圖案2242及通孔2243。然後，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260或類似組件。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如輸入/輸出（I/O）端子）皆設置於半導體晶片內部的封裝形式，且可具有優異的電性特性並且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊大小的同時實施快速訊號轉移。
然而，由於所有的輸入/輸出端子皆需要設置於扇入型半導體封裝中的半導體晶片內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊大小的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於即使在其中藉由重佈線製程增大半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是示出其中扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可藉由中介基板2301進行重佈線，且扇入型半導體封裝2200可在其中扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280或類似材料來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290或類似材料覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌置於單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200嵌置於中介基板2302中的狀態下藉由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，扇入型半導體封裝可能難以在電子裝置的主板上直接安裝及使用。因此，扇入型半導體封裝可安裝於單獨的中介基板上且然後藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌置於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7是示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可受到包封體2130的保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而被重佈線至半導體晶片2120之外。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，所述扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件而被重佈線並設置至所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要設置於所述半導體晶片內。因此，當半導體晶片的大小減小時，需要減小球的大小及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。在另一方面，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由如上所述的形成於所述半導體晶片上的連接構件而被重佈線並設置至所述半導體晶片之外的形式。因此，即使在其中半導體晶片的大小減小的情形中，仍可照樣在扇出型半導體封裝中使用標準化球佈局，進而使得所述扇出型半導體封裝無需使用單獨的中介基板便可安裝於電子裝置的主板上，如以下所闡述。
圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖8，可藉由焊球2170或類似組件將扇出型半導體封裝2100安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至在半導體晶片2120的大小之外的扇出區，進而使得可照樣在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100無需使用單獨的中介基板或類似組件便可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板便可安裝於電子裝置的主板上，因此扇出型半導體封裝可達成較使用中介基板的扇入型半導體封裝的厚度小的厚度。因此，扇出型半導體封裝可被微型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板（PCB）的一般疊層封裝（POP）型的形式更為緊湊的形式實施，且可解決因出現翹曲（warpage）現象而引起的問題。
同時，扇出型半導體封裝是指如上所述將半導體晶片安裝於電子裝置或類似裝置的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，且所述扇出型半導體封裝是與規模、目的等不同於扇出型半導體封裝的規模、目的等且其中嵌置有扇入型半導體封裝的印刷電路板（PCB）（例如中介基板或類似組件）的概念不同的概念。
以下將參照附圖詳細地闡述使用預先製造的連接構件（例如中介層）的半導體封裝。
圖9是示出根據本揭露中的示例性實施例的半導體封裝的側剖視圖。圖10A及圖10B分別是示出圖9所示的半導體封裝的平面圖（自圖9的「T」觀看）及仰視圖（自圖9的「B」觀看）。
參照圖9，根據本示例性實施例的半導體封裝100可包括：中介層130，具有彼此相對的第一表面130A與第二表面130B且具有第一重佈線層135；半導體晶片120，設置於中介層130的第二表面130B上；包封體140，設置於中介層130的第二表面130B上且覆蓋半導體晶片120；第二重佈線層155，設置於包封體140上且連接至第一重佈線層135；以及連接構件160，具有設置於包封體140上的第一表面160A及與第一表面160A相對的第二表面160B，且具有連接至第二重佈線層155的第三重佈線層165。
在本示例性實施例中所使用的中介層130中，第一重佈線層135可包括多個第一配線圖案132及連接至所述多個第一配線圖案132的多個第一通孔133。
半導體晶片120可具有主動面及與所述主動面相對的非主動面，所述主動面上設置有多個連接電極120P。半導體晶片120的非主動面與中介層130的第二表面130B可利用結合層125彼此結合。
在本示例性實施例中所使用的第二重佈線層155可直接連接至半導體晶片120的連接電極120P，且可將中介層130的第一重佈線層135與連接構件160的第三重佈線層165彼此連接。包封體140可被分成覆蓋半導體晶片120的第一區140A及位於半導體晶片120附近的第二區140B。
第二重佈線層155可包括連接通孔（亦被稱為「第二通孔」）153及貫通孔154，連接通孔153貫穿包封體140的第一區140A且連接至連接電極120P，貫通孔154貫穿包封體140的第二區140B且連接至第一重佈線層135。另外，第二重佈線層155可包括第二配線圖案152，第二配線圖案152設置於包封體140上且連接至連接通孔153及貫通孔154中的至少一者。第三重佈線層165可經由第二配線圖案152連接至連接通孔153及貫通孔154。
第一鈍化層171可形成於中介層130的第一表面130A上。第一鈍化層171可具有用於界定多個接墊P的區的第一開口O1。第一開口O1可被形成為對應於由欲設置於所述半導體封裝上的另一半導體晶片及封裝的連接端子形成的陣列。所述多個接墊P可使用金屬（例如Au）來形成，且可被提供作為用於連接至另一封裝及晶片的接墊。
連接至第三重佈線層165的電性連接結構185可設置於連接構件160的第二表面160B上。電性連接結構185可經由凸塊下金屬（underbump metallurgy，UBM）層181連接至第三重佈線層165。第二鈍化層172可設置於連接構件160的第二表面160B上。第二鈍化層172可具有用於界定與凸塊下金屬層181連接的第三重佈線層165的區的第二開口O2。
在本示例性實施例中，如圖10A所示，所述多個接墊P可具有在半導體封裝100的兩側中的每一側上設置成8×3陣列的接墊。如圖10B所示，電性連接結構185除中心區（4×4）以外被示出為10×10陣列。所述多個接墊P及電性連接結構185可被分成與半導體晶片120交疊的扇入接墊及不與半導體晶片120交疊的扇出接墊。
所述多個接墊P可具有與由安裝於半導體封裝100上的上部半導體封裝的連接端子形成的陣列對應的陣列，且電性連接結構185可被陣列成對應於欲設置半導體封裝100的母板的連接端子。所述多個接墊P及電性連接結構185可被形成為具有各種其他數目且可端視上部半導體封裝及母板而被形成為各種陣列。
如上所述，所述多個接墊P與電性連接結構185可彼此連接，且亦可藉由第一重佈線層135及第三重佈線層165以及第二重佈線層155連接至半導體晶片120。
在本示例性實施例中，構成第一重佈線層135及第三重佈線層165以及第二重佈線層155的通孔及圖案可具有藉由獨特製程形成的特徵結構。圖11是圖9所示的半導體封裝的部分「A」的放大圖。
參照圖11，第二配線圖案152可具有與連接通孔153及貫通孔154整合的結構。在本說明書中，用語「整合的結構」並非意味著兩個組件簡單地彼此接觸，而是指其中兩個組件使用同種材料藉由同一製程彼此整合地形成的結構。舉例而言，第二配線圖案152可被認為具有與連接通孔153及貫通孔154「整合的結構」，此乃因第二配線圖案152與連接通孔153及貫通孔154藉由同一鍍覆製程（參見圖13E所示製程）同時形成。如上所述，連接通孔153與貫通孔154可由同種金屬形成。另外，連接通孔153及貫通孔154可具有與第二配線圖案152整合的結構。
包封體140可由感光性材料形成。如上所述，包封體140可覆蓋設置於連接構件160的第二表面160B上的半導體晶片120，且可藉由光阻劑的精確鑽孔製程來形成所期望的孔洞以形成第二重佈線層155的連接通孔153及貫通孔154（參見圖13D）。
用於連接通孔153的孔洞可自包封體140的上表面朝半導體晶片120形成（參見圖13E）。因此，連接通孔153的與連接構件160相鄰的表面的面積可大於連接通孔153的與半導體晶片120相鄰的表面的面積（參見圖11的詳細視圖「A」）。同樣地，由於用於貫通孔154的孔洞可自包封體140的上表面朝連接構件160形成，因此貫通孔154的與連接構件160相鄰的表面的面積可大於貫通孔154的與中介層130相鄰的表面的面積。
在本示例性實施例中所使用的連接構件160中，第三重佈線層165可包括多個第三配線圖案162及多個第三通孔163。詳細而言，第三重佈線層165可包括兩個絕緣層161、分別設置於所述兩個絕緣層161上的多個第三配線圖案162、及分別連接至所述多個第三配線圖案162的多個第三通孔163。第三通孔163可包括將第二重佈線層155與第三配線圖案162彼此連接的通孔以及將各第三配線圖案162彼此連接的通孔。以舉例方式示出其中第三重佈線層165包括兩層式重佈線結構165a及165b的情形。然而，第三重佈線層165並非僅限於此，而是可具有單層式重佈線結構或三層式重佈線結構或者更多層式重佈線結構。
第三重佈線層165的絕緣層161可由感光性絕緣材料（例如感光成像介電質（PID））形成。第三重佈線層165的與連接構件160的第一表面160A相鄰的第三通孔163的表面的面積可小於第三重佈線層165的與連接構件160的第二表面160B相鄰的第三通孔163的表面的面積。
第一重佈線層135的與中介層130的第一表面130A相鄰的通孔的表面的面積可小於第一重佈線層135的與中介層130的第二表面130B相鄰的通孔的表面的面積。在本示例性實施例中，中介層130是在安裝半導體晶片120之前預先製造，且因此若需要，則可顛倒通孔的方向。
以下將更詳細地闡述根據本示例性實施例的半導體封裝100中所包括的個別組件。
中介層130可用作將上部封裝與下部封裝彼此連接的中介層（參見圖12）。如上所述，在本示例性實施例中所使用的中介層130可在安裝半導體晶片120之前預先製造。中介層130的絕緣層131可包含熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或其中浸漬有例如玻璃纖維及/或無機填料等加強材料的樹脂，例如預浸體、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）或類似材料。構成第一重佈線層135的第一配線圖案132及第一通孔133可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金，但並非僅限於此。
半導體晶片120可藉由如上所述的結合層125（例如黏合膜）結合至中介層130，且可由中介層130支撐。中介層130可包括設置於半導體晶片120的非主動面上的散熱圖案HD。散熱圖案HD可為由配線圖案132'及通孔133'形成的堆疊通孔結構，但並非僅限於此。自半導體晶片120產生的熱量可經由散熱圖案HD傳輸至電性連接結構285，且因此可被有效地散逸（參見圖12）。散熱圖案HD的配線圖案132'及通孔133'可與第一重佈線層135的第一配線圖案132及第一通孔133一起形成。
連接構件160可被配置成對半導體晶片120的連接電極120P進行重佈線。在本示例性實施例中，連接構件160可對具有各種功能的半導體晶片120的數十個至數百個連接電極120P與第二重佈線層155一起進行重佈線以藉由電性連接結構185將數十個至數百個連接電極120P實體地或電性地連接至外部設備。具體而言，在與第二重佈線層155連接的連接電極120P中，不引入其他金屬連接件（例如導電凸塊），且第二重佈線層155可直接連接至裸晶片的接墊電極。連接構件160可連接至半導體晶片120的連接電極120P，且可與中介層130一起支撐半導體晶片120。
連接構件160的絕緣層161可由感光性絕緣材料（例如感光成像介電樹脂）形成。第三重佈線層165可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金。
如上所述，連接構件160的第三重佈線層165可經由第二配線圖案152及連接通孔153電性連接至半導體晶片120，且中介層130的第一重佈線層135可經由貫通孔154以旁通方式電性連接至半導體晶片120。
可配置包封體140以保護半導體晶片120。在本示例性實施例中，包封體140可覆蓋半導體晶片120，且可在環繞半導體晶片120的區中形成於中介層130與連接構件160之間。在本示例性實施例中所使用的包封體140可由感光性絕緣材料形成。如上所述，第二重佈線層155的通孔是藉由利用光阻劑的微影製程來形成，且因此可被精確地實施。
根據本示例性實施例的半導體封裝100可更包括分別設置於中介層130及連接構件160上的第一鈍化層171及第二鈍化層172。可配置第一鈍化層171及第二鈍化層172以分別保護中介層130及連接構件160不受外部物理損害或化學損害等。第一鈍化層171及第二鈍化層172中的每一者的材料無特別限制。舉例而言，可使用阻焊劑作為第一鈍化層171及第二鈍化層172中的每一者的材料。
與連接構件160的第三重佈線層165連接的電性連接結構185可被配置成將半導體封裝100實體地或電性地連接至外部。舉例而言，半導體封裝100可藉由如上所述的電性連接結構185安裝於電子裝置的母板上。
舉例而言，電性連接結構185可由例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）或類似金屬等低熔點金屬形成，但並非僅限於此，且電性連接結構185可具有各種結構，例如接腳（land）、球、引腳等。
若需要，則可在連接構件160的第二表面160B上設置至少一個被動組件190，且所述至少一個被動組件190連接至第三重佈線層165。在本示例性實施例中，被動組件190可設置於電性連接結構185之間，但並非僅限於此。
如圖10B所示，電性連接結構185中的一些可設置於扇出區中。相較於扇入型封裝而言，扇出型封裝可具有優異的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且可有利於三維內連線（3D interconnection）。電性連接結構185的陣列（數目、間隔或類似參數）無特別限制，而是可端視欲將半導體封裝安裝於其上的外部設備的條件進行各種不同的修改。
在本示例性實施例中，示出其中電性連接結構185僅設置於連接構件160的第二表面160B上的情形，但若需要亦可在中介層130上設置與電性連接結構185相似的連接端子，即接墊P。
圖12是示出包括圖9所示的半導體封裝100的疊層封裝（POP）結構的半導體裝置300的側剖視圖。
參照圖12，根據本示例性實施例的半導體裝置300可包括被提供作為下部封裝的半導體封裝100及設置於中介層130的第一表面130A上的上部封裝200。
上部封裝200可包括：連接構件210，被提供作為支撐基板且具有絕緣層211及形成於絕緣層211上的重佈線層215；半導體晶片220，安裝於連接構件上；以及包封體240，形成於連接構件210上且包封半導體晶片220。
上部封裝200可利用設置於下部封裝100的中介層130的第一表面130A上的附加電性連接結構285連接至下部封裝100的接墊P以構成一模組。
疊層封裝（POP）可減小裝置的厚度且顯著縮短訊號路徑。舉例而言，在圖形處理器（圖形處理單元）的情形中，需要顯著縮短圖形處理單元與記憶體（例如高頻寬記憶體（high bandwidth memory，HBM））之間的訊號路徑。為此，可藉由將包括半導體晶片220（例如高頻寬記憶體）的上部封裝200堆疊於其中安裝有半導體晶片120（例如圖形處理單元）的下部封裝100上而將上部封裝200與下部封裝100用作疊層封裝結構。
圖13A至圖13F是示出一種製造圖9所示的半導體封裝的方法的主要製程的剖視圖。
參照圖13，可提供具有彼此相對的第一表面130A與第二表面130B且包括第一重佈線層135的中介層130。
在本示例性實施例中，中介層130可用於將上部封裝與下部封裝彼此連接，且可在安裝半導體晶片120之前預先製備（參見圖13B）。於中介層130中實施的第一重佈線層135可包括所述多個第一配線圖案132及連接至所述多個第一配線圖案132的所述多個第一通孔133。以舉例方式示出其中第一重佈線層135具有兩層式重佈線結構的情形。然而，第一重佈線層135並非僅限於此，而是可藉由單層或者三層或更多層來實施。
如圖13A所示，所述多個第一配線圖案132中與中介層的第一表面130A相鄰的配線圖案可自絕緣層131的表面突出，且所述多個第一配線圖案132中與中介層的第二表面130B相鄰的配線圖案可嵌置於中介層130（即，絕緣層131）中。相似於通孔的寬度，此種特徵可指示中介層130的形成方向。舉例而言，可以理解，與中介層130在圖13A中的設置方向相反，中介層130是自第二表面130B朝第一表面130A形成，且表明在本示例性實施例中所使用的中介層130是預先製造的結構。
中介層130可包括設置於其中欲安裝半導體晶片的區中的散熱圖案HD。散熱圖案HD可包括配線圖案132'及通孔133'，配線圖案132'及通孔133'是藉由與形成第一重佈線層135的第一配線圖案132及第一通孔133的製程相同的製程與第一配線圖案132及第一通孔133一起形成。
第一重佈線層135的與中介層130的第一表面130A相鄰的通孔133的表面的面積可小於第一重佈線層135的與中介層130的第二表面130B相鄰的第一通孔133的表面的面積，但並非僅限於此。亦即，若需要，則可顛倒通孔的方向。可在中介層130的第一表面130A上形成第一鈍化層171。第一鈍化層171可具有用於界定所述多個接墊P的第一開口O1。第一開口O1可被形成為對應於由欲設置於所述半導體封裝上的另一半導體晶片及封裝的連接端子形成的陣列。
然後，參照圖13B，可在中介層130的第二表面130B上安裝半導體晶片120。
在本示例性實施例中所使用的半導體晶片120可具有主動面及與所述主動面相對的非主動面，所述主動面上設置有多個連接電極120P。在本製程中，半導體晶片120可利用結合層125結合至中介層130，以使得半導體晶片120的非主動面接觸預先製造的中介層130的第二表面130B。
由於中介層130包括設置於與半導體晶片130的非主動面對應的區中的散熱圖案HD，因此自半導體晶片120產生的熱量可經由散熱圖案HD而被轉移至電性連接結構170且藉由電性連接結構170散逸。
具體而言，一部分的底部填充膠或包封體140不設置於中介層130與半導體晶片120之間，進而可有助於減小半導體封裝的總厚度，且半導體晶片120與散熱圖案HD之間的距離可縮短以確保有效散熱。
然後，參照圖13C，可在中介層130的第二表面130B上形成包封體140以包封半導體晶片120。
包封體140可由感光性材料形成。在本示例性實施例中，包封體140可覆蓋半導體晶片120，且可在環繞半導體晶片120的區中形成於中介層130上。包封體140可被分成覆蓋半導體晶片120的第一區140A及位於半導體晶片120附近的第二區140B。
然後，參照圖13D，可在包封體140中形成暴露出半導體晶片120的連接電極120P的第一孔洞H1及暴露出第一重佈線層135的部分區的第二孔洞H2。
在本示例性實施例中，包封體可由感光性材料形成，且形成孔洞的製程因此可藉由利用光阻劑的微影製程精確地執行。用於連接通孔的第一孔洞H1與用於貫通孔的第二孔洞H2可分別於第一區及第二區中同時形成。
在本製程中，第一孔洞H1及第二孔洞H2可自包封體140的上表面鑽孔，且第一孔洞H1及第二孔洞H2的側截面因此可趨於在向下方向上變窄。在本示例性實施例中，在半導體晶片120的連接電極120P中，不引入其他金屬連接件（例如導電凸塊），且可無需用於使導電凸塊暴露出的單獨的平面化製程或類似製程。
然後，參照圖13E，可在包封體140上形成第二重佈線層155，以填充第一孔洞H1及第二孔洞H2。
可藉由以下步驟來形成第二重佈線層155：在包封體140上形成光阻劑層，藉由微影製程形成光阻劑圖案，執行鍍覆製程，且接著移除光阻劑圖案。第二重佈線層155可包括連接通孔153及貫通孔154，連接通孔153貫穿包封體140的第一區140A且連接至連接電極120P，貫通孔154貫穿包封體140的第二區140B且連接至第一重佈線層135。另外，第二重佈線層155可包括第二配線圖案152，第二配線圖案152設置於包封體140上且連接至連接通孔（或第二通孔）153及貫通孔154中的至少一者。可將第二配線圖案152與連接通孔153及貫通孔154一起形成。結果，第二配線圖案152可具有與連接通孔153及貫通孔154整合的結構。如上所述，連接通孔153與貫通孔154可由與第二配線圖案152的金屬相同的金屬形成。
然後，參照圖13F，可在包封體140上形成具有第三重佈線層165的連接構件160。
第三重佈線層165可連接至第二重佈線層155。第三重佈線層165可與第二重佈線層155一起提供背側重佈線結構。絕緣層161中的每一者可由感光性絕緣材料（例如感光成像介電質）形成，且第三重佈線層165可藉由利用光阻劑的微影製程來形成。
詳細而言，第三重佈線層165可包括利用兩個絕緣層161形成的第三配線圖案162及第三通孔163。由於與相應絕緣層161相關的第三配線圖案162與第三通孔163是藉由同一鍍覆製程形成，因此第三配線圖案162與第三通孔163可具有整合的結構。第三重佈線層165可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金。
可使用與第一鈍化層171的材料相似的材料在連接構件160的第二表面160B上形成第二鈍化層172，可形成開口O2以暴露出第三重佈線層165且因此可形成凸塊下金屬層181。
然後，可在凸塊下金屬層181上形成電性連接結構185，且可安裝所需要的被動組件190以製造圖9所示的半導體封裝100。
在根據本示例性實施例的半導體封裝100中，設置於包封體140的第二區140B中的貫通孔154可被提供作為將第一重佈線層135與第三重佈線層165彼此連接的垂直連接結構。垂直連接結構可在形成連接通孔153的製程中與連接通孔153一起形成而無需引入其他結構（例如單獨的導電凸塊），以使得半導體封裝的厚度可減小且可易於形成垂直連接結構。
在另一示例性實施例中，垂直連接結構中的一些可被替換為連接至第一重佈線層135的柱以減小貫通孔154的高度，進而減小用於形成連接通孔的鍍覆製程的偏差。
圖14是示出根據本揭露中的另一示例性實施例的半導體封裝100A的側剖視圖。
參照圖14，可以理解，除了垂直連接結構是藉由導電柱與貫通孔154之間的耦合結構來實施以外，根據本示例性實施例的半導體封裝100A與圖9至圖11所示的半導體封裝100相似。除非明確作出相反的闡述，否則根據本示例性實施例的組件可參照對圖9至圖11所示的半導體封裝100的相同或相似組件的說明來理解。
在本示例性實施例中所使用的中介層130可更包括導電柱134，導電柱134在第一重佈線層135上設置於包封體140的位於半導體晶片120附近的第一區中。導電柱134可藉由鍍覆製程形成於在中介層130的第二表面130B上暴露出的第一配線圖案132上。導電柱134可包含例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、或其合金。
第二重佈線層155的貫通孔154'可形成於導電柱134上，且可與導電柱134一起被提供作為垂直連接結構TV。導電柱134的上表面可被形成為相對大的區域以包括貫通孔154'的下表面。在本示例性實施例中，在鍍覆連接通孔153的製程中與連接通孔153一起形成的貫通孔154'的高度可減小以減小在兩個區中形成的各鍍層之間的偏差。
圖15A至圖15C是示出一種製造圖14所示的半導體封裝的方法的主要製程的剖視圖。
參照圖15A，可提供具有第一重佈線層135及導電柱134的中介層130。
可以理解，除了中介層130具有導電柱134以外，此製程是與提供圖13A所示中介層130的製程相同的製程。可在中介層130的第一重佈線層135的其中欲安裝半導體晶片的區附近形成導電柱134。導電柱134可界定其中欲形成垂直連接結構以連接至欲在隨後製程中形成的第三重佈線層165（參見圖15C）的區。導電柱134所具有的高度可對應於半導體晶片120的安裝高度的30%至100%，但並非僅限於此。
然後，參照圖15B，可利用結合層125在中介層130的第二表面130B上安裝半導體晶片120，且可在中介層130的第二表面130B上形成由感光性材料形成的包封體140以包封半導體晶片120。然後，可在包封體140中形成暴露出半導體晶片120的連接電極120P的第一孔洞H1及暴露出第一重佈線層135的導電柱134的第二孔洞H2'。該些製程可利用與圖13B至圖13E中所述的製程相似的方式來執行，且相關說明可與本製程的說明相結合。
在本製程中所得到的第二孔洞H2'可因預先製備的導電柱134而被形成為較圖13D所示的第二孔洞H2的深度小的深度。
然後，參照圖15C，可在包封體140上形成第二重佈線層155'，以填充第一孔洞H1及第二孔洞H2'，且可在包封體140上形成具有第三重佈線層165的連接構件160。
由於在本示例性實施例中形成的第二孔洞H2'與第一孔洞H1之間的深度偏差小於圖13D所示的第二孔洞H2與第一孔洞H1之間的深度偏差，因此可藉由相對短的鍍覆製程來形成貫通孔154'，且可更易於形成將第一重佈線層135與第三重佈線層165彼此連接的穩定的垂直連接結構TV。
第三重佈線層165可連接至第二重佈線層155'。第三重佈線層165可與第二重佈線層155'一起提供背側重佈線結構（參見圖13F）。
然後，可在凸塊下金屬層181上形成電性連接結構185，以製造圖14所示的半導體封裝100A。
如上所述，根據本揭露中的示例性實施例，藉由利用預先製造的連接構件作為中介層，可簡化連接結構及製程，且可有效地改善半導體晶片的散熱路徑。另外，藉由引入感光性材料作為包封體的材料，重佈線層的垂直連接結構可與半導體晶片的重佈線結構一起製造。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝/下部封裝
100A‧‧‧半導體封裝
120、220、2120、2220‧‧‧半導體晶片
120P‧‧‧連接電極
125‧‧‧結合層
130‧‧‧中介層
130A、160A‧‧‧第一表面
130B、160B‧‧‧第二表面
131、161、211、2141、2241‧‧‧絕緣層
132、132'、152、162、2242‧‧‧配線圖案
133‧‧‧第一通孔
133'、2143、2243‧‧‧通孔
134‧‧‧導電柱
135‧‧‧第一重佈線層
140、240、2130‧‧‧包封體
140A‧‧‧第一區
140B‧‧‧第二區
153‧‧‧連接通孔/第二通孔
154、154'‧‧‧貫通孔
155、155'‧‧‧第二重佈線層
160、210、2140、2240‧‧‧連接構件
163‧‧‧第三通孔
165‧‧‧第三重佈線層
165a、165b‧‧‧重佈線結構
170、185‧‧‧電性連接結構
171‧‧‧第一鈍化層
172‧‧‧第二鈍化層
181、2160、2260‧‧‧凸塊下金屬層
190‧‧‧被動組件
200‧‧‧上部封裝
215、2142‧‧‧重佈線層
285‧‧‧電性連接結構
300‧‧‧半導體裝置
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧組件
2100‧‧‧扇出型半導體封裝
2122、2222‧‧‧連接墊
2150、2223、2250‧‧‧鈍化層
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧中介基板
2302‧‧‧單獨的中介基板/中介基板
A‧‧‧部分、詳細視圖
H1‧‧‧第一孔洞
H2、H2'‧‧‧第二孔洞
HD‧‧‧散熱圖案
O1、O2‧‧‧開口
P‧‧‧接墊
TV‧‧‧垂直連接結構
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本揭露的以上及其他態樣、特徵及優點，在附圖中： 圖1是示出電子裝置系統的實例的示意性方塊圖。 圖2是示出電子裝置的實例的示意性立體圖。 圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是示出其中扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6是示出其中扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7是示出扇出型半導體封裝的示意性剖視圖。 圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9是示出根據本揭露中的示例性實施例的半導體封裝的側剖視圖。 圖10A及圖10B分別是示出圖9所示的半導體封裝的平面圖及仰視圖。 圖11是圖9所示半導體封裝的部分「A」的放大圖。 圖12是示出包括圖9所示的半導體封裝的疊層封裝（POP）結構的側剖視圖。 圖13A至圖13F是示出一種製造圖9所示的半導體封裝的方法的主要製程的剖視圖。 圖14是示出根據本揭露中的另一示例性實施例的半導體封裝的側剖視圖。 圖15A至圖15C是示出一種製造圖14所示的半導體封裝的方法的主要製程的剖視圖。

Claims (19)

  1. 一種半導體封裝，包括： 中介層，具有彼此相對的第一表面與第二表面，且包括第一重佈線層，所述第一重佈線層具有多個第一配線圖案及連接至所述多個第一配線圖案的第一通孔； 半導體晶片，具有主動面及與所述主動面相對的非主動面且設置於所述中介層上以使所述非主動面面對所述中介層的所述第二表面，所述主動面上設置有連接電極； 包封體，設置於所述中介層的所述第二表面上，包含感光性絕緣材料且具有第一區及第二區，所述第一區覆蓋所述半導體晶片的所述主動面，所述第二區位於所述半導體晶片附近；以及 第二重佈線層，包括第二通孔、貫通孔以及第二配線圖案，所述第二通孔貫穿所述包封體的所述第一區且連接至所述連接電極，所述貫通孔貫穿所述包封體的所述第二區且連接至所述第一重佈線層，所述第二配線圖案設置於所述包封體上且具有與所述第二通孔及所述貫通孔整合的結構。
  2. 如申請專利範圍第1項所述的半導體封裝，更包括連接構件，所述連接構件具有設置於所述包封體上的第一表面及與所述第一表面相對的第二表面，所述連接構件包括連接至所述第二重佈線層的第三重佈線層。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述第三重佈線層包括多個第三配線圖案及連接至所述多個第三配線圖案的多個第三通孔，且 所述多個第三通孔具有朝所述連接構件的所述第一表面減小的寬度。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述第一通孔具有朝所述中介層的所述第一表面減小的寬度。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述多個第一配線圖案中與所述中介層的所述第一表面相鄰的第一配線圖案自所述中介層突出，且所述多個第一配線圖案中與所述中介層的所述第二表面相鄰的第一配線圖案嵌置於所述中介層中。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述第二通孔與所述貫通孔是由實質上相同的金屬形成。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述第二通孔的與所述半導體晶片相鄰的表面的面積小於所述第二通孔的與所述連接構件相鄰的表面的面積。
  8. 如申請專利範圍第1項所述的半導體封裝，其中所述貫通孔的與所述中介層相鄰的表面的面積小於所述貫通孔的與所述連接構件相鄰的表面的面積。
  9. 如申請專利範圍第1項所述的半導體封裝，更包括設置於所述半導體晶片的所述非主動面與所述中介層的所述第二表面之間的結合層。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述中介層更包括設置於與所述半導體晶片對應的區中的散熱圖案。
  11. 如申請專利範圍第10項所述的半導體封裝，其中所述散熱圖案包括由多個配線圖案及通孔形成的堆疊結構。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述中介層更包括導電柱，所述導電柱設置於所述貫通孔的下表面上且連接至所述第一重佈線層，且 所述貫通孔設置於所述導電柱上且經由所述導電柱電性連接至所述第一重佈線層。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述導電柱的與所述貫通孔的所述下表面交會的表面具有較所述貫通孔的所述下表面的面積相對大的面積。
  14. 如申請專利範圍第12項所述的半導體封裝，其中所述導電柱所具有的高度對應於所述半導體晶片的安裝高度的30%至100%。
  15. 如申請專利範圍第2項所述的半導體封裝，更包括電性連接結構，所述電性連接結構設置於所述連接構件的所述第二表面上且連接至所述第三重佈線層。
  16. 如申請專利範圍第15項所述的半導體封裝，更包括鈍化層，所述鈍化層設置於所述連接構件的所述第二表面及所述中介層的所述第一表面中的至少一者上。
  17. 如申請專利範圍第15項所述的半導體封裝，更包括凸塊下金屬（UBM）層，所述凸塊下金屬層設置於所述連接構件的所述第二表面上且將所述第三重佈線層與所述電性連接結構彼此連接。
  18. 如申請專利範圍第1項所述的半導體封裝，更包括多個接墊，所述多個接墊設置於所述中介層的所述第一表面上且連接至所述第一重佈線層。
  19. 一種半導體封裝，包括： 中介層，具有第一表面及與所述第一表面相對的第二表面，且包括第一重佈線層，所述第一表面上設置有多個接墊，所述第一重佈線層連接至所述多個接墊； 半導體晶片，具有主動面及與所述主動面相對的非主動面，且設置於所述中介層上以使所述非主動面面對所述中介層的所述第二表面，所述主動面上設置有連接電極； 包封體，設置於所述中介層的所述第二表面上，包含感光性絕緣材料，且具有第一區及第二區，所述第一區覆蓋所述半導體晶片的所述主動面，所述第二區位於所述半導體晶片附近； 第二重佈線層，包括連接通孔、貫通孔及配線圖案，所述連接通孔貫穿所述包封體的所述第一區且連接至所述連接電極，所述貫通孔貫穿所述包封體的所述第二區且連接至所述第一重佈線層，所述配線圖案設置於所述包封體上且具有與所述連接通孔及所述貫通孔整合的結構；以及 連接構件，具有設置於所述包封體上的第一表面及與所述第一表面相對的第二表面，所述第二表面上設置有電性連接結構，且所述連接構件包括第三重佈線層，所述第三重佈線層連接至所述第二重佈線層及所述電性連接結構， 其中所述第一重佈線層具有多個第一配線圖案及連接至所述多個第一配線圖案的第一通孔，所述多個第一配線圖案中與所述中介層的所述第一表面相鄰的第一配線圖案自所述中介層突出，且所述多個第一配線圖案中與所述中介層的所述第二表面相鄰的第一配線圖案嵌置於所述中介層中。
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