TW201813041A - 半導體封裝結構 - Google Patents

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TW201813041A
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林子閎
彭逸軒
劉乃瑋
黃偉哲
周哲雅
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聯發科技股份有限公司
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Abstract

本發明提供了一種半導體封裝結構，包括：一第一半導體封裝，該第一半導體封裝包括：一第一重分佈層結構、一第一半導體晶粒以及複數個導電結構；其中，該第一重分佈層結構具有相對設置的第一表面與第二表面，並且包括：複數條第一導電線路以及天線圖案，分別鄰近該第一重分佈層結構的該第一表面與該第二表面；其中，該第一半導體晶粒，設置於該第一重分佈層結構的該第一表面上並且電性耦接該第一重分佈層結構；其中，該等導電結構電性耦接至該第一重分佈層結構，並且通過該等第一導電線路與該天線圖案隔開。

Description

半導體封裝結構
本發明涉及半導體封裝結構，特別係涉及一種具有天線的扇出(fan out)封裝結構，該天線整合進單一的RDL(Redistribution Layer，重分佈層)結構中。
為了確保電子產品與通訊設備之持續小型化及多功能性，本領域期望一種小尺寸、支持多引腳連接、高速運行以及具有高功能性的半導體封裝。另外，於高頻率應用中，諸如RF SiP(Radio Frequency System-in-Package，射頻系統級封裝)組件，天線一般用於使能無線通訊。
在此種傳統SiP結構中，分離的天線元件係單獨地被密封或安裝於PCB(Printed Circuit Board，印刷電路板)或封裝上。然而，PCB需要為安裝於其上的天線元件提供額外的區域。如此，難以降低封裝尺寸。另外，當天線元件安裝於封裝上時，會增加SiP結構的整體高度。此外，在此情形中，由於天線元件一般經由SMT(Surface Mount Technology，表面貼裝技術)製程安裝於封裝上，因此差的SMT製程控制可能引起天線元件與其下面的封裝之間的脫層。如此，降低了半導體封裝結構的可靠性、良品率及生產量。
如此，期望一種創新的半導體封裝結構。
因此，本發明之主要目的即在於提供一種半導體封裝，可以提高半導體封裝的集成度。
根據本發明至少一個實施例的一種半導體封裝結構，包括：一第一半導體封裝，該第一半導體封裝包括：一第一重分佈層結構、一第一半導體晶粒以及複數個導電結構；其中，該第一重分佈層結構具有相對設置的第一表面與第二表面，並且包括：複數條第一導電線路以及天線圖案，分別鄰近該第一重分佈層結構的該第一表面與該第二表面；其中，該第一半導體晶粒，設置於該第一重分佈層結構的該第一表面上並且電性耦接該第一重分佈層結構；其中，該等導電結構電性耦接至該第一重分佈層結構，並且通過該等第一導電線路與該天線圖案隔開。
根據本發明至少一個實施例的一種半導體封裝結構，包括：一第一半導體封裝，該第一半導體封裝包括：一第一重分佈層結構以及複數個導電結構；複數條第一導電線路、一天線圖案以及一第一模塑料；其中，該等第一導電線路與該天線圖案分別靠近該第一表面與該第二表面；其中，該第一模塑料填充該天線圖案與該等第一導電線路之間的間隙；其中，該等導電結構設置在該第一表面上並且電性耦接至該第一重分佈層結構；其中，該等導電結構通過該等第一導電線路與該天線圖案隔開。
本發明實施例，將天線圖案整合於重分佈層結構中，並且天線圖案通過重分佈層結構中的導電線路與其他部件 (如該重分佈層結構的導電結構隔開)，從而提高了半導體封裝的集成度。
10、20、30、40、50、60、500a、500b、500c、500d、500e、500f、500g、500h‧‧‧半導體封裝結構
100、200、300、340、400、600‧‧‧RDL結構
50a‧‧‧第一半導體封裝
50b‧‧‧第二半導體封裝
50c‧‧‧第三半導體封裝
50e‧‧‧第四半導體封裝
50g‧‧‧第五半導體封裝
50h‧‧‧第六半導體封裝
100、210、310‧‧‧半導體晶粒
202、102、302、402、602‧‧‧導電線路
204、404‧‧‧天線圖案
206a、206b、100a~100c、300a~300c‧‧‧IMD層
205、405‧‧‧頂面
114、214、314‧‧‧背面
112、212、312‧‧‧正面
232、101、103、332‧‧‧表面
220、320、420、620‧‧‧模塑料
222、322‧‧‧通孔
410、610‧‧‧電子元件
134、134’‧‧‧IMD結構
160‧‧‧第一導電結構
132’‧‧‧金屬遮罩層
110‧‧‧第一半導體晶粒
106‧‧‧第一RDL結構
109、209、309、116、216、316、416‧‧‧接墊
111、211、226、426、626‧‧‧導電結構
101、201、401、601‧‧‧第一表面
103、203、403、603‧‧‧第二表面
100、300‧‧‧IMD層
104、304‧‧‧第一導電線路
102、302‧‧‧第二導電線路
100a、300a‧‧‧第一次介電層
100b、300b‧‧‧第二次介電層
100c、300c‧‧‧第三次介電層
450‧‧‧電子元件
452‧‧‧主體
454‧‧‧第一電極層
456‧‧‧第二電極層
120‧‧‧第一模塑料
122‧‧‧第一通孔
132‧‧‧導電層
130‧‧‧介電層
140、230、330、430‧‧‧鈍化層
210‧‧‧第二半導體晶粒
360‧‧‧第二導電結構
310‧‧‧第三半導體晶粒
306‧‧‧第二RDL結構
311、226‧‧‧導電結構
301‧‧‧第三表面
303‧‧‧第四表面
320‧‧‧第二模塑料
322‧‧‧第二通孔
通過閱讀接下來的詳細描述以及參考所附的圖式所做的示例，可以更好地理解本發明，其中：第1A圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖；第1B圖為第1A圖中所示的半導體封裝結構中的IMD(Inter-Metal Dielectric，金屬間介電)結構的平面示意圖；第2圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖，其中該半導體封裝結構具有兩顆並排設置的晶粒(die)；第3圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖，該半導體封裝結構使用PoP(Package on Package，封裝上封裝)結構；第4A圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖；第4B圖為第4A圖所示的半導體封裝結構中的IMD結構的平面示意圖；第5圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖，該半導體封裝結構具有兩顆並排設置的晶粒；第6圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖，該半導體封裝結構為PoP結構； 第7A圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖；第7B~7F圖為第7A圖所示的半導體封裝結構中的RDL結構的平面示意圖；第8圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖，其中該半導體封裝結構使用POP結構，並且包括：第7A圖所示的FOWLP(fan-out wafer-level semiconductor package，扇出晶圓級半導體封裝)；第9圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖；第10圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖，其中該半導體封裝結構使用POP結構，並且包括：第9圖所示的FOWLP；第11圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖；第12圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖，其中該半導體封裝結構使用POP結構，並且包括：第11圖所示的FOWLP；第13圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖；第14圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖，其中該半導體封裝結構使用POP結構，並且包括：第13圖所示的MIP(Molded Interposer Package，模塑插入層封裝)。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有習知技術者應可理解，電子裝置製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接到一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
以下描述為實現本發明的較佳預期模式。該描述是出於說明本發明一般原理的目的而做出，並且不應該認為有任何限制意義。本發明的範圍可參考所附的申請專利範圍而確定。
本發明將參考特定實施例與確定的圖式來描述，但是本發明不限制於此，並且本發明僅由所附的申請專利範圍來限定。描述的圖式僅為原理圖而非限制。在圖式中，出於說明目的，而夸大了某些元件的尺寸，並且這些元件並非按比例繪制。圖式中的尺寸及相對尺寸不對應本發明實踐中的真實尺寸。
第1A圖為根據本發明一些實施例的一半導體封裝結構10的剖面示意圖。第1B圖為第1A圖中所示的半導體封 裝結構10中的一IMD結構134的平面示意圖。在一些實施例中，該半導體封裝結構10為一晶圓級半導體封裝結構，例如覆晶半導體封裝結構。
參考第1A圖，該半導體封裝結構10包括：一第一半導體封裝，諸如晶圓級半導體封裝，可以安裝在一基底(未示出)上。在一些實施例中，該第一半導體封裝可以包括：一SOC(System-On-Chip，系統單晶片)封裝。另外，該基底可以包括：一PCB並且可以由PP(polypropylene，聚丙烯)形成。在一些實施例中，該基底可以包括：一封裝基板。該半導體封裝結構10中的該第一半導體封裝通過接合製程安裝於該基底上。例如，該第一半導體封裝包括：複數個第一導電結構160，通過接合製程安裝於該基底上並且電性耦接至該基底。
該第一半導體封裝包括：一第一半導體晶粒110及一第一RDL結構106。該第一半導體晶粒110例如可以包括：一MCU(microcontroller，微控制器)、一MPU(microprocessor，微處理器)、一RAM(Random Access Memory，隨機訪問記憶體)、一PMIC(Power Management Integrated Circuit，電源管理積體電路)、一快閃記憶體、一GPS(Global Positioning System，全球定位系統)設備、一RF(射頻)設備或者他們的任意組合。另外，第一導電結構160例如可以包括：一導電凸塊結構(諸如銅凸塊或焊料凸塊結構)、一導電柱結構、一導電線結構或者一導電膏(conductive paste)結構。
如第1A圖所示，第一半導體晶粒110可以經由覆 晶技術裝配。第一半導體晶粒110之接墊109係電性連接至第一半導體晶粒110之電路(未示出)。在一些實施例中，接墊109屬於第一半導體晶粒110的互連結構(未示出)中的最上層金屬層。第一半導體晶粒110之接墊109接觸對應的導電結構111，例如導電凸塊、柱(post)或焊料膏。需要注意的是，整合於半導體封裝結構10中的半導體晶粒的數量不限制於本實施例中公開的數量。
第一RDL結構106(也被稱為扇出結構)具有一第一表面101和相對該第一表面101的一第二表面103。第一半導體晶粒110設置在第一RDL結構106的第一表面101上。第一半導體晶粒110通過導電結構111連接至第一RDL結構106。
在本實施例中，第一RDL結構106包括：一條或複數條導電線路(conductive trace)，設置在一IMD層100中。例如，複數條第一導電線路104設置在IMD層100的第一層級(layer-level)以及至少一條第一導電線路104係電性耦接至該第一半導體晶粒110。另外，複數條第二導電線路102設置在IMD層100的不同於該第一層級的第二層級。在此情形中，IMD層100可以包括：第一、第二及第三次介電層100a、100b和100c，自該第一RDL結構106的第二表面103向其第一表面101依序堆疊，使得第一導電線路104位於第三次介電層100c上，且第二導電線路102位於第二次介電層100b上並且由第一次介電層100a覆蓋。另外，第一導電線路104通過第二次介電層100b與第二導電線路102分隔開。在一些實施 例中，IMD層100可以由有機材料或非有機材料形成，其中有機材料包括：聚合物基(polymer base)材料，非有機材料包括：氮化矽(SiNx)、氧化矽(SiOx)、石墨烯，等等。例如，第一、第二、第三次介電層100a、100b和100c均可以由聚合物基材料製成。
在一些實施例中，IMD層100為高k值介電層(k為介電層的介電常數)。在其他一些實施例中，IMD層100可以由光敏材料形成，其中光敏材料包括：乾膜光阻(dry film photo resist)或者貼膜(taping film)。
第二導電線路102的接墊部分從第一次介電層100a的開口露出並連接至設置在第一RDL結構106的第二表面103上的第一導電結構160。另外，需要注意的是，第1A圖所示的第一RDL結構中的導電線路的數量以及次介電層的數量僅為示例，而不是對本發明的限制。
在本實施例中，第一半導體封裝進一步包括：至少一個電子元件450，諸如IPD(Integrated Passive Device，整合被動器件)，設置在第一RDL結構106的第二表面103上。該IPD通過第一RDL結構106電性耦接至第一半導體晶粒110。在一些實施例中，該IPD可以包括：電容、電感、電阻或者他們的組合。另外，該IPD包括：至少一個電極，電性耦接至該等第二導電線路102之一。例如，電子元件450可以為電性耦接至第一半導體晶粒110的電容。在此情形中，該電容包括：一主體452以及分別設置在該主體452兩端的第一與第二電極層454、456。另外，第一和第二電極層454和456係分 別電性耦接至該等導電線路102中的至少兩個。
在本實施例中，如第1A圖所示，第一半導體封裝進一步包括：一第一模塑料(molding compound)120，設置在第一RDL結構106的第一表面101上，並且圍繞該第一半導體晶粒110。在一些實施例中，第一模塑料120可以由環氧樹脂、樹脂、可塑聚合物或者類似物形成。第一模塑料120可以在大致為液體時應用，然後通過化學反應固化，諸如在環氧樹脂或樹脂中。在其他一些實施例中，該第一模塑料120可以是UV(ultraviolet，紫外)或熱固化聚合物，作為能夠設置在第一半導體晶粒110周圍的凝膠或可塑固體而應用，然後通過UV或熱固化製程而固化。第一模塑料120可以按照模型(未示出)固化。
在本實施例中，第一模塑料120包括：複數個穿過第一模塑料120的第一通孔122。該等第一通孔122係電性耦接至第一RDL結構106中的第一導電線路104。另外，該等第一通孔122可以圍繞該第一半導體晶粒110。在一些實施例中，該等第一通孔122可以包括：由銅形成的TPV(Through Package Vias，貫穿封裝通孔)。
第一導電結構160通過第一RDL結構106與第一模塑料120分開。換言之，第一導電結構160免於與第一模塑料120接觸。在一些實施例中，第一導電結構160可以包括：導電凸塊結構(諸如銅或焊料凸塊結構)，導電柱結構，導電線結構或者導電膏結構。
在本實施例中，如第1A圖所示，第一半導體封裝 進一步包括：一IMD結構134，設置在第一模塑料120及第一半導體晶粒110上。用於形成IMD結構134的材料和方法可以相同或類似於形成第一RDL結構106的材料和方法。換言之，形成第一RDL結構106的製程可以用於形成IMD結構134。在本實施例中，IMD結構134可以包括：具有一天線圖案的導電層132，設置在一介電層130之上並且通過第一通孔122電性耦接至第一RDL結構106。在一些實施例中，該具有天線圖案的導電層132可以嵌入於介電層130中。形成具有天線圖案的導電層132的材料和方法可以相同於或類似於形成第一導電線路104和第二導電線路102的材料和方法。另外，介電層130可以是單層或多層結構。另外，形成介電層130的材料和方法可以相同或類似於形成第一、第二或第三次介電層100a、100b或100c的材料和方法。
在本實施例中，如第1B圖所示，於俯視圖中，導電層132的天線圖案為一柵欄(fence)圖案。但是，發明所屬領域具有通常知識者能夠理解的是，各種各樣的圖案可以用作導電層132的天線圖案。具有天線圖案的導電層132使能半導體封裝結構10的無線通訊。
在本實施例中，如第1A圖所示，第一半導體封裝進一步包括：一可選的鈍化層140，覆蓋該IMD結構134，以便於保護具有天線圖案的導電層132免於損傷。鈍化層140可以由相同或不同於介電層130的材料構成。例如，鈍化層140可以包括：環氧樹脂、阻焊劑(solder mask)、無機材料(如，氮化矽(SiNx)、氧化矽(SiOx)、石墨烯等)或者有機聚合物 基材料。在具有天線圖案的導電層132嵌入於介電層130的情形中，可以省略鈍化層140。
第2圖為根據本發明一些實施例的半導體封裝結構20的剖面示意圖，該半導體封裝結構20具有並排設置的第一和第二半導體晶粒110和210。出於簡潔，以下實施例中的元件，若有相同或相似於第1A圖的元件，則可參考前述描述，在此則省略其相關描述。在本實施例中，除了半導體封裝結構20中的第一半導體封裝進一步包括第二半導體晶粒210之外，該半導體封裝結構20類似於第1A圖所示的半導體封裝結構10，其中該第二半導體晶粒210設置在第一RDL結構106的第一表面101上並且被第一模塑料120及第一通孔122圍繞。在本實施例中，第一和第二半導體晶粒110和210為並排佈置。第二半導體晶粒210的接墊209係電性連接至第二半導體晶粒210的電路(未示出)。在一些實施例中，接墊209屬於第二半導體晶粒210的互連結構(未示出)的最上層金屬層。第二半導體晶粒210的接墊209接觸對應的導電結構211，例如導電凸塊，柱或焊料膏。第二半導體晶粒210通過接墊209、導電結構211及第一RDL結構106電性耦接至第一半導體晶粒110。需要注意的是，整合於半導體封裝結構20中的半導體晶粒的數量不限制於本實施例公開的數量。
在一些實施例中，第二半導體晶粒210可以包括：MCU、MPU、RAM、PMIC、快閃記憶體、GPS裝置、RF裝置或者他們的任意組合。在一些實施例中，第一和第二半導體晶粒110和210中至少之一為SOC晶粒。例如，第一和第二半 導體晶粒110和210均為SOC晶粒。可選地，第一半導體晶粒110為SOC晶粒，第二半導體晶粒210為記憶體晶粒。因此，半導體封裝結構20中的第一半導體封裝可以為一純SOC封裝或者一混合SOC封裝。但是，半導體晶粒的數量和佈置方式不限制於本公開的實施例。
第3圖為根據本發明一些實施例的半導體封裝結構30的剖面示意圖，該半導體封裝結構30為PoP結構。出於簡潔，以下實施例中的元件，若有相同或相似於第1A圖和第2圖的元件，則可參考前述描述，在此省略相關描述。在本實施例中，除了半導體封裝結構30進一步包括：一堆疊在半導體封裝結構20中的第一半導體封裝下方的第二半導體封裝之外，半導體封裝結構30類似於第2圖的半導體封裝結構20。
在本實施例中，第二半導體封裝之結構類似於第1A圖所示的半導體封裝結構10中的第一半導體封裝的結構。該第二半導體封裝(諸如為晶圓級半導體封裝)可以安裝在基底(未示出)上。在一些實施例中，第二半導體封裝可以包括：一SOC封裝。另外，半導體封裝結構30中的第二半導體封裝經由複數個使用接合製程的第二導電結構360安裝於基底上。第二導電結構360可以相同或類似於第一導電結構160。
第二半導體封裝包括：一第三半導體晶粒310及一第二RDL結構306。第三半導體晶粒310例如可以包括：MCU、MPU、RAM、PMIC、快閃記憶體、GPS裝置、RF裝置或者他們的任意組合。類似地，第三半導體晶粒310可以通過覆晶技術裝配。第三半導體晶粒310的接墊309係電性連接至 第三半導體晶粒310的電路(未示出)。在一些實施例中，接墊309屬於第三半導體晶粒310的互連結構(未示出)的最上層金屬層。第三半導體晶粒310的接墊309接觸對應的導電結構311，例如導電凸塊，柱或焊料膏。需要注意的是，整合於第二半導體封裝中的半導體晶粒的數量不限制於本公開的實施例。
第二RDL結構306(也被稱為扇出結構)具有一第三表面301和相對第三表面301的一第四表面303。第三半導體晶粒310設置在第二RDL結構306的第三表面301上。第三半導體晶粒310通過導電結構311連接至第二RDL結構306。
在本實施例中，第二RDL結構306的結構相同或類似於第一RDL結構106的結構。例如，複數個第一導電線路304設置在IMD層300的第一層級以及至少一個第一導電線路304係電性耦接至第三半導體晶粒310。另外，複數個第二導電線路302設置在IMD層300的第二層級，其中第二層級不同於第一層級。在此情形中，IMD層300可以包括：第一、第二和第三次介電層300a、300b和300c，從第二RDL結構306的第四表面303向第二RDL結構306的第三表面301依序堆疊，使得第一導電線路304係置於第三次介電層300c上，以及第二導電線路302係置於第二次介電層300b上並且由第一次介電層300a覆蓋。另外，通過第二次介電層300b把第一導電線路304與第二導電線路302分開。在一些實施例中，形成IMD層300的材料可以相同或類似於形成IMD層100 的材料。
第二導電線路302的接墊部分從第一次介電層300a的開口露出並連接至設置在第二RDL結構306的第四表面303上的第二導電結構360。另外，需要注意的是，第3圖所示的第二RDL結構的導電線路的數量以及次介電層的數量僅為示例，而不是對本發明的限制。
在本實施例中，第二半導體封裝進一步包括：一電子元件450，設置在第二RDL結構306的第四表面303上。電子元件450(諸如電容)包括：一主體452以及分別設置在主體452兩端的第一和第二電極層454和456，並且該第一和第二電極層454和456分別電性耦接至該等第二導電線路302中的至少兩個。
在本實施例中，如第3圖所示，第二半導體封裝進一步包括：一第二模塑料320，設置在第二RDL結構306的第三表面301上，並且圍繞第三半導體晶粒310。在一些實施例中，第二模塑料320可以由相同或類似第一模塑料120的材料形成。
在本實施例，第二模塑料320可以包括：複數個穿過第二模塑料320的第二通孔322。該等第二通孔322係電性耦接至該第二RDL結構306的第一導電線路304，以便於形成第一和第二RDL結構106和306之間的電性連接。另外，該等第二通孔322圍繞第三半導體晶粒310。在一些實施例中，第二通孔322可以包括：由銅形成的TPV。另外，第二導電結構360通過第二RDL結構306與第二模塑料320分開。
根據前述實施例，半導體封裝結構被設計來製造天線，該天線整合於第一半導體封裝中。該天線提供無線通訊以及兼容半導體封裝結構的製程。相應地，無需執行形成天線設備的SMT製程。如此，半導體封裝結構的可靠性、良品率和生產量均得到提高，同時半導體封裝結構的製造成本得到下降。另外，整合的天線可以為半導體封裝結構的系統集成提供靈活的設計。
第4A圖為根據本發明一些實施例的半導體封裝結構40的剖面示意圖。第4B圖為第4A圖所示的半導體封裝結構40中的IMD結構134’的平面示意圖。出於簡潔，以下實施例中的元件，若有相同或相似於第1A和1B圖的元件，則可參考前述描述，在此省略相關描述。在本實施例中，除了半導體封裝結構40的IMD結構134’具有導電遮罩層132’之外，半導體封裝結構40類似於第1A圖所示的半導體封裝結構10，其中該導電遮罩層132’覆蓋第一半導體晶粒110並且可以被鈍化層140或者不被任何鈍化層所覆蓋。如第4B圖所示，不同於第1A圖所示的具有天線圖案的導電層132，導電遮罩層132’為其中不具有任何圖案或開口的固體/連續層(solid/continuous layer)。導電遮罩層132’設置在介電層130的整個上表面上並且大致上覆蓋介電層130的整個上表面。另外，導電遮罩層132’進一步沿介電層130、第一模塑料120及IMD層100的側壁延伸至第一RDL結構106的第二表面103，使得導電遮罩層132’大致上覆蓋半導體封裝結構40的側壁。在本實施例中，導電遮罩層132’係電性耦接至至少一 個第一通孔122。導電遮罩層132’用於減少電子噪聲對信號的影響，以及減少可能乾擾其他設備的電磁輻射。
在本實施例中，形成IMD結構134’的方法和材料相同或類似於形成第1A圖所示的IMD結構134的方法和材料。換言之，形成導電遮罩層132’的材料和方法相同或類似於形成第1A圖所示的具有天線圖案的導電層132的材料和方法。
第5圖為根據本發明一些實施例的半導體封裝結構50的剖面示意圖，其中該半導體封裝結構具有並排設置的第一和第二半導體晶粒110和210。出於簡潔，以下實施例中的元件，若有相同或相似於第4A圖和第2圖的元件，則可參考前述描述，在此省略相關描述。在本實施例中，除了半導體封裝結構50中的IMD結構134’具有導電遮罩層132’之外，半導體封裝結構50類似於第2圖所示的半導體封裝結構，其中該導電遮罩層132’覆蓋第一和第二半導體晶粒110和210並且該導電遮罩層132’可以被鈍化層140或者不被任何鈍化層所覆蓋。另外，如第5圖所示，導電遮罩層132’進一步沿介電層130、第一模塑料120和IMD層100的側壁延伸至第一RDL結構106的第二表面103，使得導電遮罩層132’大致上覆蓋半導體封裝結構50的側壁。在本實施例中，導電遮罩層132’係電性耦接至至少一個第一通孔122，以減少電子噪聲對信號的影響，以及降低可能乾擾其他設備的電磁輻射。
第6圖為根據本發明一些實施例的半導體封裝結構60的剖面示意圖，該半導體封裝結構60使用PoP結構。出 於簡潔，以下實施例中的元件，若有相同或相似於第4A圖和第3圖的元件，則可參考前述描述，在此省略相關描述。在本實施例中，除了半導體封裝結構60中的IMD結構134’具有導電遮罩層132’之外，半導體封裝結構60類似於第3圖所示的半導體封裝結構30，其中該導電遮罩層132’覆蓋第一和第二半導體晶粒110和210並且該導電遮罩層132’可以被鈍化層140或者不被任何鈍化層所覆蓋。相似地，如第6圖所示，導電遮罩層132’進一步沿介電層130、第一模塑料120、IMD層100、第二模塑料320和IMD層300的側壁延伸至第二RDL結構306的第四表面303，使得導電遮罩層132’大致上覆蓋半導體封裝結構60的側壁。在本實施例中，導電遮罩層132’係電性耦接至至少一個第一通孔122，以減少電子噪聲對信號的影響，以及降低可能乾擾其他設備的電磁輻射。
根據前述實施例，半導體封裝結構用來製造遮罩層，該遮罩層整合於半導體封裝中。該遮罩層提供減少電子噪聲和電磁輻射的功能，並且兼容用於半導體封裝結構的製程。相應地，不需要執行額外製程來形成遮罩設備。如此，半導體封裝結構的可靠性、良品率及生產量均得到提高，同時半導體封裝結構的製造成本得到下降。相應地，整合的天線可以為半導體封裝結構的系統集成提供靈活的設計。
在一些實施例中，半導體封裝結構用來將天線整合進單個RDL結構中。另外，RDL結構(具有天線整合於其中)與導電凸塊結構係設置於半導體晶粒的兩相對側。RDL結構(具有天線整合於其中)可以在單個RDL結構中組合無線 通訊功能。
第7A圖為根據本發明實施例的半導體封裝結構500a的剖面示意圖。第7B圖為第7A圖所示的半導體封裝結構500a中的RDL結構200的平面示意圖。在一些實施例中，該半導體封裝結構500a可以為扇出晶圓級半導體封裝(FOWLP)，例如覆晶半導體封裝。
如第7A圖所示，該半導體封裝結構500a包括：一晶圓級的第一半導體封裝50a。另外，該半導體封裝結構500a可以包括：一純的SOC封裝或者一混合的SOC封裝，該混合的SOC封裝包含：一DRAM，一PMIC、一快閃記憶體、一GPS裝置或者一RF裝置。該第一半導體封裝50a通過接合製程安裝於基底(未示出)上，例如由PP(polypropylene，聚丙烯)形成的PCB。
如第7A圖所示，該第一半導體封裝50a包括：一RDL結構200，一半導體晶粒110及一半導體晶粒210。
在一些實施例中，該RDL結構200包括：複數條導電線路(conductive trace)202，一天線圖案204及一IMD層206a與206b。該RDL結構200具有相對的第一表面201及第二表面203。該等導電線路202設置於IMD層206a上並且鄰近該RDL結構200的第一表面201。天線圖案204設置在IMD層206b上並且鄰近RDL結構200的第二表面203。因此，天線圖案204的頂面205可以充當RDL結構200的第二表面203。該等設置在IMD層206a和206b上的導電線路202及天線圖案204係位於不同層級。該等導電線路202係通過RDL 結構200中的互連結構(例如通孔(vias))來電性耦接至天線圖案204。用來形成該等導電線路202的方法及材料與用來形成天線圖案204的方法及材料可以相同或者類似。
在一些實施例中，IMD層206a與206b可以由有機材料或非有機材料形成，其中有機材料包括：聚合物基(polymer base)材料，非有機材料包括：氮化矽(SiNx)、氧化矽(SiOx)、石墨烯，等等。在一些實施例中，IMD層206a與206b可以由高k值介電層(k為介電層的介電常數)形成。在其他一些實施例中，IMD層206a與206b可以由光敏材料形成，諸如乾膜光阻或者貼膜。但是，需要注意的是，第7A圖所示的導電線路202的數量以及IMD層206a與206b的數量僅是示例，而不是對本發明的限制。
如第7A圖所示，半導體晶粒110係設置在RDL結構200的第一表面201上並且電性耦接至RDL結構200。半導體晶粒110通過覆晶技術裝配。半導體晶粒110具有一背面114及一正面112。該半導體晶粒包括：接墊116，係位於半導體晶粒110的正面112上並且接近RDL結構200的第一表面201。也就是說，接墊116係設置於半導體晶粒110的正面112與RDL結構200的第一表面201之間。接墊116係電性連接至半導體晶粒110內的電路(未示出)以傳輸來自半導體晶粒110的I/O訊號、接地訊號或電源訊號。在一些實施例中，接墊116屬於半導體晶粒110的互連結構(未示出)的最上層金屬層。另外，半導體晶粒116的接墊116係電性連接至RDL結構200的該等導電線路202。天線圖案204與RDL結構200 的該等導電線路202係設置在半導體晶粒110的接墊116的上方。需要注意的是，半導體晶粒110通過RDL結構200的該等導電線路202與天線圖案204隔開。
在一些實施例中，如第7A圖所示，該半導體晶粒110可以包括：MCU、MPU、RAM(含DRAM)、PMIC、快閃記憶體、GPS裝置、RF裝置或者他們的組合。
在其他的一些實施例中，第一半導體封裝50a也可以包含：另一半導體晶粒210。該半導體晶粒210設置在RDL結構200的第一表面201上，並且半導體晶粒110與半導體晶粒210並排設置。
半導體晶粒210也通過覆晶技術裝配。半導體晶粒210具有一背面214及一正面212。該半導體晶粒210包括：接墊216，位於半導體晶粒210的正面212上以電性連接該RDL結構200的該等導電線路202。但是，半導體晶粒210可以具有相同或者不同於半導體晶粒110的功能。半導體晶粒210例如可以包括：MCU、MPU、RAM(含DRAM)、PMIC、快閃記憶體、GPS裝置或者RF裝置。需要注意的是，半導體封裝結構500a中整合的半導體晶粒的數量不限制於本公開的實施例。
如第7A圖所示，第一半導體封裝50a進一步包括：一模塑料220，覆蓋並且圍繞該半導體晶粒110與210。該模塑料220具有相對的表面228與232。表面228接近半導體晶粒110的正面112及半導體晶粒210的正面212，並且接觸該RDL結構200的第一表面201。表面232接近半導體晶粒110的背面114及半導體晶粒210的背面214，並且遠離RDL 結構的第一表面201。模塑料220接觸RDL結構200的第一表面201以及半導體晶粒110與210。模塑料220的表面232可以對齊半導體晶粒110的背面114及半導體晶粒210的背面214。因此，半導體晶粒110的背面114與半導體晶粒210的背面214自模塑料220中露出。
在一些實施例中，模塑料220可以由非導電材料形成，諸如樹脂、環氧樹脂、可塑聚合物，等等。模塑料220可以在大致為液體時應用，然後通過化學反應固化，諸如在環氧樹脂或樹脂中。在其他一些實施例中，該模塑料220可以是UV(ultraviolet，紫外)或熱固化聚合物，作為能夠設置在半導體晶粒110周圍的凝膠或可塑固體而應用，然後通過UV或熱固化製程而固化。模塑料220可以按照模型(未示出)來固化。
如第7A圖所示，第一半導體封裝50a進一步包括：複數個通孔222，穿過模塑料220。該等通孔222係電性連接至RDL結構200的該等導電線路202。另外，半導體晶粒110與210由該等通孔222圍繞。在一些實施例中，該等通孔222可以包括：由銅形成的TPV。
如第7A圖所示，該半導體封裝結構500a包括：複數個導電結構226。該等導電結構226係分別通過該等通孔222而電性耦接至該RDL結構200的該等導電線路202。該等導電結構226通過RDL結構200的該等導電線路202與RDL結構200的天線圖案204隔開。另外，該等導電結構226與該RDL結構200通過該等通孔222及模塑料220隔開。也就是說， 該等通孔222形成該RDL結構200與該等導電結構226之間的複數條電性連接路徑。
如第7A圖所示，模塑料220的表面232遠離RDL結構200，並且該表面232係位於該等通孔222與該等導電結構226之間的位置。該等導電結構226設置於模塑料的表面232上，其中該表面232對齊半導體晶粒110的背面114及半導體晶粒210的背面214。另外，半導體晶粒110與210，以及該等導電結構226係設置為接近RDL結構200的第一表面201而非RDL結構200的第二表面203。在一些實施例中，導電結構226可以包括：導電凸塊結構(諸如銅凸塊或者焊料凸塊結構)、導電柱結構、導電線結構或者導電膏結構。
如第7A圖所示，RDL結構200的該等導電線路202可以用來扇出半導體晶粒110與210的一個或更多的接墊116與216，以在半導體晶粒110與210及導電結構226之間提供電性連接。因此，導電結構226可以具有比半導體晶粒110與210的接墊116與216更大的接合間距，該導電結構226適合於BGA或者另一封裝安裝系統。
在一些實施例中，如第7A圖所示，第一半導體封裝50a進一步包括：一可選的鈍化層230，覆蓋該RDL結構200的第二表面203。鈍化層230接觸天線圖案204的頂面205。鈍化層230用來保護天線圖案204免受損傷。構成鈍化層230的材料可以相同或者不同於構成IMD層206a與206b的材料。例如，鈍化層230可以由環氧樹脂、焊料罩、無機材料(如SiNx,SiOx)、有機聚合物基材料等形成。在天線圖案 204嵌入於IMD層206b的情形中，可以省略鈍化層230。
在一些實施例中，如第7A圖所示，第一半導體封裝50a進一步包括：一鈍化層330，覆蓋半導體晶粒110與210。該鈍化層330與RDL結構200分別覆蓋模塑料220的相對表面228與232。鈍化層330具有對應該等導電結構226的開口(未示出)，以有助於該等通孔222與該等導電結構226之間的電性連接。在一些實施例中，構成鈍化層330的材料可以相同於構成鈍化層230的材料。
第7B圖為RDL結構200的第二表面203的平面示意圖。第7B圖也顯示了整合於RDL結構200中的天線圖案204的平面圖。在一些實施例中，天線圖案204在俯視圖中為柵欄(fence)圖案。但是，發明所屬領域具有通常知識者可以理解的是，天線圖案204可以具有各種形狀，例如第7C~7F圖中所示的形狀。
第8圖為根據本發明實施例的半導體封裝結構500b的剖面示意圖，該半導體封裝結構500b使用POP結構，並且包括：第7A圖所示的第一半導體封裝50a，該第一半導體封裝50a可以為FOWLP。以下實施例的元件有相同或者類似於先前參考第7A圖已描述了的元件的，出於簡潔而不再重複。半導體封裝結構500a與半導體封裝結構500b之間的不同在於：半導體封裝結構500b包括：第二半導體封裝50b，堆疊在第一半導體封裝50a的下方。
如第8圖所示，第一半導體封裝50a進一步包括：一RDL結構100。該第二半導體封裝50b通過該RDL結構100 連接至該第一半導體封裝50a。該RDL結構100設置於模塑料220及半導體晶粒110與210上。RDL結構100電性連接至第一半導體封裝50a的RDL結構200。RDL結構100具有相對的表面101與103。表面101接觸第一半導體封裝50a的模塑料220的表面232。
在一些實施例中，第一半導體封裝50a的RDL結構100與RDL結構200之間的差別在於：形成的RDL結構100中沒有整合任何的天線圖案。
如第8圖所示，RDL結構100可以具有一條或者更多的導電線路102，設置在一個或更多的IMD層中，例如，IMD層100a~100c。導電線路102係通過第一半導體封裝50a的該等通孔222電性連接至該RDL結構200。但是，需要注意的是，第8圖所示的導電線路102的數量以及IMD層100a~100c的數量僅是示例而不是對本發明的限制。
在一些實施例中，如第8圖所示，RDL結構100，可以為扇出結構，用來將該等通孔222中的一個或更多個扇出，其中該等通孔222的位置已經由該RDL結構200重新分佈。因此，RDL結構100可以為第一半導體封裝50a與第二半導體封裝50b之間的電性連接提供靈活的設計。
可選地，第一半導體封裝50a可以通過該等導電通孔222而不使用RDL結構100來電性連接至該第二半導體封裝50b。
如第8圖所示，該第二半導體封裝50b包括：一RDL結構300及至少一個半導體晶粒310。該半導體晶粒310 也通過覆晶技術裝配。該半導體晶粒310具有一背面314與一正面312。該半導體晶粒310包括：複數個接墊316，位於半導體晶粒310的正面312上，用於電性連接RDL結構300。另外，半導體晶粒310的正面312接近RDL結構300。但是，半導體晶粒310具有的功能可以相同或者不同於第一半導體封裝50a的半導體晶粒110與210所具有的功能。半導體晶粒310例如可以包括：MCU、MPU、RAM(含DRAM)、PMIC、快閃記憶體、GPS裝置或者RF裝置。需要注意的是，半導體封裝結構500b中整合的半導體晶粒的數量不限制於本公開的實施例。
需要注意的是，第一半導體封裝50a的半導體晶粒110與210的背面114與214通過RDL結構100與第二半導體封裝50b的半導體晶粒310的背面314隔開。另外，半導體晶粒110與210的接墊116與216以及半導體晶粒310的接墊316背向RDL結構100。
如第8圖所示，RDL結構300，可以為扇出結構，具有相對的第三表面301與第四表面303。半導體晶粒310設置在RDL結構300的第三表面301上。半導體晶粒310係通過接墊316電性連接至RDL結構300，其中接墊316設置於半導體晶粒310的正面312與RDL結構300的第三表面301之間。
在一些實施例中，RDL結構300的結構相同或者類似於RDL結構100的結構。RDL結構300可以具有一條或者更多的設置在一個或者更多的IMD層中的導電線路302，諸 如IMD層300a~300c。在一些實施例中，構成IMD層300a~300c的材料可以相同於構成IMD層100a~100c的材料。形成的RDL結構300沒有整合任何天線圖案於其中。但是，需要注意的是，第8圖所示的導電線路202的數量以及IMD層300a~300c的數量僅是示例而不是對本發明的限制。
如第8圖所示，第二半導體封裝50b包括：一模塑料320，圍繞該半導體晶粒310。該模塑料320接觸該RDL結構300的第三表面301及RDL結構100的表面103。另外，模塑料320接觸半導體晶粒310。RDL結構100的表面103接觸第二半導體封裝50b的模塑料320的表面332。在一些實施例中，用來形成模塑料320的方法與材料相同或者類似於用來形成模塑料220的方法與材料。
如第8圖所示，第二半導體封裝50b進一步包括：複數個通孔322，穿過模塑料320。該等通孔322係電性連接至該RDL結構100的導電線路102與RDL結構300的導電線路302。該等通孔322可以形成RDL結構100與RDL結構300之間的電連接。另外，半導體晶粒310由該等通孔322圍繞。在一些實施例中，該等通孔322可以包括：由銅形成的TPV。
如第8圖所示，半導體封裝結構500b包括：複數個導電結構226，設置在RDL結構300的第四表面303上。該等導電結構226係電性耦接至該RDL結構300的導電線路302。該等導電結構226係通過RDL結構100與300以及該等對應的通孔222與322而電性耦接至該RDL結構200的該等導電線路202。另外，半導體晶粒310通過RDL結構300與該 等導電結構226分隔開。
第9圖是根據本發明實施例的半導體封裝結構500c的剖面示意圖。以下實施例中的元件有相同或者類似參考第7A圖已描述了的元件的，出於簡潔而不再重複。如第9圖所示，半導體封裝結構500c包括：一第三半導體封裝50c。半導體封裝結構500c與半導體封裝結構500a之間的不同在於：半導體封裝結構500c的第三半導體封裝50c包括：一額外的RDL結構340，設置在半導體晶粒110與210的背面114與214上。該等導電結構226係電性耦接至該RDL結構340。該第三半導體封裝50c可以進一步包括：一鈍化層330，覆蓋該RDL結構340。
在一些實施例中，RDL結構340可以包括：位於相同層級且沒有被任何IMD層覆蓋的導電線路。在一些實施例中，如第9圖所示，RDL結構340充當導電線路340。導電線路340係設置在模塑料220的表面232上並且沿表面232延伸。形成的RDL結構340沒有任何天線圖案整合於其中。在其他的一些實施例中，RDL結構340的結構相同或類似於第8圖所示的RDL結構300的結構。
在一些實施例中，如第9圖所示，RDL結構340，可以為扇出結構，可以用來扇出該等通孔222中的一個或更多，該等通孔222的位置已由RDL結構200重新分佈，從而於半導體晶粒110與210及導電結構226之間提供額外的電連接。因此，RDL結構340可以改善導電結構226的佈置的設計靈活性。
第10圖為根據本發明一些實施例的半導體封裝結構500d的剖面示意圖，其中該半導體封裝結構500d使用POP結構，並且包括：第9圖所示的第三半導體封裝50c，其為FOWLP。以下實施例中的元件有相同或者類似於參考第7A、8和9圖已描述了的，出於簡潔而不再重複。半導體封裝結構500d與第9圖所示的半導體封裝結構500c之間的差別在於：半導體封裝結構500d包括：一第二半導體封裝50b，堆疊在第三半導體封裝50c之下。另外，半導體封裝結構500d與第8圖所示的半導體封裝結構500b之間的不同在於：半導體封裝結構500d包括：一第三半導體封裝50c，垂直地堆疊在第二半導體封裝50b之上。
在一些實施例中，如第10圖所示，第三半導體封裝50c使用RDL結構340與RDL結構100來連接至第二半導體封裝50b。第三半導體封裝50c的RDL結構340係電性連接至第三半導體封裝50c的該等通孔222以及第二半導體封裝50b的該等通孔322。需要注意的是，第三半導體封裝50c的半導體晶粒110與210的背面114與214通過RDL結構340與RDL結構100來與第二半導體封裝50b的半導體晶粒310的背面314隔開。另外，半導體晶粒110與210的接墊116與216以及半導體晶粒310的接墊316背向RDL結構340及RDL結構100。
可選地，半導體封裝結構500d的第三半導體封裝50c可以僅使用RDL結構340來連接至第二半導體封裝50b。
第11圖為根據本發明一些實施例的半導體封裝結 構500e的剖面示意圖。以下實施例描述的元件有相同或者類似於參考第7A和9圖已描述了元件的，出於簡潔而不再重複。如第11圖所示，半導體封裝結構500e包括：第四半導體封裝50e。該半導體封裝結構500e與第7A圖所示的半導體封裝結構500a之間的差別在於：半導體封裝結構500e的第四半導體封裝50e中的模塑料220覆蓋半導體晶粒110與210的背面114與214。
在一些實施例中，如第11圖所示，模塑料220完全地覆蓋半導體晶粒110與210的背面114與214。模塑料220的表面232與半導體晶粒110與210的背面114與214不共平面。
第12圖為根據本發明一些實施例的半導體封裝結構500f的剖面示意圖，其中該半導體封裝結構500f使用POP結構，並且包括：第11圖所示的第四半導體封裝50e，其可以為FOWLP。以下實施例中描述的元件有相同或者類似於先前參考第7A、8、9和10圖已描述了的，出於簡潔而不再重複。半導體封裝結構500f與第10圖所示的半導體封裝結構500e之間的差別在於：半導體封裝結構500f包括：第二半導體封裝50b，堆疊在第四半導體封裝50e的下方。另外，半導體封裝結構500f與第8圖所示的半導體封裝結構500b之間的不同在於：半導體封裝結構500f包括：第四半導體封裝50e，堆疊在第二半導體封裝50b上。
如第12圖所示，第四半導體封裝50e可以進一步包括：一RDL結構100。第二半導體封裝50b通過RDL結構 100連接至第四半導體封裝50e。RDL結構100設置在RDL結構200的第一表面201上。RDL結構100係電性耦接至第一半導體封裝50a的RDL結構200。RDL結構100具有相對的表面101與103。表面101接觸第四半導體封裝50e的模塑料220的表面232。RDL結構100的表面103接觸第二半導體封裝50b的模塑料320的表面332。
在一些實施例中，第四半導體封裝50e的RDL結構100與RDL結構200之間的差別在於：形成的RDL結構100中沒有整合任何天線圖案。
可選地，第四半導體封裝50e可以不使用RDL結構100而通過該等通孔222來電性連接至第二半導體封裝50b。
第13圖為根據本發明一些實施例的半導體封裝結構500g的剖面示意圖。以下實施例的元件有相同或類似於先前已參考第7A、9和11圖已描述了的，出於簡潔而不再重複。在一些實施例中，半導體封裝結構500g為MIP結構。如第13圖所示，半導體封裝結構500g包括：一第五半導體封裝50g,可以充當MIP。第五半導體封裝50g通過接合製程安裝於基底(未示出)上，例如由PP形成的PCB。
如第13圖所示，第五半導體封裝50g包括：RDL結構400，複數個第一導電結構226及電子元件410。在本實施例中，RDL結構400為模塑插入層結構。另外，該模塑插入層結構也可以為扇出結構。RDL結構400包括：複數條導電線路402、天線圖案404及模塑料420。該RDL結構400具有相對的第一表面401與第二表面403。該等導電線路402係設置 得接近RDL結構400的第二表面403。該等導電線路402與天線圖案404係分別處於不同層級中。該等導電線路402係電性耦接至天線圖案404。該等導電線路402可以由銅製成。
模塑料420包封(encapsulates)導電線路402與天線圖案404，並且留下天線圖案404的頂面405露出。另外，模塑料420填充天線圖案404與該等導電線路402之間的間隙。因此，天線圖案404的頂面405對齊RDL結構400的第二表面403。在一個實施例中，模塑料420可以由諸如樹脂等成型材料製成。另外，模塑料420具有一體化(all-in-one)結構。
在其他的一些實施例中，第五半導體封裝50g進一步包括：一可選的鈍化層(未示出)，用來覆蓋該RDL結構400的第二表面403。鈍化層用來保護天線圖案404免受損傷。因此，該鈍化層與第7A圖所示的鈍化層230具有類似的功能。構成該鈍化層的材料可以相同於構成第7A圖所示的鈍化層230的材料。
在一些實施例中，如第13圖所示，第五半導體封裝50g可以進一步包括：一鈍化層430，直接覆蓋RDL結構400的第一表面401。鈍化層430具有對應該等導電結構226的開口(在該等導電結構226穿過的位置處)，以有助於形成該等導電線路402與該等導電結構226之間的電連接。在一些實施例中，鈍化層430可以由環氧樹脂、焊料罩、無機材料(如SiNx、SiOx)，有機聚合物基材料等形成。
如第13圖所示，該等導電結構226設置在RDL 結構400的第一表面401上。通過鈍化層430的開口(未示出)形成該等導電結構226，並且該等導電結構226分別電性連接至RDL結構400的該等導電線路402。該等導電結構226通過RDL結構400的該等導電線路402與RDL結構400的天線圖案404隔開。
在一些實施例中，如第13圖所示，第五半導體封裝50g可以攜帶至少一個附加的電子元件。如第13圖所示，第五半導體封裝50g進一步包括：分立的電子元件410，設置在RDL結構400的第一表面401上並且接近該第一表面401。該電子元件410由該等導電結構226圍繞。另外，電子元件410與該等導電結構226隔開。電子元件410具有位於其上的接墊416，該接墊416設置得接近RDL結構400的第一表面401。另外，接墊416係通過該等對應的導電結構426分別電性連接至RDL結構400的該等導電線路402。在一些實施例中，導電結構426可以包括：諸如銅凸塊或者焊料凸塊結構等導電凸塊結構。
在一些實施例中，電子元件410可以包括：半導體晶粒。該半導體晶粒例如可以是MCU、MPU、RAM(含DRAM)、PMIC、快閃記憶體、GPS裝置、RF裝置或者他們的任意組合。在其他的一些實施例中，電子元件410可以包括：IPD(integrated passive device，整合被動元件)。該IPD包括：一電容、一電感、一電阻或者他們的組合。需要注意的是，電子元件410未被模塑料包封。
第14圖為根據本發明一些實施例的半導體封裝結 構500h的剖面示意圖，其中該半導體封裝結構500h使用POP結構，並且包括：第13圖所示的第五半導體封裝50g，其可以為MIP。以下實施例中的元件有相同或者類似於參考第13圖已描述了的元件的，出於簡潔而不再重複。半導體封裝結構500h與第13圖所示的半導體封裝結構500g之間的不同在於：半導體封裝結構500h包括：第六半導體封裝50h，堆疊在該第一半導體封裝50g的下方。
在一些實施例中，如第14圖所示，該第六半導體封裝50h包括：一RDL結構600、複數個導電結構626以及分立的電子元件610。在本實施例中，RDL結構600也為模塑插入層結構。另外，模塑插入層結構也可為扇出結構。RDL結構600具有相對的第一表面601與第二表面603。RDL結構600包括：複數條導電線路602與模塑料620，該模塑料620填充該等導電線路602之間的間隙。在一些實施例中，RDL結構600與第四半導封裝50e的RDL結構400之間的差別在於：形成的RDL結構600沒有於其中整合任何的天線圖案。
如第14所示，RDL結構600設置在第五半導體封裝50g的RDL結構400的第一表面401上。RDL結構600係通過他們之間的導電結構226來電性耦接至RDL結構400。另外，第五半導體封裝50g的該等導電結構226接觸該RDL結構600的第二表面603。
在一些實施例中，如第14圖所示，第六半導體封裝50h可以進一步包括：一鈍化層630，直接覆蓋RDL結構600的第三表面601。用來形成鈍化層630的方法與材料可以 相同或者類似於形成鈍化層430的材料或方法。
如第14圖所示，該等導電結構626設置在RDL結構600的第一表面601上。通過鈍化層630的開口(未示出)來形成該等導電結構626，並且該等導電結構626分別電性連接至RDL結構600的該等導電線路602。該等導電結構626通過RDL結構400的該等導電線路402與RDL結構600隔開。用來形成該等導電結構626的方法與材料可以相同或者類似於用來形成該等導電結構426的方法與材料。
在一些實施例中，如第14圖所示，該第六半導體封裝50h可以進一步包括：分立的電子元件610，設置在RDL結構600的第一表面601上。該電子元件610由該等導電結構626圍繞。另外，電子元件610與該等導電結構626隔開。電子元件610具有位於其上的接墊616，該接墊616設置得接近RDL結構600的第一表面601。另外，接墊616係通過該等對應的導電結構636分別電性連接至RDL結構600的該等導電線路602。在一些實施例中，電子元件610可以具有相同或者不同於電子元件410的功能。
以上實施例提供了半導體封裝結構500a~500g。該半導體封裝結構500a~500g提供了整合於單個RDL結構的天線。該具有天線整合於其中的RDL結構可以在單個RDL結構中結合無線通訊功能。該天線通過RDL結構中的互連而電性連接至導電線路。因此，沒有必要執行SMT製程來形成天線設備。另外，整合的天線通過RDL結構中的導電線路與半導體晶粒隔開。因此，半導體晶粒與導電結構(如導電凸塊結構、 導電柱結構、導電線結構或者導電膏結構)可以直接設置在整合的天線下方，以增加半導體封裝結構的系統集成的設計靈活性。半導體封裝的尺寸可以進一步地減小。另外，具有天線整合於其中的RDL結構可以應用於高頻應用中，諸如RF SIP結構。另外，具有天線整合於其中的RDL結構應用於FOWLP中。另外，具有天線整合於其中的RDL結構可以應用於MIP中。整合於RDL結構中的天線兼容當前的半導體封裝製程。如此，可以提高半導體封裝結構的可靠性、良品率和生產量。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。

Claims (20)

  1. 一種半導體封裝結構，包括：一第一半導體封裝，該第一半導體封裝包括：一第一重分佈層結構、一第一半導體晶粒以及複數個導電結構；其中，該第一重分佈層結構具有相對設置的第一表面與第二表面，並且包括：複數條第一導電線路以及天線圖案，分別鄰近該第一重分佈層結構的該第一表面與該第二表面；其中，該第一半導體晶粒，設置於該第一重分佈層結構的該第一表面上並且電性耦接該第一重分佈層結構；其中，該等導電結構電性耦接至該第一重分佈層結構，並且通過該等第一導電線路與該天線圖案隔開。
  2. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一半導體封裝還包括：一第一模塑料，圍繞該第一半導體晶粒並且接觸該第一重分佈層結構的該第一表面以及接觸該第一半導體晶粒；以及複數個第一通孔，穿過該第一模塑料，以形成該第一重分佈層結構與該等導電結構之間的電連接。
  3. 如申請專利範圍第2項所述的半導體封裝結構，其中，該等通孔圍繞該第一半導體晶粒；及/或，該等導電結構通過該等第一通孔以及該第一模塑料與該第一重分佈層結構隔開；及/或，該第一模塑料中遠離該第一重分佈層結構的表面係 處於該等第一通孔與該等導電結構之間的位置中。
  4. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一半導體封裝進一步包括：一第一鈍化層，覆蓋該第一重分佈層結構的該第二表面。
  5. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一半導體封裝進一步包括：一第二鈍化層，覆蓋該第一半導體晶粒，並且該第二鈍化層以及該第一重分佈層結構分別覆蓋該第一模塑料的兩相對的表面。
  6. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一半導體晶粒與該天線圖案通過該等第一導電線路隔開。
  7. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一半導體晶粒具有一正面及一背面，其中該第一半導體晶粒的複數個接墊以及該等導電結構係分別位於該第一半導體晶粒的該正面和該背面。
  8. 如申請專利範圍第7項所述的半導體封裝結構，其中，該第一半導體封裝進一步包括：一第二重分佈層結構，設置在該第一半導體晶粒的該背面上，其中該等導電結構電性耦接至該第二重分佈層結構。
  9. 如申請專利範圍第7項所述的半導體封裝結構，其中，該第一模塑料覆蓋該第一半導體晶粒的該背面。
  10. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一RDL結構的該第一表面和該第二表面相比，該第一半 導體晶粒與該等導電結構設置得更靠近該第一表面。
  11. 如申請專利範圍第1項所述的半導體封裝結構，其中，該第一半導體封裝進一步包括：一第二半導體晶粒，設置於該第一重分佈層結構的該第一表面上並且與該第一半導體晶粒並排設置。
  12. 如申請專利範圍第1項所述的半導體封裝結構，其中，進一步包括：一第二半導體封裝，堆疊在該第一半導體封裝的下方；其中，該第二半導體封裝包括：一第三重分佈層結構、一第三半導體晶粒以及一第二模塑料；其中，該第三重分佈層結構具有相對設置的第三表面與第四表面並且耦接至該第一重分佈層結構；其中，該第三半導體晶粒設置於該第三重分佈層結構的該第三表面上；其中，該第二模塑料圍繞該第三半導體晶粒，並且接觸該第三重分佈層結構的該三表面以及接觸該第三半導體晶粒；其中，該第三半導體晶粒與該第二模塑料係位於該第三重分佈層結構與該第一半導體封裝之間。
  13. 如申請專利範圍第12項所述的半導體封裝結構，其中，該等導電結構設置在該第三重分佈層結構的該第四表面上，並且通過該第三重分佈層結構電性耦接至該第一重分佈層結構。
  14. 一種半導體封裝結構，包括：一第一半導體封裝，該第一半導體封裝包括：一第一重分佈層結構以及複數個導電結構； 其中，該第一重分佈層結構具有相對設置的第一表面與第二表面並且包括：複數條第一導電線路、一天線圖案以及一第一模塑料；其中，該等第一導電線路與該天線圖案分別靠近該第一表面與該第二表面；其中，該第一模塑料填充該天線圖案與該等第一導電線路之間的間隙；其中，該等導電結構設置在該第一表面上並且電性耦接至該第一重分佈層結構；其中，該等導電結構通過該等第一導電線路與該天線圖案隔開。
  15. 如申請專利範圍第14項所述的半導體封裝結構，其中，進一步包括：一第一電子元件，設置於該第一表面上並且電性耦接至該第一重分佈層結構。
  16. 如申請專利範圍第15項所述的半導體封裝結構，其中，該等導電結構圍繞該第一電子元件。
  17. 如申請專利範圍第14項所述的半導體封裝結構，其中，該天線圖案的頂面與該第二表面對齊。
  18. 如申請專利範圍第14項所述的半導體封裝結構，其中，該第一半導體封裝包括：一第一鈍化層，覆蓋該第一重分佈層結構的該第一表面，其中，該等第一導電結構穿過該第一鈍化層，以電性連接至該等導電線路。
  19. 如申請專利範圍第14項所述的半導體封裝結構，其中，進 一步包括：一第二半導體封裝，堆疊在該第一半導體封裝的下方，並且該第二半導體封裝包括：一第二重分佈層結構以及複數個第二導電結構；其中，該第二重分佈層結構具有相對設置的第三表面與第四表面並且包括：複數條導電線路以及一第二模塑料；其中，該等第一導電結構設置在該第二重分佈層結構的該第三表面上並且電性耦接至該第二重分佈層結構；其中，該第二模塑料填充該等第二導電線路之間的間隙；其中，該等第二導電結構設置在該第二重分佈層結構的該第四表面上，並且電性耦接至該第二重分佈層結構；其中，該等第二導電結構通過該等第一導電線路與該第二重分佈層結構與該天線圖案隔開。
  20. 如申請專利範圍第19項所述的半導體封裝結構，其中，該第二半導體封裝進一步包括：一第二電子元件，設置在該第二重分佈層結構的該第四表面上。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692819B (zh) * 2018-08-30 2020-05-01 力成科技股份有限公司 半導體封裝及其製造方法
TWI738445B (zh) * 2019-08-01 2021-09-01 聯發科技股份有限公司 半導體封裝結構
US11196142B2 (en) 2018-08-31 2021-12-07 Micron Technology, Inc. Millimeter wave antenna and EMI shielding integrated with fan-out package
CN114497026A (zh) * 2021-12-07 2022-05-13 南通通富微电子有限公司 一种扇出型封装器件及其制备方法
TWI789527B (zh) * 2019-04-04 2023-01-11 南韓商三星電機股份有限公司 天線模組

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101933425B1 (ko) * 2017-11-30 2018-12-28 삼성전기 주식회사 반도체 패키지
TWI668831B (zh) * 2018-04-17 2019-08-11 矽品精密工業股份有限公司 電子裝置與電子封裝件
CN111180403B (zh) * 2019-12-31 2021-04-09 江苏长电科技股份有限公司 一种带石墨烯层散热的封装结构及其制造方法
US11830746B2 (en) * 2021-01-05 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
CN115274598A (zh) * 2021-02-01 2022-11-01 长江存储科技有限责任公司 扇出型芯片堆叠封装结构及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4749795B2 (ja) * 2005-08-05 2011-08-17 新光電気工業株式会社 半導体装置
KR101434003B1 (ko) * 2011-07-07 2014-08-27 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US9431369B2 (en) * 2012-12-13 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna apparatus and method

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692819B (zh) * 2018-08-30 2020-05-01 力成科技股份有限公司 半導體封裝及其製造方法
US11196142B2 (en) 2018-08-31 2021-12-07 Micron Technology, Inc. Millimeter wave antenna and EMI shielding integrated with fan-out package
TWI776083B (zh) * 2018-08-31 2022-09-01 美商美光科技公司 半導體裝置總成及其製造方法
US11710888B2 (en) 2018-08-31 2023-07-25 Micron Technology, Inc. Millimeter wave antenna and EMI shielding integrated with fan-out package
TWI789527B (zh) * 2019-04-04 2023-01-11 南韓商三星電機股份有限公司 天線模組
US11581275B2 (en) 2019-04-04 2023-02-14 Samsung Electro-Mechanics Co., Ltd. Antenna module
TWI738445B (zh) * 2019-08-01 2021-09-01 聯發科技股份有限公司 半導體封裝結構
US11508678B2 (en) 2019-08-01 2022-11-22 Mediatek Inc. Semiconductor package structure including antenna
US11824020B2 (en) 2019-08-01 2023-11-21 Mediatek Inc. Semiconductor package structure including antenna
CN114497026A (zh) * 2021-12-07 2022-05-13 南通通富微电子有限公司 一种扇出型封装器件及其制备方法

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