TWI652776B - 半導體封裝結構 - Google Patents

半導體封裝結構 Download PDF

Info

Publication number
TWI652776B
TWI652776B TW106135680A TW106135680A TWI652776B TW I652776 B TWI652776 B TW I652776B TW 106135680 A TW106135680 A TW 106135680A TW 106135680 A TW106135680 A TW 106135680A TW I652776 B TWI652776 B TW I652776B
Authority
TW
Taiwan
Prior art keywords
redistribution layer
contact pad
opening
semiconductor package
shape
Prior art date
Application number
TW106135680A
Other languages
English (en)
Other versions
TW201830609A (zh
Inventor
林子閎
劉乃瑋
彭逸軒
黃偉哲
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/338,652 external-priority patent/US20170141041A1/en
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW201830609A publication Critical patent/TW201830609A/zh
Application granted granted Critical
Publication of TWI652776B publication Critical patent/TWI652776B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

本發明提供了一種半導體封裝結構。該半導體封裝結構包括：一重分佈層(RDL)結構，具有一第一表面以及一相對於該第一表面的第二表面。該重分佈層結構包括：一重分佈層接觸墊，佈置為接近該第二表面。一鈍化層設置在該重分佈層接觸墊上。該鈍化層具有一對應該重分佈層接觸墊的開口，使得該重分佈層接觸墊從該開口露出。於平面視圖中，該開口的第一位置與該開口的中心點之間的距離不同於該開口的第二位置與該開口的中心點之間的距離。

Description

半導體封裝結構
本發明涉及封裝技術，特別係涉及一種半導體封裝結構。
為了確保電子產品與通訊裝置之持續小型化與多功能性，具有小尺寸、支持多引腳連接、高速操作且具有高功能性的半導體封裝受到期待。這些因素迫使半導體封裝製造者發展了扇出半導體封裝。但是，多功能晶片封裝增長的I/O(Input/output，輸入/輸出)連接數會誘發熱電問題，例如散熱、串擾、信號傳播延遲、RF(Radio Frequency，射頻)電路中的電磁乾擾等問題。熱電問題會影響產品的可靠性與質量。
因此，一種創新的半導體封裝結構受到期待。
因此，本發明之主要目的即在於提供一種半導體封裝結構。
根據本發明至少一個實施例的一種半導體封裝結構，包括：一重分佈層結構，其中該重分佈層結構包括：一重分佈層接觸墊；以及一鈍化層，設置在該重分佈層接觸墊上，其中該鈍化層具有一對應該重分佈層接觸墊的開口，使得該重分佈層接觸墊從該開口露出；其中，於平面視圖中，該開口的 第一位置與該開口的中心點之間的距離不同於該開口的第二位置與該開口的中心點之間的距離。
根據本發明至少一個實施例的一種半導體封裝結構，包括：一重分佈層結構，其中該重分佈層結構包括：一重分佈層接觸墊；以及一鈍化層，設置在該重分佈層接觸墊上，其中該鈍化層具有一對應該重分佈層接觸墊的開口，使得該重分佈層接觸墊從該開口露出；其中，於平面視圖中，該開口具有一第一形狀且該重分佈層接觸墊具有一不同於該第一形狀的第二形狀。
根據本發明至少一個實施例的一種半導體封裝結構，包括：一重分佈層結構，其中該重分佈層結構包括：一重分佈層接觸墊；以及一鈍化層，設置在該重分佈層接觸墊上，其中該鈍化層具有一對應該重分佈層接觸墊的開口，使得該重分佈層接觸墊從該開口露出；其中，該鈍化層具有一與該重分佈層接觸墊重疊的重疊區，其中該重疊區的內邊界的形狀不同於該重疊區的外邊界的形狀。
本發明實施例，可以改善半導體封裝結構的穩定性。
500a、500b‧‧‧半導體封裝結構
400‧‧‧DRAM封裝
350‧‧‧扇出晶圓級半導體封裝(FOWLP)
200‧‧‧半導體晶粒
210‧‧‧模塑料
300‧‧‧RDL結構
226‧‧‧導電結構
201‧‧‧背面
203‧‧‧正面
204‧‧‧晶粒墊
208‧‧‧介電層
206‧‧‧導電通孔
210、412‧‧‧模塑料
300‧‧‧RDL結構
302‧‧‧第一表面
304‧‧‧第二表面
216‧‧‧導電跡線
214‧‧‧IMD層
218‧‧‧RDL接觸墊
220‧‧‧鈍化層
230、230a~230f‧‧‧開口
228‧‧‧通孔
450‧‧‧區域
219‧‧‧邊界
C1‧‧‧中心點
P1~P4‧‧‧位置
D1~D6‧‧‧距離
L1、L2‧‧‧直線
240a~240f‧‧‧重疊部分
242a~242f‧‧‧內邊界
418‧‧‧主體
402、404、406‧‧‧DRAM晶粒
420‧‧‧晶粒附著面
422‧‧‧凸塊附著面
414、416‧‧‧接合線
428‧‧‧電路
424、426、430‧‧‧金屬墊
通過閱讀接下來的詳細描述以及參考所附的圖式，可以更全面地理解本發明；其中：第1圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖；第2A~2F圖為根據本發明一些實施例的平面示意圖，用於 顯示鈍化層的開口的形狀以及RDL(Redistribution Layer，重分佈層)結構的RDL接觸墊的形狀；第3圖為根據本發明一些實施例的半導體封裝結構的剖面示意圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有習知技術者應可理解，電子裝置製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接到一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
以下描述為實現本發明的較佳預期方式。該描述僅係出於說明本發明的一般原理的目的，並且不意味著限制。本發明的範圍可以通過參考所附的申請專利範圍來確定。
本發明將通過參考特定實施例以及參考確定的圖式的方式來描述，並且本發明不限制於此，以及本發明僅由申請專利範圍來限定。描述的圖式僅是原理圖並且不意味著限制。在圖式中，出於說明目的以及非按比例繪制，可能誇大了一些元件的尺寸。圖式中的尺寸與相對尺寸不對應本發明實踐 中的真實尺寸。
本發明係對半導體封裝結構中的RDL的鈍化層的接墊開口的設計。
第1圖為根據本發明一些實施例的半導體封裝結構500a的剖面示意圖。在一些實施例中，該半導體封裝結構500a包括：一FOWLP(fan-out wafer-level semiconductor package，扇出晶圓級半導體封裝)350，例如覆晶半導體封裝。需要注意的是，在半導體封裝結構500a中使用的扇出晶圓級半導體封裝350僅為示例而不意味著係對本發明實施例的限制。
在一些實施例中，該FOWLP350可以包括：一純的SOC(System On Chip，系統單晶片)封裝或者一混合的SOC封裝，其中該混合的SOC封裝含有DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、PMIC(Power Management Integrated Circuit，電源管理積體電路)、閃速記憶體、GPS(Global Positioning System，全球定位系統)裝置或者RF裝置。半導體封裝結構500a通過接合製程安裝於一基座(未示出)上，例如一由PP(polypropylene，聚丙烯)形成的PCB(Printed Circuit Board，印刷電路板)。
如第1圖所示，該FOWLP350包括：一半導體晶粒200，一模塑料210，一RDL結構300以及複數個導電結構226。
如第1圖所示，該半導體晶粒200具有一背面201以及一正面203。該半導體晶粒200通過覆晶技術來裝配。該 半導體晶粒200包括：複數個晶粒墊204，設置於該正面203上以電性連接至半導體晶粒200的電路(未示出)。在一些實施例中，該等晶粒墊204屬於該半導體晶粒200的互連結構(未示出)的最上層金屬層。
如第1圖所示，該FOWLP350包括：一介電層208，形成為覆蓋該半導體晶粒200的正面203以及晶粒墊204的一部分。該FOWLP350進一步包括：複數個導電通孔(conductive vias)206，定位於對應該等晶粒墊204的位置並且設置在半導體晶粒200的正面203上。該等導電通孔206穿透介電層208。該等導電通孔206分別接觸並且電性耦接至半導體晶粒200的該等晶粒墊204。
如第1圖所示，該FOWLP350也包括：一模塑料210，圍繞並且覆蓋該半導體晶粒200。該模塑料200接觸半導體晶粒200。該模塑料210也覆蓋半導體晶粒200的背面201。在一些實施例中，模塑料210可以由非導電材料形成，諸如環氧樹脂、樹脂、可塑聚合物，等等。模塑料210例如可以環氧樹脂或者樹脂的形式被施加，雖然其基本為液體，但是接著可以通過化學反應來固化。在其他的一些實施例中，模塑料可以為UV(ultraviolet，紫外)或者熱固化的聚合物，其作為能夠設置在半導體晶粒200周圍的凝膠或者可塑固體被施加，接著通過UV或者熱固化製程來固化。模塑料200可以按照模型來固化。
如第1圖所示，該FOWLP350也包括：一RDL結構300，設置在半導體晶粒200的正面203上。該RDL結構 300具有一第一表面302以及一與該第一表面302相對的第二表面304。該RDL結構300的第一表面302可以接觸模塑料210。另外，該RDL結構300的第一表面302接近半導體晶粒200的正面203。在一些實施例中，RDL結構300包括：複數條導電跡線216、一IMD(Intermetal Dielectric，金屬間介電)層214、複數個RDL接觸墊218以及一鈍化層220。
在一些實施例中，一條或者更多的導電跡線216設置在RDL結構300的一個或者更多的IMD層214內。接近第一表面302的導電跡線216通過導電通孔206電性耦接至半導體晶粒200的晶粒墊204，其中導電通孔206設置在導電跡線216與晶粒墊204之間。另外，導電通孔206與介電層208接觸RDL結構300。另外，導電跡線216與接近RDL結構300的第二表面304的RDL接觸墊218接觸並且電性連接至該RDL接觸墊218。
如第1圖所示，RDL結構300的導電跡線216可以設計為從半導體晶粒200的一個或者更多的晶粒墊204扇開以提供半導體晶粒200與對應的RDL接觸墊218之間的電連接。因此，RDL接觸墊218可以具有比半導體晶粒200的晶粒墊204更大的節距(pitch)，從而適合BGA(Ball Grid Array，球柵數組)或者另一封裝安裝系統。但是，需要注意的是，第1圖中所示的導電跡線216的數量、IMD層214的數量、以及RDL接觸墊218的數量僅係示例而不係對本發明的限制。
在一些實施例中，如第1圖所示，RDL結構300的鈍化層220覆蓋IMD層214，其中該IMD層214接近該RDL 結構300的第二表面304。在一些實施例中，鈍化層220作為RDL結構300的頂層。也就是說，鈍化層220的頂面作為RDL結構300的第二表面304。鈍化層220具有複數個對應於RDL接觸墊218的開口230。因此，RDL接觸墊218的一部分分別從鈍化層220的對應的開口230中暴露。鈍化層220可以由相同或者不同於IMD層214的材料構成。例如，鈍化層220可以由環氧樹脂、焊料遮罩、無機材料(如矽氮化物(SiNX)、矽氧化物(SiOX))，有機聚合物基材料等構成。
在其他一些實施例中，如第1圖所示，該FOWLP350可選地包括：複數個穿透模塑料210的通孔228。該等通孔228設置在RDL結構300的第一表面302上。該等通孔228電性連接至RDL結構300的該等導電跡線216。另外，該等通孔228可以圍繞半導體晶粒200。在一些實施例中，該等通孔228可以包括：由銅形成的TPV(Through Package Vias，穿過封裝的通孔)。該等通孔228可以作為從垂直堆疊於半導體封裝結構500a上的另一半導體封裝(未示出)傳輸I/O、接地或者電源信號的電連接，以形成三維(three-dimensional，3D)半導體封裝。
如第1圖所示，該FOWLP350也包括：複數個設置在RDL結構316的第二表面304上的導電結構226，其中該第二表面304遠離半導體晶粒200。形成的導電結構226穿過鈍化層220的開口230。另外，導電結構226分別與對應的RDL接觸墊218接觸並電性連接至對應的RDL接觸墊218。需要注意的是：在RDL接觸墊218與對應的導電結構226之間，沒 有形成UBM(Under Bump Metallurgy，凸塊下金屬)層。在一些實施例中，導電結構226可以包括：導電凸塊結構(諸如銅凸塊或者焊料凸塊結構)，導電柱結構，導電線結構或者導電膏(conductive paste)結構。
第2A~2F圖為第1圖中的區域450的平面示意圖。第2A~2F圖示出了根據本發明一些實施例的鈍化層220的開口230a~230f以及RDL結構的RDL接觸墊218。在第2A~2F圖中，忽略了導電結構226。在一些實施例中，RDL接觸墊218的邊界219圍繞鈍化層220的開口230a~230f。RDL接觸墊218為圓形。在一些實施例中，在第2A~2F圖所示的平面示意圖中，鈍化層220的開口230a~230f的形狀不同於對應的RDL接觸墊218的形狀。鈍化層220的開口230a~230f的形狀為非圓形。例如，鈍化層220的開口230a~230f的形狀包括：一花瓣形(petal-shape)(如第2A~2C圖中所示的開口230a~230c)，一橢圓形(如第2D圖中所示的開口230d)，一多邊形(如第2E圖所示的開口230e)或者一星狀(star-like)形(如第2F圖所示的開口230f)。在一些實施例中，花瓣形的開口230a~230c可以包括：複數個從第2A~2C圖中所示的開口230a~230c的中心點C1向外延伸的花瓣形部分。在一些實施例中，花瓣形部分可以設計為具有一個或複數個頂點(即多邊形的一個或者複數個角點)(如第2A圖所示的開口230a)或者具有一圓潤的邊緣(如第2B~2C圖所示的開口230b~230c)。
在一些實施例中，鈍化層220的開口230a~230f 的形狀可以設計為具有旋轉對稱性。在第2A~2F圖所示的平面示意圖中，開口230a~230f可以分別圍繞其中心點C1旋轉。
由於鈍化層220的開口230a~230f具有非圓形的外形，因此鈍化層220的開口的中心點C1與鈍化層220的開口的第一位置P1之間的距離D1不同於中心點C1與鈍化層220的開口的第二位置P2之間的距離D2。如第2A圖所示，例如，開口230a的第一位置P1與中心點C1之間的距離D1不同於開口230a的第二位置P2與中心點C1之間的距離D2。類似地，如第2B圖所示，開口230b的第一位置P1與中心點C1之間的距離D1不同於開口230b的第二位置P2與中心點C1之間的距離D2。如第2C圖所示，開口230c的第一位置P1與中心點C1之間的距離D1不同於開口230c的第二位置P2與中心點C1之間的距離D2。如第2D圖所示，開口230d的第一位置P1與中心點C1之間的距離D1不同於開口230d的第二位置P2與中心點C1之間的距離D2。如第2E圖所示，開口230e的第一位置P1與中心點C1之間的距離D1不同於開口230e的第二位置P2與中心點C1之間的距離D2。如第2F圖所示，開口230f的第一位置P1與中心點C1之間的距離D1不同於開口230f的第二位置P2與中心點C1之間的距離D2。
在一些實施例中，如第2A~2F圖所示，鈍化層220的開口的第一位置P1定義為從開口的中心點C1最向外的位置。鈍化層220的開口的第二位置P2定義為從第一位置P1最向內的位置。在一些實施例中，距離D1大於距離D2大約15~30μm。在一些實施例中，距離D1與D2之間的差大約為距 離D1的2%~7%。
相比於鈍化層220的非圓形的開口230a~230f，RDL接觸墊218具有圓形邊界219。因此，如第2A~2F圖所示，邊界219的第三位置P3與RDL接觸墊218的中心點C2之的距離D3等於邊界219的第四位置P4與中心點C2之間的第四距離。在一些實施例中，距離D3和D4均大於距離D1。另外，距離D3和D4均大於距離D2。
需要注意的是，如第2A~2F圖所示，在一些實施例中，第一位置P1和第三位置P3位於穿過中心點C1與C2的第一直線L1上。另外，第二位置P2和第四位置P4位於穿過中心點C1與C2的第二直線L2上。另外，中心點C1與C2重合。
由於鈍化層220的開口230a~230f具有非圓形的外形，因此沿第一直線L1的第一位置P1與第三位置P3之間的距離D5不同於沿第二直線L2的第二位置P2與第四位置P4之間的距離D6，如第2A~2F圖所示。在一些實施例中，距離D6比D5大約大15~30μm。在一些實施例中，距離D5和D6之間的差大約為距離D1的2%~7%。
另外，如第2A~2F圖所示，鈍化層220具有一與RDL接觸墊218重疊的重疊部分，例如重疊部分240a~240f。重疊部分240a~240f中的每一個具有一內邊界(如內邊界242a~242f)以及一外邊界(與RDL接觸墊218的邊界219完全重疊)。在一些實施例中，在第2A~2F圖所示的平面示意圖中，重疊部分240a~240f的內邊界242a~242f的形狀不同於重 疊部分240a~240f的對應的外邊界(即邊界219)的形狀。在一些實施例中，重疊部分240a~240f的內邊界242a~242f的形狀在平面圖中可以為波浪形、花瓣形、橢圓形、多邊形或者星狀形。另外，重疊部分240a~240f可以具有至少兩個徑向寬度(radial width)，分別與距離D5和D6相同。
在一些實施例中，可以在POP(Package-On-Package，封裝上封裝)半導體封裝結構中使用上述鈍化層中的非圓形開口設計。
第3圖為根據本發明一些實施例的半導體封裝結構500b的剖面示意圖。以下實施例中描述的元件，有相同或者類似於參考第1圖已描述了的，出於簡潔而不再重複。
半導體封裝結構500a(第1圖)與半導體封裝結構500b之間的不同在於：半導體封裝結構500b包括：一覆晶半導體封裝，以及一堆疊在該覆晶半導體封裝上的DRAM封裝400。半導體封裝結構500b也作為POP半導體封裝結構。需要注意的是，在半導體封裝結構500b中使用的FOWLP350與DRAM400僅是示例而不是對本發明的限制。
如第3圖所示，DRAM封裝400通過接合製程堆疊於FOWLP350上。在一些實施例中，DRAM封裝400包括：一符合引腳佈置規範的LPDDR(Low-Power Double Data Rate，低功耗雙倍數據速率)DRAM封裝，如JEDEC(Joint Electron Device Engineering Council)LPDDR I/O記憶體規格。可選地，DRAM封裝400可以包括寬I/O DRAM封裝。在一個實施例中，DRAM封裝400包括：一主體418以及至少一 個堆疊在該主體418上的DRAM晶粒，例如三個DRAM晶粒402，404和406。主體418具有一晶粒附著面420以及一凸塊附著面422，其中晶粒附著面420與凸塊附著面422互為相反面。在本實施例中，如第3圖所示，有三個DRAM晶粒402、404和406安裝於主體418的晶粒附著面420上。DRAM晶粒404通過一粘劑(paste)(未示出)堆疊在DRAM晶粒402上，以及DRAM晶粒406通過一粘劑(未示出)堆疊在該DRAM晶粒404上。DRAM晶粒402，404和406可以通過接合線耦接至主體418，例如接合線414與416。但是，堆疊的DRAM晶粒的數量不限制於本實施例公開的數量。可選地，第3圖所示的三個DRAM晶粒402，404和406可以並排佈置。因此，DRAM晶粒402，404和406均通過粘劑安裝於主體418的晶粒附著面420上。主體418可以包括：一電路428和金屬墊424、426與430。金屬墊424和426設置在電路428接近晶粒附著面420的頂部上。金屬墊430設置在電路428的接近凸塊附著面430的底部上。DRAM封裝400的電路428通過複數個設置在主體418的凸塊附著面422上的導電結構432與RDL結構300的導電跡線216互連。在一些實施例中，導電結構432可以包括：導電凸塊結構(諸如銅凸塊或者焊料凸塊結構)、導電柱結構、導電線結構或者導電膏結構。在一些實施例中，DRAM封裝400通過穿過DRAM封裝400與FOWLP350的RDL結構300之間的模塑料210的通孔228來耦接至RDL結構300的導電跡線216。
在一實施例中，如第3圖所示，DRAM封裝400 進一步包括：一模塑料412，覆蓋主體418的晶粒附著面420並且封裝DRAM晶粒402，404與406以及接合線414與416。
本發明各實施例提供了一種半導體封裝結構，例如，FOWLP。該半導體封裝結構具有一RDL結構以重新分配以及扇出一個或者複數個具有小節距的晶粒墊。另外，RDL結構的最頂層的鈍化層設計為具有非圓形的開口，使得對應的RDL接觸墊的一部分從開口中露出，以有助於對應的導電結構著陸於其上。鈍化層的開口設計為具有非圓形的形狀，以改善半導體封裝結構的穩定性。例如，鈍化層的非圓形開口有助於增加鈍化層與對應的RDL接觸墊重疊的重疊區域的面積。因此，可以改善RDL接觸墊與對應的導電結構(如焊料凸塊結構)之間的粘附性，其中，該導電結構與RDL接觸墊接觸而沒有在他們之間形成UBM層。可以降低在RDL接觸墊的角落處產生的應力。相比於鈍化層的傳統的圓形RDL接觸墊開口，鈍化層的非圓形開口具有更長的周長，從而可以避免由於焊點(如焊料凸塊結構)失效所導致的失敗。另外，可以避免在鈍化層中形成的破裂問題。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。

Claims (13)

  1. 一種半導體封裝結構，包括：一重分佈層結構，其中該重分佈層結構包括：一重分佈層接觸墊；以及一鈍化層，設置在該重分佈層接觸墊上，其中該鈍化層具有一對應該重分佈層接觸墊的開口，使得該重分佈層接觸墊從該開口露出；其中，於平面視圖中，該開口的第一位置與該開口的中心點之間的距離不同於該開口的第二位置與該開口的中心點之間的距離；其中，進一步包括：一半導體晶粒，設置在該重分佈層結構的第一表面上並且電性耦接至該重分佈層結構；一導電結構，設置於該重分佈層結構的第二表面上，並且接觸與電性耦接至該重分佈層接觸墊，其中該第一表面與該第二表面互為相反面；以及一模塑料，圍繞該半導體晶粒並且接觸該半導體晶粒以及該重分佈層結構的該第一表面。
  2. 如申請專利範圍第1項所述的半導體封裝結構，其中該重分佈層接觸墊的邊界的第三位置與該重分佈層接觸墊的中心點之間的距離等於該重分佈層接觸墊的邊界的第四位置與該重分佈層接觸墊的中心點之間的距離。
  3. 如申請專利範圍第2項所述的半導體封裝結構，其中該第一位置與該第三位置位於穿過該開口的中心點與該重分佈 層接觸墊的中心點的第一直線上。
  4. 如申請專利範圍第3項所述的半導體封裝結構，其中該第二位置與該第四位置位於穿過該開口的中心點與該重分佈層接觸墊的中心點的第二直線上。
  5. 如申請專利範圍第4項所述的半導體封裝結構，其中沿該第一直線的該第一位置與該第三位置之間的距離不同於沿該第二直線的該第二位置與該第四位置之間的距離。
  6. 如申請專利範圍第1項所述的半導體封裝結構，其中在平面視圖中，該開口具有一第一形狀，以及該重分佈層接觸墊具有一不同於該第一形狀的第二形狀。
  7. 如申請專利範圍第6項所述的半導體封裝結構，其中該第一形狀為非圓形的形狀。
  8. 如申請專利範圍第7項所述的半導體封裝結構，其中該第一形狀具有旋轉對稱性。
  9. 如申請專利範圍第7項所述的半導體封裝結構，其中該第一形狀包括：一花瓣形、一橢圓形、一多邊形或者一星狀形。
  10. 如申請專利範圍第1項所述的半導體封裝結構，其中該鈍化層具有一與該重分佈層接觸墊重疊的重疊區，其中該重疊區的內邊界的形狀不同於該重疊區的外邊界的形狀。
  11. 如申請專利範圍第1項所述的半導體封裝結構，其中該重分佈層接觸墊的邊界圍繞該開口。
  12. 一種半導體封裝結構，包括：一重分佈層結構，其中該重分佈層結構包括： 一重分佈層接觸墊；以及一鈍化層，設置在該重分佈層接觸墊上，其中該鈍化層具有一對應該重分佈層接觸墊的開口，使得該重分佈層接觸墊從該開口露出；其中，於平面視圖中，該開口具有一第一形狀且該重分佈層接觸墊具有一不同於該第一形狀的第二形狀；其中，進一步包括：一半導體晶粒，設置在該重分佈層結構的第一表面上並且電性耦接至該重分佈層結構；一導電結構，設置於該重分佈層結構的第二表面上，並且接觸與電性耦接至該重分佈層接觸墊，其中該第一表面與該第二表面互為相反面；以及一模塑料，圍繞該半導體晶粒並且接觸該半導體晶粒以及該重分佈層結構的該第一表面。
  13. 一種半導體封裝結構，包括：一重分佈層結構，其中該重分佈層結構包括：一重分佈層接觸墊；以及一鈍化層，設置在該重分佈層接觸墊上，其中該鈍化層具有一對應該重分佈層接觸墊的開口，使得該重分佈層接觸墊從該開口露出；其中，該鈍化層具有一與該重分佈層接觸墊重疊的重疊區，其中該重疊區的內邊界的形狀不同於該重疊區的外邊界的形狀；其中，進一步包括： 一半導體晶粒，設置在該重分佈層結構的第一表面上並且電性耦接至該重分佈層結構；一導電結構，設置於該重分佈層結構的第二表面上，並且接觸與電性耦接至該重分佈層接觸墊，其中該第一表面與該第二表面互為相反面；以及一模塑料，圍繞該半導體晶粒並且接觸該半導體晶粒以及該重分佈層結構的該第一表面。
TW106135680A 2016-10-31 2017-10-18 半導體封裝結構 TWI652776B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/338,652 2016-10-31
US15/338,652 US20170141041A1 (en) 2015-11-12 2016-10-31 Semiconductor package assembly

Publications (2)

Publication Number Publication Date
TW201830609A TW201830609A (zh) 2018-08-16
TWI652776B true TWI652776B (zh) 2019-03-01

Family

ID=62080012

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106135680A TWI652776B (zh) 2016-10-31 2017-10-18 半導體封裝結構

Country Status (2)

Country Link
CN (1) CN108022888A (zh)
TW (1) TWI652776B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116507021A (zh) * 2022-01-19 2023-07-28 奥特斯奥地利科技与系统技术有限公司 部件承载件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070200239A1 (en) 2006-02-27 2007-08-30 Yi-Hsuan Su Redistribution connecting structure of solder balls
US20140220776A1 (en) 2010-02-04 2014-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Direction Design for Bump Pad Structures

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200921868A (en) * 2007-11-07 2009-05-16 Advanced Semiconductor Eng Substrate structure
JP5452064B2 (ja) * 2009-04-16 2014-03-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置
WO2012070168A1 (ja) * 2010-11-22 2012-05-31 パナソニック株式会社 半導体チップ及び半導体装置
US8922006B2 (en) * 2012-03-29 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated bumps in integrated circuit devices
US20130341785A1 (en) * 2012-06-22 2013-12-26 Lei Fu Semiconductor chip with expansive underbump metallization structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070200239A1 (en) 2006-02-27 2007-08-30 Yi-Hsuan Su Redistribution connecting structure of solder balls
US20140220776A1 (en) 2010-02-04 2014-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Direction Design for Bump Pad Structures

Also Published As

Publication number Publication date
CN108022888A (zh) 2018-05-11
TW201830609A (zh) 2018-08-16

Similar Documents

Publication Publication Date Title
US11728292B2 (en) Semiconductor package assembly having a conductive electromagnetic shield layer
US10468341B2 (en) Semiconductor package assembly
TWI624916B (zh) 具有較佳散熱效能的半導體晶片封裝構件
TWI582928B (zh) 基板結構及其製法
TWI591737B (zh) 半導體封裝結構
TWI601247B (zh) 半導體封裝結構
US20160329308A1 (en) Wire bond support structure and microelectronic package including wire bonds therefrom
TWI578483B (zh) 包含不同尺寸的封裝穿孔的封裝上封裝構件
US20160079205A1 (en) Semiconductor package assembly
US10297579B2 (en) Package on-package structure with epoxy flux residue
TWI685071B (zh) 半導體封裝結構
TW201640599A (zh) 半導體封裝及其製作方法
TWI676217B (zh) 半導體封裝結構
TW201813041A (zh) 半導體封裝結構
US11450580B2 (en) Semiconductor structure and method of fabricating the same
TWI618223B (zh) 半導體封裝組件
US20170141041A1 (en) Semiconductor package assembly
TWI642163B (zh) 半導體封裝結構
CN113410215B (zh) 半导体封装结构及其制备方法
TW201705417A (zh) 半導體封裝組合結構
TWI652776B (zh) 半導體封裝結構
TWI567843B (zh) 封裝基板及其製法
EP3171403A2 (en) Fan-out package structure including antenna
US20160064301A1 (en) Semiconductor device
TWI557844B (zh) 封裝結構及其製法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees