CN107393880A - 半导体封装结构 - Google Patents

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    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Abstract

本发明实施例提供了一种半导体封装结构。其中该半导体封装结构包括：半导体封装；其中，该半导体封装包括：重分布层结构、半导体晶粒和多个导电结构；其中，该重分布层结构具有相对设置的第一表面与第二表面，并且包括：多条导电线路和天线图案，分别邻近该第一表面与该第二表面；其中，该半导体晶粒，设置于该第一表面上并且电性耦接该重分布层结构；其中，该多个导电结构电性耦接至该重分布层结构，并且通过该多条第一导电线路与该天线图案隔开。本发明实施例，将天线图案整合于重分布层结构中，从而可以提高半导体封装结构的集成水平。

Description

半导体封装结构
技术领域
本发明涉及封装技术领域，特别涉及一种半导体封装结构，其中该半导体封装结构可以为具有天线的扇出(fan out)封装结构，并且该天线可以整合于该封装结构的单一RDL(Redistribution Layer，重分布层)结构中。
背景技术
为了确保电子产品与通讯设备的持续小型化与多功能性，本领域期望一种小尺寸、支持多引脚连接、高速运行以及具有高功能性的半导体封装。另外，于高频率应用中，诸如RF SiP(Radio Frequency System-in-Package，射频系统级封装)元件，天线一般用于使能无线通信。
在此种传统SiP结构中，分离的天线元件单独地被密封或安装于PCB(PrintedCircuit Board，印刷电路板)或封装上。然而，PCB需要为安装于其上的天线元件提供额外的区域。如此，难以降低封装尺寸。另外，当天线元件安装于封装上时，会增加SiP结构的整体高度。此外，在此情形中，由于天线元件一般经由SMT(Surface Mount Technology，表面贴装技术)工艺安装于封装上，因此差的SMT工艺控制可能引起天线元件与其下面的封装之间的脱层。如此，降低了半导体封装结构的可靠性、良品率和生产量。
如此，期望一种创新的半导体封装结构。
发明内容
有鉴于此，本发明实施例提供了一种半导体封装，可以提高半导体封装的集成度。
本发明实施例提供了一种半导体封装结构，包括：第一半导体封装；其中，该第一半导体封装包括：第一重分布层结构、第一半导体晶粒和多个导电结构；其中，该第一重分布层结构具有相对设置的第一表面与第二表面，并且包括：多条第一导电线路和天线图案，分别邻近该第一表面与该第二表面；其中，该第一半导体晶粒，设置于该第一表面上并且电性耦接该第一重分布层结构；其中，该多个导电结构电性耦接至该第一重分布层结构，并且通过该多条第一导电线路与该天线图案隔开。
其中，该第一半导体封装还包括：第一模塑料，围绕该第一半导体晶粒并且接触该第一表面及该第一半导体晶粒；以及多个第一通孔，穿过该第一模塑料，从而形成该第一重分布层结构与该多个导电结构之间的电连接。
其中，该多个通孔围绕该第一半导体晶粒；及/或，该多个导电结构通过该多个第一通孔和该第一模塑料与该第一重分布层结构隔开；及/或，该第一模塑料中远离该第一重分布层结构的表面位于该多个第一通孔与该多个导电结构之间。
其中，该第一半导体封装进一步包括：第一钝化层，覆盖该第一重分布层结构的该第二表面。
其中，该第一半导体封装进一步包括：第二钝化层，覆盖该第一半导体晶粒，并且该第二钝化层和该第一重分布层结构分别覆盖该第一模塑料的两相对表面。
其中，该第一半导体晶粒与该天线图案通过该多个第一导电线路隔开。
其中，该第一半导体晶粒具有正面及背面，其中该第一半导体晶粒的多个接垫位于该第一半导体晶粒的该正面上，该多个导电结构位于该半导体晶粒的该背面所在的一侧。
其中，该第一半导体封装进一步包括：第二重分布层结构，设置在该第一半导体晶粒的该背面上，其中该多个导电结构电性耦接至该第二重分布层结构。
其中，该第一模塑料覆盖该第一半导体晶粒的该背面。
其中，该第一表面比该第二表面更靠近该半导体晶粒和该多个导电结构。
其中，该第一半导体封装进一步包括：第二半导体晶粒，设置于该第一表面上并且与该第一半导体晶粒并排设置。
其中，进一步包括：第二半导体封装，其中该第一半导体封装堆叠在该第二半导体封装上；其中，该第二半导体封装包括：第三重分布层结构、第三半导体晶粒和第二模塑料；其中，该第三重分布层结构具有相对设置的第三表面与第四表面并且耦接至该第一重分布层结构；其中，该第三半导体晶粒设置于该第三表面上；其中，该第二模塑料围绕该第三半导体晶粒，并且接触该三表面和该第三半导体晶粒；其中，该第三半导体晶粒与该第二模塑料位于该第三重分布层结构与该第一半导体封装之间。
其中，该多个导电结构设置在该第四表面上，并且通过该第三重分布层结构电性耦接至该第一重分布层结构。
本发明实施例提供了一种半导体封装结构，包括：第一半导体封装；其中，该第一半导体封装包括：第一重分布层结构以及多个导电结构；其中，该第一重分布层结构具有相对设置的第一表面与第二表面并且包括：多条第一导电线路、天线图案以及第一模塑料；其中，该多条第一导电线路与该天线图案分别靠近该第一表面与该第二表面；其中，该第一模塑料填充该天线图案与该多个第一导电线路之间的间隙；其中，该多个导电结构设置在该第一表面上并且电性耦接至该第一重分布层结构；其中，该多个导电结构通过该多条第一导电线路与该天线图案隔开。
其中，进一步包括：第一电子元件，设置于该第一表面上并且电性耦接至该第一重分布层结构。
其中，该多个导电结构围绕该第一电子元件。
其中，该天线图案的顶面与该第二表面对齐。
其中，该第一半导体封装包括：第一钝化层，覆盖该第一表面，其特征在于，该多个第一导电结构穿过该第一钝化层，以电性连接至该多条导电线路。
其中，进一步包括：第二半导体封装；其中该第一半导体封装堆叠在该第二半导体封装上，并且该第二半导体封装包括：第二重分布层结构以及多个第二导电结构；其中，该第二重分布层结构具有相对设置的第三表面与第四表面并且包括：多条导电线路以及第二模塑料；其中，该多个第一导电结构设置在该第三表面上并且电性耦接至该第二重分布层结构；其中，该第二模塑料填充该多条第二导电线路之间的间隙；其中，该多个第二导电结构设置在该第四表面上且电性耦接至该第二重分布层结构；其中，该多个第二导电结构通过该多条第一导电线路与该第二重分布层结构及该天线图案隔开。
其中，该第二半导体封装进一步包括：第二电子元件，设置在该第四表面上。
本发明实施例的有益效果是：
本发明实施例，将天线图案整合于重分布层结构中，并且天线图案通过重分布层结构中的导电线路与其他部件(如该重分布层结构的导电结构隔开)，从而提高了半导体封装的集成度。
附图说明
通过阅读接下来的详细描述以及参考附图所做的示例，可以更好地理解本发明，其中：
图1A为根据本发明一些实施例的半导体封装结构的剖面示意图；
图1B为图1A中所示的半导体封装结构中的IMD(Inter-Metal Dielectric，金属间介电)结构的平面示意图；
图2为根据本发明一些实施例的半导体封装结构的剖面示意图，其中该半导体封装结构具有两颗并排设置的晶粒(die)；
图3为根据本发明一些实施例的半导体封装结构的剖面示意图，该半导体封装结构使用PoP(Package on Package，封装上封装)结构；
图4A为根据本发明一些实施例的半导体封装结构的剖面示意图；
图4B为图4A所示的半导体封装结构中的IMD结构的平面示意图；
图5为根据本发明一些实施例的半导体封装结构的剖面示意图，该半导体封装结构具有两颗并排设置的晶粒；
图6为根据本发明一些实施例的半导体封装结构的剖面示意图，该半导体封装结构为PoP结构；
图7A为根据本发明一些实施例的半导体封装结构的剖面示意图；
图7B～7F为图7A所示的半导体封装结构中的RDL结构的平面示意图；
图8为根据本发明一些实施例的半导体封装结构的剖面示意图，其中该半导体封装结构使用POP结构，并且包括：图7所示的FOWLP(fan-out wafer-level semiconductorpackage，扇出晶圆级半导体封装)；
图9为根据本发明一些实施例的半导体封装结构的剖面示意图；
图10为根据本发明一些实施例的半导体封装结构的剖面示意图，其中该半导体封装结构使用POP结构，并且包括：图9所示的FOWLP；
图11为根据本发明一些实施例的半导体封装结构的剖面示意图；
图12为根据本发明一些实施例的半导体封装结构的剖面示意图，其中该半导体封装结构使用POP结构，并且包括：图11所示的FOWLP；
图13为根据本发明一些实施例的半导体封装结构的剖面示意图；
图14为根据本发明一些实施例的半导体封装结构的剖面示意图，其中该半导体封装结构使用POP结构，并且包括：图所示的MIP(Molded Interposer Package，模塑插入层封装)。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本申请说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
以下描述为实现本发明的较佳预期方式。该描述是出于说明本发明一般原理的目的而做出，并且不应该认为有任何限制意义。本发明的范围可参考所附的权利要求来确定。
本发明将参考特定实施例和确定的附图来描述，但是本发明不限制于此，并且本发明仅由所附的权利要求来限定。描述的附图仅为原理图而非限制。在附图中，出于说明目的而夸大了某些元件的尺寸，并且这些元件并非按比例绘制。附图中的尺寸及相对尺寸不对应本发明实践中的真实尺寸。
图1A为根据本发明一些实施例的半导体封装结构10的剖面示意图。图1B为图1A所示的半导体封装结构10中的IMD结构134的平面示意图。在一些实施例中，该半导体封装结构10为晶圆级半导体封装结构，例如倒装芯片半导体封装结构。
参考图1A，该半导体封装结构10包括：第一半导体封装，诸如晶圆级半导体封装，可以安装在基底(未示出)上。在一些实施例中，该第一半导体封装可以包括：SOC(System-On-Chip，系统单芯片)封装。另外，该基底可以包括：PCB并且可以由PP(polypropylene，聚丙烯)形成。在一些实施例中，该基底可以包括：封装基板。该半导体封装结构10中的该第一半导体封装通过接合工艺安装于该基底上。例如，该第一半导体封装包括：多个第一导电结构160，通过接合(bonding)工艺安装于该基底上并且电性耦接至该基底。
该第一半导体封装包括：第一半导体晶粒110及第一RDL结构106。该第一半导体晶粒110例如可以包括：MCU(microcontroller，微控制器)、MPU(microprocessor，微处理器)、RAM(Random Access Memory，随机存取存储器)、PMIC(Power Management IntegratedCircuit，电源管理集成电路)、闪存、GPS(Global Positioning System，全球定位系统)设备、RF(射频)设备或者他们的任意组合。另外，第一导电结构160例如可以包括：导电凸块结构(诸如铜凸块或焊料凸块结构)、导电柱结构、导电线结构或者导电膏(conductivepaste)结构。
如图1A所示，第一半导体晶粒110可以经由倒装芯片(flip-chip)技术装配。第一半导体晶粒110的接垫109电性连接至第一半导体晶粒110的电路(未示出)。在一些实施例中，接垫109属于第一半导体晶粒110的互连结构(未示出)中的最上层金属层。第一半导体晶粒110的接垫109接触对应的导电结构111，例如导电凸块、柱(post)或焊料膏。需要注意的是，整合于半导体封装结构10中的半导体晶粒的数量不限制于本实施例中公开的数量。
第一RDL结构106(也被称为扇出结构)具有第一表面101和相对该第一表面101的第二表面103。第一半导体晶粒110设置在第一RDL结构106的第一表面101上。第一半导体晶粒110通过导电结构111连接至第一RDL结构106。
在本实施例中，第一RDL结构106包括：一条或多条导电线路(conductive trace)，设置在IMD层100中。例如，多条第一导电线路104设置在IMD层100的第一层级(layer-level)以及至少一条第一导电线路104电性耦接至该第一半导体晶粒110。另外，多条第二导电线路102设置在IMD层100的不同于该第一层级的第二层级。在此情形中，IMD层100可以包括：第一、第二及第三次介电层100a、100b和100c，自该第一RDL结构106的第二表面103向其第一表面101依序堆叠，使得第一导电线路104位于第三次介电层100c上，且第二导电线路102位于第二次介电层100b上并且由第一次介电层100a覆盖。另外，第一导电线路104通过第二次介电层100b与第二导电线路102分隔开。在一些实施例中，IMD层100可以由有机材料或非有机材料形成，其中有机材料包括：聚合物基(polymer base)材料，非有机材料包括：氮化硅(SiNx)、氧化硅(SiOx)、石墨烯，等等。例如，第一、第二、第三次介电层100a、100b和100c均可以由聚合物基材料制成。
在一些实施例中，IMD层100为高k值介电层(k为介电层的介电常数)。在其他一些实施例中，IMD层100可以由光敏材料形成，其中光敏材料包括：干膜光阻(dry film photoresist)或者贴膜(taping film)。
第二导电线路102的接垫部分从第一次介电层100a的开口露出并连接至设置在第一RDL结构106的第二表面103上的第一导电结构160。另外，需要注意的是，图1A所示的第一RDL结构中的导电线路的数量以及次介电层的数量仅为示例，而不是对本发明的限制。
在本实施例中，第一半导体封装进一步包括：至少一个电子元件450，诸如IPD(Integrated Passive Device，整合的无源器件)，设置在第一RDL结构106的第二表面103上。该IPD通过第一RDL结构106电性耦接至第一半导体晶粒110。在一些实施例中，该IPD可以包括：电容、电感、电阻或者他们的组合。另外，该IPD包括：至少一个电极，电性耦接至该多条第二导电线路102之一。例如，电子元件450可以为电性耦接至第一半导体晶粒110的电容。在此情形中，该电容包括：主体452以及分别设置在该主体452两端的第一与第二电极层454、456。另外，第一和第二电极层454和456分别电性耦接至该多条导电线路102中的至少两条。
在本实施例中，如图1A所示，第一半导体封装进一步包括：第一模塑料(moldingcompound)120，设置在第一RDL结构106的第一表面101上，并且围绕该第一半导体晶粒110。在一些实施例中，第一模塑料120可以由环氧树脂、树脂、可塑聚合物或者类似物形成。第一模塑料120可以在大致为液体时应用，然后通过化学反应固化，诸如在环氧树脂或树脂中。在其他一些实施例中，该第一模塑料120可以是UV(ultraviolet，紫外)或热固化聚合物，作为能够设置在第一半导体晶粒110周围的凝胶或可塑固体而应用，然后通过UV或热固化工艺而固化。第一模塑料120可以按照模型(未示出)固化。
在本实施例中，第一模塑料120包括：多个穿过第一模塑料120的第一通孔122。该多个第一通孔122电性耦接至第一RDL结构106中的第一导电线路104。另外，该多个第一通孔122可以围绕该第一半导体晶粒110。在一些实施例中，该多个第一通孔122可以包括：由铜形成的TPV(Through Package Vias，贯穿封装通孔)。
第一导电结构160通过第一RDL结构106与第一模塑料120分开。换言之，第一导电结构160免于与第一模塑料120接触。在一些实施例中，第一导电结构160可以包括：导电凸块结构(诸如铜或焊料凸块结构)，导电柱结构，导电线结构或者导电膏结构。
在本实施例中，如图1A所示，第一半导体封装进一步包括：IMD结构134，设置在第一模塑料120及第一半导体晶粒110上。用于形成IMD结构134的材料和方法可以相同或类似于形成第一RDL结构106的材料和方法。换言之，形成第一RDL结构106的工艺可以用于形成IMD结构134。在本实施例中，IMD结构134可以包括：具有天线图案的导电层132，设置在介电层130之上并且通过第一通孔122电性耦接至第一RDL结构106。在一些实施例中，该具有天线图案的导电层132可以嵌入于介电层130中。形成具有天线图案的导电层132的材料和方法可以相同于或类似于形成第一导电线路104和第二导电线路102的材料和方法。另外，介电层130可以是单层或多层结构。另外，形成介电层130的材料和方法可以相同或类似于形成第一、第二或第三次介电层100a、100b或100c的材料和方法。
在本实施例中，如图1B所示，于俯视图中，导电层132的天线图案为栅栏(fence)图案。但是，发明所属领域具有通常知识者能够理解的是，各种各样的图案可以用作导电层132的天线图案。具有天线图案的导电层132用来使能半导体封装结构10的无线通信。
在本实施例中，如图1A所示，第一半导体封装进一步包括：可选的钝化层140，覆盖该IMD结构134，以便于保护具有天线图案的导电层132免于损伤。钝化层140可以由相同或不同于介电层130的材料构成。例如，钝化层140可以包括：环氧树脂、阻焊剂(soldermask)、无机材料(如，氮化硅(SiNx)、氧化硅(SiOx)、石墨烯等)或者有机聚合物基材料。在具有天线图案的导电层132嵌入于介电层130的情形中，可以省略钝化层140。
图2为根据本发明一些实施例的半导体封装结构20的剖面示意图，该半导体封装结构20具有并排设置的第一和第二半导体晶粒110和210。出于简洁，以下实施例中的元件，若有相同或相似于图1A的元件，则可参考前述描述，在此则省略其相关描述。在本实施例中，除了半导体封装结构20中的第一半导体封装进一步包括第二半导体晶粒210之外，该半导体封装结构20类似于图1A所示的半导体封装结构10，其中该第二半导体晶粒210设置在第一RDL结构106的第一表面101上并且被第一模塑料120及第一通孔122围绕。在本实施例中，第一和第二半导体晶粒110和210为并排布置。第二半导体晶粒210的接垫209电性连接至第二半导体晶粒210的电路(未示出)。在一些实施例中，接垫209属于第二半导体晶粒210的互连结构(未示出)的最上层金属层。第二半导体晶粒210的接垫209接触对应的导电结构211，例如导电凸块，柱或焊料膏。第二半导体晶粒210通过接垫209、导电结构211及第一RDL结构106电性耦接至第一半导体晶粒110。需要注意的是，整合于半导体封装结构20中的半导体晶粒的数量不限制于本实施例公开的数量。
在一些实施例中，第二半导体晶粒210可以包括：MCU、MPU、RAM、PMIC、闪存、GPS装置、RF装置或者他们的任意组合。在一些实施例中，第一和第二半导体晶粒110和210中至少之一为SOC晶粒。例如，第一和第二半导体晶粒110和210均为SOC晶粒。可选地，第一半导体晶粒110为SOC晶粒，第二半导体晶粒210为存储器晶粒。因此，半导体封装结构20中的第一半导体封装可以为纯SOC封装或者混合SOC封装。但是，半导体晶粒的数量和布置方式不限制于本公开的实施例。
图3为根据本发明一些实施例的半导体封装结构30的剖面示意图，该半导体封装结构30为PoP结构。出于简洁，以下实施例中的元件，若有相同或相似于图1A和图2的元件，则可参考前述描述，在此省略相关描述。在本实施例中，除了半导体封装结构30进一步包括第二半导体封装之外，半导体封装结构30类似于图2的半导体封装结构2 0；其中半导体封装结构20中的第一半导体封装堆叠在该第二半导体封装上。
在本实施例中，第二半导体封装的结构类似于图1A所示的半导体封装结构10中的第一半导体封装的结构。该第二半导体封装(诸如为晶圆级半导体封装)可以安装在基底(未示出)上。在一些实施例中，第二半导体封装可以包括：SOC封装。另外，半导体封装结构30中的第二半导体封装经由多个使用接合工艺的第二导电结构360安装于基底上。第二导电结构360可以相同或类似于第一导电结构160。
第二半导体封装包括：第三半导体晶粒310及第二RDL结构306。第三半导体晶粒310例如可以包括：MCU、MPU、RAM、PMIC、闪存、GPS装置、RF装置或者他们的任意组合。类似地，第三半导体晶粒310可以通过倒装芯片技术装配。第三半导体晶粒310的接垫309电性连接至第三半导体晶粒310的电路(未示出)。在一些实施例中，接垫309属于第三半导体晶粒310的互连结构(未示出)的最上层金属层。第三半导体晶粒310的接垫309接触对应的导电结构311，例如导电凸块，柱或焊料膏。需要注意的是，整合于第二半导体封装中的半导体晶粒的数量不限制于本公开的实施例。
第二RDL结构306(也被称为扇出结构)具有第三表面301和相对第三表面301的第四表面303。第三半导体晶粒310设置在第二RDL结构306的第三表面301上。第三半导体晶粒310通过导电结构311连接至第二RDL结构306。
在本实施例中，第二RDL结构306的结构相同或类似于第一RDL结构106的结构。例如，多条第一导电线路304设置在IMD层300的第一层级以及至少一个第一导电线路304电性耦接至第三半导体晶粒310。另外，多条第二导电线路302设置在IMD层300的第二层级，其中第二层级不同于第一层级。在此情形中，IMD层300可以包括：第一、第二和第三次介电层300a、300b和300c，从第二RDL结构306的第四表面303向第二RDL结构306的第三表面301依序堆叠，使得第一导电线路304置于第三次介电层300c上，以及第二导电线路302置于第二次介电层300b上并且由第一次介电层300a覆盖。另外，通过第二次介电层300b把第一导电线路304与第二导电线路302分开。在一些实施例中，形成IMD层300的材料可以相同或类似于形成IMD层100的材料。
第二导电线路302的接垫部分从第一次介电层300a的开口露出并连接至设置在第二RDL结构306的第四表面303上的第二导电结构360。另外，需要注意的是，图3所示的第二RDL结构中的导电线路的数量以及次介电层的数量仅为示例，而不是对本发明的限制。
在本实施例中，第二半导体封装进一步包括：电子元件450，设置在第二RDL结构306的第四表面303上。电子元件450(诸如电容)包括：主体452以及分别设置在主体452两端的第一和第二电极层454和456，并且该第一和第二电极层454和456分别电性耦接至该多条第二导电线路302中的至少两条。
在本实施例中，如图3所示，第二半导体封装进一步包括：第二模塑料320，设置在第二RDL结构306的第三表面301上，并且围绕第三半导体晶粒310。在一些实施例中，第二模塑料320可以由相同或类似第一模塑料120的材料形成。
在本实施例，第二模塑料320可以包括：多个穿过第二模塑料320的第二通孔322。该多个第二通孔322电性耦接至该第二RDL结构306的第一导电线路304，以便于形成第一和第二RDL结构106和306之间的电性连接。另外，该多个第二通孔322围绕第三半导体晶粒310。在一些实施例中，第二通孔322可以包括：由铜形成的TPV。另外，第二导电结构360通过第二RDL结构306与第二模塑料320分开。
根据前述实施例，半导体封装结构被设计用来制造天线，该天线整合于第一半导体封装中。该天线提供无线通信以及兼容半导体封装结构的工艺。相应地，无需执行形成天线设备的SMT工艺。如此，半导体封装结构的可靠性、良品率和生产量均得到提高，同时半导体封装结构的制造成本得到下降。另外，整合的天线可以为半导体封装结构的系统集成提供灵活的设计。
图4A为根据本发明一些实施例的半导体封装结构40的剖面示意图。图4B为图4A所示的半导体封装结构40中的IMD结构134′的平面示意图。出于简洁，以下实施例中的元件，若有相同或相似于图1A和1B的元件，则可参考前述描述，在此省略相关描述。在本实施例中，除了半导体封装结构40的IMD结构134′具有导电屏蔽层132′之外，半导体封装结构40类似于图1A所示的半导体封装结构10，其中该导电屏蔽层132′覆盖第一半导体晶粒110并且可以被钝化层140或者不被任何钝化层所覆盖。如图4B所示，不同于图1A所示的具有天线图案的导电层132，导电屏蔽层132′为其中不具有任何图案或开口的固体/连续层(solid/continuous layer)。导电屏蔽层132′设置在介电层130的整个上表面上并且大致上覆盖介电层130的整个上表面。另外，导电屏蔽层132′进一步沿介电层130、第一模塑料120及IMD层100的侧壁延伸至第一RDL结构106的第二表面103，使得导电屏蔽层132′大致上覆盖半导体封装结构40的侧壁。在本实施例中，导电屏蔽层132′电性耦接至至少一个第一通孔122。导电屏蔽层132′用于减少电子噪声对信号的影响，以及减少可能干扰其他设备的电磁辐射。
在本实施例中，形成IMD结构134′的方法和材料相同或类似于形成图1A所示的IMD结构134的方法和材料。换言之，形成导电屏蔽层132′的材料和方法相同或类似于形成图1A所示的具有天线图案的导电层132的材料和方法。
图5为根据本发明一些实施例的半导体封装结构50的剖面示意图，其中该半导体封装结构具有并排设置的第一和第二半导体晶粒110和210。出于简洁，以下实施例中的元件，若有相同或相似于图4A和图2的元件，则可参考前述描述，在此省略相关描述。在本实施例中，除了半导体封装结构50中的IMD结构134′具有导电屏蔽层132′之外，半导体封装结构50类似于图2所示的半导体封装结构，其中该导电屏蔽层132′覆盖第一和第二半导体晶粒110和210并且该导电屏蔽层132′可以被钝化层140或者不被任何钝化层所覆盖。另外，如图5所示，导电屏蔽层132′进一步沿介电层130、第一模塑料120和IMD层100的侧壁延伸至第一RDL结构106的第二表面103，使得导电屏蔽层132′大致上覆盖半导体封装结构50的侧壁。在本实施例中，导电屏蔽层132′电性耦接至至少一个第一通孔122，以减少电子噪声对信号的影响，以及降低可能干扰其他设备的电磁辐射。
图6为根据本发明一些实施例的半导体封装结构60的剖面示意图，该半导体封装结构60使用PoP结构。出于简洁，以下实施例中的元件，若有相同或相似于图4A和图3的元件，则可参考前述描述，在此省略相关描述。在本实施例中，除了半导体封装结构60中的IMD结构134′具有导电屏蔽层132′之外，半导体封装结构60类似于图3所示的半导体封装结构30，其中该导电屏蔽层132′覆盖第一和第二半导体晶粒110和210并且该导电屏蔽层132′可以被钝化层140或者不被任何钝化层所覆盖。相似地，如图6所示，导电屏蔽层132′进一步沿介电层130、第一模塑料120、IMD层100、第二模塑料320和IMD层300的侧壁延伸至第二RDL结构306的第四表面303，使得导电屏蔽层132′大致上覆盖半导体封装结构60的侧壁。在本实施例中，导电屏蔽层132′电性耦接至至少一个第一通孔122，以减少电子噪声对信号的影响，以及降低可能干扰其他设备的电磁辐射。
根据前述实施例，半导体封装结构用来制造屏蔽层，该屏蔽层整合于半导体封装中。该屏蔽层提供减少电子噪声和电磁辐射的功能，并且兼容用于半导体封装结构的工艺。相应地，不需要执行额外工艺来形成屏蔽设备。如此，半导体封装结构的可靠性、良品率及生产量均得到提高，同时半导体封装结构的制造成本得到下降。相应地，整合的天线可以为半导体封装结构的系统集成提供灵活的设计。
在一些实施例中，半导体封装结构用来将天线整合进单个RDL结构中。另外，RDL结构(具有天线整合于其中)与导电凸块结构设置于半导体晶粒的两相对侧。RDL结构(具有天线整合于其中)可以在单个RDL结构中组合无线通信功能。
图7A为根据本发明实施例的半导体封装结构500a的剖面示意图。图7B为图7A所示的半导体封装结构500a中的RDL结构200的平面示意图。在一些实施例中，该半导体封装结构500a可以为扇出晶圆级半导体封装(FOWLP)，例如倒装芯片半导体封装。
如图7A所示，该半导体封装结构500a包括：晶圆级的第一半导体封装50a。另外，该半导体封装结构500a可以包括：纯的SOC封装或者混合的SOC封装，该混合的SOC封装包含：DRAM，PMIC、闪存、GPS装置或者RF装置。该第一半导体封装50a通过接合工艺安装于基底(未示出)上，例如安装于由PP(polypropylene，聚丙烯)形成的PCB上。
如图7A所示，该第一半导体封装50a包括：RDL结构200，半导体晶粒110及210。
在一些实施例中，该RDL结构200包括：多条导电线路202，天线图案204及IMD层206a与206b。该RDL结构200具有相对的第一表面201及第二表面203。该多条导电线路202设置于IMD层206a上并且邻近该RDL结构200的第一表面201。天线图案204设置在IMD层206b上并且邻近RDL结构200的第二表面203。因此，天线图案204的顶面205可以充当RDL结构200的第二表面203。该多个设置在IMD层206a和206b上的导电线路202及天线图案204位于不同层级。该多个导电线路202通过RDL结构200中的互连结构(例如通孔(vias))来电性耦接至天线图案204。用来形成该多个导电线路202的方法及材料与用来形成天线图案204的方法及材料可以相同或者类似。
在一些实施例中，IMD层206a与206b可以由有机材料或非有机材料形成，其中有机材料包括：聚合物基(polymer base)材料，非有机材料包括：氮化硅(SiNx)、氧化硅(SiOx)、石墨烯，等等。在一些实施例中，IMD层206a与206b可以由高k值介电层(k为介电层的介电常数)形成。在其他一些实施例中，IMD层206a与206b可以由光敏材料形成，诸如干膜光阻或者贴膜。但是，需要注意的是，图7A所示的导电线路202的数量以及IMD层206a与206b的数量仅是示例，而不是对本发明的限制。
如图7A所示，半导体晶粒110设置在RDL结构200的第一表面201上并且电性耦接至RDL结构200。半导体晶粒110通过倒装芯片技术装配。半导体晶粒110具有背面114及正面112。该半导体晶粒包括：接垫116，位于半导体晶粒110的正面112上并且接近RDL结构200的第一表面201。也就是说，接垫116设置于半导体晶粒110的正面112与RDL结构200的第一表面201之间。接垫116电性连接至半导体晶粒110内的电路(未示出)以传输来自半导体晶粒110的I/O信号、接地信号或电源信号。在一些实施例中，接垫116属于半导体晶粒110的互连结构(未示出)的最上层金属层。另外，半导体晶粒116的接垫116电性连接至RDL结构200的该多条导电线路202。天线图案204与RDL结构200的该多条导电线路202设置在半导体晶粒110的接垫116的上方。需要注意的是，半导体晶粒110通过RDL结构200的该多条导电线路202与天线图案204隔开。
在一些实施例中，如图7A所示，该半导体晶粒110可以包括：MCU、MPU、RAM(含DRAM)、PMIC、闪存、GPS装置、RF装置或者他们的组合。
在其他的一些实施例中，第一半导体封装50a也可以包含：另一半导体晶粒210。该半导体晶粒210设置在RDL结构200的第一表面201上，并且半导体晶粒110与210并排设置。
半导体晶粒210也通过倒装芯片技术装配。半导体晶粒210具有背面214及正面212。该半导体晶粒210包括：接垫216，位于半导体晶粒210的正面212上以电性连接该RDL结构200的该多条导电线路202。但是，半导体晶粒210可以具有相同或者不同于半导体晶粒110的功能。半导体晶粒210例如可以包括：MCU、MPU、RAM(含DRAM)、PMIC、闪存、GPS装置或者RF装置。需要注意的是，半导体封装结构500a中整合的半导体晶粒的数量不限制于本公开的实施例。
如图7A所示，第一半导体封装50a进一步包括：模塑料220，覆盖并且围绕该半导体晶粒110与210。该模塑料220具有相对的表面228与232。表面228接近半导体晶粒110的正面112及半导体晶粒210的正面212，并且接触该RDL结构200的第一表面201。表面232接近半导体晶粒110的背面114及半导体晶粒210的背面214，并且远离RDL结构的第一表面201。模塑料220接触RDL结构200的第一表面201以及半导体晶粒110与210。模塑料220的表面232可以对齐半导体晶粒110的背面114及半导体晶粒210的背面214。因此，半导体晶粒110的背面114与半导体晶粒210的背面214自模塑料220中露出。
在一些实施例中，模塑料220可以由非导电材料形成，诸如树脂、环氧树脂、可塑聚合物，等等。模塑料220可以在大致为液体时应用，然后通过化学反应固化，诸如在环氧树脂或树脂中。在其他一些实施例中，该模塑料220可以是UV(ultraviolet，紫外)或热固化聚合物，作为能够设置在半导体晶粒110周围的凝胶或可塑固体而应用，然后通过UV或热固化工艺而固化。模塑料220可以按照模型(未示出)来固化。
如图7A所示，第一半导体封装50a进一步包括：多个通孔222，穿过模塑料220。该多个通孔222电性连接至RDL结构200的该多条导电线路202。另外，半导体晶粒110与210由该多个通孔222围绕。在一些实施例中，该多个通孔222可以包括：由铜形成的TPV。
如图7A所示，该半导体封装结构500a包括：多个导电结构226。该多个导电结构226分别通过该多个通孔222而电性耦接至该RDL结构200的该多条导电线路202。该多个导电结构226通过RDL结构200的该多条导电线路202与RDL结构200的天线图案204隔开。另外，该多个导电结构226与该RDL结构200通过该多个通孔222及模塑料220隔开。也就是说，该多个通孔222形成该RDL结构200与该多个导电结构226之间的多条电性连接路径。
如图7A所示，模塑料220的表面232远离RDL结构200，并且该表面232位于该多个通孔222与该多个导电结构226之间的位置。该多个导电结构226设置于模塑料的表面232上，其中该表面232对齐半导体晶粒110的背面114及半导体晶粒210的背面214。另外，半导体晶粒110与210，以及该多个导电结构226设置为接近RDL结构200的第一表面201而非RDL结构200的第二表面203。在一些实施例中，导电结构226可以包括：导电凸块结构(诸如铜凸块或者焊料凸块结构)、导电柱结构、导电线结构或者导电膏结构。
如图7A所示，RDL结构200的该多条导电线路202可以用来扇出半导体晶粒110与210的一个或更多的接垫116与216，以在半导体晶粒110与210及导电结构226之间提供电性连接。因此，导电结构226可以具有比半导体晶粒110与210的接垫116与216更大的接合间距，该导电结构226适合于BGA或者另一封装安装系统。
在一些实施例中，如图7A所示，第一半导体封装50a进一步包括：可选的钝化层230，覆盖该RDL结构200的第二表面203。钝化层230接触天线图案204的顶面205。钝化层230用来保护天线图案204免受损伤。构成钝化层230的材料可以相同或者不同于构成IMD层206a与206b的材料。例如，钝化层230可以由环氧树脂、焊料罩、无机材料(如SiNx,SiOx)、有机聚合物基材料等形成。在天线图案204嵌入于IMD层206b的情形中，可以省略钝化层230。
在一些实施例中，如图7A所示，第一半导体封装50a进一步包括：钝化层330，覆盖半导体晶粒110与210。该钝化层330与RDL结构200分别覆盖模塑料220的相对表面228与232。钝化层330具有对应该多个导电结构226的开口(未示出)，以有助于该多个通孔222与该多个导电结构226之间的电性连接。在一些实施例中，构成钝化层330的材料可以相同于构成钝化层230的材料。
图7B为RDL结构200的第二表面203的平面示意图。图7B也显示了整合于RDL结构200中的天线图案204的平面图。在一些实施例中，天线图案204在俯视图中为栅栏(fence)图案。但是，本领域技术人员可以理解的是，天线图案204可以具有各种形状，例如图7C～7F中所示的形状。
图8为根据本发明实施例的半导体封装结构500b的剖面示意图，该半导体封装结构500b使用POP结构，并且包括：图7A所示的第一半导体封装50a，该第一半导体封装50a可以为FOWLP。以下实施例的元件有相同或者类似于先前参考图7A已描述了的元件的，出于简洁而不再重复。半导体封装结构500a与半导体封装结构500b之间的不同在于：半导体封装结构500b包括：第二半导体封装50b，堆叠在第一半导体封装50a的下方。
如图8所示，第一半导体封装50a进一步包括：RDL结构100。该第二半导体封装50b通过该RDL结构100连接至该第一半导体封装50a。该RDL结构100设置于模塑料220及半导体晶粒110与210上。RDL结构100电性连接至第一半导体封装50a的RDL结构200。RDL结构100具有相对的表面101与103。表面101接触第一半导体封装50a的模塑料220的表面232。
在一些实施例中，第一半导体封装50a的RDL结构100与200之间的差别在于：RDL结构100中没有整合任何的天线图案。
如图8所示，RDL结构100可以具有一条或者更多的导电线路102，设置在一个或更多的IMD层中，例如，IMD层100a～100c。导电线路102通过第一半导体封装50a的该多个通孔222电性连接至该RDL结构200。但是，需要注意的是，图8所示的导电线路102的数量以及IMD层100a～100c的数量仅是示例而不是对本发明的限制。
在一些实施例中，如图8所示，RDL结构100，可以为扇出结构，用来将该多个通孔222中的一个或更多个扇出，其中该多个通孔222的位置已经由该RDL结构200重新分布。因此，RDL结构100可以为第一半导体封装50a与第二半导体封装50b之间的电性连接提供灵活的设计。
可选地，第一半导体封装50a可以通过该多个导电通孔222而不使用RDL结构100来电性连接至该第二半导体封装50b。
如图8所示，该第二半导体封装50b包括：RDL结构300及至少一个半导体晶粒310。该半导体晶粒310也通过倒装芯片技术装配。该半导体晶粒310具有背面314与正面312。该半导体晶粒310包括：多个接垫316，位于半导体晶粒310的正面312上，用于电性连接RDL结构300。另外，半导体晶粒310的正面312接近RDL结构300。但是，半导体晶粒310具有的功能可以相同或者不同于第一半导体封装50a的半导体晶粒110与210所具有的功能。半导体晶粒310例如可以包括：MCU、MPU、RAM(含DRAM)、PMIC、闪存、GPS装置或者RF装置。需要注意的是，半导体封装结构500b中整合的半导体晶粒的数量不限制于本公开的实施例。
需要注意的是，第一半导体封装50a的半导体晶粒110与210的背面114与214通过RDL结构100与第二半导体封装50b的半导体晶粒310的背面314隔开。另外，半导体晶粒110与210的接垫116与216以及半导体晶粒310的接垫316背向RDL结构100。
如图8所示，RDL结构300，可以为扇出结构，具有相对的第三表面301与第四表面303。半导体晶粒310设置在RDL结构300的第三表面301上。半导体晶粒310通过接垫316电性连接至RDL结构300，其中接垫316设置于半导体晶粒310的正面312与RDL结构300的第三表面301之间。
在一些实施例中，RDL结构300的结构相同或者类似于RDL结构100的结构。RDL结构300可以具有一条或者更多的设置在一个或者更多的IMD层中的导电线路302，诸如IMD层300a～300c。在一些实施例中，构成IMD层300a～300c的材料可以相同于构成IMD层100a～100c的材料。形成的RDL结构300没有整合任何天线图案于其中。但是，需要注意的是，图8所示的导电线路202的数量以及IMD层300a～300c的数量仅是示例而不是对本发明的限制。
如图8所示，第二半导体封装50b包括：模塑料320，围绕该半导体晶粒310。该模塑料320接触该RDL结构300的第三表面301及RDL结构100的表面103。另外，模塑料320接触半导体晶粒310。RDL结构100的表面103接触第二半导体封装50b的模塑料320的表面332。在一些实施例中，用来形成模塑料320的方法与材料相同或者类似于用来形成模塑料220的方法与材料。
如图8所示，第二半导体封装50b进一步包括：多个通孔322，穿过模塑料320。该多个通孔322电性连接至该RDL结构100的导电线路102与RDL结构300的导电线路302。该多个通孔322可以形成RDL结构100与300之间的电连接。另外，半导体晶粒310由该多个通孔322围绕。在一些实施例中，该多个通孔322可以包括：由铜形成的TPV。
如图8所示，半导体封装结构500b包括：多个导电结构226，设置在RDL结构300的第四表面303上。该多个导电结构226电性耦接至该RDL结构300的导电线路302。该多个导电结构226通过RDL结构100与300以及该多个对应的通孔222与322而电性耦接至该RDL结构200的该多条导电线路202。另外，半导体晶粒310通过RDL结构300与该多个导电结构226分隔开。
图9是根据本发明实施例的半导体封装结构500c的剖面示意图。以下实施例中的元件有相同或者类似参考图7A已描述了的元件的，出于简洁而不再重复。如图9所示，半导体封装结构500c包括：第三半导体封装50c。半导体封装结构500c与半导体封装结构500a之间的不同在于：半导体封装结构500c的第三半导体封装50c包括：额外的RDL结构340，设置在半导体晶粒110与210的背面114与214上。该多个导电结构226电性耦接至该RDL结构340。该第三半导体封装50c可以进一步包括：钝化层330，覆盖该RDL结构340。
在一些实施例中，RDL结构340可以包括：位于相同层级且没有被任何IMD层覆盖的导电线路。在一些实施例中，如图9所示，RDL结构340充当导电线路340。导电线路340设置在模塑料220的表面232上并且沿表面232延伸。形成的RDL结构340没有任何天线图案整合于其中。在其他的一些实施例中，RDL结构340相同或类似于图8所示的RDL结构300。
在一些实施例中，如图9所示，RDL结构340，可以为扇出结构，可以用来扇出该多个通孔222中的一个或更多，该多个通孔222的位置已由RDL结构200重新分布，从而于半导体晶粒110与210及导电结构226之间提供额外的电连接。因此，RDL结构340可以改善导电结构226的布置的设计灵活性。
图10为根据本发明一些实施例的半导体封装结构500d的剖面示意图，其中该半导体封装结构500d使用POP结构，并且包括：图9所示的第三半导体封装50c，其为FOWLP。以下实施例中的元件有相同或者类似于参考图7A、8和9已描述了的，出于简洁而不再重复。半导体封装结构500d与图9所示的半导体封装结构500c之间的差别在于：半导体封装结构500d包括：第二半导体封装50b，堆叠在第三半导体封装50c之下。另外，半导体封装结构500d与图8所示的半导体封装结构500b之间的不同在于：半导体封装结构500d包括：第三半导体封装50c，垂直地堆叠在第二半导体封装50b之上。
在一些实施例中，如图10所示，第三半导体封装50c使用RDL结构340与RDL结构100来连接至第二半导体封装50b。第三半导体封装50c的RDL结构340电性连接至第三半导体封装50c的该多个通孔222以及第二半导体封装50b的该多个通孔322。需要注意的是，第三半导体封装50c的半导体晶粒110与210的背面114与214通过RDL结构340与RDL结构100来与第二半导体封装50b的半导体晶粒310的背面314隔开。另外，半导体晶粒110与210的接垫116与216以及半导体晶粒310的接垫316背向RDL结构340及RDL结构100。
可选地，半导体封装结构500d的第三半导体封装50c可以仅使用RDL结构340来连接至第二半导体封装50b。
图11为根据本发明一些实施例的半导体封装结构500e的剖面示意图。以下实施例描述的元件有相同或者类似于参考图7A和9已描述了元件的，出于简洁而不再重复。如图11所示，半导体封装结构500e包括：第四半导体封装50e。该半导体封装结构500e与图7A所示的半导体封装结构500a之间的差别在于：半导体封装结构500e的第四半导体封装50e中的模塑料220覆盖半导体晶粒110与210的背面114与214。
在一些实施例中，如图11所示，模塑料220完全地覆盖半导体晶粒110与210的背面114与214。模塑料220的表面232与半导体晶粒110与210的背面114与214不共平面。
图12为根据本发明一些实施例的半导体封装结构500f的剖面示意图，其中该半导体封装结构500f使用POP结构，并且包括：图11所示的第四半导体封装50e，其可以为FOWLP。以下实施例中描述的元件有相同或者类似于先前参考图7A、8、9和10已描述了的，出于简洁而不再重复。半导体封装结构500f与图10所示的半导体封装结构500e之间的差别在于：半导体封装结构500f包括：第二半导体封装50b，堆叠在第四半导体封装50e的下方。另外，半导体封装结构500f与图8所示的半导体封装结构500b之间的不同在于：半导体封装结构500f包括：第四半导体封装50e，堆叠在第二半导体封装50b上。
如图12所示，第四半导体封装50e可以进一步包括：RDL结构100。第二半导体封装50b通过RDL结构100连接至第四半导体封装50e。RDL结构100设置在RDL结构200的第一表面201上。RDL结构100电性耦接至第一半导体封装50a的RDL结构200。RDL结构100具有相对的表面101与103。表面101接触第四半导体封装50e的模塑料220的表面232。RDL结构100的表面103接触第二半导体封装50b的模塑料320的表面332。
在一些实施例中，第四半导体封装50e的RDL结构100与RDL结构200之间的差别在于：形成的RDL结构100中没有整合任何天线图案。
可选地，第四半导体封装50e可以不使用RDL结构100而通过该多个通孔222来电性连接至第二半导体封装50b。
图13为根据本发明一些实施例的半导体封装结构500g的剖面示意图。以下实施例的元件有相同或类似于先前已参考图7A、9和11已描述了的，出于简洁而不再重复。在一些实施例中，半导体封装结构500g为MIP结构。如图13所示，半导体封装结构500g包括：第五半导体封装50g，可以充当MIP。第五半导体封装50g通过接合工艺安装于基底(未示出)上，例如由PP形成的PCB。
如图13所示，第五半导体封装50g包括：RDL结构400，多个第一导电结构226及电子元件410。在本实施例中，RDL结构400为模塑插入层结构。另外，该模塑插入层结构也可以为扇出结构。RDL结构400包括：多条导电线路402、天线图案404及模塑料420。该RDL结构400具有相对的第一表面401与第二表面403。该多条导电线路402设置得接近RDL结构400的第二表面403。该多条导电线路402与天线图案404分别处于不同层级中。该多条导电线路402电性耦接至天线图案404。该多条导电线路402可以由铜制成。
模塑料420包封(encapsulates)导电线路402与天线图案404，并且留下天线图案404的顶面405露出。另外，模塑料420填充天线图案404与该多条导电线路402之间的间隙。因此，天线图案404的顶面405对齐RDL结构400的第二表面403。在一个实施例中，模塑料420可以由诸如树脂等成型材料制成。另外，模塑料420具有一体化(all-in-one)结构。
在其他的一些实施例中，第五半导体封装50g进一步包括：可选的钝化层(未示出)，用来覆盖该RDL结构400的第二表面403。钝化层用来保护天线图案404免受损伤。因此，该钝化层与图7所示的钝化层230具有类似的功能。构成该钝化层的材料可以相同于构成图7所示的钝化层230的材料。
在一些实施例中，如图13所示，第五半导体封装50g可以进一步包括：钝化层430，直接覆盖RDL结构400的第一表面401。钝化层430具有对应该多个导电结构226的开口(在该多个导电结构226穿过的位置处)，以有助于形成该多条导电线路402与该多个导电结构226之间的电连接。在一些实施例中，钝化层430可以由环氧树脂、焊料罩、无机材料(如SiNx、SiOx)，有机聚合物基材料等形成。
如图13所示，该多个导电结构226设置在RDL结构400的第一表面401上。通过钝化层430的开口(未示出)形成该多个导电结构226，并且该多个导电结构226分别电性连接至RDL结构400的该多条导电线路402。该多个导电结构226通过RDL结构400的该多条导电线路402与RDL结构400的天线图案404隔开。
在一些实施例中，如图13所示，第五半导体封装50g可以携带至少一个附加的电子元件。如图13所示，第五半导体封装50g进一步包括：分立的电子元件410，设置在RDL结构400的第一表面401上并且接近该第一表面401。该电子元件410由该多个导电结构226围绕。另外，电子元件410与该多个导电结构226隔开。电子元件410具有位于其上的接垫416，该接垫416设置得接近RDL结构400的第一表面401。另外，接垫416通过该多个对应的导电结构426分别电性连接至RDL结构400的该多条导电线路402。在一些实施例中，导电结构426可以包括：诸如铜凸块或者焊料凸块结构等导电凸块结构。
在一些实施例中，电子元件410可以包括：半导体晶粒。该半导体晶粒例如可以是MCU、MPU、RAM(含DRAM)、PMIC、闪存、GPS装置、RF装置或者他们的任意组合。在其他的一些实施例中，电子元件410可以包括：IPD(integrated passive device，整合无源元件)。该IPD包括：电容、电感、电阻或者他们的组合。需要注意的是，电子元件410未被模塑料包封。
图14为根据本发明一些实施例的半导体封装结构500h的剖面示意图，其中该半导体封装结构500h使用POP结构，并且包括：图13所示的第五半导体封装50g，其可以为MIP。以下实施例中的元件有相同或者类似于参考图13已描述了的元件的，出于简洁而不再重复。半导体封装结构500h与图13所示的半导体封装结构500g之间的不同在于：半导体封装结构500h包括：第六半导体封装50h，堆叠在该第一半导体封装50g的下方。
在一些实施例中，如图14所示，该第六半导体封装50h包括：RDL结构600、多个导电结构626以及分立的电子元件610。在本实施例中，RDL结构600也为模塑插入层结构。另外，模塑插入层结构也可为扇出结构。RDL结构600具有相对的第一表面601与第二表面603。RDL结构600包括：多条导电线路602与模塑料620，该模塑料620填充该多条导电线路602之间的间隙。在一些实施例中，RDL结构600与第四半导封装50e的RDL结构400之间的差别在于：形成的RDL结构600没有于其中整合任何的天线图案。
如图14所示，RDL结构600设置在第五半导体封装50g的RDL结构400的第一表面401上。RDL结构600通过他们之间的导电结构226来电性耦接至RDL结构400。另外，第五半导体封装50g的该多个导电结构226接触该RDL结构600的第二表面603。
在一些实施例中，如图14所示，第六半导体封装50h可以进一步包括：一钝化层630，直接覆盖RDL结构600的第三表面601。用来形成钝化层630的方法与材料可以相同或者类似于形成钝化层430的材料或方法。
如图14所示，该多个导电结构626设置在RDL结构600的第一表面601上。通过钝化层630的开口(未示出)来形成该多个导电结构626，并且该多个导电结构626分别电性连接至RDL结构600的该多条导电线路602。该多个导电结构626通过RDL结构400的该多条导电线路402与RDL结构600隔开。用来形成该多个导电结构626的方法与材料可以相同或者类似于用来形成该多个导电结构426的方法与材料。
在一些实施例中，如图14所示，该第六半导体封装50h可以进一步包括：分立的电子元件610，设置在RDL结构600的第一表面601上。该电子元件610由该多个导电结构626围绕。另外，电子元件610与该多个导电结构626隔开。电子元件610具有位于其上的接垫616，该接垫616设置得接近RDL结构600的第一表面601。另外，接垫616通过该多个对应的导电结构636分别电性连接至RDL结构600的该多条导电线路602。在一些实施例中，电子元件610可以具有相同或者不同于电子元件410的功能。
以上实施例提供了半导体封装结构500a～500g。该半导体封装结构500a～500g提供了整合于单个RDL结构的天线。该具有天线整合于其中的RDL结构可以在单个RDL结构中结合无线通信功能。该天线通过RDL结构中的互连而电性连接至导电线路。因此，没有必要执行SMT工艺来形成天线设备。另外，整合的天线通过RDL结构中的导电线路与半导体晶粒隔开。因此，半导体晶粒与导电结构(如导电凸块结构、导电柱结构、导电线结构或者导电膏结构)可以直接设置在整合的天线下方，以增加半导体封装结构的系统集成的设计灵活性。半导体封装的尺寸可以进一步地减小。另外，具有天线整合于其中的RDL结构可以应用于高频应用中，诸如RF SIP结构。另外，具有天线整合于其中的RDL结构应用于FOWLP中。另外，具有天线整合于其中的RDL结构可以应用于MIP中。整合于RDL结构中的天线兼容当前的半导体封装工艺。如此，可以提高半导体封装结构的可靠性、良品率和生产量。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体封装结构，其特征在于，包括：第一半导体封装；
其中，该第一半导体封装包括：第一重分布层结构、第一半导体晶粒和多个导电结构；
其中，该第一重分布层结构具有相对设置的第一表面与第二表面，并且包括：多条第一导电线路和天线图案，分别邻近该第一表面与该第二表面；
其中，该第一半导体晶粒，设置于该第一表面上并且电性耦接该第一重分布层结构；
其中，该多个导电结构电性耦接至该第一重分布层结构，并且通过该多条第一导电线路与该天线图案隔开。
2.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装还包括：
第一模塑料，围绕该第一半导体晶粒并且接触该第一表面及该第一半导体晶粒；以及
多个第一通孔，穿过该第一模塑料，从而形成该第一重分布层结构与该多个导电结构之间的电连接。
3.如权利要求2所述的半导体封装结构，其特征在于，该多个通孔围绕该第一半导体晶粒；
及/或，该多个导电结构通过该多个第一通孔和该第一模塑料与该第一重分布层结构隔开；
及/或，该第一模塑料中远离该第一重分布层结构的表面位于该多个第一通孔与该多个导电结构之间。
4.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：
第一钝化层，覆盖该第一重分布层结构的该第二表面。
5.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：
第二钝化层，覆盖该第一半导体晶粒，并且该第二钝化层和该第一重分布层结构分别覆盖该第一模塑料的两相对表面。
6.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体晶粒与该天线图案通过该多个第一导电线路隔开。
7.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体晶粒具有正面及背面，其中该第一半导体晶粒的多个接垫位于该第一半导体晶粒的该正面上，该多个导电结构位于该半导体晶粒的该背面所在的一侧。
8.如权利要求7所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：
第二重分布层结构，设置在该第一半导体晶粒的该背面上，其中该多个导电结构电性耦接至该第二重分布层结构。
9.如权利要求7所述的半导体封装结构，其特征在于，该第一模塑料覆盖该第一半导体晶粒的该背面。
10.如权利要求1所述的半导体封装结构，其特征在于，该第一表面比该第二表面更靠近该半导体晶粒和该多个导电结构。
11.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：
第二半导体晶粒，设置于该第一表面上并且与该第一半导体晶粒并排设置。
12.如权利要求1所述的半导体封装结构，其特征在于，进一步包括：第二半导体封装，其中该第一半导体封装堆叠在该第二半导体封装上；
其中，该第二半导体封装包括：第三重分布层结构、第三半导体晶粒和第二模塑料；
其中，该第三重分布层结构具有相对设置的第三表面与第四表面并且耦接至该第一重分布层结构；
其中，该第三半导体晶粒设置于该第三表面上；
其中，该第二模塑料围绕该第三半导体晶粒，并且接触该三表面和该第三半导体晶粒；
其中，该第三半导体晶粒与该第二模塑料位于该第三重分布层结构与该第一半导体封装之间。
13.如权利要求12所述的半导体封装结构，其特征在于，该多个导电结构设置在该第四表面上，并且通过该第三重分布层结构电性耦接至该第一重分布层结构。
14.一种半导体封装结构，其特征在于，包括：第一半导体封装；
其中，该第一半导体封装包括：第一重分布层结构以及多个导电结构；
其中，该第一重分布层结构具有相对设置的第一表面与第二表面并且包括：多条第一导电线路、天线图案以及第一模塑料；
其中，该多条第一导电线路与该天线图案分别靠近该第一表面与该第二表面；
其中，该第一模塑料填充该天线图案与该多个第一导电线路之间的间隙；其中，该多个导电结构设置在该第一表面上并且电性耦接至该第一重分布层结构；
其中，该多个导电结构通过该多条第一导电线路与该天线图案隔开。
15.如权利要求14所述的半导体封装结构，其特征在于，进一步包括：第一电子元件，设置于该第一表面上并且电性耦接至该第一重分布层结构。
16.如权利要求15所述的半导体封装结构，其特征在于，该多个导电结构围绕该第一电子元件。
17.如权利要求14所述的半导体封装结构，其特征在于，该天线图案的顶面与该第二表面对齐。
18.如权利要求14所述的半导体封装结构，其特征在于，该第一半导体封装包括：
第一钝化层，覆盖该第一表面，其特征在于，该多个第一导电结构穿过该第一钝化层，以电性连接至该多条导电线路。
19.如权利要求14所述的半导体封装结构，其特征在于，进一步包括：第二半导体封装；其中该第一半导体封装堆叠在该第二半导体封装上，并且该第二半导体封装包括：第二重分布层结构以及多个第二导电结构；
其中，该第二重分布层结构具有相对设置的第三表面与第四表面并且包括：多条导电线路以及第二模塑料；
其中，该多个第一导电结构设置在该第三表面上并且电性耦接至该第二重分布层结构；
其中，该第二模塑料填充该多条第二导电线路之间的间隙；
其中，该多个第二导电结构设置在该第四表面上且电性耦接至该第二重分布层结构；
其中，该多个第二导电结构通过该多条第一导电线路与该第二重分布层结构及该天线图案隔开。
20.如权利要求19所述的半导体封装结构，其特征在于，该第二半导体封装进一步包括：第二电子元件，设置在该第四表面上。
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