CN102142405B - 半导体封装结构及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体封装结构及其制作方法。该半导体封装结构包括基板、环状阻挡体、粘着层、芯片、第一介电层以及重布线路结构。环状阻挡体配置基板的上表面上且与基板定义出容置凹穴。芯片配置于容置凹穴内且透过粘着层而固定于基板上。芯片具有远离基板的上表面的有源面以及配置于有源面上的多个接垫。第一介电层配置于上表面上且环绕芯片。重布线路结构配置于第一介电层上且包括至少一与芯片的接垫电性连接的图案化导电层。

Description

半导体封装结构及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，且特别是涉及一种半导体封装结构及其制作方法。
背景技术
芯片封装的目的在于保护裸露的芯片、降低芯片接点的密度及提供芯片良好的散热。常见的封装方法是芯片透过引线接合(wire bonding)或倒装接合(flip chip bonding)等方式而安装至封装载板，以使芯片上的接点可电性连接至封装载板。因此，芯片的接点分布可通过封装载板重新配置，以符合下一层级的外部元件的接点分布。
发明内容
本发明提供一种半导体封装结构，用以封装芯片。
本发明提供一种半导体封装结构的制作方法，用以制作上述的半导体封装结构。
本发明提出一种半导体封装结构，其包括基板、环状阻挡体、粘着层、芯片、第一介电层以及重布线路结构。基板具有上表面。环状阻挡体配置于基板的上表面上，其中环状阻挡体与基板定义出容置凹穴。粘着层配置于容置凹穴内。芯片配置于容置凹穴内，且具有远离基板的上表面的有源面以及配置于有源面上的多个接垫，其中芯片透过粘着层而固定于基板上。第一介电层配置于基板的上表面上且环绕芯片。重布线路结构配置于第一(二)介电层上，且包括至少一图案化导电层，其中图案化导电层与芯片的接垫电性连接。
本发明另提出一种半导体封装结构的制作方法，其中制作方法包括下述步骤。提供基板及多个环状阻挡体。基板具有上表面，而环状阻挡体形成在上表面上，且每一个环状阻挡体与基板定义出容置凹穴。形成粘着层于每一个容置凹穴内。配置芯片于每一个容置凹穴内，其中每一个芯片透过粘着层而固定于基板上，且每一个芯片具有远离基板的上表面的有源面以及配置于有源面上的多个接垫。配置第一介电层于基板的上表面上，其中第一介电层环绕芯片，且第一介电层远离基板的上表面的表面与芯片的有源面实质上切齐(或低于芯片有源面)。形成重布线路结构于第一(二)介电层上，其中重布线路结构包括至少一图案化导电层，且图案化导电层与芯片的接垫电性连接。
基于上述，当芯片透过粘着层而配置于基板上时，本发明通过环状阻挡体可有效限制芯片相对于基板的水平活动范围。因此，芯片与基板之间的对位精准度可提高，而半导体封装结构的工艺良率也可提高。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A为本发明的实施例的一种半导体封装结构的剖面示意图。
图1B为图1A的半导体封装结构的环状阻挡体的俯视示意图。
图2A至图2C为本发明的多个不同实施例的环状阻挡体的俯视示意图。
图3A至图3K以剖面绘示本发明实施例的半导体封装结构的制作方法。
图4A至图4B以剖面绘示本发明实施例的局部半导体封装结构的制作方法。
图5A至图5K以剖面绘示本发明另一实施例的半导体封装结构的制作方法。
图6A至图6K以剖面绘示本发明又一实施例的半导体封装结构的制作方法。
附图标记说明
100、100a、100b、100a’、100b’、100a”、100b”：半导体封装结构
110：基板                        112：上表面
114：下表面                      120a～120d：环状阻挡体
122a：容置凹穴                   124b～124d：缺口
125、125a、125b：铜层            130：粘着层
132：贴附薄膜                    140：芯片
142：有源面                      144：接垫
150、152：第一介电层          152、S：贯孔
154、156：导电层              160、160b：导电通孔结构
162：第一接垫                 164：图案化线路层
164a：第一图案化线路层        164b：第二图案化线路层
166：第二接垫                 168：导电柱
200、200a、200a’、200b：重布线路结构
210、210a：第二介电层         212、212a：第一开口
220：图案化导电层             225、225a：电镀种子层
228：图案化光致抗蚀剂层       228a：第一图案化光致抗蚀剂层
228b：第二图案化光致抗蚀剂层  230：防焊层
232：第二开口                 234：接点
250：焊球                     S1～S3：侧边
C：角落                       L：切割线
具体实施方式
图1A为本发明的实施例的一种半导体封装结构的剖面示意图。图1B为图1A的半导体封装结构的环状阻挡体的俯视示意图。请参考图1A与图1B，在本实施例中，半导体封装结构100包括基板110、环状阻挡体120a、铜层125、粘着层130、芯片140、第一介电层152及重布线路结构200。
基板110具有上表面112。环状阻挡体120a配置于基板110的上表面112上，其中环状阻挡体120a与基板110定义出容置凹穴122a，环状阻挡体120a实质上为封闭的框形环状阻挡体，如图1B所示。铜层125配置于基板110相对于上表面112的下表面114上。粘着层130配置于基板110的上表面112上，且部分粘着层130位于容置凹穴122a内。芯片140透过粘着层130而固定于基板110上。芯片140具有远离基板110的上表面112的有源面142以及配置于有源面142上的多个接垫144。
第一介电层152配置于基板110的上表面112上且环绕芯片140。在本实施例中，半导体封装结构100还包括二导电层154、156，其中这些导电层154、156分别位于第一介电层152的相对两侧表面上，且这些导电层154、156与第一介电层152可视为垫高结构层。其中，此垫高结构层远离基板110的上表面112的表面(意即导电层154远离第一介电层152的表面)低于或实质上切齐于芯片140的有源面142，且此垫高结构层可透过粘着层130而固定于基板110的上表面112上。在另一未绘示的实施例中，垫高结构层亦可仅为介电层，其中此介电层的材料例如是含有玻纤的树脂或无含玻纤的树脂，其例如是ABF树脂或类ABF(ABF-like)树脂。其中，当介电层的材料为含有玻纤的树脂时，可有效提高封装的强度及其均匀性。
重布线路结构200配置于导电层154上。在本实施例中，重布线路结构200包括至少一第二介电层210(图1A中仅绘示一个)、至少一图案化导电层220(图1A中仅绘示一个)以及防焊层230。第二介电层210配置于位于第一介电层152上的导电层154上与芯片140上，其中第二介电层210具有多个第一开口212，而这些第一开口212分别暴露出芯片140的这些接垫144。图案化导电层220配置于第二介电层210上，其中图案化导电层220透过这些第一开口212与芯片140的这些接垫144电性连接。防焊层230配置于图案化导电层220上，且具有多个第二开口232，其中这些第二开口232暴露出部分图案化导电层220，且这些第二开口232所暴露出的部分图案化导电层220可定义出多个接点234，用以作为与外部电路(未绘示)电性连接的接点。
在此必须说明的是，本发明并不限定重布线路结构200的形态，虽然此处所提及的重布线路结构200具体化是由一个第二介电层210、一个图案化导电层220以及一个防焊层230所构成的叠层结构。但，在其他实施例中，重布线路结构200亦可是由一个防焊层230以及多个交替堆叠的第二介电层210及图案化导电层220所组成的堆叠结构，其中这些第二介电层210与图案化导电层220位于防焊层230与基板110之间，且这些图案化导电层220可透过多个导电连接结构(未绘示)，例如是导电通孔，而彼此电性连接。因此，图1A所绘示的重布线路结构200仅为举例说明，并不以此为限。
在本实施例中，基板110例如是含有玻纤的树脂基板。环状阻挡体120a的材料可包括金属、焊料或树脂，其中金属例如是铜。再者，环状阻挡体120a的高度可介于20微米至100微米之间，优选地，是介于30微米至70微米之间，而环状阻挡体120a的宽度可介于100微米至3000微米之间。此外，虽然此处所提及的半导体封装结构100具有铜层125，但于其他实施例中，半导体封装结构100亦可不具有铜层125。简言之，本实施例的半导体封装结构100仅为举例说明，并不以此为限。
当芯片140透过粘着层130而配置于基板110上时，环状阻挡体120a可有效限制芯片140相对于基板110的水平活动范围。因此，芯片140与基板110之间的对位精准度可提高。
然而，本发明并不限定环状阻挡体120a的结构设计，虽然此处所提及的环状阻挡体120a具体化为封闭的框形环状阻挡体，但已知的其他能达到同等定位效果的结构设计，仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。
举例来说，请参考图2A，环状阻挡体120b例如为具有至少一缺口124b(图2A中绘示四个缺口124b)的矩形环状阻挡体，其中这些缺口124b分别位于矩形环状阻挡体的四个侧边S1。
或者是，请参考图2B，环状阻挡体120c例如为具有至少一缺口124c(图2B中绘示八个缺口124c)的矩形环状阻挡体，其中矩形环状阻挡体的每一侧边S2皆具有两个缺口124c。
或者是，请参考图2C，环状阻挡体120d例如为具有至少一缺口124d(图2C中绘示八个缺口124d)的矩形环状阻挡体，其中矩形环状阻挡体的这些缺口124d位于矩形环状阻挡体的四个侧边S3与四个角落C处。
当本实施例的环状阻挡体120b(或120c、120d)为具有这些缺口124b(或124c、124d)的矩形环状阻挡体时，部分粘着层130受到芯片140的挤压而可延伸至缺口124b(或124c、124d)内，以使芯片140能平整地配置于容置凹穴122a内，意即芯片140的有源面142可维持水平。
以下将以另一实施例配合图3A至图3K来详细说明半导体封装结构100a的制作方法。
图3A至图3K以剖面绘示本发明实施例的半导体封装结构的制作方法。请参考图3A，首先，提供基板110、多个环状阻挡体120a(图3A中皆仅绘示一个)以及铜层125。基板110具有上表面112以及相对于上表面112的下表面114，而环状阻挡体120a形成在基板110的上表面112上，铜层125配置于基板110的下表面114上。其中，环状阻挡体120a与基板110可定义出容置凹穴122a。在此，环状阻挡体120a实质上为封闭的环状阻挡体，如图1B所示。
当然，在其他实施例中，请参考图2A至图2C，环状阻挡体120b、120b、120c亦可为具有至少一缺口124b～124d的矩形环状阻挡体，其中这些缺口124b～124d至少位于环状阻挡体120b、120b、120c的侧边S1、S2、S3或角落C处，在此并不加以限制。
本实施例中，基板110的形状例如是矩形，意即基板110并非是具有特定尺寸限制的晶片，其中基板110例如是含有玻纤的树脂基板。环状阻挡体120a的材料可包括金属、焊料或树脂，其中金属例如是铜。此外，在本实施例中，环状阻挡体120a的高度可介于20微米至100微米之间，优选地，是介于30微米至70微米之间，而环状阻挡体120a的宽度可介于100微米至3000微米之间。
接着，请参考图3B，形成粘着层130于基板110的上表面112上，其中部分粘着层130位于容置凹穴122a内。此外，粘着层130的材料例如是环氧树脂(epoxy)。
在此必须说明的是，本发明并不限定粘着层130位置，虽然此处所提及的粘着层130具体化为位于基板110的上表面112上，意即位于容置凹穴122a内以及后续第一介电层152所欲放置的位置上。但，在其他未绘示的实施例中，粘着层130亦可仅配置于容置凹穴122a内。因此，图3B所绘示的粘着层130的位置仅为举例说明，并不以此为限。
接着，请参考图3C，配置芯片140于容置凹穴122a内，其中芯片140是透过粘着层130而固定于基板110上。详细来说，芯片140具有远离基板110的上表面112的有源面142以及配置于有源面142上的多个接垫144。特别是，由图3C中可得知，本实施例的环状阻挡体120a可限制芯片140相对于基板110的水平活动范围，意即芯片140的部分侧边会承靠或位于环状阻挡体120a与基板110所构成的容置凹穴122a中。
当本实施例的环状阻挡体120b(或120c、120d)为具有这些缺口124b(或124c、124d)矩形环状阻挡体(见于图2A至图2C)时，部分粘着层130可延伸至缺口124b(或124c、124d)内，以使芯片140能平整地配置于容置凹穴122a内。因此，芯片140的有源面142相对于基板110可维持水平，这有利于后续工艺。
接着，请参考图3D，配置第一介电层152于基板110的上表面112上，其中第一介电层152环绕芯片140，且第一介电层152远离基板110的上表面112的表面与芯片140的有源面142实质上切齐(或低于芯片有源面)。接着，在第一介电层152的相对两侧表面上分别配置导电层154、156，其中这些导电层154、156与第一介电层152可视为垫高结构层，而此垫高结构层可透过粘着层130而固定于基板110的上表面112上。在另一实施例中，请参考图4A，垫高结构层亦可仅为第一介电层150，其中第一介电层150的材料例如是含有玻纤的树脂或无含玻纤的树脂，其例如是ABF树脂或ABF-like树脂。当第一介电层150的材料为含有玻纤的树脂时，可有效提高封装的强度及其均匀性。
接着，形成重布线路结构200a(见于图3J)于导电层154上。在本实施例中，形成重布线路结构200a的步骤如图3E至图3I所示。首先，请参考图3E，配置第二介电层210于垫高结构层(即第一介电层152上的导电层154上)与芯片140的主动表面142上。当然，在图4B中，第二介电层210可直接配置于介电层150与芯片140的主动表面142上。然后，在于第二介电层210上形成多个暴露出芯片140的这些接垫144的第一开口212，其中这些第一开口212的形成方式例如是透过激光钻孔或曝光成孔(”photovia”)，而第二介电层210的材料例如是背胶铜箔(resin coated copper)、ABF树脂、ABF-like树脂、感光型树脂或Prepreg树脂。
接着，请参考图3F，形成电镀种子层225于第二介电层210上以及这些第一开口212内。
接着，请参考图3G，形成图案化光致抗蚀剂层228于电镀种子层225上，其中图案化光致抗蚀剂层228暴露出部分位于这些第一开口212内以及第二介电层210上的电镀种子层225。
接着，请参考图3H，以图案化光致抗蚀剂层228为电镀掩模进行电镀工艺，以电镀图案化导电层220于图案化光致抗蚀剂层228所暴露出的部分电镀种子层225上。图案化导电层220透过这些第一开口212与芯片140的这些接垫144电性连接。之后，移除图案化光致抗蚀剂层228及其下方的部分电镀种子层225，以暴露出部分第二介电层210。
然后，请参考图3I，形成防焊层230于图案化导电层220上，其中防焊层230覆盖部分图案化导电层220以及部分第二介电层210。在本实施例中，防焊层230具有多个第二开口232，且这些第二开口232暴露出部分图案化导电层220。至此，大致完成重布线路结构200a的制作。
最后，请同时参考图3I与图3J，沿着多条切割线L来进行单体化工艺，以形成多个半导体封装结构100a(图3J中仅绘示一个)。至此，大致完成半导体封装结构100a的制作。
当然，请参考图3K，为了增加半导体封装结构100a的应用性，亦可于进行单体化工艺之前，先分别形成多个焊球250于防焊层230的这些第二开口232所暴露出部分图案化导电层220上，意即这些接点234，以使这些焊球250直接接触图案化导电层220。而后，再进行单体化工艺，而形成多个半导体封装结构100b(图3K中仅绘示一个)。此外，虽然此处所提及的半导体封装结构100a、100b具有位于基板110的下表面114上的铜层125，但于其他实施例中，半导体封装结构100a、100b亦可不具有铜层125，意即可于进行单体化工艺后，移除铜层125，以暴露出基板的下表面114。简言之，本实施例的半导体封装结构100a、100b仅为举例说明，并不以此为限。
此外，以下将利用二个实施例来说明半导体封装结构的制作方法的应用。必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图5A至图5K以剖面绘示本发明另一实施例的半导体封装结构的制作方法。请参考图5A，首先，提供基板110以及二铜层125a、125b。基板110具有上表面112以及相对于上表面112的下表面114，而这些铜层125a、125b分别配置于基板110的上表面112与下表面114上。
接着，请参考图5B，形成至少一贯穿基板110的导电通孔结构160(图5B仅示意地绘示两个)，其中这些导电通孔结构160连接基板110的上表面112与下表面114。接着，形成至少一第一接垫162(图5B仅示意地绘示两个)以及图案化线路层164于基板110的上表面112上，以及形成至少一第二接垫166(图5B仅示意地绘示两个)于基板110的下表面114上。
在本实施例中，这些导电通孔结构160可透过机械钻孔及电镀通孔(PTH)的方式所形成。这些第一接垫162与这些第二接垫166可分别透过图案化这些铜层125a、125b的方式所形成。此外，这些第一接垫162与这些第二接垫166分别连接这些导电通孔结构160。
接着，请再参考图5B，形成至少一环状阻挡体120a于基板110的上表面112上，其中环状阻挡体120a与基板110可定义出容置凹穴122a。这些环状阻挡体120a可透过图案化铜层125a的方式所形成。在此，环状阻挡体120a实质上为封闭的环状阻挡体，如图1B所示，但并不以此为限。
接着，请参考图5C，形成至少一导电柱168(图5C中仅示意地绘示二个)于这些第一接垫162上，而这些导电柱168的材料例如是铜。在本实施例中，这些导电柱168可通过光刻形成电镀掩模并搭配电镀的方式所形成。
接着，请参考图5D，形成粘着层130于基板110的上表面112上，其中部分粘着层130位于容置凹穴122a内。更具体来说，粘着层130是位于容置凹穴122a内以及后续图5E所示的第一介电层152所欲放置的位置上，且粘着层130还填充于第一接垫162、环状阻挡体120a与图案化线路层164之间。接着，配置芯片140于容置凹穴122a内，其中芯片140是透过粘着层130而固定于基板110上，其中芯片140具有远离基板110的上表面112的有源面142以及配置于有源面142上的多个接垫144。特别是，由图5D中可得知，本实施例的环状阻挡体120a可限制芯片140相对于基板110的水平活动范围，意即芯片140的部分侧边会承靠或位于环状阻挡体120a与基板110所构成的容置凹穴122a中。
接着，请参考图5E，配置环绕芯片140的第一介电层152以及二导电层154、156于基板110的上表面112上，其中这些导电层154、156分别位于第一介电层152的相对两侧表面上，且这些导电层154、156与第一介电层152可视为垫高结构层，而此垫高结构层可透过粘着层130而固定于基板110的上表面112上。于配置此垫高结构层于基板110上前，形成至少一贯穿第一介电层152与这些导电层154、156的贯孔152a(图5E中仅示意地绘示二个)。
接着，请参考图5F，这些导电柱168分别配置于这些贯孔152a内，且此垫高结构层还可透过贴附薄膜132而固定于部分粘着层130、部分第一接垫162、环状阻挡体120a以及图案化线路层164上。
接着，形成重布线路结构200a’(见于图5J)于导电层154上。在本实施例中，形成重布线路结构200a’的步骤如图5F至图5J所示。首先，请参考图5F，配置第二介电层210a于垫高结构层(即第一介电层152上的导电层154上)与芯片140的主动表面142上。然后，在于第二介电层210a上形成多个暴露出芯片140的这些接垫144以及这些导电柱168的第一开口212a。
接着，请参考图5G，形成电镀种子层225于第二介电层210a上以及这些第一开口212a内。
接着，请参考图5H，形成图案化光致抗蚀剂层228于电镀种子层225上，其中图案化光致抗蚀剂层228暴露出部分位于这些第一开口212a内以及第二介电层210a上的电镀种子层225。
接着，请参考图5I，以图案化光致抗蚀剂层228为电镀掩模进行电镀工艺，以电镀图案化导电层220于图案化光致抗蚀剂层228所暴露出的部分电镀种子层225上。图案化导电层220透过这些第一开口212a内的电镀种子层225与芯片140的这些接垫144以及这些导电柱168电性连接。之后，移除图案化光致抗蚀剂层228及其下方的部分电镀种子层225，以暴露出部分第二介电层210a。
然后，请参考图5J，形成防焊层230于图案化导电层220上，其中防焊层230覆盖部分图案化导电层220以及部分第二介电层210a。在本实施例中，防焊层230具有多个第二开口232，且这些第二开口232暴露出部分图案化导电层220。至此，大致完成重布线路结构200a’的制作。最后，请再参考图5J，沿着多条切割线L来进行单体化工艺，以形成多个半导体封装结构100a’。至此，大致完成半导体封装结构100a’的制作。
当然，请参考图5K，为了增加半导体封装结构100a’的应用性，亦可于进行单体化工艺之后，分别形成多个焊球250于防焊层230的这些第二开口232所暴露出部分图案化导电层220上，意即这些接点234，以使这些焊球250直接接触图案化导电层220。也就是说，半导体封装结构100b’可以透过这些焊球250与外部电路(未绘示)电性连接。
由于本实施例具有贯穿基板110的导电通孔结构160以及配置于垫高图案结构层(意即第一介电层152以及这些导电层154、156)的贯孔152a中的导电柱168，其中重布线路结构200a’的图案化导电层220电性连接芯片140的这些接垫144与这些导电柱168，且这些导电柱168透过这些第一接垫162与这些导电通孔结构160及这些第二接垫166电性连接。
因此，芯片140运作时所产生的热可透过金属材料的图案化导电层220、这些导电柱168、这些第一接垫162、这些导电通孔结构160以及这些第二接垫166而传递至外界，可提升整体半导体封装结构100a’的散热效能。此外，由于半导体封装结构100a’具有这些第二接垫166，因此半导体封装结构100a’可透过这些第二接垫166与外部电路(未绘示)电性连接，进而增加其应用性。
图6A至图6K以剖面绘示本发明又一实施例的半导体封装结构的制作方法。请参考图6A，首先，提供基板110以及二铜层125a、125b。基板110具有上表面112以及相对于上表面112的下表面114，而这些铜层125a、125b分别配置于基板110的上表面112与下表面114上。
接着，请参考图6B，形成至少一环状阻挡体120a于基板110的上表面112上，其中环状阻挡体120a与基板110可定义出容置凹穴122a。这些环状阻挡体120a可透过图案化铜层125a的方式所形成。在此，环状阻挡体120a实质上为封闭的环状阻挡体，如图1B所示，但并不以此为限。接着，图案化这些铜层125a、125b以于基板110的上表面112形成第一图案化线路层164a，以及于基板110的下表面114上形成第二图案化线路层164b，其中第一图案化线路层164a暴露出基板110的部分上表面112，而第二图案化线路层164b暴露出基板110的部分下表面114。
接着，请参考图6C，形成粘着层130于基板110的上表面112上，其中粘着层130位于容置凹穴122a内。
接着，请参考图6D，配置芯片140于容置凹穴122a内，其中芯片140是透过粘着层130而固定于基板110上。详细来说，芯片140具有远离基板110的上表面112的有源面142以及配置于有源面142上的多个接垫144。特别是，由图6D中可得知，本实施例的环状阻挡体120a可限制芯片140相对于基板110的水平活动范围，意即芯片140的部分侧边会承靠或位于环状阻挡体120a与基板110所构成的容置凹穴122a中。
接着，请参考图6E，配置第一介电层150于基板110的上表面112上，其中第一介电层150环绕芯片140且覆盖环状阻挡体120a以及第一图案化线路层164a。第一介电层150远离基板110的上表面112的表面与芯片140的有源面142实质上切齐(或低于芯片有源面)。于此，第一介电层150的材料例如是含有玻纤的树脂或无含玻纤的树脂，其例如是ABF树脂或ABF-like树脂。当第一介电层150的材料为含有玻纤的树脂时，可有效提高其均匀性及强度。
接着，形成重布线路结构200b(见于图6J)于第一介电层150上。在本实施例中，形成重布线路结构200b的步骤如图6F至图6J所示。首先，请参考图6F，配置第二介电层210b于第一介电层150与芯片140的主动表面142上。然后，在第二介电层210b上形成多个暴露出芯片140的这些接垫144的第一开口212b，以及形成至少一贯穿第二介电层210b、第一介电层150、基板110与第二图案化线路层164b的贯孔S(图6F中示意地绘示两个)，其中形成这些贯孔S的方法包括激光钻孔法。
接着，请参考图6G，形成电镀种子层225a于第二介电层210b上、这些第一开口212b内、这些贯孔S的内壁上、第二图案化线路层164b以及第二图案化线路层164b所暴露出的基板110的部分下表面114。
接着，请参考图6H，形成第一图案化光致抗蚀剂层228a于位于第二介电层210b上的部分电镀种子层225a上，以及形成第二图案化光致抗蚀剂层228b于位于第二图案化线路层164b以及第二图案化线路层164b所暴露出的基板110的部分下表面114上的部分电镀种子层225a上。其中，第一图案化光致抗蚀剂层228a暴露出部分位于这些第一开口212b内以及第二介电层210b上的电镀种子层225a。
接着，请参考图6I，以第一图案化光致抗蚀剂层228a为电镀掩模进行电镀工艺，以电镀图案化导电层220于第一图案化光致抗蚀剂层228a所暴露出的部分电镀种子层225a上以及电镀至少一导电通孔结构160b(图6I中仅示意地绘示两个)于这些贯孔S内。图案化导电层220透过这些第一开口212b与芯片140的这些接垫144电性连接，而这些导电通孔结构160b连接图案化导电层220与第二图案化线路层164b。之后，移除第一图案化光致抗蚀剂层228a及其下方的部分电镀种子层225a，以暴露出部分第二介电层210b。同时，移除第二图案化光致抗蚀剂层228b及其下方的部分电镀种子层225a，以暴露出第二图案化线路层164b及其所暴露出的基板110的部分下表面114。
然后，请参考图6J，形成防焊层230于图案化导电层220上，其中防焊层230覆盖部分图案化导电层220以及部分第二介电层210b。在本实施例中，防焊层230具有多个第二开口232，且这些第二开口232暴露出部分图案化导电层220。至此，大致完成重布线路结构200b的制作。
最后，请再参考图6J，沿着多条切割线L来进行单体化工艺，以形成多个半导体封装结构100a”。至此，大致完成半导体封装结构100a”的制作。
当然，请参考图6K，为了增加半导体封装结构100a”的应用性，亦可于进行单体化工艺之后，形成多个焊球250于防焊层230的这些第二开口232所暴露出部分图案化导电层220上，意即这些接点234上，以使这些焊球250直接接触图案化导电层220。也就是说，半导体封装结构100b”可以透过这些焊球250与外部电路(未绘示)电性连接。
由于本实施例具有贯穿第二介电层210b、第一介电层150、基板110以及第二图案化线路层164b的导电通孔结构160b，其中重布线路结构200b的图案化导电层220电性连接芯片140的这些接垫144。因此，芯片140运作时所产生的热可透过金属材料的图案化导电层220、这些导电通孔结构160b以及这些第二图案化线路层164b而快速传递至外界，可提升整体半导体封装结构100a”(或半导体封装结构100b”)的散热效能。此外，由于半导体封装结构100a”(或半导体封装结构100b”)具有这些第二图案化线路层164b，因此半导体封装结构100a”(或半导体封装结构100b”)可透过这些第二图案化线路层164b与外部电路(未绘示)电性连接，进而增加其应用性。
综上所述，当芯片透过粘着层而配置于基板上时，本发明通过环状阻挡体可有效限制芯片相对于基板的水平活动范围。因此，芯片与基板之间的对位精准度可提高，因而半导体封装结构的工艺良率也可提高。此外，本发明让部分粘着层受到芯片挤压而可延伸至环状阻挡体的缺口内，以使芯片能平整地配置于容置凹穴内。另外，本发明可采用无特定尺寸限制的基板，故可直接采用一般制作线路基板的设备，而无需采用到晶片级设备，因而降低成本。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定为准。

Claims (12)

1.一种半导体封装结构，包括：
基板，具有上表面；
环状阻挡体，配置于该基板的该上表面上，其中该环状阻挡体与该基板定义出容置凹穴及该环状阻挡体包含金属；
粘着层，配置于该容置凹穴内；
芯片，配置于该容置凹穴内，具有远离该基板的该上表面的有源面以及配置于该有源面上的多个接垫，其中该芯片透过该粘着层而固定于该基板上；
第一介电层，配置于该基板的该上表面上且环绕该芯片；
一导电层，位于该第一介电层靠近该基板的该上表面的表面上，该导电层与该环状阻挡体接触；以及
重布线路结构，配置于该第一介电层上，且包括至少一图案化导电层，其中该图案化导电层与该芯片的该多个接垫电性连接。
2.如权利要求1所述的半导体封装结构，还包括：
至少一焊球，配置于该重布线路结构上，其中该重布线路结构的表面具有至少一接点，该焊球与该接点电性连接。
3.如权利要求2所述的半导体封装结构，其中该重布线路结构还包括：
至少一第二介电层，配置于该第一介电层与该芯片上，该第二介电层具有多个第一开口，且该多个第一开口分别暴露出该芯片的该多个接垫，其中该图案化导电层配置于该第二介电层上，且该图案化导电层透过该多个第一开口与该多个接垫电性连接；以及
防焊层，配置于该图案化导电层上，具有多个第二开口，其中该多个第二开口暴露出部分该图案化导电层，且该多个第二开口所暴露出的部分该图案化导电层定义出该至少一接点。
4.如权利要求1所述的半导体封装结构，其中该环状阻挡体为矩形环状阻挡体，而该矩形环状阻挡体具有至少一缺口，且该缺口至少位于该矩形环状阻挡体的侧边或角落处。
5.如权利要求4所述的半导体封装结构，其中部分该粘着层延伸至该缺口内。
6.如权利要求1所述的半导体封装结构，还包括至少一第一接垫、图案化线路层以及至少一第二接垫，其中该基板具有至少一导电通孔结构，该第一接垫与该图案化线路层配置于该基板的该上表面上，该第二接垫配置于该基板相对于该上表面的下表面上，该导电通孔结构贯穿该基板且连接该第一接垫与该第二接垫，而该粘着层填充于该第一接垫、该多个环状阻挡体以及该图案化线路层之间。
7.如权利要求6所述的半导体封装结构，还包括至少一导电柱，其中该第一介电层具有至少一贯孔，该导电柱配置于该贯孔内且连接该第一接垫与该图案化导电层。
8.如权利要求1所述的半导体封装结构，还包括导电通孔结构、第一图案化线路层以及第二图案化线路层，该第一图案化线路层配置于该基板的该上表面上且该第一介电层覆盖该第一图案化线路层，而该第二图案化线路层配置于该基板的相对于该上表面的下表面上，该导电通孔结构贯穿该第一介电层与该基板且连接该图案化导电层与该第二图案化线路层。
9.一种半导体封装结构的制作方法，包括：
提供基板及多个环状阻挡体，其中该基板具有上表面，该多个环状阻挡体形成在该上表面上，且各该环状阻挡体与该基板定义出容置凹穴及该环状阻挡体包含金属；
形成粘着层于各该容置凹穴内；
配置芯片于各该容置凹穴内，其中各该芯片透过该粘着层而固定于该基板上，且各该芯片具有远离该基板的该上表面的有源面以及配置于该有源面上的多个接垫；
配置第一介电层于该基板的该上表面上，其中该第一介电层环绕该多个芯片，该第一介电层靠近该基板的该上表面的表面上配置导电层，该导电层与该环状阻挡体接触；以及
形成重布线路结构于该第一介电层上，其中该重布线路结构包括至少一图案化导电层，该图案化导电层与该芯片的该多个接垫电性连接。
10.如权利要求9所述的半导体封装结构的制作方法，还包括：
形成该重布线路结构之后，分别形成多个焊球于该重布线路结构的表面上，其中该重布线路结构的表面具有至多个接点，该多个焊球分别与该多个接点电性连接。
11.如权利要求9所述的半导体封装结构的制作方法，其中形成该重布线路结构的步骤，包括：
配置至少一第二介电层于该第一介电层与该多个芯片的该多个主动表面上；
于该第二介电层上形成多个暴露出该多个芯片的该多个接垫的第一开口；
形成该图案化导电层于该第二介电层上，其中该图案化导电层透过该多个第一开口与该多个接垫电性连接；以及
形成防焊层于该图案化导电层上，其中该防焊层具有多个第二开口，且该多个第二开口暴露出部分该图案化导电层，而该多个第二开口所暴露出的部分该图案化导电层定义出该多个接点。
12.如权利要求11所述的半导体封装结构的制作方法，其中
于形成该多个第一开口之后，形成电镀种子层于该第二介电层上以及该多个第一开口内；
形成图案化光致抗蚀剂层于该电镀种子层上；
以该图案化光致抗蚀剂层为电镀掩模进行电镀工艺，以电镀该图案化导电层于该图案化光致抗蚀剂层所暴露出的部分该电镀种子层上；以及
移除该图案化光致抗蚀剂层。
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