CN113206072A - 半导体封装 - Google Patents

半导体封装 Download PDF

Info

Publication number
CN113206072A
CN113206072A CN202110110456.3A CN202110110456A CN113206072A CN 113206072 A CN113206072 A CN 113206072A CN 202110110456 A CN202110110456 A CN 202110110456A CN 113206072 A CN113206072 A CN 113206072A
Authority
CN
China
Prior art keywords
conductive
layer
redistribution
wiring layer
semiconductor die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110110456.3A
Other languages
English (en)
Inventor
洪士庭
林孟良
郑心圃
吴逸文
庄博尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/010,849 external-priority patent/US11637054B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113206072A publication Critical patent/CN113206072A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

提供一种半导体封装及一种制造半导体封装的方法。所述半导体封装包括半导体管芯、包封体及重布线结构。包封体在侧向上包封半导体管芯。重布线结构设置在包封体上且与半导体管芯电连接，其中重布线结构包括沿堆叠方向堆叠的第一导通孔、第一导电配线层及第二导通孔，第一导通孔具有接触第一导电配线层的第一末端表面，第二导通孔具有接触第一导电配线层的第二末端表面，第一导通孔的第一横截面的面积大于第一导通孔的第一末端表面的面积，且第二导通孔的第二横截面的面积大于第二导通孔的第二末端表面的面积。

Description

半导体封装
技术领域
本发明的实施例涉及半导体封装。
背景技术
由于各种电子器件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的提高是源自最小特征尺寸(minimum feature size)的连番减小，此使更多的器件能够整合到给定的面积中。随着近来对小型化、较高的速度及较大的频宽、以及较低的功耗及较少的延迟的需求的增加，对更小且更具创造性的半导体管芯封装技术的需要也有所增加。
发明内容
本发明实施例的一种半导体封装包括半导体管芯、包封体及重布线结构。包封体在侧向上包封半导体管芯。重布线结构设置在包封体上且与半导体管芯电连接，其中重布线结构包括沿堆叠方向堆叠的第一导通孔、第一导电配线层及第二导通孔，第一导通孔具有接触第一导电配线层的第一末端表面，第二导通孔具有接触第一导电配线层的第二末端表面，第一导通孔的第一横截面的面积大于第一导通孔的第一末端表面的面积，且第二导通孔的第二横截面的面积大于第二导通孔的第二末端表面的面积。
本发明实施例的一种半导体封装包括半导体管芯、包封体及第一重布线结构。包封体在侧向上包封半导体管芯。第一重布线结构沿堆叠方向堆叠在包封体上且与半导体管芯电连接，其中第一重布线结构包括第一导通孔及沿堆叠方向堆叠在第一导通孔上的第二导通孔，第一导通孔的侧向尺寸沿第一方向减小，第二导通孔的侧向尺寸沿第二方向减小，第一方向与第二方向相反，且第一方向及第二方向平行于堆叠方向。
本发明实施例的一种制造半导体封装的方法，包括以下步骤：形成第一重布线结构；由包封体在侧向上包封安装在第一重布线结构上的半导体管芯；以及在第一重布线结构上形成第二重布线结构，其中第一重布线结构位于半导体管芯与第二重布线结构之间。
附图说明
图1A到图1I是示出根据本公开一些实施例的半导体封装的制造工艺的示意性剖视图。
图2是根据本公开一些替代性实施例的半导体封装的示意性剖视图。
图3是根据本公开一些替代性实施例的半导体封装的示意性剖视图。
[符号的说明]
10、20、30：半导体封装
110、124、184、404：介电层
110a、110b、120a、120b、130s、170s、180a、180b、S1、S2、S3、S4、S124、S184：表面
120、180、190、400：重布线结构
120A：粗略特征部分
120B：精细特征部分
122、182、402：重布线层
122A、182A：导电配线层
122B、182B：导通孔
130、146、152：导电连接件
140：半导体管芯
142：衬底
144a：有源表面
144b：后表面
150：无源器件
160、162：焊料区
170：包封体
180A：部分
200：半导体器件
202、300：导电端子
AD：粘合层
C1、C2：载体
D1：第一方向
D2：第二方向
DB：剥离层
F：框架
IS1、IS2：倾斜侧壁
LD1、LD2、LD3、LD4：侧向尺寸
MW：模制结构
PU：封装单元
TP：胶带
t1、t2、w1、w2：厚度
UF：底部填充胶
X、Z：方向
α1、α2：角度
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。出于以简化方式传达本公开的目的，下文阐述了器件及布置的具体实例。当然，这些仅为实例，且不旨在为限制性的。举例来说，在以下说明中，将第二特征形成在第一特征之上或第一特征上可包括其中第二特征与第一特征被形成为直接接触的实施例，且还可包括其中在第二特征与第一特征之间可形成有附加特征的实施例，使得第二特征与第一特征可不直接接触。另外，在本公开的各种实例中，相同的参考编号和/或字母可用于指代相同或相似的部件。重复使用参考编号是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，本文中可能使用例如“在……之下”、“下方”、“下部”、“在……上”、“在……之上”、“上覆在……之上”、“上方”、“上部”及类似用语等空间相对性用语，以便于阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
也可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫(test pad)，以便能够对3D封装或3DIC进行测试、对探针和/或探针卡(probe card)进行使用以及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，可将本文中所公开的结构及方法与包括对已知良好管芯进行中间验证的测试方法结合使用，以提高良率(yield)并降低成本。
图1A到图1I是示出根据本公开一些实施例的半导体封装10的制造工艺的示意性剖视图。参照图1A，提供载体C1，且在载体C1之上依次序堆叠剥离层(de-bonding layer)DB及介电层110。在一些实施例中，载体C1是玻璃衬底、金属板、塑料支撑板或类似物，但也可使用其他适合的衬底材料，只要所述材料能够经受住工艺的后续步骤即可。在一些实施例中，载体C1呈晶片形式。举例来说，载体C1具有圆形形状。然而，本公开不限于此。在一些替代性实施例中，载体C1呈面板形式。举例来说，载体C1具有矩形形状。载体C1可为平坦的，以便适应随后形成在其上的附加特征的形成。在一些实施例中，将剥离层DB形成在载体C1上，以便于在制造工艺需要时将载体C1从所述结构剥落。在一些实施例中，剥离层DB包括光热转换(light-to-heat conversion，LTHC)释放层。在一些实施例中，将剥离层DB被涂布到载体C1上。在一些实施例中，剥离层DB的所示顶表面被整平，且具有高的共面程度。在一些实施例中，介电层110的材料包括例如聚酰亚胺(polyimide，PI)、苯并环丁烯(benzocyclobutene，BCB)或聚苯并恶唑(polybenzoxazole，PBO)等聚合物。在一些替代性实施例中，介电层110的材料包括例如氧化硅、氮化硅、碳化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)或掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)等非有机介电材料。在一些实施例中，通过例如旋转涂布(spin-on coating)、化学气相沉积(chemical vapordeposition，CVD)、高密度等离子体化学气相沉积(high density plasma chemical vapordeposition，HDPCVD)、等离子体增强型化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)或原子层沉积(atomic layer deposition，ALD)等适合的制作技术形成介电层110。
继续参照图1A，在载体C1、剥离层DB及介电层110之上形成重布线结构120。在一些实施例中，形成重布线结构120包括交替地依序形成多个重布线层122与多个介电层124。也就是说，重布线结构120包括沿平行于载体C1的法线方向的方向Z交替堆叠的多个重布线层(redistribution line，RDL)122与多个介电层124。在某些实施例中，如图1A中所示，多个重布线层122夹置在多个介电层124之间，其中多个重布线层122的最顶层的部分位于多个介电层124的最顶层上，以用于与一个或多个上覆的连接件(例如，后来形成的导电连接件或半导体器件，例如半导体管芯或无源器件)连接，且多个重布线层122的最底层由多个介电层124的最底层暴露出，以用于与一个或多个连接件(例如，后来形成的导通孔)连接。此外，如图1A中所示，多个重布线层122的最顶层从多个介电层124的最顶层的所示顶表面突出，即，多个重布线层122的最顶层的所示顶表面高于多个介电层124的最顶层的所示顶表面。然而，本公开不限于此。在一些替代性实施例中，多个重布线层122的最顶层的所示顶表面可与多个介电层124的最顶层的所示顶表面实质上齐平。此外，如图1A中所示，多个重布线层122的最底层的所示底表面与多个介电层124的最底层的所示底表面彼此实质上齐平，且与介电层110接触。应注意，尽管本文中示出十个重布线层122及九个介电层124，然而本公开的范围不受本公开的实施例所限制。在一些实施例中，重布线层122的数目的范围介于5到10。也就是说，在重布线结构120的形成期间，可在介电层110之上形成5到10个重布线层122。
在一些实施例中，介电层124的材料包括例如PI、BCB或PBO等聚合物。在一些替代性实施例中，介电层124的材料包括例如氧化硅(SiOx，其中x>0)、氮化硅(SiNx，其中x>0)、碳化硅、氮氧化硅(SiOxNy，其中x>0且y>0)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或掺杂硼的磷硅酸盐玻璃(BPSG)等非有机介电材料。在一些实施例中，通过例如旋转涂布、CVD、HDPCVD、PECVD或ALD等适合的制作技术形成介电层124。
在一些实施例中，重布线层122的材料包括例如铜、铜合金、铝、铝合金或其组合等导电材料。在某些实施例中，重布线层122是铜层。在整个说明书中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜以及含有少量例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金。在一些实施例中，通过电镀、沉积和/或光刻及刻蚀形成重布线层122。在通过电镀形成多个重布线层122的情形中，多个重布线层122中的每一者可包括位于所镀覆的导电材料下方的晶种层(未示出)，其中晶种层与所镀覆的导电材料可由相同材料或不同材料形成。
在一些实施例中，多个重布线层122中的每一者包括导电配线层(conductivewiring layer)122A以及一个或多个导通孔122B。在一些实施例中，在重布线结构120中，多个介电层124与多个导电配线层122A沿方向Z交替堆叠，且多个导电配线层122A中的每一者沿垂直于方向Z的方向X在对应的介电层124的表面S124(在图1A中示为顶表面)上水平延伸。在一些实施例中，多个导通孔122B嵌入多个介电层124中，且多个导通孔122B中的每一者沿方向Z垂直延伸穿过对应的介电层124，以在两个导电配线层122A之间建立电连接。也就是说，两个导电配线层122A通过夹置在其间的多个导通孔122B彼此电连接。换句话说，重布线结构120中的多个导电配线层122A通过多个导通孔122B彼此内连。在一些实施例中，多个导电配线层122A中的每一者可包括导电迹线(导电线)、导电接垫或其组合。在某些实施例中，最顶的导电配线层122A包括多个导电接垫。
在一些实施例中，如图1A中所示，导通孔122B的横截面形状是倒梯形(invertedtrapezoid)。也就是说，在图1A示出的剖视图中，沿方向X，导通孔122B的表面S1(在图1A中示为顶表面)的侧向尺寸LD1大于导通孔122B的表面S2(在图1A中示为底表面)的侧向尺寸LD2。换句话说，导通孔122B的侧向尺寸沿方向Z从导通孔122B的顶部到导通孔122B的底部减小。在一些实施例中，从俯视图来看，导通孔122B的表面S1及表面S2各自具有圆形形状。换句话说，导通孔122B的平行于表面S1或表面S2的横截面是圆。然而，本公开不限于此。在一些替代性实施例中，从俯视图来看，导通孔122B的表面S1及表面S2各自可具有椭圆形形状、多边形形状或其他适合的形状。在导通孔122B的表面S1及表面S2各自具有圆形俯视形状的情形中，则侧向尺寸LD1及侧向尺寸LD2各自可为直径。在导通孔122B的表面S1及表面S2各自具有多边形俯视形状的情形中，则侧向尺寸LD1及侧向尺寸LD2各自可为最大尺寸。从另一观点来看，在一些实施例中，导通孔122B具有倒平截头台(inverted frustum)(即，尖端被截断的倒圆锥(inverted cone)或倒棱锥(inverted pyramid))的形状。也就是说，导通孔122B的表面S1的面积大于导通孔122B的表面S2的面积。换句话说，如图1A中所示，导通孔122B沿方向Z朝向介电层110、剥离层DB及载体C1锥形化(tapered)。举例来说，导通孔122B可具有圆锥、椭圆锥或棱锥的倒平截头台的形状。
如上所述，导通孔122B用作沿方向Z的上覆的导电配线层122A与下伏的导电配线层122A之间的连接件，从而使导通孔122B的表面S1及表面S2与对应的导电配线层122A物理接触(physical contact)及直接接触。也就是说，表面S1的面积及表面S2的面积被称为所两个导电配线层122A与夹置在其间的导通孔122B之间的接触面积。在一些实施例中，如图1A中所示，导通孔122B与上覆的导电配线层122A之间的接触面积(即表面S1的面积)大于导通孔122B与下伏的导电配线层122A之间的接触面积(即表面S2的面积)。在一些实施例中，如图1A中所示，导通孔122B的表面S1与和所述导通孔122B位于相同的重布线层122中的导电配线层122A接触，且导通孔122B的表面S2与和所述导通孔122B位于不同的重布线层122中的下伏的导电配线层122A接触。在一些实施例中，如图1A中所示，导通孔122B的表面S1与对应的介电层124的表面S124实质上共面且平齐。在一些实施例中，表面S1对表面S2的比率的范围介于约1.2到约1.8。利用此种配置，半导体封装10的制造工艺可与当前采用的制造工艺兼容，从而提高半导体封装10的生产良率(production yield)。
在一些实施例中，导通孔122B形成有与表面S1及表面S2连接的倾斜侧壁(inclined sidewall)IS1。在一些实施例中，倾斜侧壁IS1与表面S2之间的角度α1是钝角。在一些实施例中，角度α1在约95度到约110度范围内。利用此种配置，半导体封装10的制造工艺可与当前采用的制造工艺兼容，从而提高半导体封装10的生产良率。在一些实施例中，导通孔122B的厚度t1在约5μm到约8μm范围内。利用此种配置，半导体封装10的制造工艺可与当前采用的制造工艺兼容，从而提高半导体封装10的生产良率。
在一些实施例中，重布线结构120具有表面120a及与表面120a相对的表面120b。如图1A中所示，重布线结构120的表面120a被示为顶表面，且重布线结构120的表面120b被示为底表面。在一些实施例中，表面120b面对载体C1。在一些实施例中，表面120b贴合到介电层110的表面110a。在一些实施例中，表面120a由最顶的介电层124及最顶的导电配线层122A构成，且表面120b由最底的介电层124及最底的导电配线层122A构成。
在一些实施例中，将重布线结构120形成为包括粗略特征部分(coarse-featuredportion)120A及沿方向Z位于粗略特征部分120A之上的精细特征部分(fine-featuredportion)120B。利用此种配置，可降低半导体封装10的生产成本。如图1A中所示，粗略特征部分120A被示为具有重布线层122中的第一层到第五层的实例，且精细特征部分120B被示为具有重布线层122中的第六层到第十层的实例。然而，本公开不限于此，粗略特征部分120A中可包括更多或更少的重布线层122，且精细特征部分120B中可包括更多或更少的重布线层122。在某些实施例中，将精细特征部分120B形成为具有重布线层122中的第一层到第n层，且将粗略特征部分120A形成为具有重布线层122中的第(n+1)层到第m层，其中m>n+1，n表示介于1到6的整数，且m表示介于5到10的整数。在一些实施例中，粗略特征部分120A中的重布线层122的尺寸(例如长度、宽度、高度、厚度)大于精细特征部分120B中的重布线层122的尺寸。在此种实施例中，粗略特征部分120A中的介电层124的厚度大于精细特征部分120B中的介电层124的厚度。在某些实施例中，粗略特征部分120A中的重布线层122的线与间隔(lines and spaces，L/S)的大小大于精细特征部分120B中的重布线层122的L/S的大小。换句话说，粗略特征部分120A中的重布线层122的节距(pitch)大于精细特征部分120B中的重布线层122的节距。应注意，尽管重布线结构120被示为划分成两个部分(即，粗略特征部分120A及精细特征部分120B)的实例，然而本公开的范围不限于此。在一些替代性实施例中，可将重布线结构120形成为仅包括精细特征部分120B。在一些替代性实施例中，可将重布线结构120形成为仅包括粗略特征部分120A。
参照图1B，在形成重布线结构120之后，在重布线结构120的表面120a之上提供至少一个半导体管芯140、至少一个无源器件150及多个导电连接件130。也就是说，表面120a面对所述至少一个半导体管芯140。在一些实施例中，在最顶的导电配线层122A上形成多个导电连接件130。在一些实施例中，通过焊剂(solder flux)将导电连接件130贴合到最顶的导电配线层122A。在一些实施例中，导电连接件130是焊料球或球栅阵列(ball gridarray，BGA)球。在此种情形中，导电连接件130被称为导电球。在一些实施例中，通过植球工艺(ball placement process)和/或回焊工艺(reflowing process)形成导电连接件130。在某些实施例中，在最顶的导电配线层122A中所包括的导电接垫上形成导电连接件130。在此种实施例中，所述导电接垫被称为用于球安装的球下金属图案(under-ball metallurgypattern)。根据本公开，导电连接件130的数目不受限制，且可基于需求来选择。
继续参照图1B，将至少一个半导体管芯140及至少一个无源器件150拾取且放置(picked and placed)在最顶的导电配线层122A上。尽管图1B示出一个半导体管芯140及两个无源器件150放置在一个封装单元PU中的最顶的导电配线层122A上，然而应注意，放置在一个封装单元PU中的最顶的导电配线层122A上的半导体管芯140的数目及无源器件150的数目不限于此，且可基于需求和/或设计布局来调整。此外，在图1A到图1I示出的剖视图中，为简单起见，示出一个封装单元PU，但本公开不受本文中所示的实施例或图所限制，所属领域中的技术人员可理解，在载体C1上提供有排列成阵列的多于一个封装单元PU。在一些实施例中，当在最顶的导电配线层122A上放置多于一个半导体管芯140时，多个半导体管芯140可排列成阵列，且当多个半导体管芯140排列成阵列时，多个导电连接件130可分类成组。半导体管芯140的数目可对应于导电连接件130的组的数目。在一些实施例中，当在最顶的导电配线层122A上放置多于一个半导体管芯140时，多个半导体管芯140具有相同的功能及性质。在一些替代性实施例中，当在最顶的导电配线层122A上放置多于一个半导体管芯140时，多个半导体管芯140具有不同的功能及性质。在示例性实施例中，在形成导电连接件130之后，将半导体管芯140及多个无源器件150拾取且放置在最顶的导电配线层122A上。然而，本公开不限于此。在一些替代性实施例中，可在形成导电连接件130之前将半导体管芯140及无源器件150拾取且放置在最顶的导电配线层122A上。在一些实施例中，通过多个焊料区160将半导体管芯140与最顶的导电配线层122A接合及连接，且通过多个焊料区162将无源器件150与最顶的导电配线层122A接合及连接。在一些实施例中，焊料区160及焊料区162分别包含焊料材料。在一些实施例中，焊料区160及焊料区162分别由例如Sn、Pb、Ag、Cu、Ni、Bi或其合金等具有低电阻率的导电材料制成。在一些实施例中，分别通过蒸镀、电镀、印刷、焊料转移、植球、回焊工艺或其组合形成焊料区160及焊料区162。
在一些实施例中，半导体管芯140可为数字芯片、模拟芯片(analog chip)或混合信号芯片(mixed signal chip)。在一些实施例中，半导体管芯140可为应用专用集成电路(“application-specific integrated circuit，ASIC”)芯片、传感器芯片、无线及射频芯片、存储器芯片、逻辑芯片、电压调节器芯片或任何其他适合的芯片。在某些实施例中，半导体管芯140是系统芯片(system on chip，SoC)。在一些实施例中，半导体管芯140包括衬底142、有源表面144a、与有源表面144a相对的后表面144b以及分布在有源表面144a上的多个导电连接件146。在一些实施例中，衬底142是由以下制成的半导体衬底：元素半导体材料，例如结晶硅、金刚石或锗；化合物半导体材料，例如碳化硅、镓砷、砷化铟或磷化铟；或者合金半导体材料，例如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，半导体管芯140可包括形成在衬底142中或衬底142上的器件层(未示出)。在一些实施例中，所述器件层包括有源器件(例如，晶体管和/或存储器，例如N型金属氧化物半导体(N-type metal-oxide semiconductor，NMOS)器件和/或P型金属氧化物半导体(P-type metal-oxidesemiconductor，PMOS)器件或类似物)且可选地包括无源器件(例如，电阻器、电容器、电感器或类似物)。在一些实施例中，导电连接件146是导电柱(conductive pillar)、导电杆(conductive post)或导电接垫。在某些实施例中，导电连接件146是铜柱或其他适合的导电柱。在一些实施例中，半导体管芯140可包括位于衬底142中或衬底142上的导电图案或迹线(未示出)，且导电图案或迹线可与导电连接件146电连接。
在一些实施例中，通过多个导电连接件146及多个焊料区160将半导体管芯140与最顶的导电配线层122A接合及连接。在一些实施例中，在将半导体管芯140放置到最顶的导电配线层122A上之前，在多个导电连接件146上分别形成多个焊料区160。在此种情形中，将半导体管芯140放置成使得多个焊料区160贴合到最顶的导电配线层122A，且一旦多个焊料区160与最顶的导电配线层122A物理接触，便执行回焊工艺以将多个焊料区160与最顶的导电配线层122A接合，且因此将半导体管芯140贴合到重布线结构120。在一些替代性实施例中，在将半导体管芯140放置到最顶的导电配线层122A上之前，在最顶的导电配线层122A上形成多个焊料区160。在此种情形中，将半导体管芯140放置成使得多个导电连接件146贴合到最顶的导电配线层122A上的对应的焊料区160，且一旦多个导电连接件146与多个焊料区160物理接触，便执行回焊工艺以将多个导电连接件146与多个焊料区160接合，且因此将半导体管芯140贴合到重布线结构120。在一些实施例中，在执行回焊工艺之后，与导电连接件146连接的焊料区160重新造型成所期望的凸块形状。在一些实施例中，导电连接件146与焊料区160统称为微凸块(micro bump)。换句话说，半导体管芯140通过凸块接头(bumpjoint)接合到最顶的导电配线层122A上。通过此种配置，半导体管芯140与重布线结构120之间的接合强度足够强，以有助于释放由载体C1与介电层110以及重布线结构120的介电层124之间的热膨胀系数(coefficient of thermal expansion，CTE)失配导致的应力。在一些实施例中，可将焊剂(未示出)施加到焊料区160上，以实现更好的粘合。在某些实施例中，焊料区160设置在最顶的导电配线层122A中所包括的导电接垫上且与其直接接触。在此种实施例中，所述导电接垫被称为用于凸块接合的凸块下金属图案(under-bump metallurgypattern)。在一些实施例中，如图1B中所示，焊料区160位于半导体管芯140的导电连接件146与最顶的导电配线层122A中所包括的导电接垫之间。然而，本公开不限于此。在一些替代性实施例中，焊料区160可进一步覆盖导电连接件146的侧壁的一部分及最顶的导电配线层122A中所包括的导电接垫的侧壁的一部分。根据本公开，导电连接件146的数目及焊料区160的数目不受限制，且可基于需求来选择。
在一些实施例中，如图1B中所示，在将半导体管芯140接合到最顶的导电配线层122A之后，半导体管芯140的有源表面144a面对重布线结构120的表面120a。也就是说，半导体管芯140通过使用倒装芯片接合(flip-chip bonding)而接合到最顶的导电配线层122A。在一些实施例中，如图1B中所示，在将半导体管芯140接合到最顶的导电配线层122A之后，导电连接件146的侧壁被暴露出。然而，本公开不限于此。在一些替代性实施例中，半导体管芯140可进一步包括设置在有源表面144a上的绝缘层，且导电连接件146可嵌入绝缘层中，即，绝缘层环绕且覆盖导电连接件146的侧壁。
在一些实施例中，无源器件150可为电容器、电阻器、电感器、熔丝或类似物。在一些实施例中，无源器件150包括多个导电连接件152，且无源器件150通过多个导电连接件152及多个焊料区162与最顶的导电配线层122A接合及连接。在一些实施例中，在将无源器件150放置到最顶的导电配线层122A上之前，在多个导电连接件152上分别形成多个焊料区162。在此种情形中，将无源器件150放置成使得多个焊料区162贴合到最顶的导电配线层122A，且一旦多个焊料区162与最顶的导电配线层122A物理接触，便执行回焊工艺以将多个焊料区162与最顶的导电配线层122A接合，且因此将无源器件150贴合到重布线结构120。在一些替代性实施例中，在将无源器件150放置到最顶的导电配线层122A上之前，在最顶的导电配线层122A上形成多个焊料区162。在此种情形中，将无源器件150放置成使得多个导电连接件152贴合到最顶的导电配线层122A上的对应的焊料区162，且一旦多个导电连接件152与多个焊料区162物理接触，便执行回焊工艺以将多个导电连接件152与多个焊料区162接合，且因此将无源器件150贴合到重布线结构120。在一些实施例中，在执行回焊工艺之后，与导电连接件152连接的焊料区162重新造型成所期望的凸块形状。在一些实施例中，导电连接件152与焊料区162统称为微凸块。换句话说，无源器件150通过凸块接头接合到最顶的导电配线层122A上。在一些实施例中，可将焊剂(未示出)施加到焊料区162上，以实现更好的粘合。在某些实施例中，焊料区162设置在最顶的导电配线层122A中所包括的导电接垫上且与其直接接触。在此种实施例中，所述导电接垫被称为用于凸块接合的凸块下金属图案。在一些实施例中，如图1B中所示，焊料区162位于无源器件150的导电连接件152与最顶的导电配线层122A中所包括的导电接垫之间。然而，本公开不限于此。在一些替代性实施例中，焊料区162可进一步覆盖导电连接件152的侧壁的一部分及最顶的导电配线层122A中所包括的导电接垫的侧壁的一部分。根据本公开，导电连接件152的数目及焊料区162的数目不受限制，且可基于需求来选择。在一些实施例中，如图1B中所示，在将无源器件150接合到最顶的导电配线层122A之后，导电连接件152的侧壁被暴露出。然而，本公开不限于此。在一些替代性实施例中，无源器件150可进一步包括环绕且覆盖导电连接件152的侧壁的绝缘层。
参照图1A及图1B，在放置半导体管芯140之前形成重布线结构120，且因此前述工艺被视为“先重布线层方法(RDL first method)”。通过采用先重布线层方法在载体C1之上形成重布线结构120及半导体管芯140，可在不受扇出比率(fan-out ratio)(即，管芯面积对封装面积的比率)约束的情况下，形成随后形成的半导体封装10。此外，由于半导体管芯140通过倒装芯片接合而耦合到重布线结构120的表面120a，因此使得不再使用在传统封装结构中用于粘合半导体管芯的管芯贴合膜(die attach film，DAF)或导线上膜(film onwire，FOW)。因此，可有效地减小随后形成的半导体封装10的总厚度。
参照图1C，在将半导体管芯140及多个无源器件150安装在重布线结构120上之后，提供底部填充胶UF以填充重布线结构120与半导体管芯140之间的间隙以及重布线结构120与多个无源器件150之间的间隙。在一些实施例中，如图1C中所示，多个导电连接件146、多个焊料区160、多个导电连接件152、多个焊料区162以及最顶的导电配线层122A的一部分由底部填充胶UF包封。换句话说，多个导电连接件146、多个焊料区160、多个导电连接件152、多个焊料区162以及最顶的导电配线层122A的一部分由底部填充胶UF很好地保护。在一些实施例中，底部填充胶UF也部分地覆盖半导体管芯140的侧壁及多个无源器件150的侧壁。在一些实施例中，底部填充胶UF的材料包括模制化合物、环氧树脂、模制底部填充胶(molding underfill，MUF)、树脂或类似物。由于底部填充胶UF，重布线结构120与半导体管芯140之间的接合强度以及重布线结构120与多个无源器件150之间的接合强度增强，从而提高了随后形成的半导体封装10的可靠性。
继续参照图1C，在载体C1之上形成包封体170，且包封体170环绕半导体管芯140、多个无源器件150及多个导电连接件130。在一些实施例中，如图1C中所示，包封体170在侧向上包封半导体管芯140、多个无源器件150及多个导电连接件130。换句话说，包封体170至少覆盖且包绕半导体管芯140、多个无源器件150及多个导电连接件130的侧壁。此外，如图1C中所示，将包封体170形成为填充半导体管芯140与多个无源器件150之间的间隙、多个无源器件150与多个导电连接件130之间的间隙以及多个导电连接件130之间的间隙。在一些实施例中，包封体170可被称为“间隙填充材料”。在一些实施例中，包封体170的厚度w1的范围介于约80μm到约500μm。
在一些实施例中，通过以下方式形成包封体170：在载体C1之上形成完全覆盖半导体管芯140、多个无源器件150及多个导电连接件130的包封材料(未示出)，且然后对包封材料执行平坦化工艺(planarization process)以暴露出半导体管芯140的后表面144b(在图1C中示为顶表面)及多个导电连接件130的多个表面130s(在图1C中示为顶表面)。在一些实施例中，包封体170的包封材料包括模制化合物、模制底部填充胶、树脂(例如环氧树脂、酚醛树脂)或类似物。在一些替代性实施例中，包封体170的包封材料包括氧化硅(SiOx，其中x>0)、氮氧化硅(SiOxNy，其中x>0且y>0)、氮化硅(SiNx，其中x>0)或其他适合的介电材料。在一些实施例中，包封体170的包封材料可进一步包括填料颗粒(例如，二氧化硅(silica)、粘土(clay)或类似物)。在一些实施例中，通过包覆模制工艺(over-molding process)形成包封体170的包封材料。举例来说，包覆模制工艺是压缩模制工艺(compression moldingprocess)。在一些替代性实施例中，通过膜沉积工艺(film deposition process)形成包封体170的包封材料。举例来说，膜沉积工艺包括CVD、HDPCVD、PECVD、原子层沉积(ALD)或其组合。在一些实施例中，平坦化工艺包括机械研磨工艺、化学机械抛光(chemical mechanicalpolishing，CMP)工艺或其组合。
在一些实施例中，在用于形成包封体170的平坦化工艺期间，多个导电连接件130被部分地移除，以使得多个导电连接件130的多个表面130s被显露出且与包封体170的表面170s(在图1C中示为顶表面)齐平。换句话说，多个导电连接件130穿透包封体170以用于双侧连接(dual-side connection)。另外，在一些实施例中，多个无源器件150由包封体170覆盖且很好地保护。换句话说，多个无源器件150不被显露出。然而，本公开不限于此。在一些替代性实施例中，多个无源器件150可被显露出。
在一些实施例中，通过形成包封体170，半导体管芯140、多个无源器件150及多个导电连接件130被模制而形成模制结构MW(相似于重构晶片结构)。在一些实施例中，如上所述，模制结构MW包括多个封装单元PU。换句话说，可在重构晶片层级(reconstructed waferlevel)执行示例性工艺，以使得所述多个封装单元PU以重构晶片形式被处理。如上所述，通过凸块接头彼此接合的半导体管芯140与重布线结构120之间的接合强度足够强，以有助于释放由载体C1与介电层110以及重布线结构120的介电层124之间的CTE失配导致的应力，因此即使在形成底部填充胶UF及包封体170之前在载体C1之上被形成为具有5到10个重布线层122的重布线结构120发生翘曲而引起重布线结构120的表面120a上的高度变化(差异)，在形成底部填充胶UF及包封体170之后，由于重布线结构120的介电层124与包封体170、底部填充胶UF以及半导体管芯140之间的CTE失配，所述翘曲可得到减少及补偿。也就是说，在形成底部填充胶UF及包封体170之前，重布线结构120的翘曲程度大于模制结构MW中的重布线结构120的翘曲程度。因此，即使重布线结构120被形成为具有5到10个重布线层122，模制结构MW也可为无翘曲结构或高度变化(差异)可忽略不计的轻微翘曲结构。也就是说，包封体170的表面170s、多个导电连接件130的多个表面130s及半导体管芯140的后表面144b可具有高的平坦程度。在某些实施例中，与在形成底部填充胶UF及包封体170之前的重布线结构120的翘曲程度相比，模制结构MW的表面上的高度变化(差异)减少了约300μm到约500μm。
参照图1D，在形成模制结构MW之后，将图1C中所示结构颠倒(即，上下翻转)且放置在载体C2上以用于进一步处理。在一些实施例中，如图1D中所示，通过粘合层AD将包封体170、多个导电连接件130及半导体管芯140接合到载体C2。在一些实施例中，粘合层AD包括管芯贴合膜(DAF)。然而，本公开不限于此。在一些替代性实施例中，其他材料可适以作为粘合层AD，只要所述材料能够加强载体C2与包封体170、多个导电连接件130以及半导体管芯140之间的粘合即可。在某些实施例中，载体C2是玻璃载体、金属板、塑料支撑板或类似物，但也可使用其他适合的衬底材料，只要所述材料能够经受住工艺的后续步骤即可。
参照图1E，在将模制结构MW接合到载体C2之后，从模制结构MW的介电层110剥离及分离载体C1。在一些实施例中，剥离工艺包括将例如激光或紫外(ultra-violet，UV)光等光投射在剥离层DB(例如，LTHC释放层)上，以使得载体C1可与剥离层DB一起被容易地移除。在剥离工艺之后，与介电层110的表面110a相对的表面110b(即，图1E中的所示顶表面)被显露出或暴露出。
参照图1F，在重布线结构120的表面120b(在图1F中示为顶表面)之上形成重布线结构180。在一些实施例中，如图1F中所示，重布线结构180与重布线结构120的表面120b物理接触及直接接触。也就是说，在模制结构MW中，重布线结构120位于重布线结构180与半导体管芯140之间以及重布线结构180与多个导电连接件130之间。换句话说，在模制结构MW中，重布线结构180与半导体管芯140位于重布线结构120的相对两侧处，且重布线结构180与多个导电连接件130位于重布线结构120的相对两侧处。
在一些实施例中，形成重布线结构180包括交替地依序形成多个重布线层182与多个介电层184。也就是说，重布线结构180包括沿方向Z交替堆叠的多个重布线层182与多个介电层184。在某些实施例中，如图1F中所示，多个重布线层182夹置在多个介电层124之间，其中多个重布线层182的最顶层的部分位于多个介电层184的最顶层上，以用于与一个或多个上覆的连接件(例如，后来形成的导电连接件或半导体器件，例如有源器件或无源器件)连接，且多个重布线层182的最底层由介电层110暴露出，以用于与重布线结构120的下伏的导电配线层122A连接。此外，如图1F中所示，多个重布线层182的最顶层从多个介电层184的最顶层的所示顶表面突出，即，多个重布线层182的最顶层的所示顶表面高于多个介电层184的最顶层的所示顶表面。然而，本公开不限于此。在一些替代性实施例中，多个重布线层182的最顶层的所示顶表面可与多个介电层184的最顶层的所示顶表面实质上齐平。此外，如图1F中所示，多个重布线层182的最底层的所示底表面与介电层110的表面110a(在图1F中示为底表面)彼此实质上齐平，且与重布线结构120接触。应注意，尽管本文中示出五个重布线层182及四个介电层184，然而本公开的范围不受本公开的实施例所限制。在一些实施例中，重布线层182的数目的范围介于4到10。也就是说，在重布线结构180的形成期间，可在重布线结构120之上形成4到10个重布线层182。在一些实施例中，对于重布线结构180而言，介电层110是附加的介电层。然而，本公开不限于此。在一些替代性实施例中，介电层110可为重布线结构180的一部分。
在一些实施例中，以与介电层124相似的方式形成介电层184，且介电层184由与介电层124的材料相似的材料形成。因此，本文中将不再对介电层184予以赘述。此外，在一些实施例中，以与重布线层122相似的方式形成重布线层182，且重布线层182由与重布线层122的材料相似的材料形成。因此，本文中将不再对重布线层182予以赘述。
在一些实施例中，多个重布线层182中的每一者包括导电配线层182A以及一个或多个导通孔182B。在一些实施例中，在重布线结构180中，多个介电层184与多个导电配线层182A沿方向Z交替堆叠。在一些实施例中，在重布线结构180中，最底的重布线层182的导电配线层182A沿方向X在介电层110的表面110b(在图1F中示为顶表面)上水平延伸，且其余的多个导电配线层182A中的每一者沿方向X在对应的介电层184的表面S184(在图1F中视为顶表面)上水平延伸。在一些实施例中，最底的重布线层182的多个导通孔182B嵌入介电层110中，且最底的重布线层182的每一导通孔182B沿方向Z垂直延伸穿过介电层110，以在重布线结构180与重布线结构120之间建立电连接。详细来说，如图1F中所示，最底的重布线层182的多个导通孔182B与重布线结构120的表面120b处的导电配线层122A物理接触及直接接触。也就是说，在重布线结构180的多个重布线层182中，最底的重布线层182最靠近重布线结构120。在一些实施例中，其余的多个重布线层182的多个导通孔182B嵌入多个介电层184中，且所述多个导通孔182B中的每一者沿方向Z垂直延伸穿过对应的介电层184，以在两个导电配线层182A之间建立电连接。也就是说，两个导电配线层182A通过夹置在其间的多个导通孔182B彼此电连接。换句话说，重布线结构180中的多个导电配线层182A通过多个导通孔182B彼此内连。在一些实施例中，多个导电配线层182A中的每一者可包括导电迹线(导电线)、导电接垫或其组合。在某些实施例中，最顶的导电配线层182A包括多个导电接垫。
在一些实施例中，如图1F中所示，导通孔182B的横截面形状是倒梯形。也就是说，在图1F示出的剖视图中，沿方向X，导通孔182B的表面S3(在图1F中示为顶表面)的侧向尺寸LD3大于导通孔182B的表面S4(在图1F中示为底表面)的侧向尺寸LD4。换句话说，导通孔182B的侧向尺寸沿方向Z从导通孔182B的顶部到导通孔182B的底部减小。在一些实施例中，从俯视图来看，导通孔182B的表面S3及表面S4各自具有圆形形状。换句话说，导通孔182B的平行于表面S3或表面S4的横截面是圆。然而，本公开不限于此。在一些替代性实施例中，从俯视图来看，导通孔182B的表面S3及表面S4各自可具有椭圆形形状、多边形形状或其他适合的形状。在导通孔182B的表面S3及表面S4各自具有圆形俯视形状的情形中，则侧向尺寸LD3及侧向尺寸LD4各自可为直径。在导通孔182B的表面S3及表面S4各自具有多边形俯视形状的情形中，则侧向尺寸LD3及侧向尺寸LD4各自可为最大尺寸。从另一观点来看，在一些实施例中，导通孔182B具有倒平截头台(即，尖端被截断的倒圆锥或倒棱锥)的形状。也就是说，导通孔182B的表面S3的面积大于导通孔182B的表面S4的面积。换句话说，如图1F中所示，导通孔182B沿方向Z朝向介电层110、重布线结构120及半导体管芯140锥形化。举例来说，导通孔182B可具有圆锥、椭圆锥或棱锥的倒平截头台的形状。
在图1F中所示的阶段处，导通孔182B的横截面形状是倒梯形，且导通孔122B的横截面形状是梯形。也就是说，具有比导通孔122B的表面S1的面积小的面积的导通孔122B的表面S2面对具有比导通孔182B的表面S3的面积小的面积的导通孔182B的表面S4，且导通孔122B的表面S2及导通孔182B的表面S4位于导通孔122B的表面S1与导通孔182B的表面S3之间。换句话说，导通孔122B的侧向尺寸的减小方向与导通孔182B的侧向尺寸的减小方向相反。详细来说，如图1F中所示，导通孔122B的侧向尺寸沿从表面S1延伸到表面S2的第一方向D1逐渐减小，导通孔182B的侧向尺寸沿从表面S3延伸到表面S4的第二方向D2逐渐减小，第一方向D1与第二方向D2相反，且第一方向D1及第二方向D2平行于方向Z。此外，如图1F中所示，第一方向D1从半导体管芯140延伸到重布线结构120，且第二方向D2从重布线结构120延伸到半导体管芯140。从另一观点来看，在图1F中所示的阶段处，导通孔122B沿第一方向D1锥形化，且导通孔182B沿第二方向D2锥形化。也就是说，导通孔122B远离半导体管芯140锥形化，且导通孔182B朝向半导体管芯140锥形化。
在一些实施例中，如图1F中所示，重布线结构180、介电层110及重布线结构120统称为重布线结构190。也就是说，在重布线结构120之上形成重布线结构180之后，重布线结构190被提供在半导体管芯140上。如上所述，重布线结构180中的导通孔182B与重布线结构120中的导通孔122B具有不同的锥形方向(taper direction)(例如，重布线结构180中的导通孔182B的横截面形状与重布线结构120中的导通孔122B的横截面形状相对于彼此倒置)，且因此重布线结构190被提供为具有沿方向Z堆叠的两个不同部分。此外，如图1F中所示，第一方向D1从半导体管芯140延伸到重布线结构190，且第二方向D2从重布线结构190延伸到半导体管芯140。在一些实施例中，重布线结构190的厚度w2的范围介于约30μm到约100μm。
如上所述，导通孔182B可用作沿方向Z的上覆的导电配线层182A与下伏的导电配线层182A之间的连接件，或者沿方向Z的上覆的导电配线层182A与下伏的导电配线层122A之间的连接件，从而使导通孔182B的表面S3及表面S4与重布线结构190中的对应的导电配线层接触。详细来说，在重布线结构190中，最底的重布线层182的导通孔182B的表面S3及表面S4分别与对应的导电配线层182A及重布线结构120的表面120b处的对应的导电配线层122A物理接触及直接接触，且其余的多个重布线层182的导通孔182B的表面S3及表面S4与对应的导电配线层182A物理接触及直接接触。也就是说，表面S3的面积及表面S4的面积被称为重布线结构190中的两个导电配线层与夹置在其间的导通孔182B之间的接触面积。在一些实施例中，如图1F中所示，导通孔182B与上覆的导电配线层182A之间的接触面积(即，表面S3的面积)大于导通孔122B与下伏的导电配线层182A或导电配线层122A之间的接触面积(即，表面S4的面积)。在一些实施例中，如图1F中所示，导通孔182B的表面S3与和所述导通孔182B位于相同的重布线层182中的导电配线层182A接触，且导通孔182B的表面S4与和所述导通孔182B位于不同的重布线层182中的下伏的导电配线层182A接触。在一些实施例中，如图1F中所示，导通孔182B的表面S3与对应的介电层184的表面S184或介电层110的表面110b实质上共面且平齐。在一些实施例中，表面S3对表面S4的比率的范围介于约1.2到约1.8。利用此种配置，半导体封装10的制造工艺可与当前采用的制造工艺兼容，从而提高半导体封装10的生产良率。此外，如上所述，重布线结构120的每一导通孔122B与对应的导电配线层122A物理接触及直接接触，以用于提供电连接，且因此与重布线结构120的表面120b处的相同的导电配线层122A物理接触及直接接触的导通孔182B与导通孔122B具有不同的锥形方向。
在一些实施例中，导通孔182B形成有与表面S3及表面S4连接的倾斜侧壁IS2。在一些实施例中，倾斜侧壁IS2与表面S4之间的角度α2是钝角。在一些实施例中，角度α2在约95度到约110度范围内。利用此种配置，半导体封装10的制造工艺可与当前采用的制造工艺兼容，从而提高半导体封装10的生产良率。在一些实施例中，导通孔182B的厚度t2在约5μm到约8μm范围内。利用此种配置，半导体封装10的制造工艺可与当前采用的制造工艺兼容，从而提高半导体封装10的生产良率。
在一些实施例中，重布线结构180具有表面180a及与表面180a相对的表面180b。如图1F中所示，重布线结构180的表面180a被示为顶表面，且重布线结构180的表面180b被示为底表面。在一些实施例中，表面180b面对重布线结构120。在一些实施例中，表面180b贴合到介电层110的表面110b及重布线结构120的表面120a。在一些实施例中，表面180a由最顶的介电层184及最顶的导电配线层182A构成，且表面180b由最底的介电层184及最底的导电配线层182A构成。
在一些实施例中，重布线结构180被形成为仅包括一个部分180A。在某些实施例中，部分180A是精细特征部分。在此种实施例中，部分180A中的重布线层182的节距小于粗略特征部分120A中的重布线层122的节距，且部分180A中的重布线层182的节距可与精细特征部分120B中的重布线层122的节距相同或不同。然而，本公开不限于此。在替代性实施例中，部分180A是粗略特征部分。在此种实施例中，部分180A中的重布线层182的节距大于精细特征部分120B中的重布线层122的节距，且部分180A中的重布线层182的节距可与粗略特征部分120A中的重布线层122的节距相同或不同。在又一些替代性实施例中，重布线结构180被形成为包括粗略特征部分及精细特征部分，即两个不同部分。在此种实施例中，重布线结构180的粗略特征部分及精细特征部分可相似于重布线结构120的粗略特征部分120A及精细特征部分120B，因此可参考其详细说明。
如上所述，在形成包封体170之后，由于重布线结构120的介电层124与包封体170、底部填充胶UF(如果存在的话)以及半导体管芯140之间的CTE失配，在载体C1之上具有5到10个重布线层122的重布线结构120的翘曲可得到减少及补偿，从而可在不会面临高翘曲问题的情况下，形成通过在重布线结构120之上形成与半导体管芯140相对的重布线结构180而提供的重布线结构190。也就是说，通过执行两次重布线结构工艺(即，一次工艺用于载体C1之上的重布线结构120，另一次工艺用于载体C2之上的重布线结构180)以形成能够具有等于或大于10个重布线层(例如，多个重布线层122及多个重布线层182)的重布线结构190，可防止在一个载体之上通过一次重布线结构工艺形成具有等于或大于10个重布线层的重布线结构所面临的高翘曲风险。换句话说，即使在载体C2之上形成具有等于或大于10个重布线层(例如，多个重布线层122及多个重布线层182)的重布线结构190，也可防止模制结构MW面临高翘曲问题。因此，即使重布线结构190具有等于或大于10个重布线层(例如，也可防止重布线层122及也可防止重布线层182)，也可提高随后形成的半导体封装10的生产良率。在一些实施例中，在形成重布线结构190之后，模制结构MW可为无翘曲结构或高度变化(差异)可忽略不计的轻微翘曲结构。
此外，尽管图1F示出重布线结构190中的所有重布线层122与所有重布线层182彼此电连接以用于信号传输，然而本公开的范围不受本公开的实施例所限制。在一些替代性实施例中，重布线结构190中的50％到70％的重布线层可接收参考电压(例如，接地电压)，以便用作用于阻挡电磁干扰的电磁屏蔽结构。在此种实施例中，用作电磁屏蔽结构的重布线层可为具有至少一个开口的毯覆导电层(blanket conductive layer)，所述至少一个开口使得至少一个导通孔能够从中穿透以用于信号传输。
参照图1G，在形成重布线结构190之后，可可选地在重布线结构180的表面180a之上提供多个半导体器件200。在一些实施例中，将多个半导体器件200安装在与半导体管芯140相对的重布线结构190上。在一些实施例中，如图1G中所示，通过芯片到晶片接合工艺(chip-to-wafer bonding process)将多个半导体器件200安装在重布线结构190上，使得多个半导体器件200与重布线结构180的最顶的重布线层182电连接。在一些实施例中，通过重布线结构190，多个半导体器件200与半导体管芯140、多个无源器件150及多个导电连接件130电连接。尽管图1G示出三个半导体器件200放置在一个封装单元PU中的最顶的导电配线层182A上，然而应注意，放置在一个封装单元PU中的最顶的导电配线层182A上的半导体器件200的数目不限于此，且可基于需求和/或设计布局来调整。
在一些实施例中，半导体器件200可为有源器件或无源器件。在一些实施例中，有源器件可为存储器器件(例如动态随机存取存储器(dynamic random access memory，DRAM))或类似物。在一些实施例中，无源器件可为表面安装器件(surface mount device，SMD)、电容器(例如多层陶瓷电容器(multi-layer ceramic capacitor，MLCC)或集成无源器件(integrated passive device，IPD))、电阻器、电感器、熔丝或类似物。应注意，尽管本文中示出具有不同大小的半导体器件200，然而本公开的范围不受本公开的实施例所限制。在一些替代性实施例中，设置在重布线结构190上的多个半导体器件200可具有相同的大小。在一些实施例中，设置在重布线结构190上的多个半导体器件200具有相同的功能及性质。在一些替代性实施例中，设置在重布线结构190上的多个半导体器件200具有不同的功能及性质。
在一些实施例中，半导体器件200包括多个导电端子202，且通过所述导电端子202将半导体器件200安装在最顶的导电配线层182A中所包括的多个导电接垫上。因此，导电端子202可充当用于将半导体器件200与重布线结构190连接的连接件，且最顶的导电配线层182A中所包括的导电接垫可充当用于连接到半导体器件200的连接接垫。在一些实施例中，通过重布线结构190将多个半导体器件200与半导体管芯140、多个导电连接件130及多个无源器件150电连接。在一些实施例中，导电端子202是微凸块或受控塌陷芯片连接(controlled collapse chip connection，C4)凸块。在一些实施例中，导电端子202是焊料凸块。在一些实施例中，用于连接到半导体器件200的最顶的导电配线层182A中的所述导电接垫被称为用于凸块接合的凸块下金属图案。在一些实施例中，导电端子202由例如Sn、Pb、Ag、Cu、Ni、Bi或其合金等具有低电阻率的导电材料制成。在一些实施例中，可将焊剂(未示出)施加到导电端子202上，以实现更好的粘合。在一些实施例中，可通过焊接工艺、回焊工艺或其他适合的工艺将半导体器件200安装在重布线结构190上。在一些实施例中，通过最初透过蒸镀、电镀、印刷、焊料转移、植球或类似工艺形成焊料层来形成导电端子202。一旦在所述结构上形成焊料层，便可执行回焊，以便将所述材料造型成所期望的凸块形状。在另一实施例中，导电端子202包括通过溅镀、印刷、电镀、无电镀覆(electroless plating)、CVD或类似工艺形成的金属柱(例如铜柱)。金属柱可无焊料，且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层(metal cap layer)。金属顶盖层可包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似物或其组合，且可通过镀覆工艺形成金属顶盖层。图1G中呈现的半导体器件200被示为具有接合到最顶的导电配线层182A中的两个导电接垫的两个导电端子202，但要接合到最顶的导电配线层182A中的导电接垫的导电端子202的数目不特别限于所述实施例，且可基于设计要求而变化。
参照图1G及图1H，将图1G中所示的结构颠倒(即，上下翻转)且贴合到由框架F支撑的胶带TP(例如，切割胶带)以用于进一步处理。随后，将载体C2从包封体170、半导体管芯140及多个导电连接件130剥离及分离。在剥离工艺期间，粘合层AD的一部分可能粘在载体C2上，且可能被载体C2带走。同时，粘合层AD的另一部分保留在包封体170、半导体管芯140及多个导电连接件130上。在一些实施例中，通过湿法刻蚀(wet etching)或激光清洁(laser cleaning)移除粘合层AD的余留部分。在一些实施例中，在从包封体170、半导体管芯140及多个导电连接件130移除载体C2及粘合层AD之后，包封体170的表面170s(在图1H中示为顶表面)、半导体管芯140的后表面144b及多个导电连接件130的表面130s(在图1H中示为顶表面)被显露出或暴露出。在一些实施例中，如图1H中所示，包封体170的被暴露出的表面170s、半导体管芯140的被暴露出的后表面144b及多个导电连接件130的被暴露出的表面130s彼此实质上共面且齐平。
继续参照图1H，在移除载体C2及粘合层AD之后，将多个导电端子300放置在相应的导电连接件130上。在一些实施例中，多个导电端子300与多个导电连接件130的相应表面130s物理接触及直接接触。在一些实施例中，通过植球工艺将导电端子300设置在导电连接件130上。在一些实施例中，对导电端子300进行回焊以与导电连接件130的表面130s接合。在一些实施例中，对导电端子300进行回焊以重新造型成所期望的凸块形状。在一些实施例中，导电端子300是焊料球或BGA球。在某些实施例中，可将导电端子300安装到附加的电气器件(electrical device)(例如，电路载体、系统板、母板等)上。
参照图1H及图1I，在形成多个导电端子300之后，通过切穿包封体170及重布线结构190，可将模制结构MW单体化或切割成各别的封装单元PU，以提供多个半导体封装10。在一些实施例中，通过激光切削工艺、机械切削工艺或其他适合的切削工艺来切削模制结构MW。至此，半导体封装10的制造完成。
如图1I中所示，半导体封装10包括由包封体170在侧向上包封的半导体管芯140以及设置在包封体170上且与半导体管芯140电连接的重布线结构190。在一些实施例中，在半导体封装10中，重布线结构190沿方向Z堆叠在包封体170上。在一些实施例中，半导体封装10的重布线结构190包括其中具有5到10个重布线层122的重布线结构120及其中具有4到10个重布线层182的重布线结构180。也就是说，通过以上结合图1A到图1I论述的制造工艺，可实现具有等于或大于10个重布线层(例如，多个重布线层122及多个重布线层182)的半导体封装10。如图1I中所示，在半导体封装10的重布线结构190中，导通孔122B的表面S1的面积大于导通孔122B的表面S2的面积，导通孔182B的表面S3的面积大于导通孔182B的表面S4的面积，且表面S2及表面S4位于表面S1与表面S3之间。此外，如图1I中所示，表面S2位于表面S1与表面S4之间，且表面S4位于表面S2与表面S3之间。另外，如图1I中所示，导通孔122B的侧向尺寸沿第一方向D1逐渐减小，导通孔182B的侧向尺寸沿与第一方向D1相反的第二方向D2逐渐减小。也就是说，在半导体封装10中，重布线结构190包括具有两种不同配置类型的导通孔的两个不同部分。换句话说，在半导体封装10中，通过两种不同的重布线结构工艺形成重布线结构190。在一些实施例中，半导体封装10是具有双侧端子设计的集成扇出型(integrated fan-out，INFO)封装。
在一些实施例中，如图1I中所示，半导体封装10包括位于半导体管芯140与多个导电连接件130之间的多个无源器件150。然而，本公开不限于此。在一些替代性实施例中，半导体封装10可不包括无源器件。也就是说，无源器件150可选地形成在半导体封装10中。
尽管所述方法的步骤被示出且阐述为一系列动作或事件，然而应理解，此类动作或事件的所示次序不应被解释为限制性含义。另外，实施本公开的一个或多个实施例并非需要所有所示工艺或步骤。
在图1I中所示的半导体封装10中，导电连接件130可被称为导电球。然而，本公开不限于此。在一些替代性实施例中，导电连接件130可被称为导电穿孔。在下文中，将参照图2阐述其他实施例。
图2是根据本公开一些替代性实施例的半导体封装的示意性剖视图。图2中所示的半导体封装20相似于图1I中所示的半导体封装10，因此使用相同的参考编号指代相同或类似的部件，且本文中将不再对其予以赘述。参照图2及图1I，图2中所示的半导体封装20与图1I中所示的半导体封装10之间的差异在于导电连接件130的类型。在一些实施例中，在半导体封装20中，导电连接件130是通过光刻胶涂布、光刻、镀覆及光刻胶剥除工艺形成。在一些实施例中，导电连接件130的形成包括：形成具有开口的掩模图案(未示出)，所述开口暴露出重布线结构120的最顶的导电配线层122A中所包括的导电接垫；然后通过电镀或沉积形成填充所述开口的金属材料(未示出)；以及移除掩模图案以在重布线结构120上形成导电连接件130。在一些实施例中，掩模图案的材料可包括正性光刻胶或负性光刻胶。在一些实施例中，导电连接件130的材料可包括例如铜或铜合金等金属材料。本公开不限于此。
在一些替代性实施例中，导电连接件130可通过以下方式形成：在重布线结构120的表面120a上形成晶种层(未示出)；形成具有开口的掩模图案(未示出)，所述开口暴露出晶种层的与重布线结构120的最顶的导电配线层122A中所包括的导电接垫对应的部分；通过镀覆在晶种层的被暴露出的部分上形成金属材料(未示出)，以形成导电连接件130；移除掩模图案；以及然后移除晶种层的由导电连接件130暴露出的部分。举例来说，晶种层可为钛/铜复合层。
在一些实施例中，在半导体封装20中，导电连接件130是导电柱或导电杆。在一些实施例中，如图2中所示，导电连接件130穿透包封体170，以在重布线结构120的最顶的导电配线层122A与导电端子300之间提供电连接。因此，在半导体封装20中，导电连接件130是导电穿孔。此外，导电连接件130被称为绝缘穿孔(through insulating via，TIV)或集成扇出型(InFO)穿孔。
在图1I中所示的半导体封装10中，多个导电端子300与多个导电连接件130的相应表面130s物理接触及直接接触。然而，本公开不限于此。在一些替代性实施例中，多个导电端子300可通过重布线结构与多个导电连接件130电连接。在下文中，将参照图3阐述其他实施例。
图3是根据本公开一些替代性实施例的半导体封装的示意性剖视图。图3中所示的半导体封装30相似于图2中所示的半导体封装20，因此使用相同的参考编号指代相同或类似的部件，且本文中将不再对其予以赘述。下面将阐述图3中所示的半导体封装30与图2中所示的半导体封装20之间的差异。
参照图3，半导体封装30中包括另一重布线结构400。在一些实施例中，如图3中所示，重布线结构400与包封体170的表面170s(在图3中示为底表面)及多个导电连接件130的表面130s(在图3中示为底表面)物理接触及直接接触。也就是说，重布线结构400与重布线结构190分别设置在包封体170的两个相对表面上及导电连接件130的两个相对表面上。换句话说，重布线结构400与重布线结构190相对设置。从另一观点来看，如图3中所示，重布线结构400与半导体管芯140的后表面144b(在图3中示为底表面)物理接触及直接接触，且半导体管芯140的有源表面144a(在图3中示为顶表面)面对重布线结构190，因此在一些实施例中，重布线结构400被称为背侧重布线结构，且重布线结构190被称为前侧重布线结构。
在一些实施例中，如图3中所示，重布线结构400的形成包括交替地依序形成一个或多个介电层404与一个或多个重布线层402。尽管图3示出重布线结构400包括两个介电层404及一个重布线层402，其中重布线层402夹置在所述介电层404之间，然而本公开不限于此。在其他实施例中，介电层404的数目及重布线层402的数目可基于产品需求来调整。在一些实施例中，多个导电连接件130与重布线结构400的重布线层402电连接。也就是说，在半导体封装30中，导电连接件130用于在重布线结构400与重布线结构190之间提供电连接。在一些实施例中，重布线结构400的介电层404及重布线层402的材料相似于针对重布线结构120提及的介电层124及重布线层122的材料。因此，本文中将不再对介电层404及重布线层402予以赘述。此外，多个导电端子300与重布线结构400的重布线层402电连接。如图3中所示，多个导电端子300设置在重布线结构400的介电层404中的多个开口中，以电耦合及机械耦合到重布线结构400的重布线层402。也就是说，导电端子300通过重布线结构400的重布线层402与导电连接件130电连接。
根据本公开的一些实施例，一种半导体封装包括半导体管芯、包封体及重布线结构。包封体在侧向上包封半导体管芯。重布线结构设置在包封体上且与半导体管芯电连接，其中重布线结构包括沿堆叠方向堆叠的第一导通孔、第一导电配线层及第二导通孔，第一导通孔具有接触第一导电配线层的第一末端表面，第二导通孔具有接触第一导电配线层的第二末端表面，第一导通孔的第一横截面的面积大于第一导通孔的第一末端表面的面积，且第二导通孔的第二横截面的面积大于第二导通孔的第二末端表面的面积。
在一些实施例中，所述重布线结构还包括第一介电层、第二介电层、第二导电配线层及第三导电配线层，所述第一介电层包绕所述第一导通孔及所述第一导电配线层，所述第二介电层包绕所述第二导通孔，所述第二导电配线层设置在所述第一介电层的第一表面上，且所述第三导电配线层设置在所述第二介电层的第二表面上。
在一些实施例中，所述第一导通孔的所述第一横截面与所述第一介电层的所述第一表面共面，且所述第二导通孔的所述第二横截面与所述第二介电层的所述第二表面共面。
在一些实施例中，所述重布线结构包括第一部分及堆叠在所述第一部分上的第二部分，所述重布线结构的所述第一部分包括所述第一导通孔，且所述重布线结构的所述第二部分包括所述第二导通孔。
在一些实施例中，所述半导体封装还包括由所述包封体在侧向上包封且与所述重布线结构电连接的多个导电连接件，其中所述半导体管芯通过凸块接头与所述重布线结构电连接，且所述半导体管芯由所述多个导电连接件环绕。
在一些实施例中，所述半导体封装还包括与所述还导电连接件电连接的还导电端子，其中所述还导电连接件设置在所述重布线结构与所述还导电端子之间。
根据本公开的替代性实施例，一种半导体封装包括半导体管芯、包封体及第一重布线结构。包封体在侧向上包封半导体管芯。第一重布线结构沿堆叠方向堆叠在包封体上且与半导体管芯电连接，其中第一重布线结构包括第一导通孔及沿堆叠方向堆叠在第一导通孔上的第二导通孔，第一导通孔的侧向尺寸沿第一方向减小，第二导通孔的侧向尺寸沿第二方向减小，第一方向与第二方向相反，且第一方向及第二方向平行于堆叠方向。
在一些实施例中，所述第一重布线结构还包括第一导电配线层、第二导电配线层、第三导电配线层及第四导电配线层，所述第一导通孔位于所述第一导电配线层与所述第二导电配线层之间且与所述第一导电配线层及所述第二导电配线层直接接触，所述第二导通孔位于所述第三导电配线层与所述第四导电配线层之间且与所述第三导电配线层及所述第四导电配线层直接接触，且所述第一导电配线层、所述第一导通孔、所述第二导电配线层、所述第三导电配线层、所述第二导通孔及所述第四导电配线层沿所述堆叠方向依序设置。
在一些实施例中，所述第一导通孔与所述第一导电配线层之间的第一接触面积大于所述第一导通孔与所述第二导电配线层之间的第二接触面积，所述第二导通孔与所述第三导电配线层之间的第三接触面积小于所述第二导通孔与所述第四导电配线层之间的第四接触面积。
在一些实施例中，所述第一接触面积对所述第二接触面积的比率的范围介于1.2到1.8，所述第四接触面积对所述第三接触面积的比率的范围介于1.2到1.8。
在一些实施例中，所述第一导电配线层的节距不同于所述第二导电配线层的节距。
在一些实施例中，所述第一重布线结构包括第一部分及与所述第一部分直接接触的第二部分，所述第一重布线结构的所述第一部分包括所述第一导通孔，且所述第一重布线结构的所述第二部分包括所述第二导通孔。
在一些实施例中，所述半导体封装还包括由所述包封体在侧向上包封且与所述第一重布线结构接触的多个导电连接件。
在一些实施例中，所述半导体封装还包括与所述多个导电连接件电连接的多个导电端子，其中所述多个导电端子与所述第一重布线结构位于所述多个导电连接件中的每一者的相对两侧处。
在一些实施例中，所述半导体封装还包括设置在所述包封体上且与所述第一重布线结构相对的第二重布线结构，其中所述第二重布线结构电连接在所述多个导电连接件与所述多个导电端子之间。
根据本公开的又一些替代性实施例，一种制造半导体封装的方法包括以下步骤。形成第一重布线结构。由包封体在侧向上包封安装在第一重布线结构上的半导体管芯。在第一重布线结构上形成第二重布线结构，其中第一重布线结构位于半导体管芯与第二重布线结构之间。
在一些实施例中，包括5到10个第一重布线层的所述第一重布线结构形成在第一载体上。
在一些实施例中，所述制造半导体封装的方法还包括在形成所述第二重布线结构之前：将所述半导体管芯及所述包封体接合到第二载体上，其中所述半导体管芯位于所述第二载体与所述第一重布线结构之间；以及从所述第一重布线结构移除所述第一载体以暴露出所述第一重布线结构的表面。
在一些实施例中，包括4到10个第二重布线层的所述第二重布线结构形成在所述第一重布线结构的被暴露出的所述表面上。
在一些实施例中，在形成所述第二重布线结构之后，所述制造半导体封装的方法还包括：从所述半导体管芯及所述包封体移除所述第二载体；以及贯穿所述第二重布线结构、所述第一重布线结构及所述包封体执行单体化工艺。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种半导体封装，包括：
半导体管芯；
包封体，在侧向上包封所述半导体管芯；以及
重布线结构，设置在所述包封体上且与所述半导体管芯电连接，其中所述重布线结构包括沿堆叠方向堆叠的第一导通孔、第一导电配线层及第二导通孔，所述第一导通孔具有接触所述第一导电配线层的第一末端表面，所述第二导通孔具有接触所述第一导电配线层的第二末端表面，所述第一导通孔的第一横截面的面积大于所述第一导通孔的所述第一末端表面的面积，且所述第二导通孔的第二横截面的面积大于所述第二导通孔的所述第二末端表面的面积。
CN202110110456.3A 2020-01-31 2021-01-27 半导体封装 Pending CN113206072A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062968153P 2020-01-31 2020-01-31
US62/968,153 2020-01-31
US17/010,849 2020-09-03
US17/010,849 US11637054B2 (en) 2020-01-31 2020-09-03 Semiconductor package and method of manufacturing the same

Publications (1)

Publication Number Publication Date
CN113206072A true CN113206072A (zh) 2021-08-03

Family

ID=77025243

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110110456.3A Pending CN113206072A (zh) 2020-01-31 2021-01-27 半导体封装

Country Status (2)

Country Link
US (2) US11901277B2 (zh)
CN (1) CN113206072A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021100338A1 (de) * 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI313037B (en) * 2006-12-12 2009-08-01 Siliconware Precision Industries Co Ltd Chip scale package structure and method for fabricating the same
US8592992B2 (en) * 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
KR20130007049A (ko) * 2011-06-28 2013-01-18 삼성전자주식회사 쓰루 실리콘 비아를 이용한 패키지 온 패키지
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10818621B2 (en) * 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10332843B2 (en) * 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102008343B1 (ko) * 2017-09-27 2019-08-07 삼성전자주식회사 팬-아웃 반도체 패키지
KR101973444B1 (ko) * 2017-10-19 2019-04-29 삼성전기주식회사 반도체 패키지
TWI700798B (zh) * 2018-07-12 2020-08-01 南韓商三星電子股份有限公司 半導體封裝
US11018082B2 (en) * 2018-07-30 2021-05-25 Dyi-chung Hu Space transformer and manufacturing method thereof
KR102513078B1 (ko) * 2018-10-12 2023-03-23 삼성전자주식회사 반도체 패키지
KR20200044497A (ko) * 2018-10-19 2020-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
US11637054B2 (en) * 2020-01-31 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same

Also Published As

Publication number Publication date
US20220336337A1 (en) 2022-10-20
US11901277B2 (en) 2024-02-13
US20230215792A1 (en) 2023-07-06
US11901279B2 (en) 2024-02-13

Similar Documents

Publication Publication Date Title
US11158588B2 (en) Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US11239157B2 (en) Package structure and package-on-package structure
CN109786266B (zh) 半导体封装件及其形成方法
US10283375B2 (en) Integrated circuit package pad and methods of forming
US9728522B2 (en) Integrated circuit packages and methods of forming same
KR20190038357A (ko) 반도체 패키지 및 그 형성 방법
US11810831B2 (en) Integrated circuit package and method of forming same
US11637054B2 (en) Semiconductor package and method of manufacturing the same
US20230089795A1 (en) Semiconductor package
CN107301981B (zh) 集成的扇出型封装件以及制造方法
US20240087974A1 (en) Semiconductor package and method of forming the same
US11901279B2 (en) Semiconductor package and method of manufacturing the same
CN114725037A (zh) 半导体封装及制造半导体封装的方法
US11862594B2 (en) Package structure with solder resist underlayer for warpage control and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210803