DE102021100338A1 - Halbleiterbauelement und herstellungsverfahren - Google Patents

Halbleiterbauelement und herstellungsverfahren Download PDF

Info

Publication number
DE102021100338A1
DE102021100338A1 DE102021100338.5A DE102021100338A DE102021100338A1 DE 102021100338 A1 DE102021100338 A1 DE 102021100338A1 DE 102021100338 A DE102021100338 A DE 102021100338A DE 102021100338 A1 DE102021100338 A1 DE 102021100338A1
Authority
DE
Germany
Prior art keywords
redistribution
conductive
interconnect
conductive pillars
interconnect structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102021100338.5A
Other languages
English (en)
Inventor
Jiun Yi Wu
Chen-Hua Yu
Chung-Shi Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/143,657 external-priority patent/US11664350B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021100338A1 publication Critical patent/DE102021100338A1/de
Granted legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Struktur aufweisend Kernsubstrate, die an einer ersten Seite einer Umverteilungsstruktur angebracht sind, wobei die erste Umverteilungsstruktur erste leitfähige Merkmale und erste dielektrische Schichten aufweist, wobei jedes Kernsubstrat leitfähige Säulen aufweist, wobei die leitfähigen Säulen der Kernsubstrate physisch und elektrisch mit den ersten leitfähigen Merkmalen in Kontakt stehen; ein Verkapselungsmaterial, das sich über die erste Seite der Umverteilungsstruktur erstreckt, wobei das Verkapselungsmaterial sich entlang der Seitenwände jedes Kernsubstrats erstreckt; und ein integriertes Vorrichtung-Package, das mit einer zweiten Seite der ersten Umverteilungsstruktur verbunden ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/027,609 , eingereicht am 20. Mai 2020, die in ihrer Gesamtheit durch Bezugnahme hiermit hierin aufgenommen wird.
  • HINTERGRUND
  • Die Halbleiterindustrie verbessert kontinuierlich die Integrationsdichte verschiedener elektronischer Bauelemente (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Verringerung der minimalen Feature-Größe, wodurch mehr Bauelemente und damit mehr Funktionen innerhalb einer gegebenen Fläche integriert werden können. Integrierte Schaltungen mit hoher Funktionalität benötigen viele Eingangs-/Ausgangs-Pads. Dennoch können kleine Packages für Anwendungen gewünscht sein, bei denen Miniaturisierung wichtig ist.
  • Mit der wachsenden Nachfrage nach immer kleineren elektronischen Bauelementen hat sich ein Bedarf an kleineren und kreativeren Packaging-Techniken für Halbleiterchips entwickelt. Ein Beispiel solcher Packaging-Systeme ist die PoP-Technologie (Package-on-Package). In einem PoP-Bauelement wird ein oberes Halbleiterpackage auf ein unteres Halbleiterpackage gestapelt, um einen hohen Grad an Integration und Komponentendichte zu erreichen. Die PoP-Technologie ermöglicht generell die Herstellung von Halbleiterbauelementen mit erweiterten Funktionalitäten und kleinen Grundflächen auf einer PCB (Leiterplatte).
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitfähigen Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Querschnittsansicht einer Interconnect-Struktur gemäß einigen Ausführungsformen.
    • 2A, 2B und 2C zeigen Querschnittsansichten und Draufsichten von Zwischenschritten zur Herstellung von Strukturen auf Trägersubstraten gemäß einigen Ausführungsformen.
    • 3, 4, 5, 6, 7, 8 und 9 zeigen Querschnittsansichten von Zwischenschritten zur Herstellung einer Package-Struktur gemäß einigen Ausführungsformen.
    • 10 zeigt eine Draufsicht eines Zwischenschritt zur Herstellung einer Package-Struktur gemäß einigen Ausführungsformen.
    • 11 zeigt eine Querschnittsansicht eines Zwischenschritts zur Herstellung einer Package-Struktur gemäß einigen Ausführungsformen.
    • 12, 13, 14, 15, 16, 17 und 18 zeigen Querschnittsansichten von Zwischenschritten zur Herstellung einer Package-Struktur gemäß einigen Ausführungsformen.
    • 19 zeigt eine Querschnittsansicht eines Zwischenschritts zur Herstellung einer Package-Struktur gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen und Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind freilich nur beispielhaft und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, kann aber auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unten“, „abwärts“, „über“, „oben“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen neben der in den Zeichnungen dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • In dieser Offenbarung werden verschiedene Aspekte einer Package-Struktur und deren Herstellung beschrieben. Die hierin beschriebenen Techniken ermöglichen die Herstellung einer Package-Struktur mit mehreren Interconnect-Strukturen mit reduzierten Verformungen (Verbiegungen, Verzug), wodurch die Verbindungsstellen verbessert werden können, die Bauelemente (z.B. integrierte Schaltung-Packages) mit Komponenten der Package-Struktur verbinden. Die hierin beschriebenen Techniken können Verformungen oder Rissbildungen reduzieren, insbesondere dann, wenn mehrere Interconnects oder integrierte Schaltung-Dies an der Umverteilungsstruktur angebracht sind. Die Reduzierung von Spannungen innerhalb des Packages auf diese Weise kann Leistung und Ausbeute verbessern. Eine oder mehrere Umverteilungsstrukturen können über mehreren Interconnect-Strukturen gebildet werden und durch leitfähige Säulen der Interconnect-Strukturen elektrisch mit den Interconnect-Strukturen verbunden werden. Dies kann eine verbesserte Planarität der Umverteilungsstruktur ermöglichen. Eine zweite Umverteilungsstruktur kann gebildet werden, die feine, leitfähige Merkmale aufweist, wodurch eine verbesserte Geräteleistung erzielt werden kann. Zusätzlich können die hierin beschriebenen Techniken die Kosten oder die Bearbeitungszeit einer Package-Struktur reduzieren.
  • 1 zeigt ein Beispiel einer Interconnect-Struktur 100 gemäß einigen Ausführungsformen. Eine oder mehrere Interconnect-Strukturen 100 können in einer Package-Struktur 200 (siehe 9) enthalten sein, um eine elektrisches Routing (Leitungsführung) und strukturelle Stabilität für die Package-Struktur 200 bereitzustellen. In einigen Ausführungsformen kann die Interconnect-Struktur 100 z.B. ein Interposer oder ein „halbfertiges Substrat“ sein und kann frei von aktiven Bauelementen sein. Die Interconnect-Struktur 100 kann eine Dicke von etwa 200 µm bis etwa 3000 µm haben, wobei auch andere Dicken möglich sind.
  • In einigen Ausführungsformen kann die Interconnect-Struktur 100 Routing-Schichten (z.B. Routing-Strukturen 112 und 113) aufweisen, die auf einem Kernsubstrat 102 gebildet sind. Das Kernsubstrat 102 kann ein Material wie eine Ajinomoto-Aufbaufolie (ABF), ein vorimprägniertes Verbundfasermaterial („Prepreg“), ein Epoxid, eine Formmasse, eine Epoxid-Formmasse, glasfaserverstärkte Harzmaterialien, PCB-Materialien, Siliziumdioxid-Füllstoff, Polymermaterialien, Polyimidmaterialien, Papier, Glasfasern, Glasvlies, Glas, Keramik, andere Laminate oder dergleichen oder Kombinationen davon enthalten. In einigen Ausführungsformen kann das Kernsubstrat ein doppelseitiges CCL (kupferkaschiertes Lamina) oder ein ähnliches Substrat sein. Das Kernsubstrat 102 kann eine Dicke von etwa 30 µm bis etwa 2000 µm haben, wobei auch andere Dicken möglich sind.
  • Die Interconnect-Struktur 100 kann eine oder mehrere Routing-Strukturen 112/113 aufweisen, die jeweils auf einer Seite des Kernsubstrats 102 gebildet sind, sowie Durchkontaktierungen 110, die sich durch das Kernsubstrat 102 erstrecken. Die Routing-Strukturen 112/113 und die Durchkontaktierungen 110 stellen das elektrische Routing und die Verbindung untereinander (Interconnection) bereit. Die Durchkontaktierungen 110 können z.B. die Routing-Struktur 112 und die Routing-Struktur 113 miteinander verbinden. Die Routing-Strukturen 112/113 können jeweils eine oder mehrere Routing-Schichten 108/109 und eine oder mehrere dielektrische Schichten 118/119 umfassen. In einigen Ausführungsformen können die Routing-Schichten 108/109 und/oder die Durchkontaktierungen 110 eine oder mehrere Schichten von Kupfer, Nickel, Aluminium, anderen leitfähigen Materialien oder einer Kombination davon enthalten. In einigen Ausführungsformen können die dielektrischen Schichten 118/119 Materialien wie ein Aufbaumaterial, ABF, ein Prepreg-Material, ein Laminatmaterial, ein anderes Material ähnlich wie die vorstehend mit Bezug auf das Kernsubstrat 102 beschriebenen Materialien oder dergleichen oder Kombinationen davon enthalten. In anderen Ausführungsformen kann eine Interconnect-Struktur 100 nur eine Routing-Struktur (z.B. 112 oder 113) aufweisen oder die Routing-Strukturen 112/113 können jeweils mehr oder weniger Routing-Lagen aufweisen. Jede Routing-Schicht der Routing-Strukturen 112/113 kann eine Dicke von etwa 5 µm bis etwa 50 µm haben und die Routing-Strukturen 112/113 können jeweils eine Gesamtdicke von etwa 2 µm bis etwa 50 µm aufweisen, wobei andere Dicken auch möglich sind.
  • In einigen Ausführungsformen können die Öffnungen in dem Kernsubstrat 102 für die Durchkontaktierungen 110 mit einem Füllmaterial 111 gefüllt werden. Das Füllmaterial 111 kann eine strukturelle Unterstützung und einen Schutz für das leitfähige Material der Durchkontaktierungen 110 bieten. In einigen Ausführungsformen kann das Füllmaterial 111 ein Material sein, wie z.B. eine Formmasse, Epoxid, eine Epoxid-Formmasse, ein Harz, Monomere oder Oligomere enthaltende Materialien wie z.B. acrylierte Urethane, kautschukmodifizierte acrylierte Epoxidharze oder multifunktionelle Monomere oder eine Kombination davon. In einigen Ausführungsformen kann das Füllmaterial 111 Pigmente oder Farbstoffe (z.B. für Farbe) oder andere Füllstoffe und Additive enthalten, die die Rheologie modifizieren, die Haftung verbessern oder andere Eigenschaften des Füllmaterials 111 beeinflussen. In einigen Ausführungsformen kann das leitfähige Material der Durchkontaktierungen 110 die Durchkontaktierungen 110 vollständig ausfüllen, wodurch das Füllmaterial 111 entfällt.
  • In einigen Ausführungsformen kann die Interconnect-Struktur 100 eine Passivierungsschicht 107 aufweisen, die auf einer oder mehreren Seiten der Interconnect-Struktur 100 gebildet wird. Die Passivierungsschicht 107 kann ein Material wie ein Nitrid, ein Oxid, ein Polyimid, ein Niedertemperatur-Polyimid, ein Lötresist, Kombinationen davon oder dergleichen sein. Nach der Herstellung kann die Passivierungsschicht 107 strukturiert werden (z.B. durch geeignetes Photolithographie- und Ätzverfahren), um Abschnitte der Routing-Schichten 108/109 der Routing-Strukturen 112/113 freizulegen. Leitende Säulen 105 können auf den Abschnitten einer Routing-Schicht gebildet werden, die durch die Öffnungen freigelegt werden.
  • In einigen Ausführungsformen werden die leitfähigen Säulen 105 auf einer oder beiden Routing-Strukturen 112/113 der Interconnect-Struktur 100 gebildet. 1 zeigt beispielsweise leitfähige Säulen 105, die auf der äußersten Routing-Schicht 108 der Routing-Struktur 112 gebildet sind. Die leitfähigen Säulen 105 stellen eine elektrische Verbindung zwischen der Routing-Struktur 112 und einer anschließend gebildeten Umverteilungsstruktur 208 her (siehe 7). In einigen Ausführungsformen umfassen die leitfähigen Säulen 105 Metallpfosten oder Metallsäulen, die in den Öffnungen in der Passivierungsschicht 107 gebildet sind, welche Abschnitte einer Routing-Schicht (z.B. 108 oder 109) einer Routing-Struktur (z.B. 112 oder 113) freilegen. Die leitfähigen Säulen 105 können durch ein geeignetes Verfahren wie Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen gebildet werden. Die leitfähigen Säulen 105 können ein oder mehrere leitfähige Materialien enthalten, wie z.B. Kupfer, Titan, Wolfram, Aluminium, einem anderen Metall, einer Legierung oder dergleichen oder Kombinationen davon. Die leitfähigen Säulen 105 können lötmittelfrei sein. Die leitfähigen Säulen 105 können so gebildet werden, dass sie im Wesentlichen vertikale Seitenwände oder verjüngte Seitenwände aufweisen.
  • Zur Bildung der leitfähigen Säulen 105 wird beispielsweise eine Keimschicht (nicht dargestellt) über der Passivierungsschicht 107 und Abschnitten der Routing-Schicht 108/109 gebildet, die durch die Öffnungen in der Passivierungsschicht 107 freigelegt werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, welche mehrere Unterschichten aus verschiedenen Materialien umfasst. In einer besonderen Ausführungsform umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann z.B. durch PVD oder dergleichen gebildet werden. Ein Photoresist wird auf der Keimschicht gebildet und strukturiert. Das Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet werden und zur Strukturierung Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den leitfähigen Säulen 105. Durch die Strukturierung werden Öffnungen durch das Photoresist gebildet, um die Keimschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Photoresists und auf den belichteten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Elektroplattieren, wie z.B. stromloses Elektroplattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen enthalten. Das Photoresist und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht gebildet ist, werden entfernt. Das Photoresist kann durch ein akzeptables Veraschungs- oder Abziehverfahren entfernt werden, z.B. mittels eines Sauerstoffplasmas oder dergleichen. Sobald das Photoresist entfernt ist, werden freigelegte Abschnitte der Keimschicht entfernt, z.B. durch ein akzeptables Ätzverfahren, wie z.B. durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die leitfähigen Säulen 105.
  • In einigen Ausführungsformen umfassen die leitfähigen Säulen 105 eine Metalldeckschicht, die auf der Oberseite der Metallsäulen gebildet ist. Die Metalldeckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden. Die leitfähigen Säulen 105 können anschließend planarisiert werden (siehe 4). Die Verwendung von leitfähigen Säulen 105 wie hierin beschrieben kann die Planarität der nachfolgend gebildeten Umverteilungsstruktur 208 (siehe 7) verbessern und Verformungen reduzieren, was die Wahrscheinlichkeit eines Verbindungsversagens oder einer Delaminierung innerhalb einer Package-Struktur (z.B. der Package-Struktur 200 wie in 9 dargestellt oder dergleichen) verringern kann. Ferner kann der Planarisierungsprozess verwendet werden, um die Auswirkungen von Schwankungen der Dicken der Interconnect-Strukturen 100 zu reduzieren.
  • In einigen Ausführungsformen können die leitfähigen Säulen 105 so gebildet werden, dass sie ein Höhe H1 von etwa 10 µm bis etwa 500 µm aufweisen, wobei andere Höhen auch möglich sind. Nach der Planarisierung (siehe 4) können die Höhen der leitfähigen Säulen 105 reduziert werden. In einigen Ausführungsformen können die leitfähigen Säulen 105 so gebildet werden, dass sie eine Breite W1 von etwa 20 µm bis etwa 800 µm aufweisen, wobei andere Breiten auch möglich sind. In einigen Fällen können leitfähige Säulen mit einer größeren Breite einen besseren elektrischen Kontakt zu einer darüber liegenden Umverteilungsstruktur (z.B. Umverteilungsstruktur 208) bereitstellen. In einigen Ausführungsformen können die leitfähigen Säulen 105 mit einem Zwischenabstand (Pitch) Pl gebildet sein, die etwa 50 µm bis etwa 1.000 µm beträgt, wobei andere Abstände auch möglich sind.
  • 2A bis 10 zeigen Zwischenschritte bei der Herstellung einer Package-Struktur 200 (siehe 10) gemäß einigen Ausführungsformen. 10 zeigt eine schematische Draufsicht der Package-Struktur 200 und 3 bis 9 zeigen Querschnittsansichten des Referenzquerschnitts A-A wie in 10 dargestellt. Die Package-Struktur 200 umfasst eine Umverteilungsstruktur 208, die über mehreren Interconnect-Strukturen 100 gebildet ist, welche als Interconnect-Strukturen 100A und 100B bezeichnet werden. Die Interconnect-Strukturen 100A-B können der Interconnect-Struktur 100 wie in 1 dargestellt ähnlich sein und die Interconnect-Strukturen 100A und 100B können voneinander verschieden sein. Die Anzahl, Anordnung oder Abmessungen der Interconnect-Strukturen innerhalb einer Package-Struktur können sich von dem Dargestellten unterscheiden.
  • 2A bis 7 zeigen die Herstellung einer Umverteilungsstruktur 208, die mehrere leitfähige Leitungen 205A-F, mehrere dielektrische Schichten 206A-G und mehrere leitfähige Durchkontaktierungen 207A-F umfasst. Die Umverteilungsstruktur 208 ist als ein veranschaulichendes Beispiel dargestellt und in anderen Ausführungsformen können mehr oder weniger leitfähige Leitungen, dielektrische Schichten und/oder leitfähige Durchkontaktierungen verwendet werden. Die Umverteilungsstruktur 208 kann mit anderen Materialien und/oder durch andere Techniken als nachstehend beschrieben gebildet werden.
  • In 2A sind die Interconnect-Strukturen 100A-B gemäß einigen Ausführungsformen an einem Trägersubstrat 202 angebracht. In einigen Ausführungsformen können die Interconnect-Strukturen 100 an einer Trennschicht 203 oder dergleichen befestigt sein, die auf dem Trägersubstrat 202 gebildet ist. In einigen Ausführungsformen können die an dem Trägersubstrat 202 angebrachten Interconnect-Strukturen 100 eine Länge L1 aufweisen, die etwa 15 mm bis etwa 500 mm beträgt, wobei andere Längen auch möglich sind. In einigen Ausführungsformen können benachbarte Interconnect-Strukturen 100 um einen seitlichen Abstand Di von etwa 40 µm bis etwa 5000 µm voneinander getrennt sein, wobei andere Trennungsabstände auch möglich sind.
  • Das Trägersubstrat 202 kann z.B. Materialien auf Siliziumbasis wie ein Siliziumsubstrat (z.B. ein Siliziumwafer), ein Glasmaterial, Siliziumoxid oder andere Materialien, wie Aluminiumoxid oder dergleichen oder eine Kombination enthalten. 2B zeigt ein veranschaulichendes Beispiel, worin das Trägersubstrat 202 ein Silizium-Wafer ist. In einigen Ausführungsformen kann das Trägersubstrat 202 eine Plattenstruktur sein, die z.B. ein Trägersubstrat sein kann, welches aus einem geeigneten dielektrischen Material wie z.B. einem Glasmaterial, einem Kunststoffmaterial oder einem organischen Material gebildet ist. Die Plattenstruktur kann z.B. eine rechteckige Platte sein. 2C zeigt ein veranschaulichendes Beispiel, worin das Trägersubstrat 202 eine Plattenstruktur ist. 2B-C zeigen mehrere Gruppen von Interconnect-Strukturen 100A-B, die an den Trägersubstraten 202 befestigt sind. Auf diese Weise können mehrere Strukturen gleichzeitig auf einem Trägersubstrat 202 gebildet werden. Die auf dem Trägersubstrat 202 gebildeten Strukturen können anschließend als Teil eines Verfahrens zur Herstellung einzelner Package-Strukturen 200 vereinzelt werden (siehe 9).
  • Mit Bezug wieder auf 2A kann eine Trennschicht 203 auf der oberen Oberfläche des Trägersubstrats 202 gebildet werden, um das anschließende Debonding (Entbonden, Ablösen) des Trägersubstrats 202 zu erleichtern. Die Trennschicht 203 kann aus einem Material auf Polymerbasis gebildet werden, das zusammen mit dem Trägersubstrat 202 von den darüber liegenden, nachfolgend gebildeten Strukturen entfernt werden kann. In einigen Ausführungsformen ist die Trennschicht 203 ein thermisch ablösbares Material auf Epoxidbasis, wie z.B. eine LTHC-Trennschicht (Light-to-Heat-Conversion Layer), das bei Erwärmung seine Klebeeigenschaft verliert. In anderen Ausführungsformen kann die Trennschicht 203 ein UV-Klebstoff sein, der seine Klebeeigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 203 kann als Flüssigkeit aufgetragen und ausgehärtet werden, kann ein auf das Trägersubstrat 202 auflaminierter Laminatfilm sein oder dergleichen. Die obere Oberfläche der Trennschicht 203 kann geebnet werden und einen hohen Grad an Planarität aufweisen. In einigen Ausführungsformen kann ein Die-Attach-Film (DAF) (nicht dargestellt) anstelle, oder zusätzlich zu, der Trennschicht 203 verwendet werden.
  • In 3 wird eine Unterfüllung 224 entlang der Seitenwände der Interconnect-Strukturen 100A-B und in der Lücke zwischen den Interconnect-Strukturen 100A-B abgeschieden. Die Unterfüllung 224 kann die leitfähigen Säulen 105 bedecken, wie in 3 gezeigt. Die Unterfüllung 224 kann ein Material wie eine Formmasse, ein Verkapselungsmaterial, ein Epoxid, eine Unterfüllung, ein MUF (Molding Unterfüllung), ein Harz oder dergleichen sein. Die Unterfüllung 224 kann die leitfähigen Säulen 105 schützen und eine strukturelle Stützung für die Package-Struktur 200 bereitstellen (siehe 9). In einigen Ausführungsformen kann die Unterfüllung 224 durch ein Kompressionsformverfahren, ein Transferformverfahren oder dergleichen aufgebracht werden. In einigen Ausführungsformen kann die Unterfüllung 224 in flüssiger oder halbflüssiger Form aufgebracht und anschließend ausgehärtet werden.
  • In 4 wird gemäß einigen Ausführungsformen ein Planarisierungsprozess an der Unterfüllung 224 durchgeführt, der die leitfähigen Säulen 105 freilegt. Der Planarisierungsprozess kann z.B. einen Schleifprozess und/oder einen chemisch-mechanischen Polierprozess (CMP) umfassen. Nach der Durchführung des Planarisierungsprozesses können die oberen Oberflächen der leitfähigen Säulen 105 und der Unterfüllung 224 innerhalb von prozessbedingten Abweichungen im Wesentlichen eben (z.B. planar) sein. In einigen Fällen reduziert der Planarisierungsprozess die Höhe der leitfähigen Säulen. In einigen Ausführungsformen kann die Dicke T1 der Unterfüllung 224 auf den Interconnect-Strukturen 100A-B nach Durchführung des Planarisierungsprozesses etwa 10 µm bis etwa 500 µm betragen, wobei andere Dicken auch möglich sind. Die Dicke T1 kann ferner der Höhe entsprechen, um die die leitfähigen Säulen 105 nach der Planarisierung aus den Interconnect-Strukturen 100A-B herausragen, oder sie kann dem vertikalen Abstand zwischen den Interconnect-Strukturen 100A-B und einer darüber liegenden Umverteilungsstruktur 208 entsprechen (siehe 6).
  • In 5 werden gemäß einigen Ausführungsformen leitfähige Durchkontaktierungen 207A der Umverteilungsstruktur 208 auf einigen oder allen leitfähigen Säulen 105 gebildet. Die leitfähigen Durchkontaktierungen 207A stellen elektrische Verbindungen zwischen den leitfähigen Säulen 105 und den nachfolgend gebildeten leitfähigen Leitungen 205A der Umverteilungsstruktur 208 her. Um die leitfähigen Durchkontaktierungen 207A zu bilden, wird beispielsweise ein Photoresist über der Unterfüllung 224 und den leitfähigen Säulen 105 gebildet und strukturiert. Das Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet und zur Strukturierung belichtet werden. Die Strukturierung des Photoresists bildet Öffnungen durch das Photoresist, um Abschnitte der darunter liegenden leitfähigen Säulen 105 freizulegen, so dass die Öffnungen in dem Photoresist der Struktur der leitfähigen Durchkontaktierungen 207A entsprechen. Ein leitfähiges Material wird dann in den Öffnungen des Photoresists und auf den freigelegten Abschnitten der leitfähigen Säulen 105 gebildet. Das leitfähige Material kann durch Elektroplattieren wie z.B. durch stromloses Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen oder Kombinationen davon enthalten. Das Photoresist kann durch ein akzeptables Veraschungs- oder Abziehverfahren entfernt werden.
  • In 6 werden gemäß einigen Ausführungsformen eine dielektrische Schicht 206A und leitfähige Leitungen 205A nach der Bildung der leitfähigen Durchkontaktierungen 207A gebildet. Die dielektrische Schicht 206A wird über der Unterfüllung 224, den leitfähigen Säulen 105 und auf den leitfähigen Durchkontaktierungen 207A und um diese herum gebildet. In einigen Ausführungsformen ist die dielektrische Schicht 206A ein Verkapselungsmaterial, wie z.B. ein Prepreg, Harz, harzbeschichtetes Kupfer (RCC), Formmasse, Polyimid, fotoabbildbares Dielektrikum (PID), Epoxid oder dergleichen und kann durch eine geeignete Technik wie z.B. Formpressen, Transferformen, Aufschleudern oder dergleichen aufgetragen werden. Das Verkapselungsmaterial kann in flüssiger oder halbflüssiger Form aufgetragen und anschließend ausgehärtet werden. In einigen Ausführungsformen wird die dielektrische Schicht 206A so gebildet, dass die leitfähigen Durchkontaktierungen 207A vergraben oder bedeckt sind, und dann wird ein Planarisierungsprozess an der dielektrischen Schicht 206A durchgeführt, um die leitfähigen Durchkontaktierungen 207A freizulegen. Die obersten Oberflächen der dielektrischen Schicht 206A und der leitfähigen Durchkontaktierungen 207A können nach dem Planarisierungsprozess innerhalb von prozessbedingten Abweichungen im Wesentlichen eben (z.B. planar) sein. Der Planarisierungsprozess kann z.B. einen Schleifprozess und/oder einen CMP-Prozess umfassen. In einigen Ausführungsformen kann die dielektrische Schicht 206A andere Materialien, z.B. Siliziumoxid, Siliziumnitrid oder dergleichen, enthalten. In einigen Ausführungsformen wird die dielektrische Schicht 206A so gebildet, dass sie eine Dicke von etwa 5 µm bis etwa 50 µm aufweist, wobei andere Dicken auch möglich sind.
  • Gemäß einigen Ausführungsformen werden dann die leitfähigen Leitungen 205A der Umverteilungsstruktur 208 auf der dielektrischen Schicht 206A und den leitfähigen Durchkontaktierungen 207A gebildet. Die leitfähigen Leitungen 205A können z.B. leitfähige Leitungen, Umverteilungsschichten oder Umverteilungsleitungen, Kontaktpads oder andere leitfähige Merkmale umfassen, die sich über einer Hauptoberfläche der dielektrischen Schicht 206A erstrecken. In einem Beispiel zur Herstellung der leitfähigen Leitungen 205A wird eine Keimschicht über der dielektrischen Schicht 206A gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, welche mehrere Unterschichten verschiedener Materialien umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann z.B. durch physikalische Gasphasenabscheidung (PVD) oder dergleichen gebildet werden. Ein Photoresist wird dann auf der Keimschicht gebildet und strukturiert. Das Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet und zur Strukturierung belichtet werden, wobei die Struktur des Photoresists den leitfähigen Leitungen 205A entspricht. Die Strukturierung bildet Öffnungen durch das Photoresist, um die Keimschicht freizulegen, und dann wird ein leitfähiges Material in den Öffnungen des Photoresists und auf den freigelegten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Elektroplattieren, z.B. durch stromloses Plattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen oder Kombinationen davon enthalten. Anschließend werden das Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht gebildet ist. Das Photoresist kann durch ein akzeptables Veraschungs- oder Abziehverfahren entfernt werden, z.B. mittels eines Sauerstoffplasmas, eines chemischen Abziehverfahrens oder dergleichen. Sobald das Photoresist entfernt ist, werden die freigelegten Abschnitte der Keimschicht entfernt, z.B. durch ein akzeptables Ätzverfahren, z.B. durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die leitfähigen Leitungen 205A. Andere Techniken zur Herstellung der leitfähigen Linien 205A sind auch möglich. In einigen Fällen bilden die dielektrische Schicht 206A und die Metallisierungsstruktur, die die leitfähigen Durchkontaktierungen 207A und die leitfähigen Linien 205A aufweist, eine Umverteilungsschicht der Umverteilungsstruktur 208.
  • In 7 werden die vorstehend beschriebenen Schritte und Verfahren wiederholt, um zusätzliche Umverteilungsschichten der Umverteilungsstruktur 208 gemäß einigen Ausführungsformen zu bilden. Die in 7 gezeigten zusätzlichen Umverteilungsschichten umfassen zusätzliche dielektrische Schichten 206B-G; zusätzliche leitfähige Leitungen 205B-F; und zusätzliche leitfähige Durchkontaktierungen 207B-F. Die Umverteilungsschichten der Umverteilungsstruktur 208 sind als Beispiel für eine Umverteilungsstruktur 208 dargestellt, die sechs Schichten leitfähiger Leitungen umfasst, aber es können mehr oder weniger dielektrische Schichten, leitfähige Leitungen oder leitfähige Durchkontaktierungen für die Umverteilungsstruktur 208 gebildet werden. Wenn weniger Umverteilungsschichten gebildet werden, können einige der nachstehend beschriebenen Schritte und Verfahren entfallen. Wenn mehr Umverteilungsschichten gebildet werden sollen, können einige der nachstehend beschriebenen Schritte und Prozesse wiederholt werden.
  • Die zusätzlichen Umverteilungsschichten der Umverteilungsstruktur 208 können durch ähnliche Techniken gebildet werden, wie vorstehend mit Bezug auf die dielektrische Schicht 206A, die leitfähigen Leitungen 205A und die leitfähigen Vias 207A beschrieben. Beispielsweise können leitfähige Durchkontaktierungen 207B auf den leitfähigen Leitungen 205A gebildet werden und können auf ähnliche Weise und aus ähnlichen Materialien wie die leitfähigen Durchkontaktierungen 207A gebildet werden. Die dielektrische Schicht 206B kann dann über der dielektrischen Schicht 206A, den leitfähigen Leitungen 205A und den leitfähigen Durchkontaktierungen 207B gebildet werden. Die dielektrische Schicht 206B kann auf ähnliche Weise und aus ähnlichem Material wie die dielektrische Schicht 206A gebildet werden. Ein Planarisierungsprozess kann an der dielektrischen Schicht 206B durchgeführt werden, um die leitfähigen Durchkontaktierungen 207B freizulegen. Leitfähige Leitungen 205B können dann auf der dielektrischen Schicht 206B und den leitfähigen Durchkontaktierungen 207B gebildet werden. Die leitfähigen Leitungen 205B stellen einen physikalischen und elektrischen Kontakt mit den darunter liegenden leitfähigen Durchkontaktierungen 207A her. Die leitfähigen Leitungen 205B können auf ähnliche Weise und aus ähnlichen Materialien wie die leitfähigen Leitungen 205A gebildet werden. In einigen Ausführungsformen können die leitfähigen Leitungen und/oder leitfähigen Durchkontaktierungen mit unterschiedlichen Größen gebildet werden. Beispielsweise können eine oder mehrere der leitfähigen Leitungen oder leitfähigen Durchkontaktierungen eine andere Breite, Abstand (Pitch) oder Dicke als andere leitfähige Leitungen oder leitfähige Durchkontaktierungen aufweisen. In einigen Ausführungsformen können eine oder mehrere der dielektrischen Schichten aus voneinander verschiedenen Materialien gebildet werden oder unterschiedliche Dicken als andere dielektrische Schichten aufweisen. Ein Beispiel für eine Umverteilungsstruktur 500 mit dielektrischen Schichten aus mehr als einem Material ist nachstehend mit Bezug auf 19 beschrieben.
  • Ähnliche Schritte oder Prozesse können durchgeführt werden, um die leitfähigen Leitungen 205C, 205D, 205E und 205F, die leitfähigen Durchkontaktierungen 207B, 207C, 207D, 207E und 207F und die dielektrischen Schichten 206C, 206D, 206E, 206F und 206G zu bilden. Die oberste dielektrische Schicht 206G kann über den obersten leitfähigen Leitungen 205F und der dielektrischen Schicht 206E gebildet werden. Die oberste dielektrische Schicht 206G kann aus einem ähnlichen Material wie die dielektrischen Schichten 206A-E oder aus einem anderen Material gebildet werden. In einigen Ausführungsformen wird die oberste dielektrische Schicht 206G beispielsweise aus einem Polymer gebildet, wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. In anderen Ausführungsformen wird die dielektrische Schicht 206G aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bor-dotiertem Phosphorsilikatglas (BPSG) oder dergleichen gebildet. Die dielektrische Schicht 206G kann durch ein beliebiges akzeptables Abscheideverfahren gebildet werden, wie z.B. Aufschleuderbeschichtung, CVD, Laminierung oder dergleichen oder eine Kombination davon. Obwohl ein Verfahren zur Herstellung der leitfähigen Durchkontaktierungen 207A-F, der dielektrischen Schichten 206A-G und der leitfähigen Leitungen 205A-F beschrieben ist, ist es zu beachten, dass auch andere Verfahren zur Herstellung der Umverteilungsschichten der Umverteilungsstruktur 208 verwendet werden können. Beispielsweise können die leitfähigen Durchkontaktierungen und die leitfähigen Leitungen einer Umverteilungsschicht gleichzeitig gebildet werden, indem eine einzige Metallisierungsstruktur gebildet wird, die Durchkontaktierungsabschnitte entsprechend den leitfähigen Durchkontaktierungen und Leitungsabschnitte entsprechend den leitfähigen Leitungen umfasst. In solchen Ausführungsformen liegen die Leitungsabschnitte der Metallisierungsstruktur auf der Hauptoberfläche einer dielektrischen Schicht und erstrecken sich entlang dieser und die Durchkontaktierungsabschnitte der Metallisierungsstruktur erstrecken sich durch die dielektrische Schicht, um die leitfähigen Leitungen mit darunter liegenden leitfähigen Merkmalen physisch und elektrisch zu verbinden. In solchen Ausführungsformen werden keine Keimschichten zwischen den leitfähigen Durchkontaktierungen und den leitfähigen Leitungen derselben Umverteilungsschicht gebildet.
  • In 8 werden leitfähige Verbinder 212 gemäß einigen Ausführungsformen auf der Umverteilungsstruktur 208 gebildet. Die leitfähigen Verbinder 212 ermöglichen die physische und elektrische Verbindung mit Dies oder einer anderen Package-Struktur, wie z.B. dem Package der integrierten Schaltung 250 (siehe 9). In einigen Ausführungsformen können Öffnungen in der obersten dielektrischen Schicht (z.B. der dielektrischen Schicht 206G) der Umverteilungsstruktur gebildet werden, um die obersten leitfähigen Leitungen (z.B. leitfähige Leitungen 205F) der Umverteilungsstruktur 208 freizulegen. Die Öffnungen legen Abschnitte der leitfähigen Leitungen frei, auf denen anschließend leitfähige Verbinder 212 gebildet werden. Die Öffnungen können z.B. durch ein Laserbohrverfahren hergestellt werden. In anderen Ausführungsformen können die Öffnungen gebildet werden, indem ein Photoresist über der dielektrischen Schicht 206G gebildet wird, das Photoresists strukturiert wird und die dielektrische Schicht 206G durch das strukturierte Photoresist mittels eines geeigneten Ätzverfahrens (z.B. eines Nassätzverfahrens und/oder eines Trockenätzverfahrens) geätzt wird.
  • Die leitfähigen Verbinder 212 können dann auf den leitfähigen Leitungen 205F gebildet werden und stellen eine elektrische Verbindung mit der Umverteilungsstruktur 208 her. Die leitfähigen Verbinder 212 können BGA-Verbinder (Ball Grid Array), Lötkugeln, Metallsäulen, C4-Bumps (Controlled Collapse Chip Connection), Mikro-Bumps, ENEPIG-Bumps (Electroless Nickel-Electroless Palladium-Immersion Gold Technique) oder dergleichen sein. Die leitfähigen Verbinder 212 können ein leitfähiges Material wie Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 212 gebildet, indem zunächst eine Schicht aus Lötmittel durch Verdampfen, Elektroplattieren, Drucken, Lot-Transfer, Ball-Placement oder dergleichen gebildet wird. Sobald eine Schicht aus Lötmittel auf der Struktur gebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschten Bump-Formen zu bringen. In einer anderen Ausführungsform umfassen die leitfähigen Verbinder 212 Metallsäulen (z.B. eine Kupfersäule), die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lötmittelfrei sein und weisen im Wesentlichen vertikale Seitenwände auf. In einigen Ausführungsformen wird eine Metalldeckschicht auf der Oberseite der Metallsäulen gebildet. Die Metalldeckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden. In einigen Ausführungsformen werden UBMs (nicht dargestellt) auf den leitfähigen Leitungen 205F gebildet, bevor die leitfähigen Verbinder 212 gebildet werden.
  • 9 zeigt die Befestigung eines integrierten Schaltungspackages 250 an den leitfähigen Verbindern 212, um eine Package-Struktur 200 gemäß einigen Ausführungsformen zu bilden. In einigen Ausführungsformen wird das Trägersubstrat 202 debondet (entbondet, entbunden), um das Trägersubstrat 202 abzutrennen (oder zu „debonden“). In einigen Ausführungsformen umfasst das Debonden das Bestrahlen der Trennschicht 203 des Trägersubstrats 202 mit Licht, z.B. einem Laserlicht oder einem UV-Licht, so dass sich die Trennschicht 203 unter der Wärme des Lichts zersetzt werden kann und das Trägersubstrat 202 entfernt werden kann. Mehrere Strukturen können auf dem Trägersubstrat 202 gebildet werden, die dann zu einzelnen Strukturen vereinzelt werden können, welche anschließend zu einzelnen Package-Strukturen 200 verarbeitet werden. Die Strukturen können vereinzelt werden, z.B. unter Verwendung eines oder mehrerer Sägeblätter, die die Struktur in diskrete Teile trennen und eine oder mehrere vereinzelte Strukturen bilden. Allerdings kann auch jedes andere geeignete Verfahren zur Vereinzelung einschließlich Laserablation oder einer oder mehrerer Nassätzungen verwendet werden. Der Vereinzelungsprozess kann die Unterfüllung 224 auf den Seitenwänden der Interconnect-Strukturen 100 zurücklassen, oder der Vereinzelungsprozess kann die Unterfüllung 224 von den Seitenwänden der Interconnect-Strukturen 100 entfernen. Nach dem Vereinzelungsprozess kann die Umverteilungsstruktur 208 Seitenwände aufweisen, die koplanar mit den Seitenwänden der Interconnect-Strukturen 100 sind, oder die Umverteilungsstruktur 208 kann Seitenwände aufweisen, die koplanar mit der Unterfüllung 224 sind, welche auf den Seitenwänden der Interconnect-Strukturen 100 verbleiben. In einigen Ausführungsformen kann die Dicke der Unterfüllung 224, die auf den Seitenwänden der Interconnect-Strukturen 100 verbleibt, eine Dicke D4 von etwa 40 µm bis etwa 5.000 µm sein, wobei andere Dicken auch möglich sind. Die Dicke D4 kann auch einem seitlichen Versatz zwischen einer Seitenwand der Umverteilungsstruktur 208 und einer Interconnect-Struktur 100 entsprechen.
  • Ein oder mehrere integrierte Schaltung-Packages 250 sind physisch und elektrisch mit den leitfähigen Verbindern 212 verbunden, um eine elektrische Verbindung zwischen dem/den integrierten Schaltung-Package(en) 250 und der Umverteilungsstruktur 208 herzustellen. Das/die integrierte(n) Schaltung-Package(e) 250 kann/können durch ein geeignetes Verfahren, wie z.B. einem Pick-and-Place-Verfahren, auf den leitfähigen Verbindern 212 angeordnet werden. 9 zeigt die Anbringung eines integrierten Schaltung-Packages 250, aber in anderen Ausführungsformen können ein, zwei oder mehr als drei integrierte Schaltung-Packages 250 an den leitfähigen Verbindern 212 angebracht werden. In einigen Ausführungsformen kann das an den leitfähigen Verbindern 212 angebrachte integrierte Schaltung-Package 250 mehr als ein integriertes Schaltung-Package eines gleichen Typs oder zwei oder mehr verschiedene Typen von integrierten Schaltung-Packages umfassen. 9 zeigt eine Package-Struktur 200 nach der Vereinzelung, die in beliebigem geeigneten vorherigen Schritt während des Herstellungsprozesses durchgeführt werden kann. In einigen Ausführungsformen beträgt der seitliche Abstand zwischen gegenüberliegenden Seiten der Package-Struktur 200 etwa 30 mm bis etwa 500 mm, wobei andere Abstände auch möglich sind.
  • Das integrierte Schaltung-Package 250 kann in einigen Ausführungsformen ein oder mehrere integrierte Schaltung-Dies 252 aufweisen. Die Querschnittsansicht von 9 zeigt drei integrierte Schaltung-Dies 252A-C, wobei ein integriertes Schaltung-Package 250 mehr oder weniger integrierte Schaltung-Dies 252 als dargestellt aufweisen kann. Die integrierten Schaltung-Dies 252 können beispielsweise einen Logik-Die (z.B. Zentraleinheit (CPU), Grafikverarbeitungseinheit (GPU), SoC (System-on-a-Chip), CoW (Component-on-a-Wafer), AP (Application Processor), Mikrocontroller usw.), einen Speicher-Die (z.B. dynamischer Direktzugriffsspeicher (DRAM), statischer Direktzugriffsspeicher (SRAM) usw.), einen Energieverwaltungs-Die (z.B. PMIC-Chip (Power Management Integrated Circuit), ein Hochfrequenz-Die, ein Sensor-Die, ein MEMS-Die (Micro-Electro-Mechanical-System), ein Signalverarbeitungs-Chip (z.B. DSP-Chip (Digital Signal Processing)), ein Front-End-Die (z.B. AFE-Chip (Analog Front-End)), ein I/O-Die (Input-Output), usw. oder Kombinationen davon. In einigen Ausführungsformen umfasst das integrierte Schaltung-Package 250 beispielsweise einen Logik-Die 252B und mehrere I/O-Dies 252A und 252C, die mit dem Logik-Die 252B verbunden sind, wobei andere Kombinationen von integrierten Schaltungs-Dies 252 auch möglich sind. Die integrierten Schaltung-Dies 252 können eine Speichervorrichtung sein, wie z.B. ein HMC-Modul (Hybrid Memory Cube), ein HBM-Modul (High Bandwidth Memory) oder dergleichen, das mehrere Speicherchips aufweist. Die integrierten Schaltung-Dies 252 können in einem oder mehreren Wafern gebildet werden, die unterschiedliche Bauelementbereiche aufweisen können, welche in nachfolgenden Schritten vereinzelt werden. Die integrierten Schaltung-Dies 252 können mit anderen ähnlichen oder unterschiedlichen integrierten Schaltung-Dies 252 unter Verwendung bekannter Fertigungstechniken verpackt werden.
  • Das integrierte Schaltung-Package 250 kann eine Routing-Struktur 254 aufweisen, die elektrisches Routing und Verbindungen z.B. zwischen den integrierten Schaltung-Dies 252 ermöglicht. Die Routing-Struktur 254 kann auch eine Verbindung von dem integrierten Schaltung-Package 250 zu den leitfähigen Verbindern 212 herstellen. Die Routing-Struktur 254 kann eine oder mehrere Umverteilungsschichten, eine integrierte Fan-Out-Struktur (InFO), Substrat-Durchkontaktierungen (TSVs), Metallisierungsstrukturen, elektrisches Routing, leitfähige Leitungen, leitfähige Durchkontaktierungen oder dergleichen oder Kombinationen davon aufweisen.
  • Das integrierte Schaltung-Package 250 kann so angeordnet werden, dass leitfähige Bereiche des integrierten Schaltung-Packages 250 (z.B. Kontaktpads, leitfähige Verbinder, Löt-Bumps oder dergleichen, die Teil der Routing-Struktur 254 sein können) mit jeweiligen leitfähigen Verbindern 212 auf der Umverteilungsstruktur 208 ausgerichtet sind. Sobald sie in physischem Kontakt stehen, kann ein Aufschmelz-Prozess verwendet werden, um die leitfähigen Verbinder 212 mit dem integrierten Schaltung-Package 250 zu verbinden, wodurch die Package-Struktur 200 entsteht. Wie in 9 gezeigt, kann eine Unterfüllung 214 zwischen dem integrierten Schaltung-Package 250 und der Umverteilungsstruktur 208 abgeschieden werden. Die Unterfüllung 214 kann auch die leitfähigen Verbinder 212 zumindest teilweise umgeben. Die Unterfüllung 214 kann ein Material wie eine Formmasse, ein Epoxid, eine Unterfüllung, eine MUF (Molding Underfill), ein Harz oder dergleichen sein und kann der Unterfüllung 224 wie vorstehend beschrieben ähnlich sein.
  • Wie in 9 dargestellt können externe Verbinder 216 auf den Interconnect-Strukturen 100 gebildet werden. In einigen Ausführungsformen werden zunächst UBMs auf den Interconnect-Strukturen 100 gebildet und die externen Verbinder 216 werden über den UBMs gebildet. Die externen Verbindern 216 können z.B. Kontakt-Bumps oder Lötkugeln sein, wobei jede geeignete Art von Verbindern verwendet werden kann. In einer Ausführungsform, in der die externen Verbinder 216 Kontakt-Bumps sind, können die externen Verbinder 216 ein Material wie Zinn oder andere geeignete Materialien wie Silber, bleifreies Zinn oder Kupfer enthalten. In einer Ausführungsform, in der die externen Verbinder 216 Löt-Bumps sind, können die externen Verbinder 216 gebildet werden, indem zunächst eine Lötmittelschicht unter Verwendung einer Technik wie Aufdampfen, Elektroplattieren, Drucken, Lotübertragung, Kugelplatzierung usw. gebildet werden. Sobald eine Lötmittelschicht auf der Struktur gebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Bump-Form für die externen Verbinder 216 zu bringen. In einigen Ausführungsformen können die externen Verbinder 216 einen Abstand von etwa 100 µm bis etwa 1.500 µm aufweisen, wobei auch andere Abstände möglich sind. Auf diese Weise kann eine Package-Struktur 200 gebildet werden.
  • In einigen Ausführungsformen wird ein optionaler Stützring 220 an der Package-Struktur 200 angebracht, um eine weitere mechanische Stütze zu bieten und Verformungen der Package-Struktur 200 zu reduzieren. Der Stützring 220 kann durch einen Klebstoff, eine Klebefolie oder dergleichen an der Package-Struktur 200 befestigt werden. Der Stützring 220 kann ein Material wie Metall enthalten, wobei auch andere Materialien verwendet werden können. In einigen Fällen können die Außenränder des Stützrings 220 mit den Seitenwänden der Package-Struktur 200 bündig sein. Ein Stützring 220 kann eine Dicke von etwa 50 µm bis etwa 1.500 µm aufweisen, wobei andere Dicken auch möglich sind.
  • 10 zeigt eine Draufsicht der Struktur wie in 9 dargestellt, wobei der Querschnitt von 9 durch den Referenzquerschnitt A-A wie in 10 dargestellt verläuft. Einige der in 9 gezeigten Merkmale, wie z.B. der optionale Stützring 220, sind in 10 zwecks der Übersichtlichkeit nicht dargestellt. Die gestrichelten Umrisse zeigen die Positionen der Interconnect-Strukturen 100 innerhalb der Package-Struktur 200. In 10 sind vier Interconnect-Strukturen 100 dargestellt, aber in anderen Ausführungsformen können mehr oder weniger Interconnect-Strukturen 100 vorhanden sein, die Interconnect-Strukturen 100 können andere Größen oder Formen als dargestellt aufweisen, oder die Interconnect-Strukturen 100 können eine andere Anordnung als dargestellt aufweisen. In einigen Ausführungsformen kann eine oder beide Seiten einer Package-Struktur 200 eine Länge L2 von etwa 30 mm bis etwa 500 mm aufweisen, wobei auch andere Längen möglich sind.
  • In einigen Fällen kann durch die Herstellung einer Umverteilungsstruktur 208 über mehrere Interconnect-Strukturen 100, wie hierin beschrieben, Spannungen oder Verformungen der Package-Struktur 300 vermindert werden. Die Verwendung mehrerer Interconnect-Strukturen 100 in einer Package-Struktur 200 kann die Herstellungskosten reduzieren, die Fertigungsdauer verringern und Verformungen der Package-Struktur 200 vermindern. Beispielsweise kann die Planarisierung der Unterfüllung 224 und der leitfähigen Säulen 105, wie in 4 gezeigt, eine größere Planarität der darüber liegenden Umverteilungsstruktur 208 ergeben. Die Verringerung von Verformungen der Package-Struktur 200 kann das Risiko von Problemen für die leitfähigen Verbinder 212 zwischen dem integrierten Schaltung-Package 250 und der Umverteilungsstruktur 208 reduziert oder beseitigt werden. Solche Probleme können Verbindungsversagen, Verbindungsrisse, Ermüdungserscheinungen, kalte Verbindungen, hohe Spannungen oder dergleichen umfassen. Somit können die hierin beschriebenen Techniken die Zuverlässigkeit, Ausbeute und Leistung der Vorrichtung verbessern.
  • 11 zeigt eine Querschnittsansicht einer Package-Struktur 300 gemäß einigen Ausführungsformen, die eine einzelne Interconnect-Struktur 100 aufweist. Die Package-Struktur 300 ist der Package-Struktur 200 wie in 9 dargestellt ähnlich, mit der Ausnahme, dass die Package-Struktur 300 eine einzelne Interconnect-Struktur 100 und nicht mehrere Interconnect-Strukturen 100 aufweist. In Ausführungsformen mit einer einzelnen Interconnect-Struktur 100 kann die einzelne Interconnect-Struktur 100 eine Länge L3 von etwa 15 mm bis etwa 500 mm aufweisen, wobei auch andere Längen möglich sind. Die in 11 gezeigte Interconnect-Struktur 100 weist leitfähige Säulen 105 auf, die die Herstellung einer Umverteilungsstruktur 208 über der Interconnect-Struktur 100 ermöglichen, ähnlich dem Verfahren wie mit Bezug auf 3-7 beschrieben. Die hierin beschriebenen Techniken können auch Verformungen einer Package-Struktur, die eine einzelne Interconnect-Struktur 100 aufweist, verringern, wodurch die Zuverlässigkeit, Ausbeute und Leistung der Vorrichtung wie vorstehend beschrieben verbessert werden kann.
  • 12 bis 18 zeigen Zwischenschritte bei der Herstellung einer Package-Struktur 400 (siehe 18) gemäß einigen Ausführungsformen. Die Package-Struktur 400 ist der Package-Struktur 200 wie in 9 dargestellt ähnlich, mit der Ausnahme, dass eine zweite Umverteilungsstruktur 408 über einer ersten Umverteilungsstruktur 402 gebildet wird und die zweite Umverteilungsstruktur 408 durch andere Techniken gebildet wird als die erste Umverteilungsstruktur 402. Die erste Umverteilungsstruktur 402 kann der zuvor beschriebenen Umverteilungsstruktur 208 ähnlich sein und unter Verwendung ähnlicher Techniken gebildet werden. Die zweite Umverteilungsstruktur 408 kann unter Verwendung von Techniken gebildet werden, die die Herstellung kleinerer leitfähiger Leitungen ermöglichen (z.B. „Fine-Line“-Prozesse, die Silizium-Fab-Fertigungsprozesse umfassen können), wie z.B. leitfähige Leitungen mit einer Breite von etwa 2 µm oder weniger. In einigen Fällen kann die Verwendung einer anderen Technik zur Herstellung einer zweiten Umverteilungsstruktur 408 zu einer verbesserten elektrischen Leistung führen, die nachstehend ausführlich beschrieben wird. In einigen Ausführungsformen kann die zweite Umverteilungsstruktur 408 Seitenwände aufweisen, die koplanar mit den Seitenwänden der ersten Umverteilungsstruktur 402 sind.
  • 12 zeigt die erste Umverteilungsstruktur 402 gemäß einigen Ausführungsformen, die über den Interconnect-Strukturen 100A-B gebildet wird. Die erste Umverteilungsstruktur 402 wie in 12 dargestellt kann der Umverteilungsstruktur 208 wie in 7 dargestellt ähnlich sein, mit der Ausnahme, dass die oberste dielektrische Schicht 206G nicht über den obersten leitfähigen Leitungen 205F gebildet wird. Die erste Umverteilungsstruktur 402 kann mit ähnlichen Materialien und Techniken wie die Umverteilungsstruktur 208 gebildet werden. Beispielsweise umfasst die erste Umverteilungsstruktur 402 mehrere leitfähige Leitungen 205A-F, mehrere dielektrische Schichten 206A-F und mehrere leitfähige Durchkontaktierungen 207A-F. Die erste Umverteilungsstruktur 402 ist als veranschaulichendes Beispiel dargestellt und in anderen Ausführungsformen können mehr oder weniger leitfähige Leitungen, dielektrische Schichten und/oder leitfähige Durchkontaktierungen verwendet werden.
  • 13 bis 16 zeigen Zwischenschritte bei der Herstellung der zweiten Umverteilungsstruktur 408 (siehe 16) gemäß einigen Ausführungsformen. Die zweite Umverteilungsstruktur 408 umfasst Metallisierungsstrukturen 405A-C und dielektrische Schichten 406A-D. Die zweite Umverteilungsstruktur 408 kann eine andere Anzahl von Metallisierungsstrukturen oder dielektrischen Schichten als dargestellt aufweisen. Wenn weniger Umverteilungsschichten der zweiten Umverteilungsstruktur 408 gebildet werden sollen, können einige der nachstehend beschriebenen Schritte und Prozesse entfallen. Wenn mehr Umverteilungsschichten gebildet werden sollen, können einige der nachstehend beschriebenen Schritte und Prozesse wiederholt werden.
  • In 13 wird eine dielektrische Schicht 406A auf der ersten Umverteilungsstruktur 402 gebildet. Die dielektrische Schicht 406A wird über der dielektrischen Schicht 206F und den leitfähigen Leitungen 205F gebildet. In einigen Ausführungsformen wird die dielektrische Schicht 406A aus einem Polymer gebildet, wie z.B. Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen. In einigen Ausführungsformen wird die dielektrische Schicht 406A aus einem lichtempfindlichen Material wie PBO, Polyimid, BCB oder dergleichen gebildet, das durch ein Lithographieverfahren strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 406A aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG) oder dergleichen oder Kombinationen davon gebildet. Die dielektrische Schicht 406A kann durch ein beliebiges akzeptables Abscheideverfahren gebildet werden, z.B. durch Schleuderbeschichtung, chemische Gasphasenabscheidung (CVD), Laminieren oder dergleichen oder eine Kombination davon.
  • In 14 wird die dielektrische Schicht 406A strukturiert, um Öffnungen zu bilden, die Abschnitte der leitfähigen Leitungen 205F freilegen. Die Strukturierung kann durch ein akzeptables Verfahren erfolgen, z.B. durch Belichtung und Entwicklung der dielektrischen Schicht 406A, wenn die dielektrische Schicht 406A ein lichtempfindliches Material ist, oder durch Ätzen, z.B. unter Verwendung einer anisotropen Ätzung, wenn die dielektrische Schicht 406A nicht lichtempfindlich ist.
  • In 15 wird gemäß einigen Ausführungsformen eine Metallisierungsstruktur 405A über der dielektrischen Schicht 406A gebildet. Die Metallisierungsstruktur 405A umfasst leitfähige Elemente, die sich entlang der Hauptoberfläche der dielektrischen Schicht 406A erstrecken und sich durch die dielektrische Schicht 406A hindurch erstrecken, um eine physische und elektrische Kopplung mit einer darunter liegenden leitfähigen Schicht (z.B. den leitfähigen Leitungen 205F) herzustellen. Um die Metallisierungsstruktur 405A zu bilden, wird beispielsweise eine Keimschicht über der dielektrischen Schicht 406A und in den Öffnungen gebildet, die sich durch die dielektrische Schicht 406A zu den leitfähigen Leitungen 205F erstrecken. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine Einzelschicht oder eine Verbundschicht sein kann, die mehrere Teilschichten unterschiedlicher Materialien umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann z.B. durch PVD oder dergleichen gebildet werden. Ein Photoresist wird dann auf der Keimschicht gebildet und strukturiert. Das Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet und zur Strukturierung belichtet werden und entwickelt werden. Durch die Strukturierung werden Öffnungen durch das Photoresist gebildet, um die Keimschicht freizulegen, wobei die Struktur der Öffnungen der Metallisierungsstruktur 405A entspricht. Ein leitfähiges Material wird dann in den Öffnungen des Photoresists und auf den belichteten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Elektroplattieren, z.B. durch stromloses Elektroplattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen enthalten. Die Kombination des leitfähigen Materials und der darunter liegenden Abschnitten der Keimschicht bildet die Metallisierungsstruktur 405A. Das Photoresist und Abschnitte der Keimschicht, auf denen das leitfähige Material nicht gebildet ist, werden entfernt. Das Photoresist kann durch ein akzeptables Veraschungs- oder Abziehverfahren entfernt werden, z.B. mittels eines Sauerstoffplasmas oder dergleichen. Sobald das Photoresist entfernt wird, werden freigelegte Abschnitte der Keimschicht entfernt, z.B. durch ein akzeptables Ätzverfahren wie z.B. durch Nass- oder Trockenätzen. Die Kombination der dielektrischen Schicht 406A und der Metallisierungsstruktur 405A bildet eine Umverteilungsschicht der zweiten Umverteilungsstruktur 408.
  • In 16 werden gemäß einigen Ausführungsformen die verbleibenden dielektrischen Schichten 406B-D und Metallisierungsstrukturen 405B-C der zweiten Umverteilungsstruktur 408 gebildet. Die dielektrischen Schichten 406B-D und die Metallisierungsstrukturen 405B-C können mit ähnlichen Materialien und Techniken gebildet werden wie die dielektrische Schicht 406A und die Metallisierungsstruktur 405A. In einigen Ausführungsformen können einige oder alle dielektrischen Schichten der zweiten Umverteilungsstruktur 408 dünner sein als die dielektrischen Schichten der ersten Umverteilungsstruktur 402. In einigen Ausführungsformen können eine oder mehrere der dielektrischen Schichten der zweiten Umverteilungsstruktur 408 eine andere Dicke als andere dielektrische Schichten der zweiten Umverteilungsstruktur 408 aufweisen. In einigen Ausführungsformen weisen die dielektrischen Schichten der zweiten Umverteilungsstruktur 408 jeweils eine Dicke von etwa 2 µm bis etwa 15 µm auf, wobei andere Dicken auch möglich sind.
  • In einigen Ausführungsformen können die Metallisierungsstrukturen der zweiten Umverteilungsstruktur 408 eine andere Größe als die leitfähigen Leitungen und/oder leitfähigen Durchkontaktierungen der ersten Umverteilungsstruktur 402 aufweisen. Beispielsweise können die leitfähigen Leitungen und/oder leitfähigen Durchkontaktierungen der ersten Umverteilungsstruktur 402 breiter oder dicker sein als die leitfähigen Leitungen und/oder Durchkontaktierungen der Metallisierungsstrukturen der zweiten Umverteilungsstruktur 408, wodurch ein längeres horizontales Routing möglich ist.
  • In einigen Ausführungsformen weisen die leitfähigen Leitungen der Metallisierungsstrukturen der zweiten Umverteilungsstruktur 408 jeweils eine Dicke von etwa 0,5 µm bis etwa 5 µm auf, wobei andere Dicken auch möglich sind. In einigen Ausführungsformen können die Metallisierungsstrukturen der zweiten Umverteilungsstruktur 408 mit Leitungsbreiten oder Leitungsabständen von weniger als etwa 2 µm gebildet werden. In einigen Fällen ermöglicht die Verwendung eines anderen Prozesses zur Herstellung der zweiten Umverteilungsstruktur 408 als zur Herstellung der ersten Umverteilungsstruktur 402 die Herstellung kleinerer Feature-Größen innerhalb der zweiten Umverteilungsstruktur 408. Durch die Verwendung von Silizium-Fab-Verarbeitungstechniken zur Herstellung der zweiten Umverteilungsstruktur 408 können die Metallisierungsstrukturen der zweiten Umverteilungsstruktur 408 beispielsweise mit einer kleineren Rauheit gebildet werden. Leitfähige Merkmale mit einer geringeren Rauheit können eine geringere Einfügungsdämpfung und einen geringeren Skin-Effekt ergeben, wodurch die Signalintegrität innerhalb der zweiten Umverteilungsstruktur 408 verbessert werden kann. Ferner können die dielektrischen Schichten der zweiten Umverteilungsstruktur 408 mit einer geringeren Dicke gebildet werden, wodurch der äquivalente Serienwiderstand (ESR) oder die äquivalente Serieninduktivität (ESL) der dielektrischen Schichten reduziert werden kann, was die Leistungsintegrität der Package-Struktur 400 verbessern kann. Durch die Herstellung einer zweiten Umverteilungsstruktur 408 mit feineren Merkmalen auf diese Weise kann der Hochgeschwindigkeitsbetrieb der Package-Struktur 400 verbessert werden.
  • In 17 werden leitfähige Verbinder 212 gemäß einigen Ausführungsformen auf der zweiten Umverteilungsstruktur 408 gebildet. Die leitfähigen Verbinder 212 ermöglichen die physische und elektrische Verbindung mit Dies oder einer anderen Package-Struktur wie z.B. dem integrierten Schaltung-Package 250 (siehe 18). In einigen Ausführungsformen können Öffnungen in der obersten dielektrischen Schicht (z.B. der dielektrischen Schicht 406D) der zweiten Umverteilungsstruktur 408 gebildet sein, um die obersten leitfähigen Leitungen (z.B. die leitfähigen Leitungen 405C) der zweiten Umverteilungsstruktur 408 freizulegen. Die Öffnungen legen Abschnitte der leitfähigen Leitungen frei, auf denen anschließend leitfähige Verbinder 212 gebildet werden. Die Öffnungen können z.B. durch ein Laserbohrverfahren hergestellt werden. In anderen Ausführungsformen können die Öffnungen gebildet werden, indem ein Photoresist über der dielektrischen Schicht 406D gebildet wird, das Photoresist strukturiert wird und die dielektrische Schicht 406D durch das strukturierte Photoresist unter Verwendung eines geeigneten Ätzverfahrens (z.B. eines Nassätzverfahrens und/oder eines Trockenätzverfahrens) geätzt wird.
  • Die leitfähigen Verbinder 212 können dann an den leitfähigen Leitungen 405C gebildet werden und eine elektrische Verbindung zu der zweiten Umverteilungsstruktur 408 herstellen. Die leitfähigen Verbinder 212 können den leitfähigen Verbindern 212 wie in Verbindung mit 8 beschrieben ähnlich sein und können auf ähnliche Weise gebildet werden. In einigen Ausführungsformen werden UBMs (nicht dargestellt) auf den leitfähigen Leitungen 405C gebildet, bevor die leitfähigen Verbinder 212 gebildet werden.
  • 18 zeigt die Befestigung eines integrierten Schaltung-Packages 250 an den leitfähigen Verbindern 212 gemäß einigen Ausführungsformen, um eine Package-Struktur 400 zu bilden. Das integrierte Schaltung-Package 250 kann dem integrierten Schaltung-Package 250 wie vorstehend mit Bezug auf 9 beschrieben ähnlich sein und kann auf ähnliche Weise angebracht werden. Das integrierte Schaltung-Package 250 ist physisch und elektrisch mit den leitfähigen Verbindern 212 verbunden, um eine elektrische Verbindung zwischen dem integrierten Schaltung-Package 250 und der zweiten Umverteilungsstruktur 408 herzustellen. Zusätzlich können externe Verbinder 216 und/oder ein Stützring 220 in ähnlicher Weise wie vorstehend mit Bezug auf 9 beschrieben gebildet werden.
  • 19 zeigt einen Zwischenschritt bei der Herstellung einer Package-Struktur 500 gemäß einigen Ausführungsformen. Die Package-Struktur 500 ist der Package-Struktur 400wie in 18 dargestellt ähnlich, mit der Ausnahme, dass eine erste Umverteilungsstruktur 502 erste Umverteilungsschichten 502A und zweite Umverteilungsschichten 502B aufweist, die unter Verwendung von unterschiedlichen dielektrischen Materialien gebildet werden. Zusätzlich weist die in 19 gezeigte Package-Struktur 500 zwei integrierte Schaltung-Package 550A und 550B auf, die an einer zweiten Umverteilungsstruktur 508 befestigt sind, welche über der ersten Umverteilungsstruktur 502 gebildet ist.
  • Die ersten Umverteilungsschichten 502A und/oder die zweiten Umverteilungsschichten 502B der Umverteilungsstruktur 502 können mittels ähnlicher Techniken gebildet werden wie vorstehend in Verbindung mit der Umverteilungsstruktur 208 beschrieben. Die erste Umverteilungsstruktur 502 umfasst erste Umverteilungsschichten 502A mit dielektrischen Schichten 506A-B, die unter Verwendung eines ersten dielektrischen Materials gebildet werden, und zweite Umverteilungsschichten 502B mit dielektrischen Schichten 506C-F, die unter Verwendung eines zweiten dielektrischen Materials gebildet werden, das verschieden von dem ersten dielektrischen Material ist. Das zweite dielektrische Material kann z.B. eine Formmasse sein, die eine andere Zusammensetzung als das erste dielektrische Material aufweist, wobei auch andere dielektrische Materialien möglich sind. Das erste dielektrische Material oder das zweite dielektrische Material kann den dielektrischen Materialien ähnlich sein, die vorstehend in Verbindung mit den dielektrischen Schichten 206A-G beschrieben sind (siehe 6-7), oder es kann ein anderes dielektrisches Material sein. Die erste Umverteilungsstruktur 502 ist beispielhaft für eine gebildete Umverteilungsstruktur mit Umverteilungsschichten aus mehr als einem Material gemäß einigen Ausführungsformen. In anderen Ausführungsformen können eine oder mehrere der dielektrischen Schichten innerhalb einer Umverteilungsstruktur (z.B. die Umverteilungsstrukturen 208, 402 oder 502) unter Verwendung eines dielektrischen Materials gebildet werden, das von dem der anderen dielektrischen Schichten verschieden ist. Die erste Umverteilungsstruktur 502 ist als veranschaulichendes Beispiel dargestellt und in anderen Ausführungsformen können mehr oder weniger leitfähige Leitungen, dielektrische Schichten und/oder leitfähige Durchkontaktierungen verwendet werden.
  • In einigen Ausführungsformen können die leitfähigen Leitungen und/oder leitfähigen Durchkontaktierungen der ersten Umverteilungsschichten 502A mit anderen Größen als die der zweiten Umverteilungsschichten 502B gebildet sein. Beispielsweise können eine oder mehrere der leitfähigen Leitungen oder leitfähigen Durchkontaktierungen der ersten Umverteilungsschichten 502A eine andere Breite, Beabstandung (Pitch) oder Dicke aufweisen als eine oder mehrere der leitfähigen Leitungen oder leitfähigen Durchkontaktierungen der zweiten Umverteilungsschichten 502B. In einigen Ausführungsformen können eine oder mehrere der dielektrischen Schichten 506A-B der ersten Umverteilungsschichten 502A mit anderen Dicken ausgebildet sein als eine oder mehrere der dielektrischen Schichten 506C-F der zweiten Umverteilungsschichten 502B.
  • In einigen Fällen kann die Herstellung einer Umverteilungsstruktur 502 mit verschiedenen dielektrischen Schichten aus unterschiedlichen Materialien eine verbesserte Vorrichtungsleistung erzielen. Beispielsweise können eine oder mehrere Umverteilungsschichten der ersten Umverteilungsstruktur 502 unter Verwendung eines dielektrischen Materials gebildet werden, das für die Art des elektrischen Signals, das in diesen Umverteilungsschichten geleitet wird, relativ besser geeignet ist. Beispielsweise können Umverteilungsschichten, durch die Hochfrequenzsignale geleitet werden, unter Verwendung eines dielektrischen Materials gebildet werden, das einen relativ geringeren Signalverlust bei höheren Frequenzen aufweist, wie z.B. ein Material mit einem relativ niedrigen Verlustfaktor. Durch die Reduzierung von Signalverlust, Widerstand und/oder Induktivität auf diese Weise, durch die Verwendung eines anderen dielektrischen Materials für bestimmte Umverteilungsschichten, können Signalintegrität und Effizienz des Packages verbessert und elektronisches Rauschen des Packages reduziert werden, insbesondere bei Betrieb mit höheren Geschwindigkeiten. Als ein weiteres Beispiel können andere dielektrische Materialien, z.B. solche, die eine relativ bessere Isolierung bieten, besser für Umverteilungsschichten geeignet sein, die den elektrischen Strom zwischen den Komponenten leiten. Dies sind Beispiele und verschiedene dielektrische Materialien können für diese oder andere Eigenschaften oder Vorteile ausgewählt werden.
  • Die zweite Umverteilungsstruktur 508 kann gemäß einigen Ausführungsformen auf der ersten Umverteilungsstruktur 502 gebildet werden. Die zweite Umverteilungsstruktur 508 wie in 19 dargestellt kann der zweiten Umverteilungsstruktur 408 wie in 18 dargestellt ähnlich sein und kann mit ähnlichen Materialien und Techniken wie die zweite Umverteilungsstruktur 408 gebildet werden. In anderen Ausführungsformen kann die zweite Umverteilungsstruktur 508 entfallen.
  • Die leitfähigen Verbinder 512A-B können dann auf der zweiten Umverteilungsstruktur 508 gebildet werden und eine elektrische Verbindung zu der zweiten Umverteilungsstruktur 508 herstellen. Die leitfähigen Verbinder 512A-B können den leitfähigen Verbindern 212 wie in Verbindung mit 8 beschrieben ähnlich sein, mit der Ausnahme, dass die leitfähigen Verbinder 512A eine größere Größe und einen größeren Abstand als die leitfähigen Verbinder 512B aufweisen. Die leitfähigen Verbinder 512A-B können in ähnlicher Weise wie die leitfähigen Verbinder 212 gebildet werden. In einigen Ausführungsformen werden die UBMs (nicht dargestellt) auf der zweiten Umverteilungsstruktur 508 gebildet, bevor die leitfähigen Verbinder 512A-B gebildet werden.
  • 19 zeigt die Befestigung mehrerer integrierter Schaltung-Packages 550 (z.B. integrierter Schaltung-Packages 550A und 550B) an den leitfähigen Verbindern 512A-B gemäß einigen Ausführungsformen, um eine Paketstruktur 500 zu bilden. Die integrierten Schaltung-Packages 550 können dem integrierten Schaltung-Package 250 wie mit Bezug auf 9 beschrieben ähnlich sein und können auf ähnliche Weise angebracht werden. Beispielsweise umfassen die in 19 dargestellten integrierten Schaltung-Packages 550A-B jeweils einen Logik-Die 252B und einen I/O-Die 252A, der mit dem Logik-Die 252B verbunden ist, wobei auch andere Kombinationen von integrierten Schaltung-Dies 252 möglich sind. Die integrierten Schaltung-Packages 550 können einander ähnlich sein oder voneinander verschieden sein und in anderen Ausführungsformen können mehr oder weniger integrierte Schaltung-Packages 550 vorhanden sein. Jedes integrierte Schaltung-Package 550 kann einen Interposer 554 aufweisen, der elektrisches Routing und Verbindungen beispielsweise zwischen den integrierten Schaltung-Dies 252 dieses integrierten Schaltung-Packages 550 bereitstellt. Der Interposer 554 kann Metallisierungsschichten und/oder leitfähige Durchkontaktierungen aufweisen (in 19 nicht dargestellt). Jeder Interposer 554 kann auch eine Verbindung von einem integrierten Schaltung-Package 550 zu den leitfähigen Verbindern 512A- B herstellen.
  • Die integrierten Schaltung-Packages 550 können so angeordnet sein, dass leitfähige Bereiche der integrierten Schaltung-Packages 550 (z.B. Kontaktpads, leitfähige Verbinder, Lötpunkte oder dergleichen, die Teile des Interposers 554 sein können) mit jeweiligen leitfähigen Verbindern 512A-B auf der zweiten Umverteilungsstruktur 508 ausgerichtet sind. Wenn der physische Kontakt hergestellt ist, kann ein Aufschmelzverfahren verwendet werden, um die leitfähigen Verbinder 512A-B mit den integrierten Schaltung-Packages 550 zu verbinden und so die Package-Struktur 500 zu bilden. Eine Unterfüllung 514 kann zwischen jedem integrierten Schaltung-Package 550 und der zweiten Umverteilungsstruktur 508 abgeschieden werden. Die Unterfüllung 514 kann auch zwischen den benachbarten integrierten Schaltung-Packages 550 abgeschieden werden, wie in 19 gezeigt. Die Unterfüllung 514 kann auch die leitfähigen Verbinder 512A-B zumindest teilweise umgeben. Die Unterfüllung 514 kann ein Material wie eine Formmasse, ein Epoxid, ein Unterfüllung, ein MUF (Molding Underfill), ein Harz oder dergleichen sein und kann der Unterfüllung 224 wie vorstehend beschrieben ähnlich sein. Zusätzlich können externe Verbinder 216 und/oder ein Stützring 220 in ähnlicher Weise wie vorstehend in Verbindung mit 9 beschrieben gebildet werden.
  • Andere Merkmale und Prozesse können auch in den verschiedenen hierin beschriebenen Ausführungsformen enthalten sein. Beispielsweise können Prüfstrukturen enthalten sein, um die Verifikationsprüfung des 3D-Packaging oder der 3DIC-Vorrichtungen zu unterstützen. Die Prüfstrukturen können beispielsweise Prüf-Pads aufweisen, die in einer Umverteilungsschicht oder auf einem Substrat gebildet sind, das das Prüfen des 3D-Packaging oder der 3DICs, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifizierungsprüfungen können sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Ferner können die hierin offenbarten Strukturen und Techniken in Verbindung mit Prüfverfahren verwendet werden, die eine Zwischenverifizierung von bekanntlich guten Dies (known good dies) umfassen, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Durch die Verwendung der hierin beschriebenen Ausführungsformen kann die Leistung eines Vorrichtung-Packages verbessert werden und die Zuverlässigkeit eines Vorrichtung-Packages kann verbessert werden. Verschiedene Merkmale der hierin beschriebenen Ausführungsformen können kombiniert werden, um diese und andere Vorteile zu erzielen. Durch die Verwendung mehrerer Interconnect-Strukturen innerhalb einer Package-Struktur können die Kosten und die Fertigungsdauer der Package-Struktur reduziert werden. Die Interconnect-Strukturen können leitfähige Säulen aufweisen und eine oder mehrere Umverteilungsstrukturen können auf den leitfähigen Säulen gebildet werden, um die elektrische Verbindung zu den Interconnect-Strukturen herzustellen. Die hierin beschriebenen Techniken erzielen reduzierte Verformungen in einer Package-Struktur mit mehreren Interconnect-Strukturen. Die Verringerung vom Verformungen der Package-Struktur kann die Verbindungsfestigkeit, Zuverlässigkeit und Leistung von Bauelementen oder Packages verbessern, die an einer Umverteilungsstruktur der Package-Struktur angebracht sind. Ferner ermöglichen die offengelegten Ausführungsformen die Herstellung von Package-Strukturen mit großen Flächen (z.B. größer als etwa 100 mm x 100 mm oder dergleichen) mit einem reduzierten Risiko des Versagens von Verbindungsstellen, insbesondere für Verbindungsstellen, die ein integriertes Vorrichtung-Package verbinden. Dies kann es ermöglichen, mehrere Interconnect-Strukturen innerhalb eines Packages ohne zunehmende Verformungen zu verwenden, was Kosten und Verarbeitungszeit eines Packages reduzieren kann. Die hierin beschriebenen Techniken sind auch für das Bonden von mehreren Strukturen anwendbar, um verschiedene Arten von Packages zu bilden. Ferner kann die Anwendung der hierin beschriebenen Verfahrenstechniken zu einer verbesserten Ausbeute und einer verbesserten Verbindungssicherheit führen, insbesondere bei Packages mit größeren Flächen. Beispielsweise können die hierin beschriebenen Verfahrenstechniken Verformungen vermindern und damit auch Probleme wie Risse oder Delaminationen reduzieren, die mit Verformungen verbunden sind.
  • In einigen Ausführungsformen enthält eine Vorrichtung eine erste Interconnect-Struktur, wobei die erste Interconnect-Struktur leitfähige Säulen auf einer ersten Seite der ersten Interconnect-Struktur aufweist; eine zweite Interconnect-Struktur, wobei die zweite Interconnect-Struktur leitfähige Säulen auf einer ersten Seite der zweiten Interconnect-Struktur aufweist, wobei die zweite Interconnect-Struktur seitlich neben der ersten Interconnect-Struktur liegt; ein Unterfüllungsmaterial, das sich über der ersten Seite der ersten Interconnect-Struktur und über der ersten Seite der zweiten Interconnect-Struktur erstreckt und sich zwischen der ersten Interconnect-Struktur und der zweiten Interconnect-Struktur erstreckt; eine erste Umverteilungsstruktur, die sich über der ersten Seite der ersten Interconnect-Struktur und über der ersten Seite der zweiten Interconnect-Struktur erstreckt, wobei die erste Umverteilungsstruktur elektrisch mit den leitfähigen Säulen der ersten Interconnect-Struktur und mit den leitfähigen Säulen der zweiten Interconnect-Struktur verbunden ist; und ein integriertes Vorrichtung-Package, das an der ersten Umverteilungsstruktur angebracht ist. In einer Ausführungsform umfasst die erste Interconnect-Struktur ein erstes Kernsubstrat, wobei die zweite Interconnect-Struktur ein zweites Kernsubstrat umfasst. In einer Ausführungsform kontaktiert die erste Umverteilungsstruktur physisch die leitfähigen Säulen der ersten Interconnect-Struktur und die leitfähigen Säulen der zweiten Interconnect-Struktur. In einer Ausführungsform umfasst die Vorrichtung eine zweite Umverteilungsstruktur zwischen der ersten Umverteilungsstruktur und der ersten Interconnect-Struktur, und zwischen der ersten Umverteilungsstruktur und der zweiten Interconnect-Struktur, wobei die leitfähigen Merkmale der zweiten Umverteilungsstruktur eine größere Größe aufweisen als die leitfähigen Merkmale der ersten Umverteilungsstruktur. In einer Ausführungsform umfasst die erste Umverteilungsstruktur erste dielektrische Schichten, die zweite Umverteilungsstruktur umfasst zweite dielektrische Schichten, und die ersten dielektrischen Schichten sind ein anderes Material als die zweiten dielektrischen Schichten. In einer Ausführungsform umgibt das Unterfüllung-Material die leitfähigen Säulen der ersten Interconnect-Struktur und die leitfähigen Säulen der zweiten Interconnect-Struktur. In einer Ausführungsform sind die Oberflächen der leitfähigen Säulen der ersten Interconnect-Struktur, die Oberflächen der leitfähigen Säulen der zweiten Interconnect-Struktur und die Oberflächen des Unterfüllungsmaterials miteinander eben. In einer Ausführungsform sind die leitfähigen Säulen aus Kupfer. In einer Ausführungsform weisen die leitfähigen Säulen der ersten Interconnect-Struktur eine Höhe von 10 µm bis 500 µm auf. In einer Ausführungsform weisen die leitfähigen Säulen der ersten Interconnect-Struktur eine Breite von 20 µm bis 800 µm auf.
  • In einigen Ausführungsformen umfasst eine Struktur Kernsubstrate, die an einer ersten Seite einer ersten Umverteilungsstruktur angebracht sind, wobei die erste Umverteilungsstruktur erste leitfähige Merkmale und erste dielektrische Schichten umfasst, wobei jedes Kernsubstrat leitfähige Säulen umfasst, wobei die leitfähigen Säulen der Kernsubstrate die ersten leitfähigen Merkmale physisch und elektrisch kontaktieren; ein Verkapselungsmaterial, das sich über der ersten Seite der ersten Umverteilungsstruktur erstreckt, wobei sich das Verkapselungsmaterial entlang der Seitenwände jedes Kernsubstrats erstreckt; und ein integriertes Vorrichtung-Package, das mit einer zweiten Seite der ersten Umverteilungsstruktur verbunden ist. In einer Ausführungsform sind eine Seitenwand des Verkapselungsmaterials und eine Seitenwand der ersten Umverteilungsstruktur koplanar. In einer Ausführungsform weist die erste Umverteilungsstruktur Abmessungen von mindestens 100 mm • 100 mm auf. In einer Ausführungsform umfasst die Struktur eine zweite Umverteilungsstruktur auf der zweiten Seite der ersten Umverteilungsstruktur, wobei die zweite Umverteilungsstruktur zweite leitfähige Merkmale und zweite dielektrische Schichten umfasst, wobei die zweiten dielektrischen Schichten ein anderes dielektrisches Material als die ersten dielektrischen Schichten enthalten, wobei das integrierte Vorrichtung-Package elektrisch mit den zweiten leitfähigen Merkmalen verbunden ist. In einer Ausführungsform weisen die zweiten leitfähigen Merkmale eine Leitungsbreite von kleiner als oder gleich 2 µm auf. In einer Ausführungsform sind eine Seitenwand der zweiten Umverteilungsstruktur und eine Seitenwand der ersten Umverteilungsstruktur koplanar.
  • In einigen Ausführungsformen umfasst ein Verfahren: Anbringen von Interconnect-Strukturen an einem Träger, wobei jede der Interconnect-Strukturen leitfähige Säulen umfasst; Bilden eines Verkapselungsmaterials über den Interconnect-Strukturen, wobei sich das Verkapselungsmaterial zwischen benachbarten Interconnect-Strukturen erstreckt; Ausführen eines Planarisierungsprozesses an dem Verkapselungsmaterial, um die leitfähigen Säulen freizulegen, wobei nach dem Ausführen des Planarisierungsprozesses das Verkapselungsmaterial und die leitfähigen Säulen koplanare Oberflächen aufweisen; und Bilden erster Umverteilungsschichten auf dem Verkapselungsmaterial und auf den leitfähigen Säulen, wobei eine untere Umverteilungsschicht der ersten Umverteilungsschichten elektrisch mit den leitfähigen Säulen verbunden wird. In einer Ausführungsform umfasst das Verfahren Bilden von zweiten Umverteilungsschichten auf den ersten Umverteilungsschichten, wobei die ersten Umverteilungsschichten unter Verwendung einer anderen Technik gebildet werden als die zweiten Umverteilungsschichten. In einer Ausführungsform umfassen die zweiten Umverteilungsschichten Polymerschichten. In einer Ausführungsform umfasst das Verfahren Anbringen von integrierten Schaltung-Dies an einer oberen Umverteilungsschicht der ersten Umverteilungsschichten.
  • Vorstehend sind Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/027609 [0001]

Claims (20)

  1. Vorrichtung aufweisend: eine erste Interconnect-Struktur, wobei die erste Interconnect-Struktur leitfähige Säulen auf einer ersten Seite der ersten Interconnect-Struktur aufweist; eine zweite Interconnect-Struktur, wobei die zweite Interconnect-Struktur leitfähige Säulen auf einer ersten Seite der zweiten Interconnect-Struktur aufweist, wobei die zweite Interconnect-Struktur seitlich neben der ersten Interconnect-Struktur liegt; ein Unterfüllungsmaterial, das sich über der ersten Seite der ersten Interconnect-Struktur, über der ersten Seite der zweiten Interconnect-Struktur und zwischen der ersten Interconnect-Struktur und der zweiten Interconnect-Struktur erstreckt; eine erste Umverteilungsstruktur, die sich über der ersten Seite der ersten Interconnect-Struktur und über der ersten Seite der zweiten Interconnect-Struktur erstreckt, wobei die erste Umverteilungsstruktur elektrisch mit den leitfähigen Säulen der ersten Interconnect-Struktur und mit den leitfähigen Säulen der zweiten Interconnect-Struktur verbunden ist; und ein integriertes Vorrichtung-Package, das an der ersten Umverteilungsstruktur angebracht ist.
  2. Vorrichtung nach Anspruch 1, wobei die erste Interconnect-Struktur ein erstes Kernsubstrat aufweist, wobei die zweite Interconnect-Struktur ein zweites Kernsubstrat aufweist.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die erste Umverteilungsstruktur die leitfähigen Säulen der ersten Interconnect-Struktur und die leitfähigen Säulen der zweiten Interconnect-Struktur physisch kontaktiert.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine zweite Umverteilungsstruktur zwischen der ersten Umverteilungsstruktur und der ersten Interconnect-Struktur und zwischen der ersten Umverteilungsstruktur und der zweiten Interconnect-Struktur, wobei die leitfähigen Merkmale der zweiten Umverteilungsstruktur eine größere Größe aufweisen als die leitfähigen Merkmale der ersten Umverteilungsstruktur.
  5. Vorrichtung nach Anspruch 4, wobei die erste Umverteilungsstruktur erste dielektrische Schichten aufweist, wobei die zweite Umverteilungsstruktur zweite dielektrische Schichten aufweist, wobei die ersten dielektrischen Schichten ein anderes Material sind als die zweiten dielektrischen Schichten.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das Unterfüllungsmaterial die leitfähigen Säulen der ersten Interconnect-Struktur und die leitfähigen Säulen der zweiten Interconnect-Struktur umgibt.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei Oberflächen der leitfähigen Säulen der ersten Interconnect-Struktur, Oberflächen der leitfähigen Säulen der zweiten Interconnect-Struktur und Oberflächen des Unterfüllungsmaterials miteinander eben sind.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die leitfähigen Säulen Kupfer sind.
  9. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die leitfähigen Säulen der ersten Interconnect-Struktur eine Höhe von 10 µm bis 500 µm aufweisen.
  10. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die leitfähigen Säulen der ersten Interconnect-Struktur eine Breite von 20 µm bis 800 µm aufweisen.
  11. Struktur aufweisend: mehrere Kernsubstrate, die an einer ersten Seite einer ersten Umverteilungsstruktur angebracht sind, wobei die erste Umverteilungsstruktur mehrere erste leitfähige Merkmale und mehrere erste dielektrische Schichten aufweist, wobei jedes Kernsubstrat der mehreren Kernsubstrate leitfähige Säulen aufweist, wobei die leitfähigen Säulen der mehreren Kernsubstrate erste leitfähige Merkmale der mehreren ersten leitfähigen Merkmale physisch und elektrisch kontaktieren; ein Verkapselungsmaterial, das sich über der ersten Seite der ersten Umverteilungsstruktur erstreckt, wobei sich das Verkapselungsmaterial entlang der Seitenwände jedes Kernsubstrats der mehreren Kernsubstrate erstreckt; und ein integriertes Vorrichtung-Package, das mit einer zweiten Seite der ersten Umverteilungsstruktur verbunden ist.
  12. Struktur nach Anspruch 11, wobei eine Seitenwand des Verkapselungsmaterials und eine Seitenwand der ersten Umverteilungsstruktur koplanar sind.
  13. Struktur nach Anspruch 11 oder 12, wobei die erste Umverteilungsstruktur Abmessungen von mindestens 100 mm mal 100 mm aufweist.
  14. Struktur nach einem der Ansprüche 11 bis 13, ferner aufweisend: eine zweite Umverteilungsstruktur auf der zweiten Seite der ersten Umverteilungsstruktur, wobei die zweite Umverteilungsstruktur mehrere zweite leitfähige Merkmale und mehrere zweite dielektrische Schichten aufweist, wobei die mehreren zweiten dielektrischen Schichten ein anderes dielektrisches Material als die mehreren ersten dielektrischen Schichten enthalten, wobei das integrierte Vorrichtung-Package elektrisch mit zweiten leitfähigen Merkmalen der mehreren zweiten leitfähigen Merkmale verbunden ist.
  15. Struktur nach Anspruch 14, wobei die zweiten leitfähigen Merkmale eine Leitungsbreite von kleiner als oder gleich 2 µm aufweisen.
  16. Struktur nach Anspruch 14 oder 15, wobei eine Seitenwand der zweiten Umverteilungsstruktur und eine Seitenwand der ersten Umverteilungsstruktur koplanar sind.
  17. Verfahren, umfassend: Anbringen von Interconnect-Strukturen an einen Träger, wobei jede der Interconnect-Strukturen leitfähige Säulen umfasst; Bilden eines Verkapselungsmaterials über den Interconnect-Strukturen, wobei sich das Verkapselungsmaterial zwischen benachbarten der Interconnect-Strukturen erstreckt; Durchführen eines Planarisierungsprozesses an dem Verkapselungsmaterial, um die leitfähigen Säulen freizulegen, wobei nach dem Durchführen des Planarisierungsprozesses das Verkapselungsmaterial und die leitfähigen Säulen koplanare Oberflächen aufweisen; und Bilden erster Umverteilungsschichten auf dem Verkapselungsmaterial und auf den leitfähigen Säulen, wobei eine untere Umverteilungsschicht der ersten Umverteilungsschichten elektrisch mit den leitfähigen Säulen verbunden wird.
  18. Verfahren nach Anspruch 17, ferner umfassend: Bilden zweiter Umverteilungsschichten auf den ersten Umverteilungsschichten, wobei die ersten Umverteilungsschichten unter Verwendung einer anderen Technik gebildet werden als die zweiten Umverteilungsschichten.
  19. Verfahren nach Anspruch 18, wobei die zweiten Umverteilungsschichten Polymerschichten umfassen.
  20. Verfahren nach Anspruch 17, 18 oder 19, ferner umfassend: Anbringen von integrierten Schaltung-Dies an eine obere Umverteilungsschicht der ersten Umverteilungsschichten.
DE102021100338.5A 2020-05-20 2021-01-12 Halbleiterbauelement und herstellungsverfahren Granted DE102021100338A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063027609P 2020-05-20 2020-05-20
US63/027,609 2020-05-20
US17/143,657 2021-01-07
US17/143,657 US11664350B2 (en) 2020-05-20 2021-01-07 Semiconductor device and method of manufacture

Publications (1)

Publication Number Publication Date
DE102021100338A1 true DE102021100338A1 (de) 2021-11-25

Family

ID=77371602

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021100338.5A Granted DE102021100338A1 (de) 2020-05-20 2021-01-12 Halbleiterbauelement und herstellungsverfahren

Country Status (4)

Country Link
US (1) US20230253368A1 (de)
CN (1) CN113314497A (de)
DE (1) DE102021100338A1 (de)
TW (1) TWI769726B (de)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570322B2 (en) * 2014-11-26 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10522436B2 (en) * 2017-11-15 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization of semiconductor packages and structures resulting therefrom
US10535622B2 (en) * 2017-12-07 2020-01-14 Dyi-chung Hu Substrate structure and electronic device having coarse redistribution layer electrically connected to fine redistribution layer
US10468339B2 (en) * 2018-01-19 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterogeneous fan-out structure and method of manufacture
US10522508B2 (en) * 2018-05-01 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
US10854552B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10879224B2 (en) * 2018-10-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, die and method of manufacturing the same
US11637054B2 (en) * 2020-01-31 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
CN113206072A (zh) * 2020-01-31 2021-08-03 台湾积体电路制造股份有限公司 半导体封装
US11482484B2 (en) * 2020-02-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Symmetrical substrate for semiconductor packaging
US11532596B2 (en) * 2021-03-05 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same

Also Published As

Publication number Publication date
CN113314497A (zh) 2021-08-27
US20230253368A1 (en) 2023-08-10
TW202209619A (zh) 2022-03-01
TWI769726B (zh) 2022-07-01

Similar Documents

Publication Publication Date Title
DE102020101431B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102016100274B4 (de) Verfahren und packages für struktur eines dreidimensionalen chip-stackings
DE102020120137B4 (de) Halbleiterpackage und verfahren
DE102018130035B4 (de) Package und verfahren
DE102019117027A1 (de) Halbleiter-package und verfahren für dessen bildung
DE102019117762A1 (de) Integriertes schaltungspackage und verfahren
DE102015105981A1 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102020104147A1 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102019103729A1 (de) Halbleiter-package und verfahren
DE102018121879B4 (de) Verfahren zur Herstellung eines Halbleiter-Package
DE102019120381B4 (de) Integriertes schaltungs-package und verfahren
DE102020100002B4 (de) Fan-out-packages und verfahren zu deren herstellung
DE102019117199A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE102012106892B4 (de) Verfahren zum Ausbilden von Zwischenverbindungen für dreidimensionalen integrierten Schaltkreis
DE102019129870A1 (de) Halbleitervorrichtung und herstellungsverfahren
DE102020105134A1 (de) Halbleiterpackage und herstellungsverfahren
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102021107792A1 (de) Halbleiter-packages und verfahren
DE102019133513A1 (de) Integriertes schaltungs-package und verfahren
DE102020130962A1 (de) Halbleitervorrichtung und herstellungsverfahren
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102019129840B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102019118466A1 (de) Halbleitervorrichtung und herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division