TWI769726B - 半導體元件、半導體結構及半導體元件的製造方法 - Google Patents

半導體元件、半導體結構及半導體元件的製造方法 Download PDF

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余振華
劉重希
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Abstract

一種半導體結構包括：芯基板，貼合至重佈線結構的第一側，其中重佈線結構包括第一導電特徵及第一介電層，每一芯基板包括導電柱，且芯基板的導電柱物理接觸及電性接觸第一導電特徵；包封體，在重佈線結構的第一側上延伸，其中包封體沿著每一芯基板的側壁延伸；以及積體元件封裝，連接至重佈線結構的第二側。

Description

半導體元件、半導體結構及半導體元件的製造方法
本發明實施例是有關於一種半導體元件及其製造方法，且特別是有關於一種具有多個內連線結構的半導體元件及其製造方法。
半導體行業藉由最小特徵大小(minimum feature size)的持續減小來不斷改善各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，這使得更多組件能夠被整合至給定面積中，從而使得更多功能能夠被整合至給定面積中。具有高功能性的積體電路需要諸多的輸入/輸出接墊。然而，在小型化為重的應用中，可能需要小的封裝。
隨著對日益縮小的電子元件需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。此種封裝系統的一個實例是堆疊封裝(Package-on-Package；PoP)技術。在PoP元 件中，頂部半導體封裝堆疊於底部半導體封裝頂上，以提供高積體化及高組件密度。PoP技術一般能夠使得在印刷電路板(printed circuit board；PCB)上生產具有增強的功能性及小的佔用面積(footprint)的半導體元件。
一種半導體元件包括第一內連線結構、第二內連線結構、底部填充材料、第一重佈線結構以及積體元件封裝。所述第一內連線結構包括位於所述第一內連線結構的第一側上的導電柱。所述第二內連線結構包括位於所述第二內連線結構的第一側上的導電柱，其中所述第二內連線結構在側向上相鄰所述第一內連線結構。所述底部填充材料在所述第一內連線結構的所述第一側上延伸、在所述第二內連線結構的所述第一側上延伸且在所述第一內連線結構與所述第二內連線結構之間延伸。所述第一重佈線結構在所述第一內連線結構的所述第一側上及所述第二內連線結構的所述第一側上延伸，其中所述第一重佈線結構電性連接至所述第一內連線結構的所述導電柱及所述第二內連線結構的所述導電柱。所述積體元件封裝貼合至所述第一重佈線結構。
一種半導體結構包括芯基板、包封體以及積體元件封裝。所述芯基板貼合至第一重佈線結構的第一側，其中所述第一重佈線結構包括第一導電特徵及第一介電層，每一芯基板包括導電柱，所述芯基板的所述導電柱物理接觸及電性接觸第一導電特徵。所 述包封體在所述第一重佈線結構的所述第一側上延伸，其中所述包封體沿著每一芯基板的側壁延伸。所述積體元件封裝，連接至所述第一重佈線結構的第二側。
一種製造半導體元件的方法包括至少以下步驟。將內連線結構貼合至載板，其中所述內連線結構中的每一者包括導電柱。在所述內連線結構上形成包封體，其中所述包封體在所述內連線結構中相鄰的內連線結構之間延伸。對所述包封體執行平坦化製程以暴露出所述導電柱，其中在執行所述平坦化製程之後，所述包封體與所述導電柱具有共面的表面。在所述包封體上及所述導電柱上形成第一重佈線層，其中所述第一重佈線層中的底部重佈線層電性連接至所述導電柱。
100、100A、100B:內連線結構
102:芯基板
105:導電柱
107:鈍化層
108、109:佈線層
110:穿孔
111:填料材料
112、113、254:佈線結構
118、119、206A、206B、206C、206D、206E、206F、206G、406A、406B、406C、406D、506A、506B、506C、506D、506E、506F:介電層
200、300、400、500:封裝結構
202:載板
203:釋放層
205A、205B、205C、205D、205E、205F:導線
207A、207B、207C、207D、207E、207F:導通孔
208:重佈線結構
212、512A、512B:導電連接件
214、224、514:底部填充膠
216:外部連接件
220:支撐環
250、550A、550B:積體電路封裝
252A、252B、252C:晶粒
402、502:第一重佈線結構
405A、405B、405C:金屬化圖案
408、508:第二重佈線結構
502A:第一重佈線層
502B:第二重佈線層
554:中介層
A-A:參考橫截面
D1:側向距離
D4、T1:厚度
H1:高度
L1、L2、L3:長度
P1:節距
W1:寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的內連線結構的剖視圖。
圖2A、圖2B及圖2C示出根據一些實施例的在載板上形成結構的中間步驟的剖視圖及平面圖。
圖3、圖4、圖5、圖6、圖7、圖8及圖9示出根據一些實施例的形成封裝結構的中間步驟的剖視圖。
圖10示出根據一些實施例的形成封裝結構的中間步驟的平面圖。
圖11示出根據一些實施例的形成封裝結構的中間步驟的剖視圖。
圖12、圖13、圖14、圖15、圖16、圖17及圖18示出根據一些實施例的形成封裝結構的中間步驟的剖視圖。
圖19示出根據一些實施例的形成封裝結構的中間步驟的剖視圖。
以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述部件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於......之下(beneath)」、「位於......下方(below)」、「下部的(lower)」、「位於......上方(above)」、「上部的(upper)」及類似用語等空間相對 性用語來闡述圖中所示的一個組件或特徵與另一(其他)組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或操作中的不同定向。裝置可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在本揭露中，闡述了一種封裝結構及所述封裝結構的形成的各種態樣。本文中所述的技術使得能夠形成具有多個內連線結構且翹曲減少的封裝結構，此可改善將元件(例如，積體電路封裝)接合至封裝結構的組件的接頭(joint)。本文中所述的技術可減少翹曲或裂紋，特別是當多個內連線或積體電路晶粒貼合至重佈線結構時。以此種方式減小封裝內的應力可改善效能及良率(yield)。一或多個重佈線結構可形成於多個內連線結構上，且藉由內連線結構的導電柱電性連接至內連線結構。此可使得能夠改善重佈線結構的平坦度(planarity)。可形成包括細線(fine line)導電特徵的第二重佈線結構，此可使得能夠改善元件效能。另外，本文中所述的技術可減少封裝結構的成本或製程時間。
圖1示出根據一些實施例的示例性內連線結構100。一或多個內連線結構100可包含於封裝結構200(參見圖9)內，以為封裝結構200提供電性佈線及結構穩定性。在一些實施例中，內連線結構100可為例如中介層或「半成品基板」，且可不含主動元件。儘管其他厚度亦是可能的，然而內連線結構100可具有在約200微米與約3000微米之間的厚度。
在一些實施例中，內連線結構100可包括形成於芯基板102上的佈線層(例如，佈線結構112及佈線結構113)。芯基板102可包含例如以下材料：味之素增層膜(Ajinomoto build-up film；ABF)、預浸漬複合纖維(預浸體(prepreg))材料、環氧樹脂、模製化合物、環氧模製化合物、玻璃纖維強化(fiberglass-reinforced)樹脂材料、印刷電路板(PCB)材料、二氧化矽填料、聚合物材料、聚醯亞胺材料、紙、玻璃纖維、非織玻璃纖維布(non-woven glass fabric)、玻璃、陶瓷、其他積層材料、類似物或其組合。在一些實施例中，芯基板102可為雙面覆銅箔層壓板(copper-clad laminate；CCL)基板或類似物。儘管其他厚度亦是可能的，然而芯基板102可具有在約30微米與約2000微米之間的厚度。
內連線結構100可具有形成於芯基板102的每一側上的一或多個佈線結構112、佈線結構113以及延伸穿過芯基板102的穿孔110。佈線結構112、佈線結構113及穿孔110提供電性佈線及內連線。例如，穿孔110可對佈線結構112與佈線結構113進行內連。佈線結構112、佈線結構113可各自包括一或多個佈線層108、佈線層109以及一或多個介電層118、介電層119。在一些實施例中，佈線層108、佈線層109及/或穿孔110可包括一或多層銅、鎳、鋁、其他導電材料、類似物或其組合。在一些實施例中，介電層118、介電層119可包含例如增層(build-up)材料、ABF、預浸體材料、積層材料、與以上針對芯基板102所述的材料相似的另一材料、類似物或其組合等材料。在其他實施例中，內連線結 構100可包括僅一個佈線結構(例如，佈線結構112或佈線結構113)或者佈線結構112、佈線結構113可各自包括更多或更少的佈線層。儘管其他厚度亦是可能的，然而佈線結構112、佈線結構113的每一佈線層可具有在約5微米與約50微米之間的厚度，且佈線結構112、佈線結構113可各自具有在約2微米與約50微米之間的總厚度。
在一些實施例中，可利用填料材料(filler material)111填充芯基板102中用於穿孔110的開口。填料材料111可為穿孔110的導電材料提供結構支撐及保護。在一些實施例中，填料材料111可為例如以下材料：模製材料、環氧樹脂、環氧模製化合物、樹脂、包含單體(monomer)或寡聚物(oligomer)的材料(例如丙烯酸酯化胺基甲酸酯(acrylated urethane)、橡膠改質的丙烯酸酯化環氧樹脂(rubber-modified acrylated epoxy resin)或多官能單體(multifunctional monomer))、類似物或其組合。在一些實施例中，填料材料111可包括顏料或染料(例如，用於顏色)或改變流變性(rheology)、改善黏著力或影響填料材料111的其他性質的其他填料及添加劑。在一些實施例中，穿孔110的導電材料可完全填充穿孔110，進而省略填料材料111。
在一些實施例中，內連線結構100可包括形成於內連線結構100的一或多個側之上的鈍化層107。鈍化層107可為例如氮化物、氧化物、聚醯亞胺、低溫聚醯亞胺、阻焊劑、其組合或類似物等材料。一旦形成鈍化層107，便可對鈍化層107進行圖案化 (例如，使用適合的微影及蝕刻製程)，以暴露出佈線結構112、佈線結構113的佈線層108、佈線層109的部分。佈線層的藉由開口暴露出的部分上可形成有導電柱105。
在一些實施例中，導電柱105形成在內連線結構100的一或兩個佈線結構112、佈線結構113上。舉例而言，圖1繪示出導電柱105形成於佈線結構112的最外佈線層108上。導電柱105在佈線結構112與隨後形成的重佈線結構208(參見圖7)之間提供電性連接。在一些實施例中，導電柱105包括形成於鈍化層107中的開口中的金屬杆(metal post)或金屬柱，所述開口暴露出佈線結構(例如，佈線結構112或佈線結構113)的佈線層(例如，佈線層108或佈線層109)的部分。導電柱105可藉由例如濺鍍、印刷、電鍍、無電電鍍、化學氣相沈積(chemical vapor deposition；CVD)或類似製程等適合的製程形成。導電柱105可包含例如銅、鈦、鎢、鋁、另一金屬、合金、類似物或其組合等一或多種導電材料。導電柱105可不含焊料。導電柱105可被形成為具有實質上垂直的側壁或者具有斜的側壁。
作為形成導電柱105的實例，在鈍化層107上以及佈線層108、佈線層109的藉由鈍化層107中的開口暴露出的部分上形成晶種層(未示出)。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在特定實施例中，晶種層包括鈦層及位於所述鈦層上的銅層。可使用例如PVD或類似製程形成晶種層。在晶種層上形成光阻且對所述光阻進行 圖案化。可藉由旋轉塗佈(spin coating)或類似製程形成光阻，且可將所述光阻暴露於光以用於圖案化。光阻的圖案對應於導電柱105。所述圖案化會形成穿過光阻的開口以暴露出晶種層。在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由例如電鍍或無電電鍍(electroless plating)等鍍覆或者類似製程形成導電材料。導電材料可包括例如銅、鈦、鎢、鋁或類似物等金屬。移除光阻以及晶種層的上面未形成導電材料的部分。可藉由例如使用氧電漿或類似的可接受的灰化製程(ashing process)或剝除製程(stripping process)移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除晶種層的被暴露出的部分。晶種層的餘留部分與導電材料形成導電柱105。
在一些實施例中，導電柱105包括形成於金屬柱的頂部上的金屬頂蓋層(metal cap layer)。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似物或其組合，且可藉由電鍍製程形成。導電柱105可隨後被平坦化(參見圖4)。使用如本文中所述的導電柱105可改善隨後形成的重佈線結構208(參見圖7)的平坦度並減少翹曲，此可減少封裝結構(例如，圖9中所示的封裝結構200或者類似結構)內的接頭失效(joint failure)或分層(delamination)的可能性。另外，平坦化製程可用於減少內連線結構100的厚度變化的影響。
在一些實施例中，儘管其他高度亦是可能的，然而導電柱105可被形成為具有在為約10微米至約500微米範圍內的高度 H1。在平坦化(參見圖4)之後，導電柱105的高度可減小。在一些實施例中，儘管其他寬度亦是可能的，然而導電柱105可被形成為具有在為約20微米至約800微米範圍內的寬度W1。在一些情形中，具有較大寬度的導電柱可提供與上覆重佈線結構(例如，重佈線結構208)的更佳的電性接觸。在一些實施例中，儘管其他節距(pitch)亦是可能的，然而導電柱105可被形成為具有在為約50微米至約1,000微米範圍內的節距P1。
圖2A至圖10示出根據一些實施例的封裝結構200(參見圖10)的形成的中間步驟。圖10示出封裝結構200的示意性平面圖，且圖3至圖9示出穿過圖10中所示的參考橫截面A-A截取的剖視圖。封裝結構200包括在多個內連線結構100上形成的重佈線結構208，所述多個內連線結構100被表示為內連線結構100A及100B。內連線結構100A、內連線結構100B可相似於圖1中所示的內連線結構100，且內連線結構100A與內連線結構100B可彼此不同。封裝結構內的內連線結構的數目、排列或尺寸可與所示者不同。
圖2A至圖7示出重佈線結構208的形成，重佈線結構208包括多個導線205A、導線205B、導線205C、導線205D、導線205E、導線205F和多個介電層206A、介電層206B、介電層206C、介電層206D、介電層206E、介電層206F、介電層206G以及多個導通孔207A、導通孔207B、導通孔207C、導通孔207D、導通孔207E、導通孔207F。重佈線結構208被繪示為例示性實例， 且在其他實施例中可使用更多或更少的導線、介電層及/或導通孔。可使用與下文所述者不同的材料及/或技術形成重佈線結構208。
轉至圖2A，根據一些實施例，將內連線結構100A以及內連線結構100B貼合至載板202。在一些實施例中，可將內連線結構100貼合至形成於載板202上的釋放層203或類似物。在一些實施例中，儘管其他長度亦是可能的，然而貼合至載板202的內連線結構100可具有在為約15毫米至約500毫米範圍內的長度L1。在一些實施例中，儘管其他分離距離亦是可能的，然而相鄰的內連線結構100可以約40微米至約5000微米範圍內的側向距離D1分隔開。
載板202可例如包含矽系材料(例如矽基板(例如，矽晶圓))、玻璃材料、氧化矽或其他材料(例如氧化鋁、類似物)或其組合。圖2B示出其中載板202為矽晶圓的例示性實例。在一些實施例中，載板202可為面板結構(panel structure)，其可為例如由例如玻璃材料、塑膠材料或有機材料等適合的介電材料形成的支撐基板。面板結構可為例如矩形面板。圖2C示出其中載板202為面板結構的例示性實例。圖2B至圖2C繪示出貼合至載板202的多組內連線結構100A至100B。藉由此種方式，可在載板202上同時形成多個結構。作為形成各別封裝結構200的製程的一部分，可隨後將形成於載板202上的結構單體化(參見圖9)。
返回至圖2A，可在載板202的頂表面上形成釋放層203，以利於隨後剝離載板202。釋放層203可由聚合物系材料形成，釋 放層203可與載板202一起被自將在隨後的步驟中形成的上覆結構移除。在一些實施例中，釋放層203是當受熱時會失去其黏著性質的環氧樹脂系熱釋放材料，例如光熱轉換(light-to-heat-conversion；LTHC)釋放塗層。在其他實施例中，釋放層203可為當暴露於紫外(ultra-violet；UV)光時會失去其黏合性質的UV膠。釋放層203可以液體形式被分配並被固化，可為積層至載板202上的積層膜(laminate film)，或者可為類似物。釋放層203的頂表面可被整平且可具有高的平坦程度。在一些實施例中，可使用晶粒黏結膜(Die Attach Film；DAF；未示出)取代釋放層203或將晶粒黏結膜與釋放層203併用。
在圖3中，沿著內連線結構100A及內連線結構100B的側壁且在內連線結構100A與內連線結構100B之間的間隙中沈積底部填充膠224。如圖3中所示，底部填充膠224可覆蓋導電柱105。底部填充膠224可為例如模製化合物、包封體、環氧樹脂、底部填充膠、模製底部填充膠(molding underfill；MUF)、樹脂或類似物等材料。底部填充膠224可保護導電柱105，且為封裝結構200(參見圖9)提供結構支撐。在一些實施例中，可使用壓縮模製製程(compression molding process)、轉移模製製程(transfer molding process)或類似製程形成底部填充膠224。在一些實施例中，可以液體或半液體形式形成底部填充膠224，且隨後對底部填充膠224進行固化。
在圖4中，根據一些實施例，對底部填充膠224執行平 坦化製程，從而暴露出導電柱105。平坦化製程可包括例如打磨(grinding)製程及/或化學機械研磨(chemical-mechanical polish；CMP)製程。在執行平坦化製程之後，在製程變化內，導電柱105的頂表面與底部填充膠224的頂表面在平坦化製程之後可實質上等高(例如，平坦)。在一些情形中，平坦化製程會減小導電柱105的高度。在一些實施例中，儘管其他厚度亦是可能的，然而在執行平坦化製程之後，底部填充膠224在內連線結構100A以及內連線結構100B上的厚度T1可在為約10微米至約500微米範圍內。厚度T1亦可對應於在平坦化之後導電柱105自內連線結構100A和內連線結構100B突出的高度，或者亦可對應於內連線結構100A和內連線結構100B與上覆的重佈線結構208(參見圖6)之間的垂直距離。
在圖5中，根據一些實施例，在導電柱105中的一些或所有導電柱105上形成重佈線結構208的導通孔207A。導通孔207A在導電柱105與重佈線結構208的隨後形成的導線205A之間進行電性連接。作為形成導通孔207A的實例，在底部填充膠224及導電柱105上形成光阻且對所述光阻進行圖案化。可藉由旋轉塗佈或類似製程形成光阻，且可將所述光阻暴露於光以用於圖案化。對光阻的圖案化會形成穿過光阻的開口，以暴露出下伏的導電柱105的部分，進而使得光阻中的開口對應於導通孔207A的圖案。然後在光阻的開口中及導電柱105的被暴露出的部分上形成導電材料。可藉由例如電鍍或無電電鍍等鍍覆或者類似製程形成 導電材料。導電材料可包括例如銅、鈦、鎢、鋁、類似物或其組合等金屬。可藉由可接受的灰化製程或剝除製程移除光阻。
轉至圖6，根據一些實施例，在形成導通孔207A之後，形成介電層206A及導線205A。介電層206A形成於底部填充膠224上、導電柱105上、導通孔207A上及導通孔207A周圍。在一些實施例中，介電層206A是包封體，例如預浸體、樹脂、背膠銅箔(resin coated copper；RCC)、模製化合物、聚醯亞胺、感光成像介電質(photo-imageable dielectric；PID)、環氧樹脂或類似物，且可藉由例如壓縮模製、轉移模製、旋轉塗佈或類似製程等適合的技術形成介電層206A。可以液體或半液體形式形成包封體，且隨後對所述包封體進行固化。在一些實施例中，將介電層206A形成為使得導通孔207A被掩埋或覆蓋，然後對介電層206A執行平坦化製程以暴露出導通孔207A。在製程變化內，介電層206A的最頂表面與導通孔207A的最頂表面在平坦化製程之後可實質上等高(例如，平坦)。平坦化製程可包括例如打磨製程及/或CMP製程。在一些實施例中，介電層206A可包含例如氧化矽、氮化矽或類似物等其他材料。在一些實施例中，儘管其他厚度亦是可能的，然而介電層206A形成為具有在為約5微米至約50微米範圍內的厚度。
根據一些實施例，然後在介電層206A及導通孔207A上形成重佈線結構208的導線205A。導線205A可包括例如在介電層206A的主表面上延伸的導線、重佈線層或重佈線路 (redistribution line)、接觸接墊或其他導電特徵。作為形成導線205A的實例，在介電層206A上形成晶種層。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層上的銅層。可使用例如物理氣相沈積(physical vapor deposition；PVD)或類似製程形成晶種層。然後在晶種層上形成光阻且對所述光阻進行圖案化。可藉由旋轉塗佈或類似製程形成光阻，且可將所述光阻暴露於光以用於圖案化，其中光阻的圖案對應於導線205A。所述圖案化會形成穿過光阻的開口，以暴露出晶種層，然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由例如電鍍或無電電鍍等鍍覆或者類似製程形成導電材料。導電材料可包括例如銅、鈦、鎢、鋁、類似物或其組合等金屬。然後，移除光阻以及晶種層的上面未形成導電材料的部分。可藉由例如使用氧電漿的可接受的灰化製程或剝除製程、化學剝除製程(chemical stripping process)或類似製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除晶種層的被暴露出的部分。晶種層的餘留部分與導電材料形成導線205A。形成導線205A的其他技術亦是可能的。在一些情形中，介電層206A與金屬化圖案(其包括導通孔207A及導線205A)形成重佈線結構208的重佈線層。
在圖7中，根據一些實施例，重複進行以上論述的步驟及製程以形成重佈線結構208的其他的重佈線層。圖7中所示的 其他的重佈線層包括其他的介電層206B、介電層206C、介電層206D、介電層206E、介電層206F、介電層206G和其他的導線205B、導線205C、導線205D、導線205E、導線205F及其他的導通孔207B、導通孔207C、導通孔207D、導通孔207E、導通孔207F。重佈線結構208的重佈線層被示出為包括六層導線的重佈線結構208的實例，但可為重佈線結構208形成更多或更少的介電層、導線或導通孔。若欲形成更少的重佈線層，則可省略下文論述的一些步驟及製程。若欲形成更多的重佈線層，則可重複進行下文論述的一些步驟及製程。
可使用與針對介電層206A、導線205A及導通孔207A所闡述的技術相似的技術形成重佈線結構208的其他的重佈線層。舉例而言，可在導線205A上藉由與導通孔207A相似的方式及相似的材料形成導通孔207B。然後可在介電層206A、導線205A及導通孔207B上形成介電層206B。可以與介電層206A相似的方式及相似的材料形成介電層206B。可對介電層206B執行平坦化製程以暴露出導通孔207B。然後，可在介電層206B及導通孔207B上形成導線205B。導線205B與下伏的導通孔207B進行物理接觸及電性接觸。可以與導線205A相似的方式及相似的材料形成導線205B。在一些實施例中，可形成具有不同大小的導線及/或導通孔。舉例而言，導線或導通孔中的一或多者可具有與其他導線或導通孔不同的寬度、節距或厚度。在一些實施例中，介電層中的一或多者可由不同的材料形成，或者具有與其他介電層不同的厚度。具有 由多於一種材料形成的介電層的封裝結構500的實例將在下文針對圖19闡述。
可執行與該些步驟或製程相似的步驟或製程以形成導線205C、導線205D、導線205E及導線205F；導通孔207B、導通孔207C、導通孔207D、導通孔207E及導通孔207F；以及介電層206C、介電層206D、介電層206E、介電層206F及介電層206G。最頂的介電層206G可形成於最頂的導線205F及介電層206F上。最頂的介電層206G可由與介電層206A、介電層206B、介電層206C、介電層206D、介電層206E、介電層206F的材料相似的材料形成或者由不同的材料形成。舉例而言，在一些實施例中，最頂的介電層206G由例如聚苯並噁唑(polybenzoxazole；PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene；BCB)或類似物等聚合物形成。在其他實施例中，介電層206G由以下形成：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)或類似物；或者類似物。可藉由例如旋轉塗佈、CVD、積層、類似製程或其組合等任何可接受的沈積製程形成介電層206G。儘管已闡述用於形成導通孔207A、導通孔207B、導通孔207C、導通孔207D、導通孔207E、導通孔207F、介電層206A、介電層206B、介電層206C、介電層206D、介電層206E、介電層206F、介電層206G及導線205A、導線205B、導線205C、導線205D、導線205E、導線205F 的一種製程，然而應理解的是，可使用其他製程來形成重佈線結構208的重佈線層。舉例而言，藉由形成包括對應於導通孔的通孔部分及對應於導線的線部分的單一金屬化圖案，可同時形成重佈線層的導通孔與導線。在此種實施例中，金屬化圖案的線部分位於介電層的主表面上且沿著介電層的主表面延伸，且金屬化圖案的通孔部分延伸穿過介電層，以將導線物理耦合至及電性耦合至下伏的導電特徵。在此種實施例中，不在同一重佈線層的導通孔與導線之間形成晶種層。
在圖8中，根據一些實施例，在重佈線結構208上形成導電連接件212。導電連接件212使得能夠物理連接至及電性連接至晶粒或另一封裝結構，例如積體電路封裝250(參見圖9)。在一些實施例中，可在重佈線結構208的最頂介電層(例如，介電層206G)中形成開口，以暴露出重佈線結構208的最頂導線(例如，導線205F)。所述開口暴露出導線的上面隨後形成導電連接件212的部分。可例如使用雷射鑽孔製程(laser drilling process)來形成開口。在其他實施例中，可藉由以下步驟形成開口：在介電層206G上形成光阻，對光阻進行圖案化，且使用適合的蝕刻製程(例如，濕式蝕刻製程及/或乾式蝕刻製程)穿過圖案化光阻蝕刻介電層206G。
然後，可在導線205F上形成導電連接件212，從而與重佈線結構208進行電性連接。導電連接件212可為球柵陣列(ball grid array；BGA)連接件、焊料球、金屬柱、控制塌陷晶片連接 (controlled collapse chip connection；C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique；ENEPIG)形成的凸塊或類似物。導電連接件212可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似物或其組合等導電材料。在一些實施例中，藉由最初透過蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成焊料層來形成導電連接件212。一旦已在所述結構上形成焊料層，便可執行回焊，以便將所述材料塑型成所期望的凸塊形狀。在另一實施例中，導電連接件212包括藉由濺鍍、印刷、電鍍、無電電鍍、CVD或類似製程形成的金屬柱(例如銅柱)。金屬柱可不含焊料，且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似物或其組合，且可藉由鍍覆製程形成金屬頂蓋層。在一些實施例中，在形成導電連接件212之前，在導線205F上形成UBM(未示出)。
圖9示出根據一些實施例，將積體電路封裝250貼合至導電連接件212以形成封裝結構200。在一些實施例中，剝離載板202，以將載板202拆離(或「剝離」)。在一些實施例中，剝離包括將例如雷射光或UV光等光投射於載板202的釋放層203上，以使得釋放層203在光的熱量下分解，且載板202可被移除。可在載板202上形成多個結構，且然後可將所述多個結構單體化以形成各別的結構，隨後對所述各別的結構進行處理以形成各別的 封裝結構200。可例如使用將所述結構分離成離散的片件(piece)的一或多個鋸片(saw blade)來將所述結構單體化，從而形成一或多個單體化的結構。然而，亦可利用包括雷射燒蝕(laser ablation)或者一或多次濕式蝕刻在內的任何適合的單體化方法。單體化製程可將底部填充膠224保留於內連線結構100的側壁上，或者單體化製程可自內連線結構100的側壁移除底部填充膠224。在單體化製程之後，重佈線結構208可具有與內連線結構100的側壁共面的側壁，或者重佈線結構208可具有與保留於內連線結構100的側壁上的底部填充膠224共面的側壁。在一些實施例中，儘管其他厚度亦是可能的，然而保留於內連線結構100的側壁上的底部填充膠224的厚度可具有在為約40微米至約5,000微米範圍內的厚度D4。厚度D4亦可對應於重佈線結構208的側壁與內連線結構100之間的側向偏移(lateral offset)。
將一或多個積體電路封裝250物理連接至及電性連接至導電連接件212，以在積體電路封裝250與重佈線結構208之間進行電性連接。可使用例如拾取及放置製程(pick-and-place process)等適合的製程將積體電路封裝250放置於導電連接件212上。圖9繪示出貼合一個積體電路封裝250，但在其他實施例中，可將一個、兩個或多於三個積體電路封裝250貼合至導電連接件212。在一些實施例中，貼合至導電連接件212的積體電路封裝250可包括多於一個相同類型的積體電路封裝，或者可包括二或更多個不同類型的積體電路封裝。圖9示出單體化之後的封裝結構200，所 述單體化可在形成製程期間的任何適合的先前步驟處執行。在一些實施例中，儘管其他距離亦是可能的，然而封裝結構200的相對兩側之間的側向距離在約30毫米與約500毫米之間。
在一些實施例中，積體電路封裝250可包括一或多個積體電路晶粒252A、晶粒252B、晶粒252C。圖9所示的剖視圖繪示出三個積體電路晶粒252A、晶粒252B、晶粒252C，但積體電路封裝250可包括較所示者更多或更少的積體電路晶粒252A、晶粒252B、晶粒252C。積體電路晶粒252A、晶粒252B、晶粒252C可包括例如邏輯晶粒(例如，中央處理單元(central processing unit；CPU)、圖形處理單元(graphics processing unit；GPU)、系統晶片(system-on-a-chip；SoC)、晶圓上組件(component-on-a-wafer；CoW)、應用處理器(application processor；AP)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(dynamic random access memory；DRAM)晶粒、靜態隨機存取記憶體(static random access memory；SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(power management integrated circuit；PMIC)晶粒)、射頻(radio frequency；RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system；MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing；DSP)晶粒)、前端晶粒(例如，類比前端(analog front-end；AFE)晶粒)、輸入-輸出(input-output；I/O)晶粒、類似物或其組合。舉例而言，在一些實施例中，儘管積體電路晶粒252A、晶粒252B、晶粒252C的其他組合亦是 可能的，然而積體電路封裝250包括邏輯晶粒252B及與邏輯晶粒252B介接的多個I/O晶粒252A及晶粒252C。積體電路晶粒252A、晶粒252B、晶粒252C可為包括多個記憶體晶粒的記憶體元件，例如混合記憶體立方(hybrid memory cube；HMC)模組、高頻寬記憶體(high bandwidth memory；HBM)模組或類似物。可在一或多個晶圓中形成積體電路晶粒252A、晶粒252B、晶粒252C，所述一或多個晶圓可包括在隨後的步驟中被單體化的不同元件區。可使用已知的製造技術將積體電路晶粒252A、晶粒252B、晶粒252C與其他相似或不同的積體電路晶粒252A、晶粒252B、晶粒252C封裝於一起。
積體電路封裝250可包括佈線結構254，佈線結構254在例如積體電路晶粒252A、晶粒252B、晶粒252C之間提供電性佈線及連接。佈線結構254亦可提供自積體電路封裝250至導電連接件212的連接。佈線結構254可包括一或多個重佈線層、積體扇出型(integrated fan-out；InFO)結構、基板穿孔(through-substrate via；TSV)、金屬化圖案、電性佈線、導線、導通孔、類似物或其組合。
可將積體電路封裝250放置成使得積體電路封裝250的導電區(例如，可為佈線結構254的一部分的接觸接墊、導電連接件、焊料凸塊或類似物)與重佈線結構208上的對應導電連接件212對準。一旦物理接觸，便可利用回焊製程將導電連接件212接合至積體電路封裝250，從而形成封裝結構200。如圖9中所示， 可在積體電路封裝250與重佈線結構208之間沈積底部填充膠214。底部填充膠214亦可至少部分地環繞導電連接件212。底部填充膠214可為例如模製化合物、環氧樹脂、底部填充膠、模製底部填充膠(MUF)、樹脂或類似物等材料，且可與先前所述的底部填充膠224相似。
仍然參照圖9，可在內連線結構100上形成外部連接件216。在一些實施例中，首先在內連線結構100上形成UBM，且在UBM上形成外部連接件216。儘管可利用任何適合類型的連接件，然而外部連接件216可為例如接觸凸塊(contact bump)或焊料球。在其中外部連接件216是接觸凸塊的實施例中，外部連接件216可包含例如錫等材料或例如銀、無鉛錫或銅等其他適合的材料。在其中外部連接件216是焊料凸塊的實施例中，可藉由最初使用例如蒸鍍、電鍍、印刷、焊料轉移、植球等此類技術形成焊料層來形成外部連接件216。一旦已在所述結構上形成焊料層，便可執行回焊，以便將所述材料塑型成外部連接件216所期望的凸塊形狀。在一些實施例中，儘管其他距離亦是可能的，然而外部連接件216可具有在約100微米與約1,500微米之間的節距。藉由此種方式，可形成封裝結構200。
在一些實施例中，將可選的支撐環220貼合至封裝結構200，以提供進一步的機械支撐來減少封裝結構200的翹曲。可藉由黏著劑、黏合膜或類似物將支撐環220貼合至封裝結構200。儘管亦可使用其他材料，然而支撐環220可為例如金屬等材料。在 一些情形中，支撐環220的外邊緣可與封裝結構200的側壁齊平。儘管其他厚度亦是可能的，然而支撐環220可具有在約50微米與約1,500微米之間的厚度。
圖10示出圖9中所示結構的平面圖，其中圖9所示的橫截面穿過圖10中所示的參考橫截面A-A。為清晰起見，已自圖10省略圖9中所示特徵中的一些特徵，例如可選的支撐環220。虛線輪廓示出內連線結構100在封裝結構200內的位置。圖10繪示出四個內連線結構100，但在其他實施例中，可存在更多或更少的內連線結構100，內連線結構100可為與所示者不同的大小或形狀，或者內連線結構100可具有與所示者不同的排列形式。在一些實施例中，儘管其他長度亦是可能的，然而封裝結構200的一或兩側可具有在約30毫米與約500毫米之間的長度L2。
在一些情形中，藉由如本文中所述在多個內連線結構100上形成重佈線結構208，可減少封裝結構200的應力或翹曲。在封裝結構200中使用多個內連線結構100可降低製造成本、減少裝配時間且減少封裝結構200的翹曲。舉例而言，藉由對如圖4中所示的底部填充膠224及導電柱105進行平坦化，可達成上覆的重佈線結構208的更大的平坦度。藉由減少封裝結構200的翹曲，可減少或消除積體電路封裝250與重佈線結構208之間的導電連接件212出現問題的風險。此種問題可能包括接頭失效(joint failure)、接頭裂紋(joint cracking)、凸塊疲勞(bump fatigue)、冷接頭(cold joint)、高應力或類似缺陷。藉由此種方式，本文中 所述的技術可改善元件可靠性、良率及效能。
圖11示出根據一些實施例的包括單一內連線結構100的封裝結構300的剖視圖。除封裝結構300包括單一內連線結構100而非多個內連線結構100以外，封裝結構300相似於圖9中所示的封裝結構200。在具有單一內連線結構100的實施例中，儘管其他長度亦是可能的，然而所述單一內連線結構100可具有在約15毫米與約500毫米之間的長度L3。圖11中所示的內連線結構100包括導電柱105，導電柱105使得能夠在內連線結構100上形成重佈線結構208(相似於針對圖3至圖7所述的製程)。本文中所述的技術亦可減少包括單一內連線結構100的封裝結構的翹曲，此可如前所述改善元件可靠性、良率及效能。
圖12至圖18示出根據一些實施例的封裝結構400(參見圖18)的形成的中間步驟。除在第一重佈線結構402上形成第二重佈線結構408且使用與第一重佈線結構402不同的技術形成第二重佈線結構408以外，封裝結構400相似於圖9中所示的封裝結構200。第一重佈線結構402可相似於先前闡述的且使用闡述的相似技術的重佈線結構208。可使用使得能夠形成例如具有為約2微米或小於2微米的寬度的導線等較小的導線的技術(例如，「細線(fine line)」製程，其可包括矽製作廠製造製程(silicon fab manufacturing process))來形成第二重佈線結構408。在一些情形中，使用不同的技術來形成第二重佈線結構408可達到改善的電性效能，此在下文更詳細地闡述。在一些實施例中，第二重佈線結 構408可具有與第一重佈線結構402的側壁共面的側壁。
圖12示出根據一些實施例的在內連線結構100A和內連線結構100B上形成第一重佈線結構402。除未在最頂的導線205F上形成最頂的介電層206G以外，圖12中所示第一重佈線結構402可相似於圖7中所示重佈線結構208。可使用與重佈線結構208相似的材料及技術形成第一重佈線結構402。舉例而言，第一重佈線結構402包括多個導線205A、導線205B、導線205C、導線205D、導線205E、導線205F；多個介電層206A、介電層206B、介電層206C、介電層206D、介電層206E、介電層206F；及多個導通孔207A、導通孔207B、導通孔207C、導通孔207D、導通孔207E、導通孔207F。第一重佈線結構402被示為例示性實例，且在其他實施例中可使用更多或更少的導線、介電層及/或導通孔。
圖13至圖16示出根據一些實施例的第二重佈線結構408(參見圖16)的形成的中間步驟。第二重佈線結構408包括金屬化圖案405A、金屬化圖案405B、金屬化圖案405C及介電層406A、介電層406B、介電層406C、介電層406D。第二重佈線結構408可具有與所示者不同數目的金屬化圖案或介電層。若欲形成第二重佈線結構408的更少的重佈線層，則可省略下文論述的一些步驟及製程。若欲形成更多的重佈線層，則可重複進行下文論述的一些步驟及製程。
在圖13中，在第一重佈線結構402上形成介電層406A。在介電層206F及導線205F上形成介電層406A。在一些實施例 中，介電層406A由例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)或類似物等聚合物形成。在一些實施例中，介電層406A由例如PBO、聚醯亞胺、BCB或類似物等可使用微影製程來圖案化的感光性材料形成。在其他實施例中，介電層406A由以下形成：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)或類似物；類似物；或者其組合。可藉由例如旋轉塗佈、化學氣相沈積(CVD)、疊層、類似製程或其組合等任何可接受的沈積製程形成介電層406A。
在圖14中，對介電層406A進行圖案化以形成暴露出導線205F的部分的開口。可藉由可接受的製程進行圖案化，例如當介電層406A是感光性材料時，藉由將介電層406A暴露於光並顯影來進行圖案化，或者當介電層406A不是感光性的時，藉由使用例如非等向性蝕刻進行蝕刻來進行圖案化。
在圖15中，根據一些實施例，在介電層406A上形成金屬化圖案405A。金屬化圖案405A包括沿著介電層406A的主表面延伸且延伸穿過介電層406A以物理耦合至及電性耦合至下伏導電層(例如，導線205F)的導電元件。作為形成金屬化圖案405A的實例，在介電層406A上及穿過介電層406A延伸至導線205F的開口中形成晶種層。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層上的銅層。可使用例如PVD 或類似製程形成晶種層。然後在晶種層上形成光阻且對所述光阻進行圖案化。可藉由旋轉塗佈或類似製程形成光阻，且可將所述光阻暴露於光並顯影以用於圖案化。所述圖案化會形成穿過光阻的開口，以暴露出晶種層，其中所述開口的圖案對應於金屬化圖案405A。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由例如電鍍或無電電鍍等鍍覆或者類似製程形成導電材料。導電材料可包括例如銅、鈦、鎢、鋁或類似物等金屬。導電材料與晶種層的下伏部分的組合形成金屬化圖案405A。移除光阻以及晶種層的上面未形成導電材料的部分。可藉由例如使用氧電漿或類似物的可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除晶種層的被暴露出的部分。介電層406A與金屬化圖案405A的組合形成第二重佈線結構408的重佈線層。
在圖16中，根據一些實施例，形成第二重佈線結構408的其餘介電層406B、介電層406C、介電層406D及金屬化圖案405B、金屬化圖案405C。可使用與介電層406A及金屬化圖案405A相似的材料及技術形成介電層406B、介電層406C、介電層406D及金屬化圖案405B、金屬化圖案405C。在一些實施例中，第二重佈線結構408的介電層中的一些或所有介電層可薄於第一重佈線結構402的介電層。在一些實施例中，第二重佈線結構408的介電層中的一或多者可具有與第二重佈線結構408的其他介電層不同的厚度。在一些實施例中，儘管其他厚度亦是可能的，然而第二 重佈線結構408的介電層各自具有在為約2微米至約15微米範圍內的厚度。
在一些實施例中，第二重佈線結構408的金屬化圖案可具有與第一重佈線結構402的導線及/或導通孔不同的大小。舉例而言，第一重佈線結構402的導線及/或導通孔可寬於或厚於第二重佈線結構408的金屬化圖案的導線及/或通孔，從而使得能夠達成更長的水平佈線。
在一些實施例中，儘管其他厚度亦是可能的，然而第二重佈線結構408的金屬化圖案的導線各自具有在為約0.5微米至約5微米範圍內的厚度。在一些實施例中，可將第二重佈線結構408的金屬化圖案形成為具有小於約2微米的線寬或線間距。在一些情形中，使用與用於形成第一重佈線結構402不同的製程來形成第二重佈線結構408使得能夠在第二重佈線結構408內形成較小的特徵大小。舉例而言，藉由使用矽製造廠處理技術來形成第二重佈線結構408，可形成第二重佈線結構408的具有較小粗糙度的金屬化圖案。具有較小粗糙度的導電特徵可具有較小的插入損耗(insertion loss)及較小的集膚效應(skin effect)，且因此可改善第二重佈線結構408內的訊號完整性。另外，可將第二重佈線結構408的介電層形成為具有較小的厚度，此可降低介電層的等效串聯電阻(equivalent series resistance；ESR)或等效串聯電感(equivalent series inductance；ESL)，此可改善封裝結構400的電源完整性(power integrity)。藉由以此種方式形成具有更精細特徵 的第二重佈線結構408，可改善封裝結構400的高速操作。
在圖17中，根據一些實施例，在第二重佈線結構408上形成導電連接件212。導電連接件212使得能夠物理連接至及電性連接至晶粒或另一封裝結構，例如積體電路封裝250(參見圖18)。在一些實施例中，可在第二重佈線結構408的最頂介電層(例如，介電層406D)中形成開口，以暴露出第二重佈線結構408的最頂導線(例如，導線405C)。所述開口暴露出導線的上面隨後形成導電連接件212的部分。可例如使用雷射鑽孔製程來形成開口。在其他實施例中，可藉由以下步驟形成開口：在介電層406D上形成光阻，對光阻進行圖案化，且使用適合的蝕刻製程(例如，濕式蝕刻製程及/或乾式蝕刻製程)穿過圖案化光阻蝕刻介電層406D。
然後，可在導線405C上形成導電連接件212，從而與第二重佈線結構408進行電性連接。導電連接件212可相似於針對圖8闡述的導電連接件212，且可以相似的方式形成。在一些實施例中，在形成導電連接件212之前，在導線405C上形成UBM(未示出)。
圖18示出根據一些實施例，將積體電路封裝250貼合至導電連接件212以形成封裝結構400。積體電路封裝250可相似於先前針對圖9闡述的積體電路封裝250，且可以相似的方式進行貼合。積體電路封裝250物理連接至及電性連接至導電連接件212，以在積體電路封裝250與第二重佈線結構408之間進行電性連接。另外，可以與先前針對圖9闡述的方式相似的方式形成外部連接 件216及/或支撐環220。
圖19示出根據一些實施例的封裝結構500的形成的中間步驟。除第一重佈線結構502包括使用不同介電材料形成的第一重佈線層502A及第二重佈線層502B以外，封裝結構500相似於圖18中所示封裝結構400。另外，圖19中所示封裝結構500具有兩個積體電路封裝550A及積體電路封裝550B，所述兩個積體電路封裝550A及積體電路封裝550B貼合至形成於第一重佈線結構502上的第二重佈線結構508。
可使用與先前針對重佈線結構208闡述的技術相似的技術形成重佈線結構502的第一重佈線層502A及/或第二重佈線層502B。第一重佈線結構502包括具有使用第一介電材料形成的介電層506A和介電層506B的第一重佈線層502A及具有使用與第一介電材料不同的第二介電材料形成的介電層506C、介電層506D、介電層506E、介電層506F的第二重佈線層502B。舉例而言，儘管其他介電材料亦是可能的，然而第二介電材料可為具有與第一介電材料不同的組成物的模製化合物。第一介電材料或第二介電材料可相似於先前針對介電層206A、介電層206B、介電層206C、介電層206D、介電層206E、介電層206F、介電層206G(參見圖6至圖7)闡述的介電材料，或者可為另一介電材料。根據一些實施例，第一重佈線結構502是被形成為具有由多於一種材料構成的重佈線層的重佈線結構的實例。在其他實施例中，可使用與其他介電層的介電材料不同的介電材料形成重佈線結構(例如，重佈線 結構208、第一重佈線結構402或第一重佈線結構502)內的任何介電層中的一或多者。第一重佈線結構502被示為例示性實例，且在其他實施例中可使用更多或更少的導線、介電層及/或導通孔。
在一些實施例中，可將第一重佈線層502A的導線及/或導通孔形成為具有與第二重佈線層502B的大小不同的大小。舉例而言，第一重佈線層502A的導線或導通孔中的一或多者可具有與第二重佈線層502B的導線或導通孔中的一或多者不同的寬度、節距或厚度。在一些實施例中，可將第一重佈線層502A的介電層506A和介電層506B中的一或多者形成為具有與第二重佈線層502B的介電層506C、介電層506D、介電層506E、介電層506F中的一或多者不同的厚度。
在一些情形中，形成具有由不同材料製成的不同介電層的第一重佈線結構502可使得能夠改善元件效能。舉例而言，可使用對於在第一重佈線結構502的一或多個重佈線層中傳導的電性訊號類型而言相對更適合的介電材料來形成該些重佈線層。舉例而言，可使用在較高頻率下具有相對較低訊號損耗的介電材料(例如具有相對低的耗散因子(dissipation factor)的材料)來形成從中傳導高頻訊號的重佈線層。藉由透過對某些重佈線層使用不同的介電材料並以此種方式降低訊號損耗、電阻及/或電感，可改善封裝的訊號完整性及效率且可降低封裝的電子雜訊(尤其是在較高速度的操作下)。作為另一實例，其他介電材料(例如提供相對更佳的絕緣的介電材料)可更佳地適合於在組件之間傳導電 能(electrical power)的重佈線層。該些是實例，且可針對該些或其他特性或益處選擇各種介電材料。
根據一些實施例，可在第一重佈線結構502上形成第二重佈線結構508。圖19中所示的第二重佈線結構508可相似於圖18中所示的第二重佈線結構408，且可使用與第二重佈線結構408相似似的材料及技術來形成。在其他實施例中，第二重佈線結構508可不存在。
然後可在第二重佈線結構508上形成導電連接件512A和導電連接件512B，從而與第二重佈線結構508進行電性連接。除導電連接件512A為較導電連接件512B大的大小且具有較導電連接件512B大的節距以外，導電連接件512A和導電連接件512B可相似於針對圖8闡述的導電連接件212。可以與導電連接件212相似的方式形成導電連接件512A和導電連接件512B。在一些實施例中，在形成導電連接件512A和導電連接件512B之前，在第二重佈線結構508上形成UBM(未示出)。
圖19示出根據一些實施例，將多個積體電路封裝(例如，積體電路封裝550A及積體電路封裝550B)貼合至導電連接件512A和導電連接件512B，以形成封裝結構500。積體電路封裝550A及積體電路封裝550B可相似於先前針對圖9闡述的積體電路封裝250，且可以相似的方式進行貼合。舉例而言，儘管積體電路晶粒252A和晶粒252B的其他組合亦是可能的，然而圖19中所示積體電路封裝550A和積體電路封裝550B各自包括邏輯晶粒 252B及與邏輯晶粒252B介接的I/O晶粒252A。積體電路封裝550A及積體電路封裝550B可彼此相似或可彼此不同，且在其他實施例中可存在更多或更少的積體電路封裝550A及積體電路封裝550B。每一積體電路封裝550A及積體電路封裝550B可包括中介層554，中介層554在例如此積體電路封裝550A及積體電路封裝550B的積體電路晶粒252A和晶粒252B之間提供電性佈線及連接。中介層554可包括金屬化層及/或導通孔(圖19中未示出)。每一中介層554亦可提供自積體電路封裝550A及積體電路封裝550B至導電連接件512A和導電連接件512B的連接。
可將積體電路封裝550A及積體電路封裝550B放置成使得積體電路封裝550A及積體電路封裝550B的導電區(例如，可為中介層554的一部分的接觸接墊、導電連接件、焊料凸塊或類似物)與第二重佈線結構508上的對應導電連接件512A和導電連接件512B對準。一旦物理接觸，便可利用回焊製程將導電連接件512A和導電連接件512B接合至積體電路封裝550A及積體電路封裝550B，從而形成封裝結構500。可在每一積體電路封裝550A及積體電路封裝550B與第二重佈線結構508之間沈積底部填充膠514。如圖19中所示，亦可在鄰近的積體電路封裝550A及積體電路封裝550B之間沈積底部填充膠514。底部填充膠514亦可至少部分地環繞導電連接件512A和導電連接件512B。底部填充膠514可為例如模製化合物、環氧樹脂、底部填充膠、模製底部填充膠(MUF)、樹脂或類似物等材料，且可相似於先前闡述的底部 填充膠224。另外，可以與先前針對圖9闡述的方式相似的方式形成外部連接件216及/或支撐環220。
在本文中所述的各種實施例中，亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對三維(three-dimensional；3D)封裝或三維積體電路(three-dimensional integrated circuit；3DIC)元件進行驗證測試。所述測試結構可例如包括在重佈線層中或基底上形成的測試接墊(test pad)，以便能夠對3D封裝或3DIC進行測試、使用探針及/或探針卡(probe card)以及進行類似操作。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及技術可與包含對已知良好晶粒(known good die)進行中間驗證的測試方法結合使用以提高良率並降低成本。
藉由利用本文中所述的實施例，元件封裝的效能可得到改善，且元件封裝的可靠性可得到改善。本文中所述的實施例的不同特徵可進行組合以達成該些及其他益處。藉由在封裝結構內使用多個內連線結構，可降低封裝結構的成本及裝配時間。內連線結構可具有導電柱，且可在導電柱上形成一或多個重佈線結構，以與內連線結構進行電性連接。本文中所述的技術使得能夠減少具有多個內連線結構的封裝結構中的翹曲。減少封裝結構的翹曲可改善貼合至封裝結構的重佈線結構的元件或封裝的接頭強度、可靠性及效能。另外，所揭露的實施例使得具有大面積(例如，大於約100毫米x100毫米或類似面積)的封裝結構能夠形成為具有降低的接頭失效(尤其是接合積體元件封裝的接頭)的風險。此可使得 能夠在封裝內使用多個內連線結構，而不會增加翹曲，此可降低封裝的成本及處理時間。本文中所述的技術亦適用於接合各種結構以形成不同類型的封裝。另外，尤其是對於具有較大面積的封裝而言，使用如所述的製程技術可導致改善的良率及改善的連接可靠性。舉例而言，本文中所述的製程技術可減少翹曲，且因此亦減少例如與翹曲相關聯的裂紋或分層等問題。
在一些實施例中，一種半導體元件包括：第一內連線結構，所述第一內連線結構包括位於所述第一內連線結構的第一側上的導電柱；第二內連線結構，所述第二內連線結構包括位於所述第二內連線結構的第一側上的導電柱，其中所述第二內連線結構在側向上相鄰所述第一內連線結構；底部填充材料，在所述第一內連線結構的所述第一側上延伸、在所述第二內連線結構的所述第一側上延伸且在所述第一內連線結構與所述第二內連線結構之間延伸；第一重佈線結構，在所述第一內連線結構的所述第一側上及所述第二內連線結構的所述第一側上延伸，其中所述第一重佈線結構電性連接至所述第一內連線結構的所述導電柱及所述第二內連線結構的所述導電柱；以及積體元件封裝，貼合至所述第一重佈線結構。在實施例中，所述第一內連線結構包括第一芯基板，且所述第二內連線結構包括第二芯基板。在實施例中，所述第一重佈線結構物理接觸所述第一內連線結構的所述導電柱及所述第二內連線結構的所述導電柱。在實施例中，所述半導體元件包括位於所述第一重佈線結構與所述第一內連線結構之間以及所述第一重佈線 結構與所述第二內連線結構之間的第二重佈線結構，其中所述第二重佈線結構的導電特徵具有較所述第一重佈線結構的導電特徵大的大小。在實施例中，所述第一重佈線結構包括第一介電層，所述第二重佈線結構包括第二介電層，且所述第一介電層是與所述第二介電層不同的材料。在實施例中，所述底部填充材料環繞所述第一內連線結構的所述導電柱及所述第二內連線結構的所述導電柱。在實施例中，所述第一內連線結構的所述導電柱的表面、所述第二內連線結構的所述導電柱的表面及所述底部填充材料的表面等高。在實施例中，所述導電柱是銅。在實施例中，所述第一內連線結構的所述導電柱具有在為10微米至500微米範圍內的高度。在實施例中，所述第一內連線結構的所述導電柱具有在為20微米至800微米範圍內的寬度。
在一些實施例中，一種半導體結構包括：芯基板，貼合至第一重佈線結構的第一側，其中所述第一重佈線結構包括第一導電特徵及第一介電層，每一芯基板包括導電柱，所述芯基板的所述導電柱物理接觸及電性接觸第一導電特徵；包封體，在所述第一重佈線結構的所述第一側上延伸，其中所述包封體沿著每一芯基板的側壁延伸；以及積體元件封裝，連接至所述第一重佈線結構的第二側。在實施例中，所述包封體的側壁與所述第一重佈線結構的側壁共面。在實施例中，所述第一重佈線結構具有為至少100毫米x100毫米的尺寸。在實施例中，所述半導體結構包括位於所述第一重佈線結構的所述第二側上的第二重佈線結構，其中所述第 二重佈線結構包括第二導電特徵及第二介電層，所述第二介電層包括與所述第一介電層不同的介電材料，所述積體元件封裝電性連接至第二導電特徵。在實施例中，所述第二導電特徵具有小於或等於2微米的線寬。在實施例中，所述第二重佈線結構的側壁與所述第一重佈線結構的側壁共面。
在一些實施例中，一種製造半導體元件的方法包括：將內連線結構貼合至載板，其中所述內連線結構中的每一者包括導電柱；在所述內連線結構上形成包封體，其中所述包封體在所述內連線結構中相鄰的內連線結構之間延伸；對所述包封體執行平坦化製程以暴露出所述導電柱，其中在執行所述平坦化製程之後，所述包封體與所述導電柱具有共面的表面；以及在所述包封體上及所述導電柱上形成第一重佈線層，其中所述第一重佈線層中的底部重佈線層電性連接至所述導電柱。在實施例中，所述方法包括在所述第一重佈線層上形成第二重佈線層，其中所述第一重佈線層是使用與所述第二重佈線層不同的技術形成。在實施例中，所述第二重佈線層包括聚合物層。在實施例中，所述方法包括將積體電路晶粒貼合至所述第一重佈線層中的頂部重佈線層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背 離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100A、100B:內連線結構 200:封裝結構 208:重佈線結構 212:導電連接件 214、224:底部填充膠 216:外部連接件 220:支撐環 250:積體電路封裝 252A、252B 、252C:晶粒 254:佈線結構 D4:厚度

Claims (10)

  1. 一種半導體元件，包括：第一內連線結構，所述第一內連線結構包括位於所述第一內連線結構的第一側上的導電柱；第二內連線結構，所述第二內連線結構包括位於所述第二內連線結構的第一側上的導電柱，其中所述第二內連線結構在側向上相鄰所述第一內連線結構；底部填充材料，在所述第一內連線結構的所述第一側上延伸、在所述第二內連線結構的所述第一側上延伸且在所述第一內連線結構與所述第二內連線結構之間延伸；第一重佈線結構，在所述第一內連線結構的所述第一側上及所述第二內連線結構的所述第一側上延伸，其中所述第一重佈線結構電性連接至所述第一內連線結構的所述導電柱及所述第二內連線結構的所述導電柱；以及積體元件封裝，貼合至所述第一重佈線結構。
  2. 如請求項1所述的半導體元件，更包括位於所述第一重佈線結構與所述第一內連線結構之間以及所述第一重佈線結構與所述第二內連線結構之間的第二重佈線結構，其中所述第二重佈線結構的導電特徵具有較所述第一重佈線結構的導電特徵大的大小。
  3. 如請求項2所述的半導體元件，其中所述第一重佈線結構包括第一介電層，所述第二重佈線結構包括第二介電層，且所 述第一介電層是與所述第二介電層不同的材料。
  4. 如請求項1所述的半導體元件，其中所述第一內連線結構的所述導電柱的表面、所述第二內連線結構的所述導電柱的表面及所述底部填充材料的表面等高。
  5. 一種半導體結構，包括：多個芯基板，貼合至第一重佈線結構的第一側，其中所述第一重佈線結構包括多個第一導電特徵及多個第一介電層，所述多個芯基板中的每一芯基板包括導電柱，所述多個芯基板的所述導電柱物理接觸及電性接觸所述多個第一導電特徵中的第一導電特徵；包封體，在所述第一重佈線結構的所述第一側上延伸，其中所述包封體沿著所述多個芯基板中的每一芯基板的側壁延伸；以及積體元件封裝，連接至所述第一重佈線結構的第二側。
  6. 如請求項5所述的半導體結構，其中所述包封體的側壁與所述第一重佈線結構的側壁共面。
  7. 如請求項5所述的半導體結構，更包括位於所述第一重佈線結構的所述第二側上的第二重佈線結構，其中所述第二重佈線結構包括多個第二導電特徵及多個第二介電層，所述多個第二介電層包括與所述多個第一介電層不同的介電材料，所述積體元件封裝電性連接至所述多個第二導電特徵中的第二導電特徵。
  8. 如請求項7所述的半導體結構，其中所述第二重佈線 結構的側壁與所述第一重佈線結構的側壁共面。
  9. 一種製造半導體元件的方法，包括：將內連線結構貼合至載板，其中所述內連線結構中的每一者包括導電柱；在所述內連線結構上形成包封體，其中所述包封體在所述內連線結構中相鄰的內連線結構之間延伸；對所述包封體執行平坦化製程以暴露出所述導電柱，其中在執行所述平坦化製程之後，所述包封體與所述導電柱具有共面的表面；以及在所述包封體上及所述導電柱上形成第一重佈線層，其中所述第一重佈線層中的底部重佈線層電性連接至所述導電柱。
  10. 如請求項9所述的製造半導體元件的方法，更包括在所述第一重佈線層上形成第二重佈線層，其中所述第一重佈線層是使用與所述第二重佈線層不同的技術形成。
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