KR20210045876A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20210045876A
KR20210045876A KR1020190129437A KR20190129437A KR20210045876A KR 20210045876 A KR20210045876 A KR 20210045876A KR 1020190129437 A KR1020190129437 A KR 1020190129437A KR 20190129437 A KR20190129437 A KR 20190129437A KR 20210045876 A KR20210045876 A KR 20210045876A
Authority
KR
South Korea
Prior art keywords
chip
row
signal
pad
pads
Prior art date
Application number
KR1020190129437A
Other languages
English (en)
Inventor
정원덕
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190129437A priority Critical patent/KR20210045876A/ko
Priority to US16/863,559 priority patent/US20210118800A1/en
Priority to CN202010493092.7A priority patent/CN112687652A/zh
Publication of KR20210045876A publication Critical patent/KR20210045876A/ko
Priority to US17/844,337 priority patent/US20220328412A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/38—Structure, shape, material or disposition of the strap connectors prior to the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06137—Square or rectangular array with specially adapted redistribution layers [RDL]
    • H01L2224/06138—Square or rectangular array with specially adapted redistribution layers [RDL] being disposed in a single wiring level, i.e. planar layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 패키지는 패키지 기판 상에 배치된 반도체 칩 및 본딩 와이어들을 포함하여 구성된다. 패키지 기판은 제1층에 배치된 제1열 본드 핑거들, 및 제2층에 배치된 제2열 본드 핑거들을 포함한다. 반도체 칩은 서로 나란히 배치된 제1열 칩 패드들 및 제2열 칩 패드들을 포함한다. 제1본딩 와이어들이 제1열 칩 패드들과 제1열 본드 핑거들을 서로 연결하고, 제2본딩 와이어들이 제2열 칩 패드들과 제2열 본드 핑거들을 서로 연결한다.

Description

반도체 패키지{Semiconductor package}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 행렬을 이루며 배치된 칩 패드들(chip pad matrix)을 포함한 반도체 패키지에 관한 것이다.
반도체 패키지는 반도체 칩이 실장된 패키지 기판을 포함한 구조로 구성될 수 있다. 패키지 기판은 트레이스(trace)들을 포함하는 연결 부재(interconnection member)로 제공될 수 있다. 반도체 칩과 패키지 기판은 본딩 와이어(bonding wire)들에 의해서 서로 전기적으로 접속될 수 있다. 본딩 와이어들은 반도체 칩의 칩 패드들과 트레이스들의 본드 핑거(bond finger) 부분들을 전기적으로 서로 연결할 수 있다.
본 출원은 반도체 칩에 칩 패드들을 행렬을 이루도록 배치하고, 패키지 기판에 본드 핑거들을 칩 패드들에 대응하는 행렬을 이루도록 배치한 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 제1층에 배치된 제1열 본드 핑거들, 및 제2층에 배치된 제2열 본드 핑거들을 포함한 패키지 기판; 서로 나란히 배치된 제1열 칩 패드들 및 제2열 칩 패드들을 포함하고 상기 패키지 기판 상에 배치된 반도체 칩; 상기 제1열 칩 패드들과 상기 제1열 본드 핑거들을 서로 연결한 제1본딩 와이어들; 및 상기 제2열 칩 패드들과 상기 제2열 본드 핑거들을 서로 연결한 제2본딩 와이어들을 포함하는 반도체 패키지를 제시한다.
상기 제1열 칩 패드들은 순차적으로 배치된 제1신호 패드, 접지 패드 및 제2신호 패드들을 포함한다.
상기 제2열 칩 패드들은 순차적으로 배치된 제1전원 패드, 제3신호 패드 및 제2전원 패드들을 포함한다.
상기 제3신호 패드는 상기 접지 패드와 횡 방향으로 나란히 배치될 수 있다.
본 출원의 일 관점은, 제1층에 배치된 제1열 본드 핑거들, 및 제2층에 배치된 제2열 본드 핑거들을 포함한 패키지 기판; 상기 패키지 기판 상에 배치되고, 서로 나란히 배치된 제1칩의 제1열 칩 패드들, 제1칩의 제2열 칩 패드들, 및 제1칩의 제3열 칩 패드들을 포함하고, 상기 제1칩의 제3열 칩 패드들을 상기 제1칩의 제1열 칩 패드들에 각각 공통시키는 제1칩의 공통 배선들을 더 포함한 반도체 제1칩; 상기 반도체 제1칩 상에 배치되고, 서로 나란히 배치된 제2칩의 제1열 칩 패드들, 및 제2칩의 제2열 칩 패드들을 포함한 반도체 제2칩; 상기 제1칩의 제1열 칩 패드들과 상기 제1열 본드 핑거들을 서로 연결한 제1본딩 와이어들; 상기 제1칩의 제2열 칩 패드들과 상기 제2열 본드 핑거들을 서로 연결한 제2본딩 와이어들; 상기 제2칩의 제1열 칩 패드들과 상기 제1칩의 제3열 칩 패드들을 서로 연결한 제3본딩 와이어들; 및 상기 제2칩의 제2열 칩 패드들과 상기 제1칩의 제2열 칩 패드들을 서로 연결한 제4본딩 와이어들;을 포함한 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 반도체 칩에 칩 패드들을 행렬을 이루도록 배치하고, 패키지 기판에 본드 핑거들을 칩 패드들에 대응하는 행렬을 이루도록 배치한 반도체 패키지를 제시할 수 있다.
도 1 및 도 2는 일 예에 따른 패키지 기판을 보여주는 개략적인 평면도 및 단면도이다.
도 3은 일 예에 따른 반도체 칩의 칩 패드 배열을 보여주는 개략적인 평면도이다.
도 4 내지 도 6은 일 예에 따른 반도체 패키지를 보여주는 개략적인 도면들이다.
도 7은 일 예에 따른 반도체 패키지의 트레이스들의 배치 형상을 보여주는 개략적인 사시도이다.
도 8은 일 예에 따른 반도체 패키지의 트레이스들의 배치 형상을 보여주는 개략적인 단면도이다.
도 9 및 도 10은 일 예에 따른 반도체 칩의 칩 패드 배열들을 보여주는 개략적인 평면도들이다.
도 11 내지 도 13은 일 예에 따른 반도체 패키지를 보여주는 개략적인 도면들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
반도체 패키지에서 반도체 칩의 집적도가 높아지면서, 칩 패드들의 크기 및 간격이 축소되고 있다. 칩 패드들의 크기 및 간격이 축소되면서, 칩 패드들에 대응되는 본드 핑거들의 크기 및 간격 또한 축소되고 있다. 그렇지만, 본드 핑거들 및 트레이스들을 제조 하는 공정에서의 제약에 의해서, 본드 핑거들의 크기 및 간격을 축소하는 데 한계가 있다. 또한, 본드 핑거들의 크기 및 간격이 축소되면서, 신호들 간의 상호 간섭에 의한 신호 지연과 같은 극복해야할 한계들에 직면하고 있다. 일 예에 따른 반도체 패키지를 구성할 때, 반도체 칩에 칩 패드들을 행렬을 이루도록 배치하고, 패키지 기판에 본드 핑거들을 칩 패드들에 대응하는 행렬을 이루도록 배치함으로써, 이러한 한계들을 극복할 수 있다.
도 1 및 도 2는 일 예에 따른 패키지 기판(100)을 보여주는 개략적인 평면도 및 단면도이다. 도 2는 도 1의 X-X' 절단선을 따르는 단면 형상을 보여준다.
도 1 및 도 2를 참조하면, 일 예에 따른 패키지 기판(100)은 그 위에 반도체 칩이 실장되어 반도체 패키지를 구성하도록 마련될 수 있다. 패키지 기판(100)은 반도체 칩을 다른 전자 소자에 전기적으로 연결시키는 회로 배선 구조를 포함한 연결 부재로 도입될 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board) 형태의 부재일 수 있다.
도 2에 제시된 것과 같이, 패키지 기판(100)은 제1유전층(110)과 제1유전층(110) 상에 형성된 제2유전층(120)을 포함하여 구성될 수 있다. 제1 및 제2유전층(120)은 에폭시 레진(epoxy resin)과 같은 유전 물질 또는 절연 물질을 포함하는 층들로 구비될 수 있다. 제2유전층(120) 상에 제3유전층(130)이 형성될 수 있다. 제3유전층(130)은 솔더 레지스트층(soler resist layer)을 포함하여 형성될 수 있다. 제1유전층(110)의 하부에 제4유전층(140)이 더 구비될 수 있다. 제4유전층(140)은 솔더 레지스트층을 포함하여 형성될 수 있다.
도 1에 제시된 것과 같이, 패키지 기판(100)은 제1열 본드 핑거(240)들 및 제2열 본드 핑거(340)들을 구비할 수 있다. 제1열 본드 핑거(240)들, 및 제2열 본드 핑거(340)들은 본딩 와이어(bonding wire)들이 접속할 회로 배선 구조의 일부 부분들로 구비될 수 있다. 복수 개의 본드 핑거들이 서로 나란히 배치된 제1열 본드 핑거(240)들 및 제2열 본드 핑거(340)들의 2열로 배치될 수 있다.
제1열 본드 핑거(240)들은 순차적으로 배치된 복수 개의 본드 핑거들(210, 220, 230)들을 포함할 수 있다. 제1신호 본드 핑거(signal bond finger: 210), 접지 본드 핑거(ground bond finger: 220) 및 제2신호 본드 핑거(230)의 순서로, 본드 핑거들이 일렬을 이루며 순차적으로 배치될 수 있다. 제1신호 본드 핑거(210) 위로 또는 제2신호 본드 핑거(230) 아래로, 제1신호 본드 핑거(210) 또는 제2신호 본드 핑거(230)와 일렬을 이루며, 추가적인 접지 본드 핑거 및 추가적인 신호 본드 핑거가 교번적으로 더 배열될 수 있다.
제2열 본드 핑거(340)들은 순차적으로 배치된 복수 개의 다른 본드 핑거들(310, 320, 330)들을 포함할 수 있다. 제1전원 본드 핑거(power bond finger: 310), 제3신호 본드 핑거(320) 및 제2전원 본드 핑거(330)의 순서로, 본드 핑거들이 일렬을 이루며 순차적으로 배치될 수 있다. 제1전원 본드 핑거(310) 위로 또는 제2전원 본드 핑거(330) 아래로, 제1전원 본드 핑거(310) 또는 제2전원 본드 핑거(330)와 일렬을 이루며, 추가적인 신호 본드 핑거 및 추가적인 전원 본드 핑거가 교번적으로 더 배열될 수 있다.
제1열 본드 핑거(240)들 및 제2열 본드 핑거(340)들이 2열을 이루며 서로 나란히 배열됨으로써, 패키지 기판(100)의 폭(W1)이 작은 크기로 제한된 상태에서도, 본드 핑거들의 피치(pitch)를 확보할 수 있다. 본드 핑거들이 하나의 열로만 배치된 경우에 비해 2열로 배치된 본드 핑거들은, 본드 핑거들 사이의 간격을 상대적으로 더 넓게 확보하고 또한 본드 핑거 크기를 상대적으로 더 크게 확보할 수 있다. 2열로 배치된 본드 핑거들을 1열로 배치할 경우, 본드 핑거들 사이의 간격 및 본드 핑거의 크기는 상당히 작게 축소되어야 한다. 더 작은 크기 및 더 작은 간격으로 본드 핑거들을 형성하는 데에는 공정 상 제약이 상당히 많이 수반된다. 제1열 본드 핑거(240)들 및 제2열 본드 핑거(340)들이 2열을 이루며 서로 나란히 배열됨으로써, 본드 핑거들을 패터닝하는 공정 상의 제약을 극복할 수 있다.
제1전원 본드 핑거(310) 및 제2전원 본드 핑거(330)는 전원이 연결되는 본드 핑거들일 수 있다. 제1신호 본드 핑거(210), 제2신호 본드 핑거(230) 및 제3신호 본드 핑거(320)들은 데이터 신호(data signal)가 인가되는 본드 핑거들일 수 있다. 접지 본드 핑거(220)는 접지를 위한 본드 핑거일 수 있다.
제3신호 본드 핑거(320)는 접지 본드 핑거(220)와 횡 방향으로 나란히 배치되고 있다. 제3신호 본드 핑거(320)는 제1신호 본드 핑거(210)와 제2신호 본드 핑거(230) 보다 접지 본드 핑거(220)에 상대적으로 더 근접하도록 배치된다. 제1전원 본드 핑거(310)는 제1신호 본드 핑거(210)와 횡 방향으로 나란히 배치된다. 제2전원 본드 핑거(330)는 제2신호 본드 핑거(230)와 횡 방향으로 나란히 배치된다. 제1신호 본드 핑거(210), 제3신호 본드 핑거(320) 및 제2신호 본드 핑거(230)은, 평면에서 볼 때, 지그재그(zigzag) 배열 형상을 이루도록 배치될 수 있다. 횡 방향은, 평면에서 볼때, 제1열 본드 핑거(240)들 또는 제2열 본드 핑거(340)들이 순차적으로 배치되는 열 방향과는 실질적으로 수직한 방향일 수 있다.
도 2에 제시된 것과 같이, 제1열 본드 핑거(240)들 각각으로부터 제1층 트레이스(trace: 280)들이 각각 연장될 수 있다. 제1열 본드 핑거(240)들 및 제1층 트레이스(280)들은 패키지 기판(100)에 구비되는 회로 배선 구조의 일부 부분들로 구성될 수 있다. 제1열 본드 핑거(240)들 및 제1층 트레이스(280)들은 회로 배선 구조의 제1층(200)을 구성하는 부분들일 수 있다.
제2열 본드 핑거(340)들 각각으로부터 제2층 트레이스(380)들이 각각 연장될 수 있다. 제2열 본드 핑거(340)들 및 제2층 트레이스(380)들은 패키지 기판(100)에 구비되는 회로 배선 구조의 다른 일부 부분들로 구성될 수 있다. 제2열 본드 핑거(340)들 및 제2층 트레이스(380)들은 회로 배선 구조의 제2층(300)을 구성하는 부분들일 수 있다.
제1열 본드 핑거(240)들 및 제1층 트레이스(280)들은 회로 배선 구조의 제1층(200)에 배치되고, 제2열 본드 핑거(340)들 및 제2층 트레이스(380)들은 회로 배선 구조의 제2층(300)에 배치될 수 있다. 제1열 본드 핑거(240)들 및 제1층 트레이스(280)들을 포함하는 회로 배선 구조의 제1층(200)은 패키지 기판(100)의 제2유전층(120) 상에 위치할 수 있다. 제1층 트레이스(280)들은 제2유전층(120)의 표면에서 연장되는 도전 라인(conductive line) 형상으로 형성될 수 있다. 제1층 트레이스(280)들 각각은 제2층 트레이스(380)들 각각에 실질적으로 수직 방향으로 중첩되도록 위치할 수 있다. 제1층 트레이스(280)들 각각은 제2층 트레이스(380)들 각각에 실질적으로 수직 방향으로 중첩된 중첩 부분들을 가지도록 배치될 수 있다.
제2열 본드 핑거(340)들 및 제2층 트레이스(380)들을 포함하는 회로 배선 구조의 제2층(300)은, 패키지 기판(100)의 제1유전층(110) 상에 위치하고, 제2유전층(120)에 덮이도록 형성될 수 있다. 제2유전층(120)은 제2층 트레이스(380)를 제1층 트레이스(280)과 전기적으로 격리(isolation)하는 층으로 형성될 수 있다. 제3유전층(130)은 제1층 트레이스(280)들을 덮어 각각의 제1층 트레이스(280)들을 서로 전기적으로 격리하도록 형성된다. 제3유전층(130)은 제1열 본드 핑거(240)들을 드러내는 제1오프닝부(opening portion: 102)를 가지도록 형성될 수 있다. 제2오프닝부(103)가 제3유전층(130)의 일부 부분을 관통하고, 동시에 하부의 제2유전층(120)의 일부 부분을 관통하도록 형성될 수 있다. 제3유전층(130) 및 제2유전층(120)에 의해서 제공되는 제2오프닝부(103)는 제2열 본드 핑거(340)들을 드러내도록 형성될 수 있다.
도 2에 제시되듯이, 패키지 기판(100)은 회로 배선 구조의 또 다른 일부 부분을 구성하는 제3층 트레이스(180)들을 구비할 수 있다. 제3층 트레이스(180)들은 제1유전층(110) 아래에 배치될 수 있다. 일부 제3층 트레이스(180)는 제1도전성 비아(via: 170)를 경유해서, 제1층 트레이스(280)에 전기적으로 접속될 수 있다. 제1도전성 비아(170)는 제1 및 제2유전층들(110, 120)을 실질적으로 수직하게 관통하는 도전 부재로 구비될 수 있다. 다른 일부 제3층 트레이스(180)는 제2도전성 비아(175)를 경유해서, 제2층 트레이스(380)에 전기적으로 접속될 수 있다. 제2도전성 비아(175)는 제1유전층(110)을 실질적으로 수직하게 관통하는 도전 부재로 구비될 수 있다. 제4유전층(140)은 제3층 트레이스(180)들의 일부 부분을 드러내는 제3오프닝부(141)를 구비할 수 있다. 제3오프닝부(141)에 의해서 드러난 제3층 트레이스(180)의 일부 부분에는 솔더 볼(solder ball)과 같은 외측 접속 단자가 접속될 수 있다.
도 3은 일 예에 따른 반도체 칩(400)의 칩 패드 배열을 보여주는 개략적인 평면도이다.
도 3을 참조하면, 일 예에 따른 반도체 패키지는 반도체 칩(400)을 포함하여 구성될 수 있다. 반도체 칩(400)은 집적회로가 집적된 반도체 소자일 수 있다. 반도체 칩(400)은 메모리 반도체 소자일 수 있다. 반도체 칩(400)은 표면에 제1열 칩 패드(first column of chip pads: 540)들 및 제2열 칩 패드(640)들을 포함한 칩 패드 배열을 구비할 수 있다. 제1열 칩 패드(540)들은 반도체 칩(400)의 에지(edge: 400E)가 연장되는 방향을 따라 하나의 열을 이루며 배치될 수 있다. 제2열 칩 패드(640)들은 제1열 칩 패드(540)들과 이웃하여 또 다른 열을 이루며 배치될 수 있다. 제1열 칩 패드(540)들 및 제2열 칩 패드(640)들이 2열을 이루며 서로 나란히 배열됨으로써, 반도체 칩(400)의 폭(W2)이 작은 크기로 제한된 상태에서도, 칩 패드들의 피치(pitch)를 확보할 수 있다. 칩 패드들이 하나의 열로만 배치된 경우에 비해 2열로 배치된 칩 패드들은, 칩 패드들 사이의 간격을 상대적으로 더 넓게 확보하고 또한 칩 패드 크기를 상대적으로 더 크게 확보할 수 있다.
제1열 칩 패드(540)들은 순차적으로 배치된 복수 개의 칩 패드들(510, 520, 530)들을 포함할 수 있다. 제1신호 패드(510), 접지 패드(520) 및 제2신호 패드(530)의 순서로, 칩 패드들이 일렬을 이루며 순차적으로 배치될 수 있다. 제1신호 패드(510) 위로 또는 제2신호 패드(530) 아래로, 제1신호 패드 (510) 또는 제2신호 패드(530)와 일렬을 이루며, 추가적인 접지 패드 및 추가적인 신호 패드가 교번적으로 더 배열될 수 있다.
제2열 칩 패드(640)들은 순차적으로 배치된 복수 개의 다른 칩 패드들(610, 620, 630)들을 포함할 수 있다. 제1전원 패드(610), 제3신호 패드(620) 및 제2전원 패드(630)의 순서로, 칩 패드들이 일렬을 이루며 순차적으로 배치될 수 있다. 제1전원 패드(610) 위로 또는 제2전원 패드(630) 아래로, 제1전원 패드(610) 또는 제2전원 패드(630)와 일렬을 이루며, 추가적인 신호 본드 핑거 및 추가적인 전원 본드 핑거가 교번적으로 더 배열될 수 있다.
제3신호 패드(620)는 접지 패드(520)와 횡 방향으로 나란히 배치되고 있다. 제3신호 패드(620)는 제1신호 패드(510)와 제2신호 패드(530) 보다 접지 패드(520)에 상대적으로 더 근접하도록 배치된다. 제1전원 패드(610)는 제1신호 패드(510)와 횡 방향으로 나란히 배치된다. 제2전원 패드(630)는 제2신호 패드(530)와 횡 방향으로 나란히 배치된다. 제1신호 패드(510), 제3신호 패드(620) 및 제2신호 패드(530)은, 평면에서 볼 때, 지그재그 배열 형상을 이루도록 배치될 수 있다. 횡 방향은, 평면에서 볼때, 제1열 칩 패드(540)들 또는 제2열 칩 패드(640)들이 순차적으로 배치되는 열 방향과는 실질적으로 수직한 방향일 수 있다. 횡 방향은, 평면에서 볼때, 반도체 칩(400)의 에지(400E)가 연장되는 방향과 실질적으로 수직한 방향일 수 있다.
제1전원 패드(610) 및 제2전원 패드(630)는 반도체 칩(400)에 전원을 연결하는 칩 패드들일 수 있다. 제1신호 패드(510), 제2신호 패드(530) 및 제3신호 패드(620)들은 반도체 칩(400)에 데이터 신호가 인가되거나 인출되는 칩 패드들일 수 있다. 접지 패드(520)는 접지를 위한 칩 패드일 수 있다.
도 4 내지 도 6은 일 예에 따른 반도체 패키지(10)를 보여주는 도면들이다. 도 4는 일 예에 따른 반도체 패키지(10)의 패키지 기판(100) 상에 반도체 칩(400)이 배치된 형상을 보여주는 개략적인 평면도이다. 도 5는 도 4의 패키지 기판(100)과 반도체 칩(400)을 연결하는 본딩 와이어(bonding wires: 710, 720)들을 보여주는 개략적인 평면도이다. 도 6은 도 5의 X-X' 절단선을 따르는 반도체 패키지(10)의 단면 형상을 보여주는 개략적인 단면도이다.
도 4 및 도 6을 참조하면, 패키지 기판(100) 상에 반도체 칩(400)을 배치하여 반도체 패키지(10)가 구성될 수 있다. 반도체 칩(400)은 패키지 기판(100)의 상면(130S)에 실장될 수 있다. 제1열 칩 패드(540)들 및 제2열 칩 패드(640)들이 배치된 반도체 칩(400)의 표면(400S)이, 패키지 기판(100)의 상면(130S)과 동일한 방향을 바라보도록, 반도체 칩(400)이 패키지 기판(100)에 배치될 수 있다. 반도체 칩(400)은 반도체 칩(400)의 에지(400E) 바깥으로 제1열 본드 핑거(240)들 및 제2열 본드 핑거(340)들이 드러나도록 패키지 기판(100)에 배치된다.
도 5 및 도 6을 참조하면, 반도체 패키지(10)는 칩 패드들과 본드 핑거들을 서로 연결하는 본딩 와이어들(710, 720)을 포함하여 구성된다. 제1본딩 와이어(710)들이 제1열 칩 패드(540)들과 제1열 본드 핑거(240)들을 서로 연결할 수 있다. 제1본딩 와이어(710)들은 제1열 칩 패드(540)들과 제1열 본드 핑거(240)들을 하나씩 순차적으로 연결할 수 있다. 제2본딩 와이어(720)들이 제2열 칩 패드(640)들과 제2열 본드 핑거(340)들을 서로 연결할 수 있다. 제2본딩 와이어(720)들은 제2열 칩 패드(640)들과 제1열 본드 핑거(240)들을 하나씩 순차적으로 연결할 수 있다.
제1열 칩 패드(540)들과 제1열 본드 핑거(240)들은 반도체 칩(400)의 에지(400E)를 사이에 두고 서로 마주보도록 배치될 수 있다. 제1열 칩 패드(540)들은 제2열 칩 패드(640)들 보다 반도체 칩(400)의 에지(400E)에 상대적으로 더 근접하도록 위치할 수 있다. 제1열 본드 핑거(240)들은 제2열 본드 핑거(340)들 보다 반도체 칩(400)의 에지(400E)에 상대적으로 더 근접하도록 위치할 수 있다.
이에 따라, 제1열 칩 패드(540)들과 제1열 본드 핑거(240)들은 제2열 칩 패드(640)들과 제1열 본드 핑거(340)들 사이 간격 보다 더 좁은 간격으로 이격되도록 위치할 수 있다. 이에 따라, 제1본딩 와이어(710)들은 제2본딩 와이어(720)들 보다 상대적으로 더 짧은 길이를 가지도록 형성될 수 있다. 제2본딩 와이어(720)들은 제1본딩 와이어(710)들 보다 더 긴 길이를 가지도록 형성된다. 제2본딩 와이어(720)들이 제1본딩 와이어(710)들 보다 더 길게 연장되면서, 제2본딩 와이어(720)들은 제1본딩 와이어(710)들 보다 더 높은 루프(loop) 형상을 가지도록 형성된다. 이와 같이, 제1본딩 와이어(710)들과 제2본딩 와이어(720)들이 서로 다른 길이 및 서로 다른 높이의 루프 형상을 가지므로, 제1본딩 와이어(710)와 제2본딩 와이어(720)가 서로 엉키거나 서로 접촉하는 것이 유효하게 방지될 수 있다.
반도체 패키지(10)는 패키지 기판(100)의 제3층 트레이스(180)의 일부 부분에 접속한 외측 접속 단자(190)들을 더 구비할 수 있다. 또한, 도시되지는 않았지만, 반도체 칩(400) 및 본딩 와이어들(710, 720)을 덮어 보호하는 밀봉층(encapsulant)을 더 포함할 수 있다.
도 6을 다시 참조하면, 제1층(200)에 배치된 제1층 트레이스(280)들 및 제1열 본드 핑거(240)들은, 제2층(300)에 배치된 제2층 트레이스(380)들 및 제2열 본드 핑거(340)들 보다 패키지 기판(100)의 상면(130S)에 더 근접하도록 위치할 수 있다. 이에 따라, 제1열 본드 핑거(240)들은 제2열 본드 핑거(340)들과 높이 차이 또는 단차를 가지며 위치할 수 있다. 제1열 본드 핑거(240)들이 제2열 본드 핑거(340)들과 다른 높이에 위치하므로, 제1층 트레이스(280)들의 일부 부분들이 제2층 트레이스(380)의 일부 부분들에 수직 방향으로 각각 중첩되도록 위치할 수 있다. 패키지 기판(100)의 상면(130S)은 반도체 칩(400)을 바라보는 패키지 기판(100)의 표면일 수 있다.
도 7은 일 예에 따른 반도체 패키지(10)의 트레이스들(280, 380)의 배치 형상을 보여주는 개략적인 사시도이다. 설명의 편의를 위해, 트레이스들(280, 380)에 연결되는 비아나 추가 배선들은 생략되어 도시되고 있다. 도 8은 일 예에 따른 반도체 패키지(10)의 트레이스들(280, 380)의 배치 형상을 보여주는 개략적인 단면도이다.
도 7 및 도 6을 참조하면, 제1층 트레이스(280)들은 제1층(200)에 각각 배치된 제1신호 트레이스(250), 접지 트레이스(260) 및 제2신호 트레이스(270)을 포함하여 구성될 수 있다. 제1신호 트레이스(250)는 제1신호 본드 핑거(210)로부터 연장된 도전 라인일 수 있다. 접지 트레이스(260)는 접지 본드 핑거(220)로부터 연장된 도전 라인일 수 있다. 제2신호 트레이스(270)는 제2신호 본드 핑거(230)로부터 연장된 도전 라인일 수 있다. 제1신호 본드 핑거(210), 접지 본드 핑거(220) 및 제2신호 본드 핑거(230)의 순서로 제1열 본드 핑거(240)들이 일렬을 이루며 배열되므로, 제1신호 트레이스(250), 접지 트레이스(260) 및 제2신호 트레이스(270)의 순서로 제1층 트레이스(280)들이 제1층(200)에 배열될 수 있다.
제2층 트레이스(380)들은 제2층(300)에 각각 배치된 제1전원 트레이스(350), 제3신호 트레이스(360) 및 제2전원 트레이스(370)을 포함하여 구성될 수 있다. 제1전원 트레이스(350)는 제1전원 본드 핑거(310)로부터 연장된 도전 라인일 수 있다. 제3신호 트레이스(360)는 제3신호 본드 핑거(320)로부터 연장된 도전 라인일 수 있다. 제2전원 트레이스(370)는 제2전원 본드 핑거(330)로부터 연장된 도전 라인일 수 있다. 제1전원 본드 핑거(310), 제3신호 본드 핑거(320) 및 제2전원 본드 핑거(330)의 순서로 제2열 본드 핑거(340)들이 일렬을 이루며 배열되므로, 제1전원 트레이스(350), 제3신호 트레이스(360) 및 제2전원 트레이스(370)의 순서로 제2층 트레이스(380)들이 제2층(300)에 배열될 수 있다.
접지 트레이스(260)는 제3신호 트레이스(360)에 수직 방향으로 일부 부분이 중첩되도록 위치할 수 있다. 이에 따라, 제3신호 트레이스(360)는 접지 트레이스(260)에 의해서 수직 방향으로 전자기적으로 차폐될 수 있다. 제3신호 트레이스(360)는 제2층(300)에서 열 방향으로 앞 뒤로 배치된 제1전원 트레이스(350) 및 제2전원 트레이스(370)들 사이에 위치한다. 이에 따라, 제3신호 트레이스(360)는 제1전원 트레이스(350) 및 제2전원 트레이스(370)들에 의해서 수평 방향으로 전자기적으로 차폐될 수 있다.
이와 같은 사실을 단면도로 표현하면, 도 8과 같이 묘사할 수 있다.도 8을 참조하면, 제3신호 트레이스(360)는 접지 트레이스(260), 제1전원 트레이스(350) 및 제2전원 트레이스(370)들에 의해서 실질적으로 입체적으로 전자기적으로 차폐될 수 있다. 이에 따라, 제3신호 트레이스(360)에 전자기적 간섭이 영향을 미치는 것이 감소되거나 억제될 수 있다. 제3신호 트레이스(360)를 지나는 신호가, 제2신호 트레이스(270) 및 제1신호 트레이스(250)를 지나는 다른 신호들에 의해서 전자기적으로 간섭되는 것이 감소되거나 억제될 수 있다.
도 8을 다시 참조하면, 제1층(200)에서 제1신호 트레이스(250) 바깥으로 또는 제2신호 트레이스(270) 바깥으로, 추가적인 접지/전원 트레이스 및 추가적인 신호 트레이스가 교번적으로 일렬을 이루며 더 배열될 수 있다. 제2층(300)에서 제1전원 트레이스(350) 바깥으로 또는 제2전원 트레이스(370) 바깥으로, 추가적인 신호 트레이스 및 추가적인 전원/접지 트레이스가 교번적으로 일렬을 이루며 더 배열될 수 있다. 이와 같이 트레이스들(280, 380)이 배치된 구조는, 제1신호 트레이스(250)(또는 제2신호 트레이스(270))에 대한 입체적 전자기 차폐 구조를 제공할 수 있다. 제1신호 트레이스(250)(또는 제2신호 트레이스(270))는 제1층(200)에서 수평 방향으로 접지 트레이스(260) 및 추가적인 전원/접지 트레이스에 의해서 전자기적으로 차폐되고, 수직 방향으로 제2층(300)의 제1전원 트레이스(350)(또는 제2전원 트레이스(370))에 의해서 전자기적으로 차폐될 수 있다. 이에 따라, 제1신호 트레이스(250)를 지나는 신호가, 제2신호 트레이스(270) 및 제3신호 트레이스(360)를 지나는 다른 신호들에 의해서 전자기적으로 간섭되는 것이 감소되거나 억제될 수 있다.
도 8에 묘사된 것과 같이, 제1신호 트레이스(250) 및 제2신호 트레이스(270)은 제3신호 트레이스(360)에 대해 사선 방향으로 배치되고 있다. 이에 따라, 제1신호 트레이스(250)(또는 제2신호 트레이스(270))는 제3신호 트레이스(360)에 대해서, 접지 트레이스(260)나 제1 및 제2전원 트레이스들(350, 370) 보다 더 먼 위치에 배치된다. 제3신호 트레이스(360)와 제1신호 트레이스(250)의 이격 간격이 더 멀어지므로, 제1신호 트레이스(250)를 지나는 신호에 의해서 제3신호 트레이스(360)을 지나는 다른 신호가 전자기적으로 영향을 받는 것이 더 감소될 수 있다. 신호 트레이스들(250, 270, 360) 사이에 전자기적 신호 간섭 현상이 억제되거나 감소될 수 있으므로, 반도체 패키지(10)의 성능 개선 또는 신호 무결성(signal integrity) 개선이 가능하다.
상술한 바와 같은 일 예에 의한 반도체 패키지(10) 구조는 복수의 반도체 칩들이 스택(stack)된 구조에 응용될 수 있다.
도 9는 일 예에 따른 반도체 제1칩(2400)의 칩 패드 배열을 보여주는 개략적인 평면도이다.
도 9를 참조하면, 일 예에 따른 반도체 패키지는 패키지 기판 상에 배치된 반도체 제1칩(2400)을 포함하여 구성될 수 있다. 반도체 제1칩(2400)은 서로 나란히 배치된 제1칩의 제1열 칩 패드(2540)들, 제1칩의 제2열 칩 패드(2640)들, 및 제1칩의 제3열 칩 패드(2541)들을 포함한 칩 패드 배열을 구비할 수 있다. 제1칩의 제1열 칩 패드(2540)들, 제1칩의 제2열 칩 패드(2640)들, 및 제1칩의 제3열 칩 패드(2541)들은, 반도체 제1칩(2400)의 에지(2400E)가 연장되는 방향을 따라 각각 하나의 열을 이루며 배치될 수 있다. 제1칩의 제1열 칩 패드(2540)들, 제1칩의 제2열 칩 패드(2640)들, 및 제1칩의 제3열 칩 패드(2541)들은, 전체적으로 3열의 행렬로 이루어진 칩 패드 배열을 구성할 수 있다.
제1칩의 제1열 칩 패드(2540)들은 순차적으로 배치된 제1칩의 제1신호 패드(2510), 제1칩의 접지 패드(2520) 및 제1칩의 제2신호 패드(2530)을 포함할 수 있다. 제1칩의 제2열 칩 패드(2640)들은 순차적으로 배치된 제1칩의 제1전원 칩 패드(2610), 제1칩의 제3신호 패드(2620) 및 제1칩의 제2전원 패드(2630)를 포함할 수 있다.
제1칩의 제3신호 패드(2620)는 제1칩의 접지 패드(2520)와 횡 방향으로 나란히 배치되고 있다. 제1칩의 제3신호 패드(2620)는 제1칩의 제1신호 패드(2510)와 제1칩의 제2신호 패드(2530) 보다 제1칩의 접지 패드(2520)에 상대적으로 더 근접하도록 배치된다. 제1칩의 제1전원 패드(2610)는 제1칩의 제1신호 패드(2510)와 횡 방향으로 나란히 배치된다. 제1칩의 제2전원 패드(2630)는 제1칩의 제2신호 패드(2530)와 횡 방향으로 나란히 배치된다. 제1칩의 제1신호 패드(2510), 제1칩의 제3신호 패드(2620) 및 제1칩의 제2신호 패드(2530)은, 평면에서 볼 때, 지그재그 배열 형상을 이루도록 배치될 수 있다.
반도체 제1칩(2400)은 제1칩의 공통 배선(2440)들을 더 포함할 수 있다. 제1칩의 공통 배선(2440)들은 제1칩의 제3열 칩 패드(2541)들을 제1칩의 제1열 칩 패드(2540)들에 각각 전기적으로 연결시켜 서로 전기적으로 공통(common)되도록 하는 연결 배선일 수 있다.
제1칩의 제3열 칩 패드(2541)들은 순차적으로 배치된 제1칩의 제1확장 신호 패드(2511), 제1칩의 확장 접지 패드(2521) 및 제1칩의 제2확장 전원 패드(2531)들을 포함할 수 있다. 제1칩의 제1확장 신호 패드(2511), 제1칩의 확장 접지 패드(2521) 및 제1칩의 제2확장 전원 패드(2531)들 각각은, 제1칩의 공통 배선(2440)들에 의해서, 제1칩의 제1신호 패드(2510), 제1칩의 접지 패드(2520) 및 제1칩의 제2전원 패드(2530)들 각각에 전기적으로 연결되어 확장될 수 있다.
제1칩의 공통 배선(2440)들은, 제1칩의 제1신호 패드(2510), 제1칩의 접지 패드(2520) 및 제1칩의 제2전원 패드(2530)들 각각을 제1칩의 제1확장 신호 패드(2511), 제1칩의 확장 접지 패드(2521) 및 제1칩의 제2확장 전원 패드(2531)들 각각의 위치로 실질적으로 이동(shift)시키거나 확장시킨 효과를 제공할 수 있다. 제1칩의 공통 배선(2440)들은 패드 위치를 이동시키거나 확장시키는 재배선(redistribution layer)들로 형성될 수 있다. 제1칩의 공통 배선(2440)들은 제1칩의 제3열 칩 패드(2541)들로부터 연장되고, 제1칩의 제2열 칩 패드(2640)들을 각각 우회하고, 제1칩의 제1열 칩 패드(2540)들에 각각 연결되는 도전 라인들을 포함할 수 있다.
도 10은 일 예에 따른 반도체 제2칩(3400)의 칩 패드 배열을 보여주는 개략적인 평면도이다.
도 10을 참조하면, 일 예에 따른 반도체 패키지는 반도체 제1칩(도 9의 2400) 상에 배치된 반도체 제2칩(3400)을 더 포함하여 구성될 수 있다. 반도체 제2칩(3400)은 서로 나란히 배치된 제2칩의 제1열 칩 패드(3540)들, 제2칩의 제2열 칩 패드(3640)들, 및 제2칩의 제3열 칩 패드(3541)들을 포함한 칩 패드 배열을 구비할 수 있다.
제2칩의 제1열 칩 패드(3540)들, 제2칩의 제2열 칩 패드(3640)들, 및 제2칩의 제3열 칩 패드(3541)들은, 반도체 제1칩(2400)의 제1칩의 제1열 칩 패드(도 9의 2540)들, 제1칩의 제2열 칩 패드(도 9의 2640)들, 및 제1칩의 제3열 칩 패드(도 9의 2541)들과 동일한 배열 형태로 배열될 수 있다.
제2칩의 제1열 칩 패드(3540)들은 순차적으로 배치된 제2칩의 제1신호 패드(3510), 제2칩의 접지 패드(3520) 및 제2칩의 제2신호 패드(3530)들을 포함할 수 있다. 제2칩의 제1신호 패드(3510), 제2칩의 접지 패드(3520) 및 제2칩의 제2신호 패드(3530)들은, 반도체 제1칩(2400)의 제1칩의 제1신호 패드(2510), 제1칩의 접지 패드(2520) 및 제1칩의 제2신호 패드(2530)들과 실질적으로 동일하게 배열될 수 있다. 제2칩의 제2열 칩 패드(3640)들은 순차적으로 배치된 제2칩의 제1전원 칩 패드(3610), 제2칩의 제3신호 패드(3620) 및 제2칩의 제2전원 패드(3630)를 포함할 수 있다. 제2칩의 제1전원 칩 패드(3610), 제2칩의 제3신호 패드(3620) 및 제2칩의 제2전원 패드(3630)들은 반도체 제1칩(2400)의 제1칩의 제1전원 칩 패드(2610), 제1칩의 제3신호 패드(2620) 및 제1칩의 제2전원 패드(2630)들과 실질적으로 동일하게 배열될 수 있다. 제2칩의 제3신호 패드(3620)는 제2칩의 접지 패드(3520)와 횡 방향으로 나란히 배치된다.
반도체 제2칩(3400)은 제2칩의 공통 배선(3440)들을 더 포함할 수 있다. 제2칩의 공통 배선(3440)들은 제2칩의 제2열 칩 패드(3640)들에 나란히 배치될 수 있다. 제2칩의 공통 배선(3440)들은 제2칩의 제3열 칩 패드(3541)들을 제2칩의 제1열 칩 패드(3540)들에 각각 전기적으로 연결시켜 서로 전기적으로 공통시킬 수 있다.
제2칩의 제3열 칩 패드(3541)들은 순차적으로 배치된 제2칩의 제1확장 신호 패드(3511), 제2칩의 확장 접지 패드(3521) 및 제2칩의 제2확장 전원 패드(3531)들을 포함할 수 있다. 제2칩의 공통 배선(3440)들은, 제2칩의 제1확장 신호 패드(3511), 제2칩의 확장 접지 패드(3521) 및 제2칩의 제2확장 전원 패드(3531)들 각각을 제2칩의 제1신호 패드(3510), 제2칩의 접지 패드(3520) 및 제2칩의 제2전원 패드(3530)들에 연결시킨다.
도 11 내지 도 13은 일 예에 따른 반도체 패키지(20)를 보여주는 도면들이다. 도 11은 일 예에 따른 반도체 패키지(20)의 패키지 기판(2100) 상에 반도체 칩들(2400, 3400)이 스택(stack)된 형상을 보여주는 개략적인 평면도이다. 도 12는 도 11의 패키지 기판(2100)과 반도체 칩들(2400, 3400)을 연결하는 본딩 와이어들(2710, 2720, 2730, 2740)들을 보여주는 개략적인 평면도이다. 도 13은 도 12의 X-X' 절단선을 따르는 반도체 패키지(20)의 단면 형상을 보여주는 개략적인 단면도이다.
도 11 및 도 13을 참조하면, 반도체 패키지(20)는 패키지 기판(2100) 상에 반도체 제1칩(2400)을 배치하고, 반도체 제1칩(2400) 상에 반도체 제2칩(3400)이 배치될 수 있다. 패키지 기판(2100)은 제1층에 배치된 제1열 본드 핑거(2240)들, 및 제2층에 배치된 제2열 본드 핑거(2340)들을 포함하여 구성될 수 있다. 반도체 제1칩(2400)은 제1열 본드 핑거(2240)들 및 제2열 본드 핑거(2340)들을 드러내도록 패키지 기판(2100) 상에 제1열 본드 핑거(2240)들 및 제2열 본드 핑거(2340)들과 이격하여 배치된다. 반도체 제2칩(3400)은 반도체 제1칩(2400)의 위에 두 칩이 서로 계단 형상을 이루도록 적층될 수 있다. 반도체 제2칩(3400)은 반도체 제1칩(2400)의 칩 패드 배열들(2540, 2640, 2541)을 드러내도록 반도체 제1칩(2400) 상에 스택될 수 있다.
제1열 본드 핑거(2240)들은 순차적으로 배치된 제1신호 본드 핑거(2210), 접지 본드 핑거(2220) 및 제2신호 본드 핑거(2230)를 포함할 수 있다. 제2열 본드 핑거(2340)들은 순차적으로 배치된 제1전원 본드 핑거(2310), 제3신호 본드 핑거(2320) 및 제2전원 본드 핑거(2330)를 포함할 수 있다. 이때, 제3신호 본드 핑거(2320)는 접지 본드 핑거(2220)와 횡 방향으로 나란히 배치될 수 있다.
도 11에 묘사된 것과 같이, 제3유전층(2130)은 제1열 본드 핑거(2240)들을 드러내는 제1오프닝부(2102)를 가지고, 제2오프닝부(2103)가 제2열 본드 핑거(2340)들을 드러낼 수 있다.
도 13에 묘사된 것과 같이, 패키지 기판(2100)은 제1유전층(2110), 제2유전층(2120), 제3유전층(2130) 및 제4유전층(2140)을 포함하여 구성될 수 있다. 패키지 기판(2100)은 제3층 트레이스(2180)들과, 제1도전성 비아(2170) 및 제2도전성 비아(2175)를 더 구비할 수 이다. 제3층 트레이스(2180)의 일부 부분에는 솔더 볼과 같은 외측 접속 단자(2190)가 접속될 수 있다.
제1열 본드 핑거(2240)들 각각으로부터 제1층 트레이스(2280)들이 각각 연장되고, 제2열 본드 핑거(2340)들 각각으로부터 제2층 트레이스(2380)들이 각각 연장될 수 있다. 제1층 트레이스(2280)들 및 제2층 트레이스(2380)들은 도 7을 참조하여 설명한 것과 같이, 서로 일부 부분들이 중첩되도록 배치될 수 있다. 예컨대, 제1층 트레이스(2280)들은 도 7에서의 제1신호 트레이스(250), 접지 트레이스(260) 및 제2신호 트레이스(270)를 포함하여 구성될 수 있다. 제2층 트레이스(2380)들은 도 7에서의 제1전원 트레이스(350), 제3신호 트레이스(360) 및 제2전원 트레이스(370)을 포함하여 구성될 수 있다.
도 12 및 도 13을 참조하면, 반도체 패키지(20)는 칩 패드들과 본드 핑거들을 서로 연결하는 본딩 와이어들(2710, 2720, 2730, 2740)을 포함하여 구성될 수 있다. 제1본딩 와이어(2710)들이 제1칩의 제1열 칩 패드(2540)들과 제1열 본드 핑거(2240)들을 하나씩 서로 연결할 수 있다. 제2본딩 와이어(2720)들이 제1칩의 제2열 칩 패드(2640)들과 제2열 본드 핑거(2340)들을 서로 연결할 수 있다. 제1칩의 제1열 칩 패드(2540)들과 제1열 본드 핑거(2240)들은 제1칩의 제2열 칩 패드(2640)들과 제2열 본드 핑거(2340)들 사이 간격 보다 더 좁은 간격으로 이격되도록 위치할 수 있다. 이에 따라, 제1본딩 와이어(2710)들은 제2본딩 와이어(2720)들 보다 상대적으로 더 짧은 길이를 가지도록 형성될 수 있다. 제2본딩 와이어(2720)들이 제1본딩 와이어(2710)들 보다 더 긴 길이를 가지도록 형성된다.
제3본딩 와이어(2730)들이 제2칩의 제1열 칩 패드(3540)들과 제1칩의 제3열 칩 패드(2541)들을 서로 연결하도록 형성될 수 있다. 제4본딩 와이어(2740)들이 제2칩의 제2열 칩 패드(3640)들과 제1칩의 제2열 칩 패드(2640)들을 서로 연결하도록 형성될 수 있다.
반도체 제2칩(3400)이 반도체 제1칩(2400) 상에 스택된 구조에서, 반도체 제2칩(3400)은 반도체 제1칩(2400)을 경유하여 패키지 기판(2100)에 연결될 수 있다. 이때, 제3본딩 와이어들이 제2칩의 제1열 칩 패드(3540)들을 제1칩의 제1열 칩 패드(2540)들에 직접적으로 연결하도록 형성될 수 있다. 이러한 경우에 제3본딩 와이어들은 제2본딩 와이어(2720)들 및 제4본딩 와이어(2740)들과 크로스(cross)될 수 있다. 이에 따라, 제3본딩 와이어들이 제2본딩 와이어(2720)들 및 제4본딩 와이어(2740)들과 서로 엉키거나 서로 접촉될 수 있다.
이와 같은 본딩 와이어들의 엉킴 또는 접촉 가능성을 차단하거나 또는 방지하기 위해서, 제3본딩 와이어(2730)들은 제2칩의 제1열 칩 패드(3540)들과 제1칩의 제3열 칩 패드(2541)들을 서로 연결시키도록 형성된다. 제1칩의 제2열 칩 패드(2640)들 보다 제1칩의 제3열 칩 패드(2541)들이 반도체 제2칩(3400)에 더 근접하고 있으므로, 제3본딩 와이어(2730)들은 제2본딩 와이어(2720)들 및 제4본딩 와이어(2740)들과 크로스하지 않게 된다. 따라서, 제3본딩 와이어(2730)들이 제2본딩 와이어(2720)들 및 제4본딩 와이어(2740)들과 엉켜 서로 접촉되는 불량을 유효하게 방지할 수 있다.
제1칩 공통 배선(2440)들이 제1칩의 제3열 칩 패드(2541)들을 제1칩의 제1열 칩 패드(2540)들에 각각 연결시키고 있으므로, 제3본딩 와이어(2730)들은 결과적으로 제2칩의 제1열 칩 패드(3540)들을 제1칩의 제1열 칩 패드(2540)들에 각각 전기적으로 연결시킬 수 있다.
한편, 반도체 제2칩(3400) 상에 또 다른 반도체 제3칩(도시되지 않음)이 더 추가로 스택될 수 있다. 이때, 추가의 본딩 와이어(도시되지 않음)들이 제2칩의 제3열 칩 패드(3541)들과 반도체 제3칩을 연결시키도록 본딩될 수 있다. 추가의 본딩 와이어들은 반도체 제2칩(3400)의 공통 배선(3440)들을 경유하여 결과적으로 제2칩의 제1열 칩 패드(3540)들에 전기적으로 접속될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
240, 340: 본드 핑거들
280, 380: 트레이스들,
400: 반도체 칩,
540, 640: 칩 패드들,
710, 720; 본딩 와이어들.

Claims (20)

  1. 제1층에 배치된 제1열 본드 핑거들, 및 제2층에 배치된 제2열 본드 핑거들을 포함한 패키지 기판;
    서로 나란히 배치된 제1열 칩 패드들 및 제2열 칩 패드들을 포함하고 상기 패키지 기판 상에 배치된 반도체 칩;
    상기 제1열 칩 패드들과 상기 제1열 본드 핑거들을 서로 연결한 제1본딩 와이어들; 및
    상기 제2열 칩 패드들과 상기 제2열 본드 핑거들을 서로 연결한 제2본딩 와이어들을 포함하고,
    상기 제1열 칩 패드들은
    순차적으로 배치된 제1신호 패드, 접지 패드 및 제2신호 패드들을 포함하고,
    상기 제2열 칩 패드들은
    순차적으로 배치된 제1전원 패드, 제3신호 패드 및 제2전원 패드들을 포함하고, 상기 제3신호 패드는 상기 접지 패드와 횡 방향으로 나란히 배치된 반도체 패키지.
  2. 제1항에 있어서,
    상기 제3신호 패드는
    상기 제1신호 패드 및 상기 제2신호 패드 보다 상기 접지 패드에 상대적으로 더 근접하도록 배치된 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1신호 패드, 상기 제3신호 패드 및 상기 제2신호 패드는
    지그재그(zigzag) 형상을 이루도록 배치된 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1열 칩 패드들은
    상기 제2열 칩 패드들 보다 상기 반도체 칩의 에지(edge)에 상대적으로 더 근접하도록 위치하고,
    상기 제1열 본드 핑거들은
    상기 제2열 본드 핑거들 보다 상기 반도체 칩의 상기 에지에 상대적으로 더 근접하도록 위치하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1본딩 와이어들은
    상기 제2본딩 와이어들 보다 짧은 길이를 가지는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1열 본드 핑거들은
    순차적으로 배치된 제1신호 본드 핑거, 접지 본드 핑거 및 제2신호 본드 핑거들을 포함하고,
    상기 제2열 본드 핑거들은
    순차적으로 배치된 제1전원 본드 핑거, 제3신호 본드 핑거 및 제2전원 본드 핑거들을 포함하고, 상기 제3신호 본드 핑거는 상기 접지 본드 핑거와 횡 방향으로 나란히 배치된 반도체 패키지.
  7. 제6항에 있어서,
    상기 제3신호 본드 핑거는
    상기 제1신호 본드 핑거 및 상기 제2신호 본드 핑거 보다 상기 접지 본드 핑거에 상대적으로 더 근접하도록 배치된 반도체 패키지.
  8. 제6항에 있어서,
    상기 제3신호 본드 핑거로부터 연장된 제3신호 트레이스;
    상기 제1전원 본드 핑거로부터 연장된 제1전원 트레이스;
    상기 제2전원 본드 핑거로부터 연장된 제2전원 트레이스; 및
    상기 접지 본드 핑거로부터 연장되고, 상기 제3신호 트레이스에 수직 방향으로 일부 부분 중첩된 접지 트레이스;를 더 포함하고,
    상기 제3신호 트레이스는 상기 제2층에서 상기 제1 및 제2전원 트레이스들 사이에 위치하고, 상기 제1 및 제2전원 트레이스들에 의해서 전자기적으로 차폐되고,
    상기 제3신호 트레이스는 상기 접지 트레이스에 의해서 수직 방향으로 전자기적으로 차폐된 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1열 본드 핑거들 각각으로부터 연장된 제1층 트레이스(trace)들; 및
    상기 제2열 본드 핑거들 각각으로부터 연장된 제2층 트레이스(trace)들을 더 포함하고,
    상기 제1층 트레이스들 각각은 상기 제2층 트레이스들 각각에 수직 방향으로 중첩하도록 위치하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1층은
    상기 패키지 기판의 상기 반도체 칩을 바라보는 상면에 상기 제2층에 보다 더 근접하도록 위치하고,
    상기 제1열 본드 핑거들은
    상기 제2열 본드 핑거들과 높이 차이를 가지도록 위치하는 반도체 패키지.
  11. 제1층에 배치된 제1열 본드 핑거들, 및 제2층에 배치된 제2열 본드 핑거들을 포함한 패키지 기판;
    상기 패키지 기판 상에 배치되고, 서로 나란히 배치된 제1칩의 제1열 칩 패드들, 제1칩의 제2열 칩 패드들, 및 제1칩의 제3열 칩 패드들을 포함하고, 상기 제1칩의 제3열 칩 패드들을 상기 제1칩의 제1열 칩 패드들에 각각 공통시키는 제1칩의 공통 배선들을 더 포함한 반도체 제1칩;
    상기 반도체 제1칩 상에 배치되고, 서로 나란히 배치된 제2칩의 제1열 칩 패드들, 및 제2칩의 제2열 칩 패드들을 포함한 반도체 제2칩;
    상기 제1칩의 제1열 칩 패드들과 상기 제1열 본드 핑거들을 서로 연결한 제1본딩 와이어들;
    상기 제1칩의 제2열 칩 패드들과 상기 제2열 본드 핑거들을 서로 연결한 제2본딩 와이어들;
    상기 제2칩의 제1열 칩 패드들과 상기 제1칩의 제3열 칩 패드들을 서로 연결한 제3본딩 와이어들; 및
    상기 제2칩의 제2열 칩 패드들과 상기 제1칩의 제2열 칩 패드들을 서로 연결한 제4본딩 와이어들;을 포함한 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1칩의 제1열 칩 패드들은
    순차적으로 배치된 제1칩의 제1신호 패드, 제1칩의 접지 패드 및 제1칩의 제2신호 패드들을 포함하고,
    상기 제1칩의 제2열 칩 패드들은
    순차적으로 배치된 제1칩의 제1전원 패드, 제1칩의 제3신호 패드 및 제1칩의 제2전원 패드들을 포함하고,
    상기 제1칩의 제3신호 패드는 상기 제1칩의 접지 패드와 횡 방향으로 나란히 배치된 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1칩의 제3신호 패드는
    상기 제1칩의 제1신호 패드 및 상기 제1칩의 제2신호 패드 보다 상기 제1칩의 접지 패드에 상대적으로 더 근접하도록 배치된 반도체 패키지.
  14. 제12항에 있어서,
    상기 제2칩의 제1열 칩 패드들은
    상기 제1칩의 제1신호 패드, 상기 제1칩의 접지 패드 및 상기 제1칩의 제2신호 패드들과 실질적으로 동일한 배열로 순차적으로 배치된 제2칩의 제1신호 패드, 제2칩의 접지 패드 및 제2칩의 제2신호 패드들을 포함하고,
    상기 제2칩의 제2열 칩 패드들은
    상기 제1칩의 제1전원 패드, 상기 제1칩의 제3신호 패드 및 상기 제1칩의 제2전원 패드들과 실질적으로 동일한 배열로 순차적으로 배치된 제2칩의 제1전원 패드, 제2칩의 제3신호 패드 및 제2칩의 제2전원 패드들을 포함하고,
    상기 제2칩의 제3신호 패드는 상기 제2칩의 접지 패드와 횡 방향으로 나란히 배치된 반도체 패키지.
  15. 제12항에 있어서,
    상기 제1칩의 제1신호 패드, 상기 제1칩의 제3신호 패드 및 상기 제1칩의 제2신호 패드는
    지그재그(zigzag) 형상을 이루도록 배치된 반도체 패키지.
  16. 제11항에 있어서,
    상기 제1칩의 제3열 칩 패드들은
    순차적으로 배치된 제1칩의 제1확장 신호 패드, 제1칩의 확장 접지 패드 및 제1칩의 제2확장 전원 패드들을 포함하고,
    상기 제1칩의 제1확장 신호 패드, 상기 제1칩의 확장 접지 패드 및 상기 제1칩의 제2확장 전원 패드들은
    상기 제1칩의 공통 배선들에 의해서 상기 제1칩의 제1신호 패드, 상기 제1칩의 접지 패드 및 상기 제1칩의 제2전원 패드들이 각각 전기적으로 확장된 반도체 패키지.
  17. 제11항에 있어서,
    상기 제1칩의 공통 배선들은
    상기 제1칩의 제3열 칩 패드들로부터 상기 제1칩의 제2열 칩 패드들을 각각 우회하여 상기 제1칩의 제1열 칩 패드들에 각각 연결되는 도전 라인들을 포함한 반도체 패키지.
  18. 제11항에 있어서,
    상기 반도체 제2칩은
    상기 제2칩의 제2열 칩 패드들에 나란히 배치된 제2칩의 제3열 칩 패드들; 및
    상기 제2칩의 제3열 칩 패드들을 상기 제2칩의 제1열 칩 패드들에 각각 공통시키는 제2칩의 공통 배선들을 더 포함한 반도체 패키지.
  19. 제11항에 있어서,
    상기 제1열 본드 핑거들은
    순차적으로 배치된 제1신호 본드 핑거, 접지 본드 핑거 및 제2신호 본드 핑거들을 포함하고,
    상기 제2열 본드 핑거들은
    순차적으로 배치된 제1전원 본드 핑거, 제3신호 본드 핑거 및 제2전원 본드 핑거들을 포함하고, 상기 제3신호 본드 핑거는 상기 접지 본드 핑거와 횡 방향으로 나란히 배치된 반도체 패키지.
  20. 제19항에 있어서,
    상기 제3신호 본드 핑거로부터 연장된 제3신호 트레이스;
    상기 제1전원 본드 핑거로부터 연장된 제1전원 트레이스;
    상기 제2전원 본드 핑거로부터 연장된 제2전원 트레이스; 및
    상기 접지 본드 핑거로부터 연장되고, 상기 제3신호 트레이스에 수직 방향으로 일부 부분 중첩된 접지 트레이스;를 더 포함하고,
    상기 제3신호 트레이스는 상기 제2층에서 상기 제1 및 제2전원 트레이스들 사이에 위치하고, 상기 제1 및 제2전원 트레이스들에 의해서 전자기적으로 차폐되고,
    상기 제3신호 트레이스는 상기 접지 트레이스에 의해서 수직 방향으로 전자기적으로 차폐된 반도체 패키지.


KR1020190129437A 2019-10-17 2019-10-17 반도체 패키지 KR20210045876A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190129437A KR20210045876A (ko) 2019-10-17 2019-10-17 반도체 패키지
US16/863,559 US20210118800A1 (en) 2019-10-17 2020-04-30 Semiconductor packages
CN202010493092.7A CN112687652A (zh) 2019-10-17 2020-06-03 半导体封装
US17/844,337 US20220328412A1 (en) 2019-10-17 2022-06-20 Semiconductor packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190129437A KR20210045876A (ko) 2019-10-17 2019-10-17 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20210045876A true KR20210045876A (ko) 2021-04-27

Family

ID=75445260

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190129437A KR20210045876A (ko) 2019-10-17 2019-10-17 반도체 패키지

Country Status (3)

Country Link
US (2) US20210118800A1 (ko)
KR (1) KR20210045876A (ko)
CN (1) CN112687652A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022082887A (ja) * 2020-11-24 2022-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064412B2 (en) * 2000-01-25 2006-06-20 3M Innovative Properties Company Electronic package with integrated capacitor
CN1319173C (zh) * 2001-11-19 2007-05-30 松下电器产业株式会社 半导体装置
JP2010010492A (ja) * 2008-06-27 2010-01-14 Sony Corp 半導体装置および半導体集積回路
KR102410023B1 (ko) * 2018-01-15 2022-06-17 에스케이하이닉스 주식회사 서로 다른 방향으로 스택된 칩 스택들을 포함하는 반도체 패키지
CN110112117A (zh) * 2018-02-01 2019-08-09 爱思开海力士有限公司 半导体封装
CN110112116B (zh) * 2018-02-01 2023-06-06 爱思开海力士有限公司 半导体封装件和形成半导体封装件的方法

Also Published As

Publication number Publication date
US20220328412A1 (en) 2022-10-13
CN112687652A (zh) 2021-04-20
US20210118800A1 (en) 2021-04-22

Similar Documents

Publication Publication Date Title
KR102576764B1 (ko) 비대칭 칩 스택들을 가지는 반도체 패키지
KR101815754B1 (ko) 반도체 디바이스
KR102509052B1 (ko) 브리지 다이를 포함하는 스택 패키지
KR102517464B1 (ko) 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
KR102509048B1 (ko) 반도체 패키지
US10037938B2 (en) Semiconductor packages
KR20180130043A (ko) 칩 스택들을 가지는 반도체 패키지
KR20200092566A (ko) 브리지 다이를 포함한 반도체 패키지
KR101665556B1 (ko) 멀티 피치 볼 랜드를 갖는 반도체 패키지
KR102624199B1 (ko) 관통 실리콘 비아 기술을 적용한 반도체 패키지
KR20130010359A (ko) 반도체 장치용 기판 및 그를 포함한 반도체 장치
KR20120078390A (ko) 적층형 반도체 패키지 및 그 제조방법
KR102653770B1 (ko) 인터포저 브리지를 포함한 스택 패키지
KR20160090706A (ko) 협폭 인터포저를 갖는 반도체 패키지
KR20200102883A (ko) 브리지 다이를 포함한 시스템 인 패키지
KR101544508B1 (ko) 본드 핑거를 갖는 인쇄회로기판 및 반도체 패키지
KR20080073739A (ko) 적층형 마이크로전자 패키지
KR20140144486A (ko) 적층 패키지 및 제조 방법
WO2014088071A1 (ja) 半導体装置
US6770980B2 (en) Semiconductor device having semiconductor element packaged on interposer
KR20210082030A (ko) 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
KR101992596B1 (ko) 반도체 장치
US8294250B2 (en) Wiring substrate for a semiconductor chip, and semiconducotor package having the wiring substrate
KR20190119474A (ko) 칩 스택 패키지
KR20210029422A (ko) 전자기간섭 차폐층을 포함하는 반도체 패키지