CN110112117A - 半导体封装 - Google Patents

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柳在雄
宋河坰
李重渊
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Abstract

一种半导体封装，该半导体封装包括半导体芯片和封装基板。该封装基板包括基层、设置在基层的第一表面上的第一组导电线以及设置在基层的第二表面上并电连接到第一组导电线中的相应导电线的第二组导电线。封装基板还包括连接到第一组导电线中的一条导电线的镀覆引线、位于第二组导电线的多个剩余部分之间以将第二组导电线彼此分离的开口孔。

Description

半导体封装
技术领域
本公开总体上涉及半导体封装。
背景技术
各个半导体封装被配置为包括封装基板，至少一个半导体芯片被安装在该封装基板上。该封装基板包括电连接到半导体芯片的互连线。互连线的部分可涂覆有与半导体封装的连接器接触的镀层。该镀层可改进互连线与连接器之间的可接合性以及互连线的导电性。
发明内容
根据实施方式，一种半导体封装包括半导体芯片以及安装有半导体芯片的封装基板。封装基板包括：基层，其具有彼此相反的第一表面和第二表面；第一接合指状物，其设置在基层的第一表面上；镀覆引线，其按照与第一接合指状物间隔开的方式设置在基层的第一表面上；第一导电通孔，其基本上穿透基层以电连接到第一接合指状物；第二导电通孔，其基本上穿透基层以电连接到镀覆引线；第一剩余部分，其设置在基层的第二表面上并且电连接到第一导电通孔；第二剩余部分，其设置在基层的第二表面上并且电连接到第二导电通孔；开口孔，其位于第一剩余部分和第二剩余部分之间，使得这两个剩余部分彼此断开；以及介电层，其设置在基层的第二表面上以覆盖这两个剩余部分。
根据另一实施方式，一种半导体封装包括半导体芯片以及安装有半导体芯片的封装基板。封装基板包括：基层，其具有彼此相反的第一表面和第二表面；第一组导电线，其设置在基层的第一表面上；第二组导电线，其设置在基层的第二表面上并电连接到第一组导电线中的相应导电线；镀覆引线，其电连接到第一组导电线中的一条；开口孔，其位于第二组导电线的剩余部分之间以将第二组导电线彼此分离；以及介电层，其设置在基层的第二表面上以覆盖剩余部分。
附图说明
图1是示出根据本公开的实施方式的半导体封装的横截面图。
图2是示意性地示出在本公开的实施方式中在形成开口孔之前的封装基板的横截面图。
图3是示意性地示出图2所示的封装基板的顶部电路布局的平面图。
图4是示意性地示出图2所示的封装基板的底部电路布局的平面图。
图5是示意性地示出在本公开的实施方式中包括开口孔的封装基板的横截面图。
图6至图9是示意性地示出在本公开的一些实施方式中包括开口孔的各种封装基板的平面图。
图10是示出根据本公开的实施方式的半导体封装中所包括的封装基板的顶部电路布局的平面图。
图11是示出根据比较例的半导体封装中所包括的封装基板的顶部电路布局的平面图。
图12是示出采用包括根据各种实施方式的多个半导体封装中的至少一个的存储卡的电子系统的框图。
图13是示出包括根据各种实施方式的多个半导体封装中的至少一个的另一电子系统的框图。
具体实施方式
本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词语，术语的含义可被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义，则可根据定义来解释术语。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。
将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分，而非用于仅限定元件本身或者意指特定顺序。
还将理解，当元件或层被称为在另一元件或层“上”、“上方”、“下面”、“下方”或“外侧”时，该元件或层可与另一元件或层直接接触，或者可存在中间元件或层。用于描述元件或层之间的关系的其它词语应该以类似的方式解释(例如，“在...之间”与“直接在...之间”或者“相邻”与“直接相邻”)。
诸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“顶部”、“底部”等的空间相对术语可用于描述元件和/或特征与另一元件和/或特征的关系(例如，如图中所示)。将理解，除了附图中所描绘的取向之外，空间相对术语旨在涵盖装置在使用和/或操作中的不同取向。例如，当附图中的装置翻转时，被描述为在其它元件或特征下面和/或之下的元件将被取向为在其它元件或特征上面。装置可按照其它方式取向(旋转90度或处于其它取向)并且相应地解释本文中所使用的空间相对描述符。
半导体封装可包括诸如半导体芯片或半导体晶片的电子器件。半导体芯片或半导体晶片可通过使用划片工艺将诸如晶圆的半导体基板分离成多片来获得。半导体芯片可对应于存储器芯片、逻辑芯片(包括专用集成电路(ASIC)芯片)或系统芯片(SoC)。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。
贯穿说明书，相同的标号表示相同的元件。即使标号未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号未在一幅图中示出，其也可参照另一幅图提及或描述。
在半导体封装中，半导体芯片可安装在封装基板上。封装基板可被配置为包括电连接到半导体芯片的互连线。互连线的部分可涂覆有与半导体封装的连接器接触的镀层。该镀层可改进互连线与连接器之间的可接合性以及互连线的导电性。
镀层可使用电镀工艺来形成。互连线可连接到镀覆线以便使用电镀工艺形成镀层。镀覆线可以是从封装基板的边缘延伸以连接到互连线(充当信号线)的长导电图案。镀覆线可以是电镀工艺所需的导电线。然而，在半导体封装操作时镀覆线不起用作信号线的互连线的作用。
在半导体封装操作时，镀覆线可充当不可取的传输线(例如，短截线(stub))。如果镀覆线连接到信号线，则镀覆线可用作信号的迂回路径或者信号的反射路径。由于镀覆线不可取地反射信号，所以镀覆线可能使信号的传输速度、半导体封装的操作特性或者半导体封装的信号完整性劣化。本公开提供了半导体封装，各个半导体封装包括具有总长度减小的镀覆线的封装基板。
图1是示出根据实施方式的半导体封装10的横截面图。图2是示出根据实施方式的半导体封装中所包括的封装基板100的横截面图。图2的封装基板100对应于在形成封装基板100F的开口孔117之前图1所示的封装基板100F。图3是示意性地示出图2所示的封装基板100的顶部电路布局101的平面图。图4是示意性地示出图2所示的封装基板100的底部电路布局102的平面图。
参照图1，半导体封装10可包括安装在封装基板100F上的半导体芯片130。封装基板100F可包括镀覆引线121以及用于镀覆的临时桥接线126的剩余部分122R。多条临时桥接线126中的任一条的剩余部分122R可通过多个开口孔117中的一个彼此分离。开口孔117可位于多个剩余部分122R中的第一剩余部分122A和第二剩余部分122B之间。半导体芯片130可安装在封装基板100F的第一介电层115上。模制层139可设置在封装基板100F上以覆盖半导体芯片130。可设置接合导线135以将半导体芯片130的接触焊盘131电连接到封装基板100F的接合指状物140。接合导线135可通过第一镀层151连接到接合指状物140。封装基板100F还可包括第二镀层152，并且充当外连接器的焊球136可附接到第二镀层152。
参照图2，封装基板100可对应于在形成图1所示的开口孔117之前具有短截线的预封装基板。封装基板100可包括基层110和设置在基层110上的镀覆线。基层110可以是与封装基板100的主体或芯对应的介电层。镀覆线可包括镀覆引线121和用于镀覆的临时桥接线126。
基层110可具有彼此相反的第一表面111和第二表面112。第一介电层115可设置在基层110的第一表面111上，第二介电层116可设置在基层110的第二表面112上。第一介电层115和第二介电层116中的每一个可由包括阻焊层的材料层形成。封装基板100可以是印刷电路板(PCB)。封装基板100可具有球栅阵列(BGA)结构。
封装基板100可包括边界区域104以及在平面图中被边界区域104环绕的内部区域103。封装基板100还可在内部区域103旁边包括另一内部区域103’，并且该另一内部区域103’可通过边界区域104连接到内部区域103。
半导体芯片130可安装在封装基板100的内部区域103上。电连接到半导体芯片130的互连线可设置在内部区域103中。半导体芯片130可安装在基层110的第一表面111上。半导体芯片130可附接到第一介电层115。可在用于包封半导体芯片130的封装工艺的最后步骤中去除边界区域104。可在通过模制层(图1的139)将安装在封装基板100上的多个半导体芯片(包括半导体芯片130)模制之后，通过用于将分立的半导体封装彼此分离的划片工艺来去除边界区域104。
参照图3，顶部电路布局101可包括设置在基层110的第一表面111上的顶部互连线。如图3的顶部电路布局101中所示，顶部互连线可包括接合指状物140、第一层的迹线图案160和镀覆引线121。
接合指状物140可设置在基层110的第一表面111上以彼此间隔开。例如，接合指状物140可包括设置在基层110的第一表面111上以彼此间隔开的第一至第四接合指状物141、142、143和144。接合指状物140可设置在半导体芯片130的外围以电连接到半导体芯片130。
接合指状物140当中的第一接合指状物141、第三接合指状物143和第四接合指状物144可用作向半导体芯片130传输信号的信号线的部分。由第一接合指状物141、第三接合指状物143和第四接合指状物144传输的信号可包括数据输入/输出(DQ)信号、地址信号和命令信号。因此，可通过第一接合指状物141、第三接合指状物143和第四接合指状物144向半导体芯片130传输信号或者从半导体芯片130输出信号。此外，第二接合指状物142可以是多条非信号线中的任一条的一部分。非信号线可包括电源线和接地线。因此，电源电压或接地电压可通过第二接合指状物142施加到半导体芯片130。
第一层的迹线图案160可以是从接合指状物140延伸的导电线。第一层的迹线图案160可将接合指状物140电连接到导电通孔180。第一层的迹线图案160可包括第一至第四迹线图案161、162、163和164。
参照图2和图4，底部电路布局102可包括设置在基层110的第二表面112上的底部互连线。如图4的底部电路布局102中所示，底部互连线可包括球形焊区190、第二层的迹线图案170以及用于镀覆的临时桥接线126。第二层的迹线图案170可设置在基层110的第二表面112上。
导电通孔180可将第一层的迹线图案160电连接到第二层的迹线图案170。导电通孔180的第一端可分别连接到第一层的迹线图案160，导电通孔180的第二端可分别连接到第二层的迹线图案170。导电通孔180可以是垂直穿透基层110的导电图案。第二层的迹线图案170可包括第五至第八迹线图案171、172、173和174。迹线图案160和170中所使用的术语“第一”至“第八”不应受这些术语限制。这些术语“第一”至“第八”仅用于将一个元件与另一元件相区分，而非用于仅限定元件本身或意指特定顺序。
球形焊区190可分别电连接到第二层的迹线图案170。第二层的迹线图案170可将导电通孔180电连接到球形焊区190。外连接器(未示出)可附接到球形焊区190以将封装基板100电连接到外部装置或外部系统。外连接器可包括焊球。
参照图2和图3，接合指状物140可通过内连接器连接到半导体芯片130。例如，第四接合指状物144可通过多条接合导线135中的一条电连接到半导体芯片130的多个接触焊盘131中的一个。尽管图3示出接合导线135用作多个内连接器中的一个的示例，但是内连接器可以是接合导线135以外的导电构件。例如，在一些其它实施方式中，内连接器可以是导电凸块。
第一镀层151可形成在各个接合指状物140的一部分上。第一镀层151可改进接合导线135与接合指状物140之间的可接合性。另外，第一镀层151可改进接合导线135与接合指状物140之间的接触电阻值。如果接合指状物140由铜层形成，则第一镀层151可由能够防止铜层腐蚀和污染的材料层形成。第一镀层151可使用电镀工艺来形成。第一镀层151可被形成为包括不同于接合指状物140的导电材料。例如，第一镀层151可被形成为包括镍层和金层。
参照图2和图4，第二镀层152可形成在各个球形焊区190上。第二镀层152可由能够防止球形焊区190氧化的材料层形成。第二镀层152可由能够在外连接器(例如，焊球)附接到球形焊区190时抑制金属间化合物材料的过度形成的材料层形成。第一镀层151和第二镀层152可使用单个电镀工艺同时形成。另选地，第一镀层151和第二镀层152可使用两个单独的电镀工艺独立地形成。
再参照图2，用于形成第一镀层151和第二镀层152的镀覆工艺可能需要在接合指状物140和球形焊区190上施加镀覆电流。在这种情况下，可通过包括镀覆引线121、用于镀覆的临时桥接线126和镀覆总线129的镀覆线结构在接合指状物140和球形焊区190上施加镀覆电流。
参照图3，镀覆总线129可设置在封装基板100的边界区域104中。镀覆总线129可形成在封装基板100的边界区域104中的基层110的第一表面111上。镀覆引线121可以是从镀覆总线129分支的导电线。镀覆引线121可从镀覆总线129延伸并且可电连接到第二接合指状物142。例如，镀覆引线121可联接到第二迹线图案162并且可通过第二迹线图案162电连接到第二接合指状物142。尽管图中未示出，在一些其它实施方式中，镀覆引线121可直接连接到第二接合指状物142，二者间没有任何中间元件。
镀覆引线121可设置在基层110的第一表面111上并且可仅连接到设置在基层110的第一表面111上的接合指状物140当中的第二接合指状物142。镀覆引线121可通过第二迹线图案162连接到第二接合指状物142。镀覆引线121可按照与第一接合指状物141间隔开的方式设置在基层110的第一表面111上。镀覆引线121可不直接连接到基层110的第一表面111上的第一迹线图案161、第三迹线图案163和第四迹线图案164。镀覆引线121可不直接连接到基层110的第一表面111上的第一接合指状物141、第三接合指状物143和第四接合指状物144。
第二接合指状物142和第二迹线图案162可构成诸如电源线和接地线的多条非信号线中的任一条的一部分。相比之下，第一接合指状物141和第一迹线图案161可构成多条信号线中的任一条的一部分，第三接合指状物143和第三迹线图案163可构成多条信号线中的另一条的一部分，第四接合指状物144和第四迹线图案164可构成多条信号线中的另一条的一部分。镀覆引线121可仅连接到设置在基层110的第一表面111上的非信号线，并且可不直接连接到设置在基层110的第一表面111上的信号线。
参照图2，在镀覆引线121和镀覆总线129设置在基层110的第一表面111上的同时，用于镀覆的临时桥接线126可设置在基层110的第二表面112上。即，镀覆引线121可设置在基层110的与用于镀覆的临时桥接线126相反的表面上，用于镀覆的临时桥接线126可设置在基层110的与镀覆引线121相反的表面上。
参照图4，用于镀覆的临时桥接线126可将彼此间隔开的导电通孔180彼此电连接。因此，在电镀工艺期间导电通孔180之间的镀覆电流可流过用于镀覆的临时桥接线126，并且在电镀之后可将用于镀覆的临时桥接线126切去。
参照图2和图4，施加在镀覆引线121上的镀覆电流可流过用于镀覆的临时桥接线126和导电通孔180以到达第一接合指状物141、第三接合指状物143和第四接合指状物144。因此，镀覆引线121可不直接连接到第一接合指状物141、第三接合指状物143和第四接合指状物144或者联接到第一接合指状物141、第三接合指状物143和第四接合指状物144的第一迹线图案161、第三迹线图案163和第四迹线图案164。
仍参照图2和图4，电连接到球形焊区190中的第一球形焊区191的第五迹线图案171可设置在基层110的第二表面112上。第一球形焊区191可电连接到导电通孔180中的第一导电通孔181。第五迹线图案171可连接到第一导电通孔181并且可通过第一导电通孔181电连接到第一迹线图案161。第一球形焊区191可通过第五迹线图案171、第一导电通孔181和第一迹线图案161电连接到第一接合指状物141。第一球形焊区191、第五迹线图案171、第一导电通孔181、第一迹线图案161和第一接合指状物141可提供多条信号线中的一条。
球形焊区190中的第二球形焊区192可被设置为与第一球形焊区191间隔开。第二球形焊区192可电连接到第二导电通孔182。临时桥接线126中的第一临时桥接线122可将第一球形焊区191电连接到第二球形焊区192。第一临时桥接线122可将第五迹线图案171电连接到第六迹线图案172。第五迹线图案171可将第一球形焊区191电连接到第一导电通孔181。第六迹线图案172可将第二球形焊区192电连接到第二导电通孔182。第一球形焊区191可通过第一临时桥接线122、第五迹线图案171和第六迹线图案172电连接到第二球形焊区192。第一临时桥接线122可将第一导电通孔181电连接到第二导电通孔182。第二球形焊区192、第六迹线图案172、第二导电通孔182、第二迹线图案162和第二接合指状物142可提供电源线或接地线。
第五迹线图案17和第六迹线图案172可以是设置在基层110的第二表面112上以彼此间隔开的导电图案。第二导电通孔182可被设置为与第一导电通孔181间隔开。第二导电通孔182可电连接到设置在基层110的第一表面111上的镀覆引线121。第一导电通孔181可电连接到基层110的第一表面111上的第一接合指状物141。
第一临时桥接线122可基本上将第一导电通孔181连接到第二导电通孔182。第一临时桥接线122可将第一接合指状物141和第一球形焊区191电连接到镀覆引线121。施加在镀覆引线121上的镀覆电流可流过第一临时桥接线122以到达第一接合指状物141和第一球形焊区191。
通过镀覆总线129施加的镀覆电流可流过镀覆引线121、第二迹线图案162、第二导电通孔182、第六迹线图案172、第一临时桥接线122、第五迹线图案171、第一导电通孔181和第一迹线图案161以到达第一接合指状物141。由于镀覆电流施加在第一接合指状物141上，所以可通过电镀技术在第一接合指状物141上形成第一镀层151。
施加在镀覆总线129上的镀覆电流可流过镀覆引线121、第二迹线图案162、第二导电通孔182、第六迹线图案172、第一临时桥接线122和第五迹线图案171以到达第一球形焊区191。当镀覆电流同时施加在第一接合指状物141和第一球形焊区191上时，可同时通过电镀技术分别在第一接合指状物141和第一球形焊区191上形成第一镀层151和第二镀层152。
施加在镀覆总线129上的镀覆电流可流过镀覆引线121、第二迹线图案162、第二导电通孔182和第六迹线图案172以到达第二球形焊区192。由于第二迹线图案162连接到第二接合指状物142(参见图3)，所以通过镀覆总线129施加的镀覆电流也可到达第二接合指状物142。因此，可同时通过电镀技术分别在第二接合指状物142和第二球形焊区192上形成第一镀层151和第二镀层152。
参照图3和图4，临时桥接线126中的第二临时桥接线123和临时桥接线126中的第一临时桥接线122可将镀覆引线121电连接到第三接合指状物143和球形焊区190中的第三球形焊区193。第二临时桥接线123可将第一临时桥接线122电连接到第三导电通孔183以及连接到第三导电通孔183的第七迹线图案173。尽管图4示出第二临时桥接线123直接连接到第一临时桥接线122的示例，但是在一些其它实施方式中，第二临时桥接线123可直接连接到第一球形焊区191和第二球形焊区192或者第五迹线图案171和第六迹线图案172。
临时桥接线126中的第三临时桥接线124以及第一临时桥接线122和第二临时桥接线123可将镀覆引线121电连接到第四接合指状物144和球形焊区190中的第四球形焊区194。第三临时桥接线124可通过第二临时桥接线123电连接到第一临时桥接线122。导电通孔180中的第四导电通孔184可通过第二临时桥接线123和第三临时桥接线124电连接到第一临时桥接线122。第二临时桥接线123可通过第三临时桥接线124电连接到第八迹线图案174和第四导电通孔184。
临时桥接线中的第四临时桥接线125可延伸以将镀覆引线121电连接到接合指状物140中的附加接合指状物(未示出)和球形焊区190中的附加球形焊区(未示出)。即，镀覆引线121可通过第一至第四临时桥接线122、123、124和125电连接到附加接合指状物和附加球形焊区。
如上所述，可提供临时桥接线126以将球形焊区190彼此电连接。第一接合指状物141、第三接合指状物143和第四接合指状物144可不直接连接到基层110的第一表面111上的镀覆引线121。然而，第一接合指状物141、第三接合指状物143和第四接合指状物144可通过临时桥接线126和导电通孔180电连接到镀覆引线121。
由于存在临时桥接线126，在基层110的第一表面111上可能不需要镀覆引线121以外的附加镀覆引线。即，根据实施方式，在实施方式中可能不需要用于将第一接合指状物141、第三接合指状物143和第四接合指状物144直接连接到镀覆引线121的附加镀覆引线。
当在镀覆总线129、镀覆引线121和临时桥接线126上施加镀覆电流时，可通过电镀技术形成第一镀层151和第二镀层152。在形成第一镀层151和第二镀层152之后，可将临时桥接线126切去。即，各条临时桥接线126可被切割以具有电开路状态。
图5是示意性地示出在本公开的实施方式中包括开口孔117的封装基板100F的横截面图。图6是示意性地示出在本公开的实施方式中包括开口孔117的封装基板100F的底表面116S的平面图。图7是示出图5所示的封装基板100F的顶部电路布局101的平面图。
参照图5至图7，在形成第一镀层151和第二镀层152之后，可去除临时桥接线126的中心部分122C以形成开口孔117。例如，可去除第一临时桥接线122的中心部分122C以形成开口孔117。开口孔117可形成在封装基板100F的底表面116S处。封装基板100F的底表面116S可由第二介电层116的表面提供。可使用对第二介电层116的部分应用的蚀刻工艺来形成开口孔117。
可通过去除第二介电层116的部分以暴露临时桥接线126中的第一临时桥接线122的中心部分122C的部分并且通过去除第一临时桥接线122的暴露的中心部分122C来形成开口孔117。临时桥接线126中的第一临时桥接线122的剩余部分122R和123R的侧表面可沿着开口孔117的侧壁117W暴露。例如，如果第一临时桥接线122和第二临时桥接线123的接头部分(joint portion)被去除以形成开口孔117，则第一临时桥接线122的剩余部分122R的侧表面和第二临时桥接线123的剩余部分123R的侧表面可沿着开口孔117的侧壁117W暴露。
多个开口孔117中的一个设置在第二介电层116中。第一临时桥接线122的中心部分122C可被去除以提供开口孔117。第一临时桥接线122的两个剩余部分122R通过开口孔117彼此分离。由于第一临时桥接线122的两个剩余部分122R彼此间隔开，所以通过多个开口孔117中的一个切割的第一临时桥接线122可具有电开路状态。第一临时桥接线122和第二临时桥接线123的接头部分可被去除以提供开口孔117。剩余部分123R与第一临时桥接线122的剩余部分122R分离。剩余部分123R可以是第三剩余部分。剩余部分122R可包括第一剩余部分122A和第二剩余部分122B。开口孔117可位于第一剩余部分122A、第二剩余部分122B和第三剩余部分123R之间。开口孔117可被配置为将第一至第三剩余部分122A、122B、123R彼此电断开。
图4所示的球形焊区190可通过临时桥接线126彼此电连接。在图5、图6和图7中，开口孔117可形成在第二介电层116中。临时桥接线126的中心部分可被去除以形成开口孔117。结果，球形焊区190可彼此电断开。例如，第一球形焊区191可通过开口孔117与第二至第四球形焊区192、193和194电断开。
图8和图9是示意性地示出在一些实施方式中包括不同于开口孔117的开口孔2117和3117的封装基板的平面图。
参照图8，第一导电通孔2181可通过开口孔2117与第二导电通孔2182电断开。第一导电通孔2181和第二导电通孔2182可通过临时桥接线的接头部分2126C电连接到电源板2173。可通过形成开口孔2117来去除临时桥接线的接头部分2126C以提供具有电开路状态的临时桥接线。
参照图9，第一球形焊区3191可通过开口孔3117与第二球形焊区3192电断开。第一球形焊区3191和第二球形焊区3192可通过临时桥接线的接头部分3126C电连接到接地板3173。当形成开口孔3117时，可去除临时桥接线的接头部分3126C以提供具有电开路状态的临时桥接线。
再参照图1，半导体封装10的封装基板100F可包括镀覆引线121和临时桥接线126的剩余部分122R。各条临时桥接线126可通过开口孔117分离以具有电开路状态。镀覆引线121和临时桥接线126的剩余部分122R可存在于半导体封装10中。然而，如图7所示，镀覆引线121可仅连接到第二导电通孔182和第二接合指状物142。另外，如图6和图7所示，可通过形成开口孔117来去除临时桥接线126的中心部分122C以提供具有电开路状态的临时桥接线126。
再参照图2和图3，封装基板100可包括设置在基层110的第一表面111上的第一组导电线。第一组导电线可包括第一层的迹线图案160和接合指状物140。参照图2和图4，封装基板100还可包括设置在基层110的第二表面112上的第二组导电线。第二组导电线可包括第二层的迹线图案170和球形焊区190。第二组导电线可分别通过导电通孔180电连接到第一组导电线。镀覆引线121可连接到与第一组导电线中的一条对应的第一迹线图案161。临时桥接线126可将第二组导电线彼此电连接。
多条导电线中的一条(例如，第二迹线图案162)可连接到镀覆引线121。第二迹线图案162可用作用于向半导体芯片130供应电源电压的电源线。另选地，第二迹线图案162可充当用于向半导体芯片130供应接地电压的接地线。
再参照图2，制造封装基板100的方法可包括在基层110的第一表面111上形成第一组导电线并且在基层110的第二表面112上形成第二组导电线。在形成第一组导电线和第二组导电线的同时，还可形成连接到第一组导电线中的任一条的镀覆引线121以及用于将第二组导电线彼此电连接的临时桥接线126。
可在基层110的第一表面111上形成第一介电层115以覆盖第一组导电线，并且可在基层110的第二表面112上形成第二介电层116以覆盖第二组导电线。可对第一介电层115进行构图以暴露第一组导电线的接合指状物140。可使用电镀技术在暴露的接合指状物140上形成第一镀层151。可对第二介电层116进行构图以暴露第二组导电线的球形焊区190。可使用电镀技术在暴露的球形焊区190上形成第二镀层152。第一镀层151和第二镀层152可根据实施方式使用单个电镀工艺同时形成。
参照图5，可对第二介电层116和临时桥接线126进行构图以形成开口孔117。在执行上述工艺以制造封装基板(图1的100F)之后，可将半导体芯片130安装在封装基板(图1的100F)上。随后，可形成接合导线135以将半导体芯片130的接触焊盘131电连接到第一镀层151。然后可在封装基板100F上形成模制层(图1的139)以覆盖半导体芯片130和接合导线135。如图1所示，焊球136可附接到第二镀层152。
图10是示出根据本公开的实施方式的半导体封装中所包括的封装基板200的顶部电路布局201的平面图。图11是示出根据比较例的半导体封装中所包括的封装基板300的顶部电路布局301的平面图。
封装基板200的顶部电路布局201示出设置在封装基板200的内部区域203上的互连线。镀覆引线221-1、221-2和221-3可被设计为不直接连接到封装基板200的基层的第一表面211上的第一导电线260S。第一导电线260S可包括向安装在封装基板200上的半导体芯片230传输数据信号和命令/地址信号的信号线。第一导电线260S可包括第一迹线图案261-1、第一接合指状物241-1和第一导电通孔281。
镀覆引线221-1、221-2和221-3中的每一个可被设置为连接到诸如电源线或接地平面的非信号线。例如，镀覆引线221-1、221-2和221-3中的第一镀覆引线221-1可从镀覆总线229分支并且可连接到第二导电线260P。第二导电线260P可包括第二迹线图案262-1、第二接合指状物242-1和第二导电通孔282。第二导电线260P可构成用于向半导体芯片230供应电源电压的第一电源线。镀覆引线221-1、221-2和221-3中的第二镀覆引线221-2可被设置为将镀覆总线229连接到接地平面262-2。镀覆引线221-1、221-2和221-3中的第三镀覆引线221-3可被设置为将第二电源线连接到镀覆总线229。
第一至第三镀覆引线221-1、221-2和221-3可被设置为仅连接到封装基板200的基层的第一表面211上的电源线和接地平面。相比之下，图11所示的封装基板300的顶部电路布局301包括从镀覆总线329分支的许多镀覆引线322。在顶部电路布局301中，镀覆引线322可连接到信号线362，所述信号线362分别电连接到安装在封装基板300上的半导体芯片330。因此，镀覆引线322的数量可远大于镀覆引线221-1、221-2和221-3的数量。
镀覆引线322可分别连接到信号线362。在半导体封装操作时镀覆引线322可能是不可取的传输线。镀覆引线322可充当短截线。因此，当向半导体芯片330输入信号或者从半导体芯片330输出信号时，镀覆引线322可能导致信号的不可取的反射，从而使半导体封装的信号完整性劣化。
可从图10和图11看出，镀覆引线221-1、221-2和221-3的数量远小于镀覆引线322的数量。即，与包括在封装基板300中的镀覆引线322的总长度相比，包括在封装基板200中的镀覆引线221-1、221-2和221-3的总长度可显著减小。此外，图10的镀覆引线221-1、221-2和221-3可不电连接到信号线260S。因此，可防止镀覆引线221-1、221-2和221-3充当短截线。
根据实施方式，设置在半导体封装中的镀覆引线的数量可显著减少。即，设置在半导体封装的封装基板上的镀覆引线的数量可减少。这可导致镀覆引线的总长度的减小。因此，可抑制镀覆引线使半导体封装的操作特性或信号完整性劣化。
图12是示出包括存储卡7800的电子系统的框图，该存储卡7800采用根据实施方式的多个半导体封装中的至少一个。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的多个封装中的至少一个。
存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求读出所存储的数据或者存储数据。
图13是示出包括根据实施方式的多个半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的多个半导体封装中的一个或更多个。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711等执行的数据和/或命令。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括接口8714，接口8714被配置为向通信网络发送数据以及从通信网络接收数据。接口8714可以是有线型或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一种。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
为了例示性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和所附权利要求书的范围和精神的情况下，可进行各种修改、添加和替代。
相关申请的交叉引用
本申请要求分别于2018年2月1日和2018年5月25日提交的韩国专利申请No.10-2018-0013121和No.10-2018-0059853的优先权，其整体通过引用并入本文。

Claims (18)

1.一种半导体封装，该半导体封装包括：
半导体芯片；以及
封装基板，所述半导体芯片安装在该封装基板上，
其中，所述封装基板包括：
基层，该基层具有彼此相反的第一表面和第二表面；
第一接合指状物，该第一接合指状物设置在所述基层的所述第一表面上；
镀覆引线，该镀覆引线按照与所述第一接合指状物间隔开的方式设置在所述基层的所述第一表面上；
第一导电通孔，该第一导电通孔基本上穿透所述基层以电连接到所述第一接合指状物；
第二导电通孔，该第二导电通孔基本上穿透所述基层以电连接到所述镀覆引线；
第一剩余部分，该第一剩余部分设置在所述基层的所述第二表面上并且电连接到所述第一导电通孔；
第二剩余部分，该第二剩余部分设置在所述基层的所述第二表面上并且电连接到所述第二导电通孔；
介电层，该介电层设置在所述基层的所述第二表面上；以及
开口孔，该开口孔位于所述第一剩余部分和所述第二剩余部分之间，使得所述第一剩余部分和所述第二剩余部分彼此断开。
2.根据权利要求1所述的半导体封装，该半导体封装还包括设置在所述第一接合指状物上的第一镀层。
3.根据权利要求1所述的半导体封装，其中，所述第二导电通孔和所述第二剩余部分与所述第一导电通孔电隔离。
4.根据权利要求1所述的半导体封装，该半导体封装还包括第二接合指状物，该第二接合指状物设置在所述基层的所述第一表面上以与所述第一接合指状物间隔开并电连接到所述镀覆引线。
5.根据权利要求4所述的半导体封装，该半导体封装还包括：
第一迹线图案，该第一迹线图案设置在所述基层的所述第一表面上以将所述第一接合指状物连接到所述第一导电通孔；以及
第二迹线图案，该第二迹线图案与所述第一迹线图案间隔开并且被设置为将所述第二接合指状物连接到所述第二导电通孔。
6.根据权利要求5所述的半导体封装，该半导体封装还包括：
第三接合指状物和第四接合指状物，所述第三接合指状物和所述第四接合指状物按照彼此间隔开的方式设置在所述基层的所述第一表面上；
第三导电通孔和第四导电通孔，所述第三导电通孔和所述第四导电通孔与所述第一导电通孔和所述第二导电通孔间隔开；
第三迹线图案，该第三迹线图案将所述第三接合指状物连接到所述第三导电通孔；以及
第四迹线图案，该第四迹线图案将所述第四接合指状物连接到所述第四导电通孔。
7.根据权利要求6所述的半导体封装，该半导体封装还包括：
第三剩余部分，该第三剩余部分电连接到所述第三导电通孔，
其中，所述开口孔位于所述第一剩余部分、所述第二剩余部分和所述第三剩余部分之间以将所述第一剩余部分、所述第二剩余部分和所述第三剩余部分彼此断开。
8.根据权利要求6所述的半导体封装，该半导体封装还包括将所述第四导电通孔与所述第一剩余部分和所述第二剩余部分断开的第二开口孔。
9.根据权利要求5所述的半导体封装，该半导体封装还包括：
第五迹线图案，该第五迹线图案设置在所述基层的所述第二表面上并且电连接到所述第一导电通孔；
第一球形焊区，该第一球形焊区电连接到所述第五迹线图案；
第六迹线图案，该第六迹线图案设置在所述基层的所述第二表面上并且电连接到所述第二导电通孔；以及
第二球形焊区，该第二球形焊区电连接到所述第六迹线图案。
10.根据权利要求9所述的半导体封装，其中，所述第一球形焊区、所述第五迹线图案、所述第一导电通孔、所述第一迹线图案和所述第一接合指状物构成被配置为向所述半导体芯片传输数据信号、地址信号和命令信号中的至少一个的信号线。
11.根据权利要求9所述的半导体封装，其中，所述第二球形焊区、所述第六迹线图案、所述第二导电通孔、所述第二迹线图案和所述第二接合指状物构成被配置为向所述半导体芯片供应电源电压的电源线。
12.根据权利要求9所述的半导体封装，其中，所述第二球形焊区、所述第六迹线图案、所述第二导电通孔、所述第二迹线图案和所述第二接合指状物构成被配置为向所述半导体芯片供应接地电压的接地线。
13.根据权利要求1所述的半导体封装，
其中，所述介电层延伸以覆盖所述第一剩余部分和所述第二剩余部分。
14.一种半导体封装，该半导体封装包括：
半导体芯片；以及
封装基板，所述半导体芯片安装在该封装基板上，
其中，所述封装基板包括：
基层，该基层具有彼此相反的第一表面和第二表面；
第一组导电线，该第一组导电线设置在所述基层的所述第一表面上；
第二组导电线，该第二组导电线设置在所述基层的所述第二表面上并且电连接到所述第一组导电线中的相应的导电线；
镀覆引线，该镀覆引线电连接到所述第一组导电线中的一条导电线；
介电层，该介电层设置在所述基层的所述第二表面上；以及
开口孔，所述开口孔位于所述第二组导电线的多个剩余部分之间以将所述第二组导电线彼此分离。
15.根据权利要求14所述的半导体封装，该半导体封装还包括：
第一镀层，该第一镀层形成在所述第一组导电线的部分上；以及
第二镀层，该第二镀层形成在所述第二组导电线的部分上。
16.根据权利要求14所述的半导体封装，其中，连接到所述镀覆引线的导电线是被配置为向所述半导体芯片供应电源电压的电源线。
17.根据权利要求14所述的半导体封装，其中，连接到所述镀覆引线的导电线是被配置为向所述半导体芯片供应接地电压的接地线。
18.根据权利要求14所述的半导体封装，
其中，所述介电层延伸以覆盖所述多个剩余部分。
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