TWI766132B - 半導體封裝 - Google Patents

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Abstract

提供了一種形成半導體封裝的方法以及半導體封裝。該半導體封裝包括封裝基板。該封裝基板包括基層、設置在該基層的第一表面上的第一組導電線以及設置在該基層的第二表面上並電連接到該第一組導電線中的相應導電線的第二組導電線。該封裝基板還包括連接到該第一組導電線中的一條導電線的鍍覆引線。

Description

半導體封裝
本公開總體上涉及半導體封裝。相關申請的交叉引 用
本申請案主張分別於2018年2月1日和2018年7月2日提交的韓國專利申請案第10-2018-0013119號和第10-2018-0076700號的優先權，其整體通過引用併入本文。
各個半導體封裝被配置為包括封裝基板，至少一個半導體晶片被安裝在該封裝基板上。該封裝基板包括電連接到半導體晶片的互連線。互連線的部分可塗覆有與半導體封裝的連接器接觸的鍍層。該鍍層可改進互連線與連接器之間的可接合性以及互連線的導電性。
根據實施方式，一種半導體封裝包括半導體晶片以及安裝有半導體晶片的封裝基板。封裝基板包括：基層，其具有彼此相反的第一表面和第二表面；第一接合指狀物，其設置在基層的第一表面上；鍍覆引線，其按照與第一接合指狀物間隔開的方式設置在基層的第一表面上；第一導電通孔和第二導電通孔，其基本上穿透基層以分別電連接到第一接合指狀物和鍍覆引線；第一剩餘部分，其電連接到第一導電通孔；第二剩餘部分，其電連接到第二導電通孔；第一開口孔，其位於第一剩餘部分和壩部分之間，使得第一剩餘部分與壩部分電斷開；第二開口孔，其位於第二剩餘部分和壩部分之間，使得第二剩餘部分與壩部分電斷開；以及介電層，其設置在基層的第二表面上以覆蓋第一剩餘部分、壩部分和第二剩餘部分並被第一開口孔和第二開口孔穿透。
根據實施方式，一種半導體封裝包括半導體晶片以及安裝有半導體晶片的封裝基板。封裝基板包括：基層，其具有彼此相反的第一表面和第二表面；第一組導電線，其設置在基層的第一表面上；第二組導電線，其設置在基層的第二表面上並電連接到第一組導電線中的相應導電線；鍍覆引線，其電連接到第一組導電線中的一條；第二組導電線中的一條導電線包括位於該導電線的第一開口孔和第二開口孔之間的壩部分，第一開口孔位於該導電線的第一剩餘部分和壩部分之間，第二開口孔位於該導電線的第二剩餘部分和壩部分之間，使得壩部分與第一剩餘部分和第二剩餘部分電斷開；以及介電層，其設置在基層的第二表面上以覆蓋第一剩餘部分和第二剩餘部分以及壩部分，並且被第一開口孔和第二開口孔穿透。
本文所使用的術語可對應於考慮其在實施方式中的功能而選擇的詞語，術語的含義可被解釋為根據實施方式所屬領域的普通技術人員而不同。如果詳細定義，則可根據定義來解釋術語。除非另外定義，否則本文所使用的術語（包括技術術語和科學術語）具有實施方式所屬領域的普通技術人員通常理解的相同含義。
將理解，儘管本文中可使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一元件相區分，而非用於僅限定元件本身或者意指特定順序。
還將理解，當元件或層被稱為在另一元件或層“上”、“上方”、“下面”、“下方”或“外側”時，該元件或層可與另一元件或層直接接觸，或者可存在中間元件或層。用於描述元件或層之間的關係的其它詞語應該以類似的方式解釋（例如，“在...之間”與“直接在...之間”或者“相鄰”與“直接相鄰”）。
諸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“頂部”、“底部”等的空間相對術語可用於描述元件和/或特徵與另一元件和/或特徵的關係（例如，如圖中所示）。將理解，除了附圖中所描繪的取向之外，空間相對術語旨在涵蓋裝置在使用和/或操作中的不同取向。例如，當附圖中的裝置翻轉時，被描述為在其它元件或特徵下面和/或之下的元件將被取向為在其它元件或特徵上面。裝置可按照其它方式取向（旋轉90度或處於其它取向）並且相應地解釋本文中所使用的空間相對描述符。
半導體封裝可包括諸如半導體晶片或半導體晶粒的電子器件。半導體晶片或半導體晶粒可通過使用劃片製程將諸如晶圓的半導體基板分離成多片來獲得。半導體晶片可對應於記憶體晶片、邏輯晶片（包括特定應用積體電路（ASIC）晶片）或系統級晶片（SoC）。記憶體晶片可包括整合在半導體基板上的動態隨機存取記憶體（DRAM）電路、靜態隨機存取記憶體（SRAM）電路、NAND型快閃記憶體電路、NOR型快閃記憶體電路、磁隨機存取記憶體（MRAM）電路、電阻式隨機存取記憶體（ReRAM）電路、鐵電隨機存取記憶體（FeRAM）電路或相變隨機存取記憶體（PcRAM）電路。邏輯晶片可包括整合在半導體基板上的邏輯電路。半導體封裝可用在諸如行動電話的通信系統、與生物技術或保健關聯的電子系統或可穿戴電子系統中。
貫穿說明書，相同的標號表示相同的元件。即使標號未參照一幅圖提及或描述，該標號也可參照另一幅圖提及或描述。另外，即使標號未在一幅圖中示出，其也可參照另一幅圖提及或描述。
在半導體封裝中，半導體晶片可安裝在封裝基板上。封裝基板可被配置為包括電連接到半導體晶片的互連線。互連線的部分可塗覆有與半導體封裝的連接器接觸的鍍層。該鍍層可改進互連線與連接器之間的可接合性以及互連線的導電性。
鍍層可使用電鍍製程來形成。互連線可連接到鍍覆線以便使用電鍍製程形成鍍層。鍍覆線可以是從封裝基板的邊緣延伸以連接到互連線（充當信號線）的長導電圖案。鍍覆線可以是電鍍製程所需的導電線。然而，在半導體封裝操作時鍍覆線不起用作信號線的互連線的作用。
在半導體封裝操作時，鍍覆線可充當不可取的傳輸線（例如，短截線（stub））。如果鍍覆線連接到信號線，則鍍覆線可用作信號的迂回路徑或者信號的反射路徑。由於鍍覆線不可取地反射信號，所以鍍覆線可能使信號的傳送速率、半導體封裝的操作特性或者半導體封裝的信號完整性劣化。本公開提供了半導體封裝，各個半導體封裝包括具有總長度減小的鍍覆線的封裝基板。
諸如濕度或溫度的外部環境的變化可導致封裝基板的電化學遷移（ECM）故障。本公開提供了半導體封裝，各個半導體封裝採用能夠抑制或防止ECM故障的封裝基板。
圖1是示出根據實施方式的半導體封裝10的橫截面圖。圖2是示出根據實施方式的半導體封裝中所包括的封裝基板100的橫截面圖。圖2的封裝基板100對應於在形成封裝基板100F的開口孔117之前圖1所示的封裝基板100F。圖3是示意性地示出圖2所示的封裝基板100的頂部電路佈局101的平面圖。圖4是示意性地示出圖2所示的封裝基板100的底部電路佈局102的平面圖。
參照圖1，半導體封裝10可包括安裝在封裝基板100F上的半導體晶片130。封裝基板100F可包括鍍覆引線121、用於鍍覆的第一臨時橋接線122的第一剩餘部分122A和第二剩餘部分122B以及用於鍍覆的第一臨時橋接線122的第一壩部分122F。用於鍍覆的第一臨時橋接線122的第一剩餘部分122A和第二剩餘部分122B以及第一壩部分122F可通過構成多個開口孔117中的任一個的第一開口孔117A和第二開口孔117B彼此分離。包括第一壩部分122F的屏障117D可設置在第一開口孔117A和第二開口孔117B之間。
半導體晶片130可安裝在封裝基板100F的第一介電層115上。模製層139可設置在封裝基板100F的第一介電層115上以覆蓋半導體晶片130。可設置接合導線135以將半導體晶片130的接觸襯墊131電連接到封裝基板100F的接合指狀物140。接合導線135可通過第一鍍層151連接到接合指狀物140。封裝基板100F還可包括第二鍍層152，並且充當外連接器的焊球136可附接到第二鍍層152。
參照圖2，封裝基板100可對應於在形成圖1所示的開口孔117之前具有短截線的預封裝基板。封裝基板100可包括基層110和設置在基層110上的鍍覆線。基層110可以是與封裝基板100的主體或芯對應的介電層。鍍覆線可包括鍍覆引線121和用於鍍覆的第一臨時橋接線122。如圖3所示，封裝基板100還可包括第二至第四臨時橋接線123、124和125。第一至第四臨時橋接線122、123、124和125可構成臨時橋接線126。
基層110可具有彼此相反的第一表面111和第二表面112。第一介電層115可設置在基層110的第一表面111上，第二介電層116可設置在基層110的第二表面112上。第一介電層115和第二介電層116中的每一個可由包括阻焊層的材料層形成。封裝基板100可以是印刷電路板（PCB）。封裝基板100可具有球柵陣列（BGA）結構。
封裝基板100可包括邊界區域104以及在平面圖中被邊界區域104環繞的內部區域103。封裝基板100還可在內部區域103旁邊包括另一內部區域103’，並且該另一內部區域103’可通過邊界區域104連接到內部區域103。
半導體晶片130可安裝在封裝基板100的內部區域103上。電連接到半導體晶片130的互連線可設置在內部區域103中。半導體晶片130可安裝在基層110的第一表面111上。半導體晶片130可附接到第一介電層115。可在用於囊封半導體晶片130的封裝製程的最後步驟中去除邊界區域104。可在通過模製層（圖1的139）將安裝在封裝基板100上的多個半導體晶片（包括半導體晶片130）模製之後，通過用於將分立的半導體封裝彼此分離的劃片製程來去除邊界區域104。
參照圖3，頂部電路佈局101可包括設置在基層110的第一表面111上的頂部互連線。如圖3的頂部電路佈局101中所示，頂部互連線可包括接合指狀物140、第一層的跡線圖案160和鍍覆引線121。
接合指狀物140可設置在基層110的第一表面111上以彼此間隔開。例如，接合指狀物140可包括設置在基層110的第一表面111上以彼此間隔開的第一至第四接合指狀物141、142、143和144。接合指狀物140可設置在半導體晶片130的週邊以電連接到半導體晶片130。
接合指狀物140當中的第一接合指狀物141、第三接合指狀物143和第四接合指狀物144可用作向半導體晶片130傳輸信號的信號線的部分。由第一接合指狀物141、第三接合指狀物143和第四接合指狀物144傳輸的信號可包括資料登錄/輸出（DQ）信號、位址信號和命令信號。因此，可通過第一接合指狀物141、第三接合指狀物143和第四接合指狀物144向半導體晶片130傳輸信號或者從半導體晶片130輸出信號。此外，第二接合指狀物142可以是多條非信號線中的任一條的一部分。非信號線可包括電源線和接地線。因此，電源電壓或接地電壓可通過第二接合指狀物142施加到半導體晶片130。
第一層的跡線圖案160可以是從接合指狀物140延伸的導電線。第一層的跡線圖案160可將接合指狀物140電連接到導電通孔180。第一層的跡線圖案160可包括第一至第四跡線圖案161、162、163和164。
參照圖2和圖4，底部電路佈局102可包括設置在基層110的第二表面112上的底部互連線。如圖4的底部電路佈局102中所示，底部互連線可包括球形焊區190、第二層的跡線圖案170以及用於鍍覆的臨時橋接線126。第二層的跡線圖案170可設置在基層110的第二表面112上。
導電通孔180可將第一層的跡線圖案160電連接到第二層的跡線圖案170。導電通孔180的第一端可分別連接到第一層的跡線圖案160，導電通孔180的第二端可分別連接到第二層的跡線圖案170。導電通孔180可以是垂直穿透基層110的導電圖案。第二層的跡線圖案170可包括第五至第八跡線圖案171、172、173和174。跡線圖案160和170中所使用的術語“第一”至“第八”不應受這些術語限制。這些術語“第一”至“第八”僅用於將一個元件與另一元件相區分，而非用於僅限定元件本身或意指特定順序。
球形焊區190可分別電連接到第二層的跡線圖案170。第二層的跡線圖案170可將導電通孔180電連接到球形焊區190。外連接器（未示出）可附接到球形焊區190以將封裝基板100電連接到外部裝置或外部系統。外連接器可包括焊球。
參照圖2和圖3，接合指狀物140可通過內連接器連接到半導體晶片130。例如，第四接合指狀物144可通過多條接合導線135中的一條電連接到半導體晶片130的多個接觸襯墊131中的一個。儘管圖3示出接合導線135用作內連接器的示例，但是內連接器可以是接合導線135以外的導電構件。例如，在一些其它實施方式中，內連接器可以是導電凸塊。
第一鍍層151可形成在各個接合指狀物140的一部分上。第一鍍層151可改進接合導線135與接合指狀物140之間的可接合性。另外，第一鍍層151可改進接合導線135與接合指狀物140之間的接觸電阻值。如果接合指狀物140由銅層形成，則第一鍍層151可由能夠防止銅層腐蝕和污染的材料層形成。第一鍍層151可使用電鍍製程來形成。第一鍍層151可被形成為包括不同於接合指狀物140的導電材料。例如，第一鍍層151可被形成為包括鎳層和金層。
參照圖2和圖4，第二鍍層152可形成在各個球形焊區190上。第二鍍層152可由能夠防止球形焊區190氧化的材料層形成。第二鍍層152可由能夠在外連接器（例如，焊球）附接到球形焊區190時抑制金屬間化合物材料的過度形成的材料層形成。第一鍍層151和第二鍍層152可使用單個電鍍製程同時形成。另選地，第一鍍層151和第二鍍層152可使用兩個單獨的電鍍製程獨立地形成。
再參照圖2，用於形成第一鍍層151和第二鍍層152的電鍍製程可能需要在接合指狀物140和球形焊區190上施加鍍覆電流。在這種情況下，可通過包括鍍覆引線121、用於鍍覆的臨時橋接線126和鍍覆匯流排129的鍍覆線結構在接合指狀物140和球形焊區190上施加鍍覆電流。
參照圖3，鍍覆匯流排129可設置在封裝基板100的邊界區域104中。鍍覆匯流排129可形成在封裝基板100的邊界區域104中的基層110的第一表面111上。鍍覆引線121可以是從鍍覆匯流排129分支的導電線。鍍覆引線121可從鍍覆匯流排129延伸並且可電連接到第二接合指狀物142。例如，鍍覆引線121可耦接到第二跡線圖案162並且可通過第二跡線圖案162電連接到第二接合指狀物142。儘管圖中未示出，在一些其它實施方式中，鍍覆引線121可直接連接到第二接合指狀物142，二者間沒有任何中間元件。
鍍覆引線121可設置在基層110的第一表面111上並且可僅連接到設置在基層110的第一表面111上的接合指狀物140當中的第二接合指狀物142。鍍覆引線121可通過第二跡線圖案162連接到第二接合指狀物142。鍍覆引線121可按照與第一接合指狀物141間隔開的方式設置在基層110的第一表面111上。鍍覆引線121可不直接連接到基層110的第一表面111上的第一跡線圖案161、第三跡線圖案163和第四跡線圖案164。鍍覆引線121可不直接連接到基層110的第一表面111上的第一接合指狀物141、第三接合指狀物143和第四接合指狀物144。
第二接合指狀物142和第二跡線圖案162可構成諸如電源線和接地線的多條非信號線中的任一條的一部分。相比之下，第一接合指狀物141和第一跡線圖案161可構成多條信號線中的任一條的一部分，第三接合指狀物143和第三跡線圖案163可構成多條信號線中的另一條的一部分，第四接合指狀物144和第四跡線圖案164可構成多條信號線中的另一條的一部分。鍍覆引線121可僅連接到設置在基層110的第一表面111上的非信號線，並且可不直接連接到設置在基層110的第一表面111上的信號線。
參照圖2，在鍍覆引線121和鍍覆匯流排129設置在基層110的第一表面111上的同時，用於鍍覆的臨時橋接線126可設置在基層110的第二表面112上。即，鍍覆引線121可設置在基層110的與用於鍍覆的臨時橋接線126相反的表面上，用於鍍覆的臨時橋接線126可設置在基層110的與鍍覆引線121相反的表面上。
參照圖4，用於鍍覆的臨時橋接線126可將彼此間隔開的導電通孔180彼此電連接。因此，在電鍍製程期間導電通孔180之間的鍍覆電流可流過用於鍍覆的臨時橋接線126，並且在電鍍之後可將用於鍍覆的臨時橋接線126切去。施加在鍍覆引線121上的鍍覆電流可流過用於鍍覆的臨時橋接線126和導電通孔180以到達第一接合指狀物141、第三接合指狀物143和第四接合指狀物144。
參照圖2和圖4，電連接到球形焊區190中的第一球形焊區191的第五跡線圖案171可設置在基層110的第二表面112上。第一球形焊區191可電連接到導電通孔180中的第一導電通孔181。第五跡線圖案171可連接到第一導電通孔181並且可通過第一導電通孔181電連接到第一跡線圖案161。第一球形焊區191可通過第五跡線圖案171、第一導電通孔181和第一跡線圖案161電連接到第一接合指狀物141。第一球形焊區191、第五跡線圖案171、第一導電通孔181、第一跡線圖案161和第一接合指狀物141可提供多條信號線中的一條。
球形焊區190中的第二球形焊區192可被設置為與第一球形焊區191間隔開。第二球形焊區192可電連接到第二導電通孔182。臨時橋接線126中的第一臨時橋接線122可將第一球形焊區191電連接到第二球形焊區192。第一臨時橋接線122可將第五跡線圖案171電連接到第六跡線圖案172。第五跡線圖案171可將第一球形焊區191電連接到第一導電通孔181。第六跡線圖案172可將第二球形焊區192電連接到第二導電通孔182。第一球形焊區191可通過第一臨時橋接線122、第五跡線圖案171和第六跡線圖案172電連接到第二球形焊區192。第一臨時橋接線122可將第一導電通孔181電連接到第二導電通孔182。第二球形焊區192、第六跡線圖案172、第二導電通孔182、第二跡線圖案162和第二接合指狀物142可提供電源線或接地線。
第五跡線圖案17和第六跡線圖案172可以是設置在基層110的第二表面112上以彼此間隔開的導電圖案。第二導電通孔182可被設置為與第一導電通孔181間隔開。第二導電通孔182可電連接到基層110的第一表面111上的鍍覆引線121。第一導電通孔181可電連接到基層110的第一表面111上的第一接合指狀物141。
第一臨時橋接線122可將第一導電通孔181連接到第二導電通孔182。第一臨時橋接線122可將第一接合指狀物141和第一球形焊區191電連接到鍍覆引線121。通過鍍覆引線121施加的鍍覆電流可流過第一臨時橋接線122以到達第一接合指狀物141和第一球形焊區191。
通過鍍覆匯流排129施加的鍍覆電流可流過鍍覆引線121、第二跡線圖案162、第二導電通孔182、第六跡線圖案172、第一臨時橋接線122、第五跡線圖案171、第一導電通孔181和第一跡線圖案161以到達第一接合指狀物141。由於鍍覆電流施加在第一接合指狀物141上，所以可通過電鍍技術在第一接合指狀物141上形成第一鍍層151。
施加在鍍覆匯流排129上的鍍覆電流可流過鍍覆引線121、第二跡線圖案162、第二導電通孔182、第六跡線圖案172、第一臨時橋接線122和第五跡線圖案171以到達第一球形焊區191。當鍍覆電流同時施加在第一接合指狀物141和第一球形焊區191上時，可同時通過電鍍技術分別在第一接合指狀物141和第一球形焊區191上形成第一鍍層151和第二鍍層152。
施加在鍍覆匯流排129上的鍍覆電流可流過鍍覆引線121、第二跡線圖案162、第二導電通孔182和第六跡線圖案172以到達第二球形焊區192。由於第二跡線圖案162連接到第二接合指狀物142（參見圖3），所以通過鍍覆匯流排129施加的鍍覆電流也可到達第二接合指狀物142。因此，可同時通過電鍍技術分別在第二接合指狀物142和第二球形焊區192上形成第一鍍層151和第二鍍層152。
參照圖3和圖4，臨時橋接線126中的第二臨時橋接線123和臨時橋接線126中的第一臨時橋接線122可將鍍覆引線121電連接到第三接合指狀物143和球形焊區190中的第三球形焊區193。第二臨時橋接線123可將第一臨時橋接線122電連接到第三導電通孔183以及連接到第三導電通孔183的第七跡線圖案173。儘管圖4示出第二臨時橋接線123直接連接到第一臨時橋接線122的示例，但是在一些其它實施方式中，第二臨時橋接線123可直接連接到第一球形焊區191和第二球形焊區192或者第五跡線圖案171和第六跡線圖案172。
臨時橋接線126中的第三臨時橋接線124以及第一臨時橋接線122和第二臨時橋接線123可將鍍覆引線121電連接到第四接合指狀物144和球形焊區190中的第四球形焊區194。第三臨時橋接線124可通過第二臨時橋接線123電連接到第一臨時橋接線122。導電通孔180中的第四導電通孔184可通過第二臨時橋接線123和第三臨時橋接線124電連接到第一臨時橋接線122。第二臨時橋接線123可通過第三臨時橋接線124電連接到第八跡線圖案174和第四導電通孔184。
臨時橋接線中的第四臨時橋接線125可延伸以將鍍覆引線121電連接到接合指狀物140中的附加接合指狀物（未示出）和球形焊區190中的附加球形焊區（未示出）。即，鍍覆引線121可通過第一至第四臨時橋接線122、123、124和125電連接到附加接合指狀物和附加球形焊區。
如上所述，可提供臨時橋接線126以將球形焊區190彼此電連接。第一接合指狀物141、第三接合指狀物143和第四接合指狀物144可不直接連接到基層110的第一表面111上的鍍覆引線121。然而，第一接合指狀物141、第三接合指狀物143和第四接合指狀物144可通過臨時橋接線126和導電通孔180電連接到鍍覆引線121。
由於存在臨時橋接線126，在基層110的第一表面111上可能不需要鍍覆引線121以外的附加鍍覆引線。即，根據實施方式，可能不需要用於將第一接合指狀物141、第三接合指狀物143和第四接合指狀物144直接連接到鍍覆引線121的附加鍍覆引線。
當通過鍍覆匯流排129、鍍覆引線121和臨時橋接線126施加鍍覆電流時，可通過電鍍技術形成第一鍍層151和第二鍍層152。在形成第一鍍層151和第二鍍層152之後，可將臨時橋接線126切去。即，各條臨時橋接線126可被切割以具有電開路狀態。
圖5是示意性地示出在本公開的實施方式中包括開口孔117的封裝基板100F的橫截面圖。圖6是示意性地示出在本公開的實施方式中包括開口孔117的封裝基板100F的底表面116S的平面圖。圖7是示出圖5所示的封裝基板100F的頂部電路佈局101的平面圖。
參照圖5至圖7，在形成第一鍍層151和第二鍍層152之後，可去除臨時橋接線126的中心部分以形成開口孔117。例如，可去除第一臨時橋接線122的中心部分以形成兩個開口孔117（即，第一開口孔117A和第二開口孔117B）。開口孔117可形成在封裝基板100F的底表面116S處。封裝基板100F的底表面116S可由第二介電層116的表面提供。開口孔117可形成為穿透第二介電層116。可使用對第二介電層116的部分應用的蝕刻製程來形成開口孔117。可通過去除第二介電層116的部分以暴露第一臨時橋接線122的中心部分並且通過去除第一臨時橋接線122的暴露的中心部分來形成第一開口孔117A和第二開口孔117B。
開口孔117可包括第一開口孔117A、第二開口孔117B和第三開口孔117C，其彼此相鄰以構成一組開口孔。可去除第一臨時橋接線122的第一部分以形成第一開口孔117A。第二開口孔117B可被設置為與第一開口孔117A間隔開。可去除第一臨時橋接線122的第二部分以形成第二開口孔117B。第三開口孔117C可被設置為與第一開口孔117A和第二開口孔117B間隔開。可去除第二臨時橋接線123的中心部分以形成第三開口孔117C。第一臨時橋接線122的介於第一開口孔117A和第二開口孔117B之間的中心部分可保留。第一開口孔117A、第二開口孔117B和第三開口孔117C可不在一條直線上，而且分別位於三角形的三個頂點處。
第一臨時橋接線122可被第一開口孔117A分離為第一剩餘部分122A和第一壩部分122F。第一臨時橋接線122可被第二開口孔117B進一步分離為第二剩餘部分122B和第一壩部分122F。第二臨時橋接線123可被第三開口孔117C分離為第三剩餘部分123A和第二壩部分123F。第一壩部分122F可以是第一臨時橋接線122的保留在第一開口孔117A和第二開口孔177B之間的部分。第二壩部分123F可以是第二臨時橋接線123的連接到第一壩部分122F的部分。
第一剩餘部分122A、壩部分122F和123F、第二剩餘部分122B和第三剩餘部分123A可通過開口孔117彼此分離。第一剩餘部分122A、壩部分122F和123F、第二剩餘部分122B和第三剩餘部分123A可彼此電斷開。即，由於通過開口孔117彼此電間隔開的第一剩餘部分122A、壩部分122F和123F、第二剩餘部分122B和第三剩餘部分123A，第一臨時橋接線122和第二臨時橋接線123中的每一個可具有電開路狀態。
第一剩餘部分122A可以是第一臨時橋接線122的連接到第五跡線圖案171和第一導電通孔181的部分。第二剩餘部分122B可以是第一臨時橋接線122的連接到第六跡線圖案172和第二導電通孔182的另一部分。因此，第一導電通孔181通過第一開口孔117A和第二開口孔117B與第二導電通孔182電分離。第一通孔181和第二通孔182可通過第三開口孔117C與第三球形焊區193電分離。
第一壩部分122F和第二壩部分123F可以是電浮置的導電圖案。即，第一壩部分122F和第二壩部分123F可與其相鄰的其它互連線或其它導電線電斷開。在特定電壓施加到第一球形焊區191、第二球形焊區192和第三球形焊區193時，第一壩部分122F和第二壩部分123F可被電浮置。在施加到第一剩餘部分、第二剩餘部分和第三剩餘部分的電壓彼此不同時，第一壩部分122F和第二壩部分123F可被電浮置。
第一壩部分122F和第二壩部分123F可被第二介電層116的部分116F覆蓋。第二介電層116的部分116F以及第一壩部分122F和第二壩部分123F可構成屏障117D。
圖8是示意性地示出在本公開的實施方式中包括第一至第三開口孔1117A、1117B和1117C的封裝基板1116的平面圖。
參照圖8，通過第一至第三開口孔1117A、1117B和1117C，第一臨時橋接線1122和第二臨時橋接線1123可被分離為彼此電斷開的第一剩餘部分1122A、第二剩餘部分1122B、第三剩餘部分1123A和第一壩部分1122F。可沿著第一開口孔1117A的側壁暴露第一剩餘部分1122A的側表面S1和第一壩部分1122F的第一側表面S2。可沿著第二開口孔1117B的側壁暴露第二剩餘部分1122B的側表面S4和第一壩部分1122F的第二側表面S3。第二剩餘部分1122B的側表面S4和第一壩部分1122F的第二側表面S3可通過第二開口孔1117B的寬度D彼此間隔開。
包括第一壩部分1122F的屏障1117D可防止第一至第三剩餘部分1122A、1122B和1123A通過電化學遷移（ECM）再次彼此電連接。當包括封裝基板1116的半導體封裝操作時，第一至第三電壓V1、V2和V3可分別施加到第一至第三剩餘部分1122A、1122B和1123A。
在兩個不同的電壓被施加到具有濕度的兩個單獨的電極時，在這兩個單獨的電極之間可能發生ECM。兩個單獨的電極之間的電壓差可導致這樣的現象：金屬離子可能溶解並從兩個單獨的電極中的一個朝著兩個單獨的電極中的另一個遷移。通常，ECM涉及多個階段：水吸收、陽極金屬溶解、離子累積、離子向陰極遷移和枝狀生長。因此，兩個單獨的電極可能彼此電連接，從而導致包括這兩個單獨的電極的半導體封裝的故障。
屏障1117D可防止兩個單獨的電極之間的金屬離子的遷移和枝狀結構的生長。即，當兩個不同的電壓被施加到第一剩餘部分1122A和第三剩餘部分1123A時，由於電浮置的屏障1117D的存在，可抑制或者可減小ECM。當兩個不同的電壓被施加到第二剩餘部分1122B和第三剩餘部分1123A時，由於屏障1117D的存在，可抑制或者可減小ECM。換言之，無論第一至第三電壓V1、V2和V3的電平如何，可抑制或者可減小ECM。第二介電層的覆蓋第一壩部分1122F的部分1116F也可抑制或減小ECM。
再參照圖1，半導體封裝10的封裝基板100F可包括鍍覆引線121、第一臨時橋接線122的第一剩餘部分122A和第二剩餘部分122B以及第一臨時橋接線122的第一壩部分122F。屏障117D可被設置在第一開口孔117A和第二開口孔117B之間。
再參照圖1和圖3，封裝基板100可包括設置在基層110的第一表面111上的第一組導電線。第一組導電線可包括第一層的跡線圖案160和接合指狀物140。參照圖2和圖4，封裝基板100還可包括設置在基層110的第二表面112上的第二組導電線。第二組導電線可包括第二層的跡線圖案170和球形焊區190。第二組導電線可分別通過導電通孔180電連接到第一組導電線。鍍覆引線121可連接到與第一組導電線中的一條對應的第一跡線圖案161。臨時橋接線126可將第二組導電線彼此電連接。
多條導電線中的一條（例如，第二跡線圖案162）可連接到鍍覆引線121。第二跡線圖案162可用作用於向半導體晶片130供應電源電壓的電源線。另選地，第二跡線圖案162可充當用於向半導體晶片130供應接地電壓的接地線。
第一臨時橋接線122的部分可被切割以提供開口孔117。第一剩餘部分122A、第二剩餘部分122B和第一壩部分122F通過開口孔117彼此分離。在這種情況下，第一壩部分122F可被設置在第一剩餘部分122A和第二剩餘部分122B之間。第一壩部分122F可被電浮置。第一壩部分122F和第二介電層116的覆蓋第一壩部分122F的部分116F可構成阻擋金屬離子的遷移和偏析（segregation）的屏障117D。
圖9是示出根據本公開的實施方式的半導體封裝中所包括的封裝基板200的頂部電路佈局201的平面圖。圖10是示出根據比較例的半導體封裝中所包括的封裝基板300的頂部電路佈局301的平面圖。
封裝基板200的頂部電路佈局201示出設置在封裝基板200的內部區域203上的互連線。鍍覆引線221-1、221-2和221-3可被設計為不直接連接到封裝基板200的基層的第一表面211上的第一導電線260S。第一導電線260S可包括向安裝在封裝基板200上的半導體晶片230傳輸資料信號和命令/位址信號的信號線。第一導電線260S可包括第一跡線圖案261-1、第一接合指狀物241-1和第一導電通孔281。
鍍覆引線221-1、221-2和221-3中的每一個可被設置為連接到諸如電源線或接地平面的非信號線。例如，鍍覆引線221-1、221-2和221-3中的第一鍍覆引線221-1可從鍍覆匯流排229分支並且可連接到第二導電線260P。第二導電線260P可包括第二跡線圖案262-1、第二接合指狀物242-1和第二導電通孔282。第二導電線260P可構成用於向半導體晶片230供應電源電壓的第一電源線。鍍覆引線221-1、221-2和221-3中的第二鍍覆引線221-2可被設置為將鍍覆匯流排229連接到接地平面262-2。鍍覆引線221-1、221-2和221-3中的第三鍍覆引線221-3可被設置為將第二電源線連接到鍍覆匯流排229。
第一至第三鍍覆引線221-1、221-2和221-3可被設置為僅連接到封裝基板200的基層的第一表面211上的電源線和接地平面。相比之下，圖10所示的封裝基板300的頂部電路佈局301包括從鍍覆匯流排329分支的許多鍍覆引線322。在頂部電路佈局301中，鍍覆引線322可連接到信號線362，所述信號線362分別電連接到安裝在封裝基板300上的半導體晶片330。因此，鍍覆引線322的數量可遠大於鍍覆引線221-1、221-2和221-3的數量。
鍍覆引線322可分別連接到信號線362。在半導體封裝操作時鍍覆引線322可能是不可取的傳輸線。鍍覆引線322可充當短截線。因此，當向半導體晶片330輸入信號或者從半導體晶片330輸出信號時，鍍覆引線322可能導致信號的不可取的反射，從而使半導體封裝的信號完整性劣化。
可從圖9和圖10看出，鍍覆引線221-1、221-2和221-3的數量遠小於鍍覆引線322的數量。即，與包括在封裝基板300中的鍍覆引線322的總長度相比，包括在封裝基板200中的鍍覆引線221-1、221-2和221-3的總長度可顯著減小。此外，圖9的鍍覆引線221-1、221-2和221-3可不電連接到信號線260S。因此，可防止鍍覆引線221-1、221-2和221-3充當短截線。
根據實施方式，設置在半導體封裝中的鍍覆引線的數量可顯著減少。即，設置在半導體封裝的封裝基板上的鍍覆引線的數量可減少。這可導致鍍覆引線的總長度的減小。因此，可抑制鍍覆引線使半導體封裝的操作特性或信號完整性劣化。
圖11是示出包括記憶卡7800的電子系統的方塊圖，該記憶卡7800採用根據實施方式的多個半導體封裝中的至少一個。記憶卡7800包括諸如非揮發性記憶體裝置的記憶體7810以及記憶體控制器7820。記憶體7810和記憶體控制器7820可存儲資料或讀出所存儲的資料。記憶體7810和記憶體控制器7820中的至少一個可包括根據實施方式的多個封裝中的至少一個。
記憶體7810可包括應用了本公開的實施方式的技術的非揮發性記憶體裝置。記憶體控制器7820可控制記憶體7810，使得回應於來自主機7830的讀/寫請求讀出所存儲的資料或者存儲資料。
圖12是示出包括根據實施方式的多個半導體封裝中的至少一個的電子系統8710的方塊圖。電子系統8710可包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可通過提供資料移動的路徑的匯流排8715來彼此耦接。
在實施方式中，控制器8711可包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯器件。控制器8711或記憶體8713可包括根據本公開的實施方式的多個半導體封裝中的一個或更多個。輸入/輸出裝置8712可包括選自鍵區、鍵盤、顯示裝置、觸控式螢幕等中的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可存儲要由控制器8711等執行的資料和/或命令。
記憶體8713可包括諸如DRAM的揮發性記憶體裝置和/或諸如快閃記憶體的非揮發性記憶體裝置。例如，快閃記憶體可被安裝到諸如移動終端或臺式電腦的資訊處理系統。快閃記憶體可構成固態磁碟（SSD）。在這種情況下，電子系統8710可在快閃記憶體系統中穩定地存儲大量資料。
電子系統8710還可包括介面8714，介面8714被配置為向通信網路發送資料以及從通信網路接收資料。介面8714可以是有線型或無線型。例如，介面8714可包括天線或者有線或無線收發器。
電子系統8710可被實現為移動系統、個人電腦、工業電腦或者執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理（PDA）、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中的任一種。
如果電子系統8710是能夠執行無線通訊的設備，則電子系統8710可用在使用CDMA（分碼多工定址）、GSM（全球移動通信系統）、NADC（北美數位蜂窩）、E-TDMA（增強分時多工定址）、WCDMA（寬頻分碼多工定址）、CDMA2000、LTE（長期演進）或Wibro（無線寬頻互聯網）的技術的通信系統中。
為了例示性目的公開了本公開的實施方式。本領域技術人員將理解，在不脫離本公開和所附申請專利範圍的範疇和精神的情況下，可進行各種修改、添加和替代。
10‧‧‧半導體封裝100‧‧‧封裝基板100F‧‧‧封裝基板101‧‧‧頂部電路佈局102‧‧‧底部電路佈局103‧‧‧內部區域103’‧‧‧另一內部區域104‧‧‧邊界區域110‧‧‧基層111‧‧‧第一表面112‧‧‧第二表面115‧‧‧第一介電層116‧‧‧第二介電層116F‧‧‧部分116S‧‧‧底表面117‧‧‧開口孔117A‧‧‧第一開口孔117B‧‧‧第二開口孔117C‧‧‧第三開口孔117D‧‧‧屏障121‧‧‧鍍覆引線122‧‧‧第一臨時橋接線122A‧‧‧第一剩餘部分122B‧‧‧第二剩餘部分122F‧‧‧第一壩部分123‧‧‧第二臨時橋接線123A‧‧‧第三剩餘部分123F‧‧‧第二壩部分124‧‧‧第三臨時橋接線125‧‧‧第四臨時橋接線126‧‧‧臨時橋接線129‧‧‧鍍覆匯流排130‧‧‧半導體晶片131‧‧‧接觸襯墊135‧‧‧接合導線136‧‧‧焊球139‧‧‧模製層140‧‧‧接合指狀物141‧‧‧第一接合指狀物142‧‧‧第二接合指狀物143‧‧‧第三接合指狀物144‧‧‧第四接合指狀物151‧‧‧第一鍍層152‧‧‧第二鍍層160‧‧‧第一層的跡線圖案161‧‧‧第一跡線圖案162‧‧‧第二跡線圖案163‧‧‧第三跡線圖案164‧‧‧第四跡線圖案170‧‧‧第二層的跡線圖案171‧‧‧第五跡線圖案172‧‧‧第六跡線圖案180‧‧‧導電通孔181‧‧‧第一導電通孔/第一通孔182‧‧‧第二導電通孔/第二通孔183‧‧‧第三導電通孔184‧‧‧第四導電通孔190‧‧‧球形焊區191‧‧‧第一球形焊區192‧‧‧第二球形焊區193‧‧‧第三球形焊區194‧‧‧第四球形焊區200‧‧‧封裝基板201‧‧‧頂部電路佈局203‧‧‧內部區域211‧‧‧第一表面221-1‧‧‧鍍覆引線/第一鍍覆引線221-2‧‧‧鍍覆引線/第二鍍覆引線221-3‧‧‧鍍覆引線/第三鍍覆引線229‧‧‧鍍覆匯流排230‧‧‧半導體晶片241-1‧‧‧第一接合指狀物242-1‧‧‧第二接合指狀物260S‧‧‧信號線260P‧‧‧第二導電線261-1‧‧‧第一跡線圖案262-1‧‧‧第二跡線圖案262-2‧‧‧接地平面281‧‧‧第一導電通孔282‧‧‧第二導電通孔300‧‧‧封裝基板301‧‧‧頂部電路佈局322‧‧‧鍍覆引線329‧‧‧鍍覆匯流排330‧‧‧半導體晶片362‧‧‧信號線1116‧‧‧封裝基板1116F‧‧‧部分1117A‧‧‧第一開口孔1117B‧‧‧第二開口孔1117C‧‧‧第三開口孔1117D‧‧‧屏障1122‧‧‧第一臨時橋接線1122A‧‧‧第一剩餘部分1122B‧‧‧第二剩餘部分1122F‧‧‧第一壩部分1123‧‧‧第二臨時橋接線1123A‧‧‧第三剩餘部分7800‧‧‧記憶卡7810‧‧‧記憶體7820‧‧‧記憶體控制器7830‧‧‧主機8710‧‧‧電子系統8711‧‧‧控制器8712‧‧‧輸入/輸出裝置8713‧‧‧記憶體8714‧‧‧介面8715‧‧‧匯流排D‧‧‧寬度V1‧‧‧第一電壓V2‧‧‧第二電壓V3‧‧‧第三電壓S1‧‧‧側表面S2‧‧‧第一側表面S3‧‧‧第二側表面S4‧‧‧側表面
圖1是示出根據本公開的實施方式的半導體封裝的橫截面圖。
圖2是示意性地示出在本公開的實施方式中在形成開口孔之前的封裝基板的橫截面圖。
圖3是示意性地示出圖2所示的封裝基板的頂部電路佈局的平面圖。
圖4是示意性地示出圖2所示的封裝基板的底部電路佈局的平面圖。
圖5是示意性地示出在本公開的實施方式中包括開口孔的封裝基板的橫截面圖。
圖6至圖8是示意性地示出在本公開的一些實施方式中包括開口孔的封裝基板的平面圖。
圖9是示出根據本公開的實施方式的半導體封裝中所包括的封裝基板的頂部電路佈局的平面圖。
圖10是示出根據比較例的半導體封裝中所包括的封裝基板的頂部電路佈局的平面圖。
圖11是示出採用包括根據各種實施方式的多個半導體封裝中的至少一個的記憶卡的電子系統的方塊圖。
圖12是示出包括根據各種實施方式的多個半導體封裝中的至少一個的電子系統的方塊圖。
10‧‧‧半導體封裝
100F‧‧‧封裝基板
110‧‧‧基層
112‧‧‧第二表面
115‧‧‧第一介電層
116‧‧‧第二介電層
116F‧‧‧部分
117‧‧‧開口孔
117A‧‧‧第一開口孔
117B‧‧‧第二開口孔
117D‧‧‧屏障
121‧‧‧鍍覆引線
122‧‧‧第一臨時橋接線
122A‧‧‧第一剩餘部分
122B‧‧‧第二剩餘部分
122F‧‧‧第一壩部分
130‧‧‧半導體晶片
131‧‧‧接觸襯墊
135‧‧‧接合導線
136‧‧‧焊球
139‧‧‧模製層
140‧‧‧接合指狀物
141‧‧‧第一接合指狀物
151‧‧‧第一鍍層
152‧‧‧第二鍍層

Claims (19)

  1. 一種半導體封裝，該半導體封裝包括： 半導體晶片；以及 封裝基板，所述半導體晶片安裝在該封裝基板上， 其中，所述封裝基板包括： 基層，該基層具有彼此相反的第一表面和第二表面； 第一接合指狀物，該第一接合指狀物設置在所述基層的所述第一表面上； 鍍覆引線，該鍍覆引線設置在所述基層的所述第一表面上，以與所述第一接合指狀物間隔開； 第一導電通孔，該第一導電通孔被設置為基本上穿透所述基層並且電連接到所述第一接合指狀物； 第二導電通孔，該第二導電通孔被設置為基本上穿透所述基層並且電連接到所述鍍覆引線； 第一剩餘部分，該第一剩餘部分電連接到所述第一導電通孔； 第二剩餘部分，該第二剩餘部分電連接到所述第二導電通孔； 第一開口孔，該第一開口孔位於所述第一剩餘部分和壩部分之間，使得所述第一剩餘部分與所述壩部分電斷開； 第二開口孔，該第二開口孔位於所述第二剩餘部分和所述壩部分之間，使得所述第二剩餘部分與所述壩部分電斷開；以及 介電層，該介電層設置在所述基層的所述第二表面上， 其中，所述介電層被所述第一開口孔和所述第二開口孔穿透。
  2. 根據請求項1所述的半導體封裝，其中，所述第一剩餘部分的側表面和所述壩部分的第一側表面通過所述第一開口孔暴露。
  3. 根據請求項2所述的半導體封裝，其中，所述第二剩餘部分的側表面和所述壩部分的第二側表面通過所述第二開口孔暴露。
  4. 根據請求項1所述的半導體封裝，其中，所述第二導電通孔與所述第一導電通孔電分離，以通過所述第一開口孔和所述第二開口孔將所述鍍覆引線與所述第一接合指狀物電斷開。
  5. 根據請求項1所述的半導體封裝，該半導體封裝還包括第二接合指狀物，該第二接合指狀物設置在所述基層的所述第一表面上以與所述第一接合指狀物間隔開並電連接到所述鍍覆引線。
  6. 根據請求項3所述的半導體封裝，該半導體封裝還包括： 第一跡線圖案，該第一跡線圖案設置在所述基層的所述第一表面上以將所述第一接合指狀物連接到所述第一導電通孔；以及 第二跡線圖案，該第二跡線圖案與所述第一跡線圖案間隔開並且被設置為將所述第二接合指狀物連接到所述第二導電通孔。
  7. 根據請求項6所述的半導體封裝，該半導體封裝還包括： 第三接合指狀物和第四接合指狀物，所述第三接合指狀物和所述第四接合指狀物設置在所述基層的所述第一表面上，並且彼此間隔開以及與所述第一接合指狀物和所述第二接合指狀物間隔開； 第三導電通孔和第四導電通孔，所述第三導電通孔和所述第四導電通孔彼此間隔開並且與所述第一導電通孔和所述第二導電通孔間隔開； 第三跡線圖案，該第三跡線圖案將所述第三接合指狀物連接到所述第三導電通孔；以及 第四跡線圖案，該第四跡線圖案將所述第四接合指狀物連接到所述第四導電通孔。
  8. 根據請求項7所述的半導體封裝，該半導體封裝還包括： 第三剩餘部分，該第三剩餘部分電連接到所述第三導電通孔；以及 第三開口孔，該第三開口孔位於所述第三剩餘部分和所述壩部分之間，使得所述第三剩餘部分與所述壩部分電斷開。
  9. 根據請求項8所述的半導體封裝，該半導體封裝還包括： 第四剩餘部分，該第四剩餘部分電連接到所述第四導電通孔； 第四開口孔，該第四開口孔位於所述第四剩餘部分和所述第三導電通孔之間，使得所述第四剩餘部分與所述第三導電通孔電斷開。
  10. 根據請求項6所述的半導體封裝，該半導體封裝還包括： 第五跡線圖案，該第五跡線圖案設置在所述基層的所述第二表面上並且電連接到所述第一導電通孔； 第一球形焊區，該第一球形焊區電連接到所述第五跡線圖案； 第六跡線圖案，該第六跡線圖案設置在所述基層的所述第二表面上並且電連接到所述第二導電通孔；以及 第二球形焊區，該第二球形焊區電連接到所述第六跡線圖案。
  11. 根據請求項10所述的半導體封裝，其中，所述第一球形焊區、所述第五跡線圖案、所述第一導電通孔、所述第一跡線圖案和所述第一接合指狀物構成被配置為向所述半導體晶片傳輸資料信號、位址信號或命令信號中的至少一個的信號線。
  12. 根據請求項10所述的半導體封裝，其中，所述第二球形焊區、所述第六跡線圖案、所述第二導電通孔、所述第二跡線圖案和所述第二接合指狀物構成被配置為向所述半導體晶片供應電源電壓的電源線。
  13. 根據請求項10所述的半導體封裝，其中，所述第二球形焊區、所述第六跡線圖案、所述第二導電通孔、所述第二跡線圖案和所述第二接合指狀物構成被配置為向所述半導體晶片供應接地電壓的接地線。
  14. 根據請求項1所述的半導體封裝， 其中，所述介電層延伸以覆蓋所述第一剩餘部分、所述壩部分和所述第二剩餘部分。
  15. 一種半導體封裝，該半導體封裝包括： 半導體晶片；以及 封裝基板，所述半導體晶片安裝在該封裝基板上， 其中，所述封裝基板包括： 基層，該基層具有彼此相反的第一表面和第二表面； 第一組導電線，該第一組導電線設置在所述基層的所述第一表面上； 第二組導電線，該第二組導電線設置在所述基層的所述第二表面上並且電連接到所述第一組導電線中的相應的導電線； 鍍覆引線，該鍍覆引線電連接到所述第一組導電線中的一條導電線； 來自所述第二組導電線的導電線包括位於所述導電線的第一開口孔和第二開口孔之間的壩部分，所述第一開口孔位於所述導電線的第一剩餘部分和所述壩部分之間並且所述第二開口孔位於所述導電線的第二剩餘部分和所述壩部分之間，使得所述壩部分與所述第一剩餘部分和所述第二剩餘部分電斷開；以及 介電層，該介電層設置在所述基層的所述第二表面上， 其中，所述介電層被所述第一開口孔和所述第二開口孔穿透。
  16. 根據請求項15所述的半導體封裝，其中，所述第一剩餘部分的側表面和所述壩部分的第一側表面通過所述第一開口孔暴露。
  17. 根據請求項16所述的半導體封裝，其中，所述第二剩餘部分的側表面和所述壩部分的第二側表面通過所述第二開口孔暴露。
  18. 根據請求項15所述的半導體封裝，該半導體封裝還包括： 第一鍍層，該第一鍍層形成在所述第一組導電線中的每一條導電線的一部分上；以及 第二鍍層，該第二鍍層形成在所述第二組導電線中的每一條導電線的一部分上。
  19. 根據請求項15所述的半導體封裝， 其中，所述介電層延伸以覆蓋所述第一剩餘部分、所述壩部分和所述第二剩餘部分。
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