TW201935584A - 半導體封裝 - Google Patents

半導體封裝 Download PDF

Info

Publication number
TW201935584A
TW201935584A TW107146162A TW107146162A TW201935584A TW 201935584 A TW201935584 A TW 201935584A TW 107146162 A TW107146162 A TW 107146162A TW 107146162 A TW107146162 A TW 107146162A TW 201935584 A TW201935584 A TW 201935584A
Authority
TW
Taiwan
Prior art keywords
semiconductor package
conductive via
base layer
conductive
trace pattern
Prior art date
Application number
TW107146162A
Other languages
English (en)
Inventor
柳在雄
宋河坰
李重淵
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW201935584A publication Critical patent/TW201935584A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

一種半導體封裝包括半導體晶片和封裝基板。該封裝基板包括基層、設置在基層的第一表面上的第一組導電線以及設置在基層的第二表面上並電連接到第一組導電線中的相應導電線的第二組導電線。封裝基板還包括連接到第一組導電線中的一條導電線的鍍覆引線、位於第二組導電線的多個剩餘部分之間以將第二組導電線彼此分離的開口孔。

Description

半導體封裝
本公開總體上涉及半導體封裝。
相關申請的交叉引用
本申請主張分別於2018年2月1日和2018年5月25日提交的韓國專利申請No. 10-2018-0013121和No. 10-2018-0059853的優先權，其整體通過引用併入本文。
各個半導體封裝被配置為包括封裝基板，至少一個半導體晶片被安裝在該封裝基板上。該封裝基板包括電連接到半導體晶片的互連線。互連線的部分可塗覆有與半導體封裝的連接器接觸的鍍層。該鍍層可改進互連線與連接器之間的可接合性以及互連線的導電性。
根據實施方式，一種半導體封裝包括半導體晶片以及安裝有半導體晶片的封裝基板。封裝基板包括：基層，其具有彼此相反的第一表面和第二表面；第一接合指狀物，其設置在基層的第一表面上；鍍覆引線，其按照與第一接合指狀物間隔開的方式設置在基層的第一表面上；第一導電通孔，其基本上穿透基層以電連接到第一接合指狀物；第二導電通孔，其基本上穿透基層以電連接到鍍覆引線；第一剩餘部分，其設置在基層的第二表面上並且電連接到第一導電通孔；第二剩餘部分，其設置在基層的第二表面上並且電連接到第二導電通孔；開口孔，其位於第一剩餘部分和第二剩餘部分之間，使得這兩個剩餘部分彼此斷開；以及介電層，其設置在基層的第二表面上以覆蓋這兩個剩餘部分。
根據另一實施方式，一種半導體封裝包括半導體晶片以及安裝有半導體晶片的封裝基板。封裝基板包括：基層，其具有彼此相反的第一表面和第二表面；第一組導電線，其設置在基層的第一表面上；第二組導電線，其設置在基層的第二表面上並電連接到第一組導電線中的相應導電線；鍍覆引線，其電連接到第一組導電線中的一條；開口孔，其位於第二組導電線的剩餘部分之間以將第二組導電線彼此分離；以及介電層，其設置在基層的第二表面上以覆蓋剩餘部分。
本文所使用的術語可對應於考慮其在實施方式中的功能而選擇的詞語，術語的含義可被解釋為根據實施方式所屬領域的普通技術人員而不同。如果詳細定義，則可根據定義來解釋術語。除非另外定義，否則本文所使用的術語（包括技術術語和科學術語）具有實施方式所屬領域的普通技術人員通常理解的相同含義。
將理解，儘管本文中可使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應受這些術語限制。這些術語僅用於將一個元件與另一元件相區分，而非用於僅限定元件本身或者意指特定順序。
還將理解，當元件或層被稱為在另一元件或層“上”、“上方”、“下麵”、“下方”或“外側”時，該元件或層可與另一元件或層直接接觸，或者可存在中間元件或層。用於描述元件或層之間的關係的其它詞語應該以類似的方式解釋（例如，“在...之間”與“直接在...之間”或者“相鄰”與“直接相鄰”）。
諸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“頂部”、“底部”等的空間相對術語可用於描述元件和/或特徵與另一元件和/或特徵的關係（例如，如圖中所示）。將理解，除了附圖中所描繪的取向之外，空間相對術語旨在涵蓋裝置在使用和/或操作中的不同取向。例如，當附圖中的裝置翻轉時，被描述為在其它元件或特徵下面和/或之下的元件將被取向為在其它元件或特徵上面。裝置可按照其它方式取向（旋轉90度或處於其它取向）並且相應地解釋本文中所使用的空間相對描述符。
半導體封裝可包括諸如半導體晶片或半導體晶片的電子器件。半導體晶片或半導體晶片可通過使用劃片製程將諸如晶圓的半導體基板分離成多片來獲得。半導體晶片可對應於記憶體晶片、邏輯晶片（包括專用積體電路（ASIC）晶片）或系統晶片（SoC）。記憶體晶片可包括集成在半導體基板上的動態隨機存取記憶體（DRAM）電路、靜態隨機存取記憶體（SRAM）電路、NAND型快閃記憶體電路、NOR型快閃記憶體電路、磁隨機存取記憶體（MRAM）電路、電阻式隨機存取記憶體（ReRAM）電路、鐵電隨機存取記憶體（FeRAM）電路或相變隨機存取記憶體（PcRAM）電路。邏輯晶片可包括集成在半導體基板上的邏輯電路。半導體封裝可用在諸如行動電話的通信系統、與生物技術或保健關聯的電子系統或可穿戴電子系統中。
貫穿說明書，相同的標號表示相同的元件。即使標號未參照一幅圖提及或描述，該標號也可參照另一幅圖提及或描述。另外，即使標號未在一幅圖中示出，其也可參照另一幅圖提及或描述。
在半導體封裝中，半導體晶片可安裝在封裝基板上。封裝基板可被配置為包括電連接到半導體晶片的互連線。互連線的部分可塗覆有與半導體封裝的連接器接觸的鍍層。該鍍層可改進互連線與連接器之間的可接合性以及互連線的導電性。
鍍層可使用電鍍製程來形成。互連線可連接到鍍覆線以便使用電鍍製程形成鍍層。鍍覆線可以是從封裝基板的邊緣延伸以連接到互連線（充當信號線）的長導電圖案。鍍覆線可以是電鍍製程所需的導電線。然而，在半導體封裝操作時鍍覆線不作為用來當作信號線的互連線。
在半導體封裝操作時，鍍覆線可作為不期望的傳輸線（例如，短截線（stub））。如果鍍覆線連接到信號線，則鍍覆線可作為信號的迂回路徑或者信號的反射路徑。由於鍍覆線不期望地反射信號，所以鍍覆線可能使信號的傳送速率、半導體封裝的操作特性或者半導體封裝的信號完整性劣化。本公開提供了半導體封裝，各個半導體封裝包括具有總長度減小的鍍覆線的封裝基板。
圖1是示出根據實施方式的半導體封裝10的橫截面圖。圖2是示出根據實施方式的半導體封裝中所包括的封裝基板100的橫截面圖。圖2的封裝基板100對應於在形成封裝基板100F的開口孔117之前圖1所示的封裝基板100F。圖3是示意性地示出圖2所示的封裝基板100的頂部電路佈局101的平面圖。圖4是示意性地示出圖2所示的封裝基板100的底部電路佈局102的平面圖。
參照圖1，半導體封裝10可包括安裝在封裝基板100F上的半導體晶片130。封裝基板100F可包括鍍覆引線121以及用於鍍覆的臨時橋接線126的剩餘部分122R。多條臨時橋接線126中的任一條的剩餘部分122R可藉由多個開口孔117中的一個彼此分離。開口孔117可位於多個剩餘部分122R中的第一剩餘部分122A和第二剩餘部分122B之間。半導體晶片130可安裝在封裝基板100F的第一介電層115上。模製層139可設置在封裝基板100F上以覆蓋半導體晶片130。可設置接合導線135以將半導體晶片130的接觸焊盤131電連接到封裝基板100F的接合指狀物140。接合導線135可通過第一鍍層151連接到接合指狀物140。封裝基板100F還可包括第二鍍層152，並且充當外連接器的焊球136可附接到第二鍍層152。
參照圖2，封裝基板100可對應於在形成圖1所示的開口孔117之前具有短截線的預封裝基板。封裝基板100可包括基層110和設置在基層110上的鍍覆線。基層110可以是與封裝基板100的主體或芯對應的介電層。鍍覆線可包括鍍覆引線121和用於鍍覆的臨時橋接線126。
基層110可具有彼此相反的第一表面111和第二表面112。第一介電層115可設置在基層110的第一表面111上，第二介電層116可設置在基層110的第二表面112上。第一介電層115和第二介電層116中的每一個可由包括阻焊層的材料層形成。封裝基板100可以是印刷電路板（PCB）。封裝基板100可具有球柵陣列（BGA）結構。
封裝基板100可包括邊界區域104以及在平面圖中被邊界區域104環繞的內部區域103。封裝基板100還可在內部區域103旁邊包括另一內部區域103’，並且該另一內部區域103’可經由邊界區域104連接到內部區域103。
半導體晶片130可安裝在封裝基板100的內部區域103上。電連接到半導體晶片130的互連線可設置在內部區域103中。半導體晶片130可安裝在基層110的第一表面111上。半導體晶片130可附接到第一介電層115。可在用於包封半導體晶片130的封裝製程的最後步驟中去除邊界區域104。可在藉由模製層（圖1的139）將安裝在封裝基板100上的多個半導體晶片（包括半導體晶片130）模製之後，藉由用於將離散的半導體封裝彼此分離的鋸切製程來去除邊界區域104。
參照圖3，頂部電路佈局101可包括設置在基層110的第一表面111上的頂部互連線。如圖3的頂部電路佈局101中所示，頂部互連線可包括接合指狀物140、第一層的跡線圖案160和鍍覆引線121。
接合指狀物140可設置在基層110的第一表面111上以彼此間隔開。例如，接合指狀物140可包括設置在基層110的第一表面111上以彼此間隔開的第一至第四接合指狀物141、142、143和144。接合指狀物140可設置在半導體晶片130的周邊以電連接到半導體晶片130。
接合指狀物140當中的第一接合指狀物141、第三接合指狀物143和第四接合指狀物144可用作向半導體晶片130傳輸信號的信號線的部分。由第一接合指狀物141、第三接合指狀物143和第四接合指狀物144傳輸的信號可包括資料登錄/輸出（DQ）信號、位址信號和命令信號。因此，可通過第一接合指狀物141、第三接合指狀物143和第四接合指狀物144向半導體晶片130傳輸信號或者從半導體晶片130輸出信號。此外，第二接合指狀物142可以是多條非信號線中的任一條的一部分。非信號線可包括電源線和接地線。因此，電源電壓或接地電壓可通過第二接合指狀物142施加到半導體晶片130。
第一層的跡線圖案160可以是從接合指狀物140延伸的導電線。第一層的跡線圖案160可將接合指狀物140電連接到導電通孔180。第一層的跡線圖案160可包括第一至第四跡線圖案161、162、163和164。
參照圖2和圖4，底部電路佈局102可包括設置在基層110的第二表面112上的底部互連線。如圖4的底部電路佈局102中所示，底部互連線可包括球形焊區190、第二層的跡線圖案170以及用於鍍覆的臨時橋接線126。第二層的跡線圖案170可設置在基層110的第二表面112上。
導電通孔180可將第一層的跡線圖案160電連接到第二層的跡線圖案170。導電通孔180的第一端可分別連接到第一層的跡線圖案160，導電通孔180的第二端可分別連接到第二層的跡線圖案170。導電通孔180可以是垂直穿透基層110的導電圖案。第二層的跡線圖案170可包括第五至第八跡線圖案171、172、173和174。跡線圖案160和170中所使用的術語“第一”至“第八”不應受這些術語限制。這些術語“第一”至“第八”僅用於將一個元件與另一元件相區分，而非用於僅限定元件本身或意指特定順序。
球形焊區190可分別電連接到第二層的跡線圖案170。第二層的跡線圖案170可將導電通孔180電連接到球形焊區190。外連接器（未示出）可附接到球形焊區190以將封裝基板100電連接到外部裝置或外部系統。外連接器可包括焊球。
參照圖2和圖3，接合指狀物140可通過內連接器連接到半導體晶片130。例如，第四接合指狀物144可通過多條接合導線135中的一條電連接到半導體晶片130的多個接觸焊盤131中的一個。儘管圖3示出接合導線135用作多個內連接器中的一個的示例，但是內連接器可以是接合導線135以外的導電構件。例如，在一些其它實施方式中，內連接器可以是導電凸塊。
第一鍍層151可形成在各個接合指狀物140的一部分上。第一鍍層151可改進接合導線135與接合指狀物140之間的可接合性。另外，第一鍍層151可改進接合導線135與接合指狀物140之間的接觸電阻值。如果接合指狀物140由銅層形成，則第一鍍層151可由能夠防止銅層腐蝕和污染的材料層形成。第一鍍層151可使用電鍍製程來形成。第一鍍層151可被形成為包括不同於接合指狀物140的導電材料。例如，第一鍍層151可被形成為包括鎳層和金層。
參照圖2和圖4，第二鍍層152可形成在各個球形焊區190上。第二鍍層152可由能夠防止球形焊區190氧化的材料層形成。第二鍍層152可由能夠在外連接器（例如，焊球）附接到球形焊區190時抑制金屬間化合物材料的過度形成的材料層形成。第一鍍層151和第二鍍層152可使用單個電鍍製程同時形成。另選地，第一鍍層151和第二鍍層152可使用兩個單獨的電鍍製程獨立地形成。
再參照圖2，用於形成第一鍍層151和第二鍍層152的鍍覆製程可能需要在接合指狀物140和球形焊區190上施加鍍覆電流。在這種情況下，可通過包括鍍覆引線121、用於鍍覆的臨時橋接線126和鍍覆匯流排129的鍍覆線結構在接合指狀物140和球形焊區190上施加鍍覆電流。
參照圖3，鍍覆匯流排129可設置在封裝基板100的邊界區域104中。鍍覆匯流排129可形成在封裝基板100的邊界區域104中的基層110的第一表面111上。鍍覆引線121可以是從鍍覆匯流排129分支的導電線。鍍覆引線121可從鍍覆匯流排129延伸並且可電連接到第二接合指狀物142。例如，鍍覆引線121可聯接到第二跡線圖案162並且可通過第二跡線圖案162電連接到第二接合指狀物142。儘管圖中未示出，在一些其它實施方式中，鍍覆引線121可直接連接到第二接合指狀物142，二者間沒有任何中間元件。
鍍覆引線121可設置在基層110的第一表面111上並且可僅連接到設置在基層110的第一表面111上的接合指狀物140當中的第二接合指狀物142。鍍覆引線121可通過第二跡線圖案162連接到第二接合指狀物142。鍍覆引線121可按照與第一接合指狀物141間隔開的方式設置在基層110的第一表面111上。鍍覆引線121可不直接連接到基層110的第一表面111上的第一跡線圖案161、第三跡線圖案163和第四跡線圖案164。鍍覆引線121可不直接連接到基層110的第一表面111上的第一接合指狀物141、第三接合指狀物143和第四接合指狀物144。
第二接合指狀物142和第二跡線圖案162可構成諸如電源線和接地線的多條非信號線中的任一條的一部分。相比之下，第一接合指狀物141和第一跡線圖案161可構成多條信號線中的任一條的一部分，第三接合指狀物143和第三跡線圖案163可構成多條信號線中的另一條的一部分，第四接合指狀物144和第四跡線圖案164可構成多條信號線中的另一條的一部分。鍍覆引線121可僅連接到設置在基層110的第一表面111上的非信號線，並且可不直接連接到設置在基層110的第一表面111上的信號線。
參照圖2，在鍍覆引線121和鍍覆匯流排129設置在基層110的第一表面111上的同時，用於鍍覆的臨時橋接線126可設置在基層110的第二表面112上。即，鍍覆引線121可設置在基層110的與用於鍍覆的臨時橋接線126相反的表面上，用於鍍覆的臨時橋接線126可設置在基層110的與鍍覆引線121相反的表面上。
參照圖4，用於鍍覆的臨時橋接線126可將彼此間隔開的導電通孔180彼此電連接。因此，在電鍍製程期間導電通孔180之間的鍍覆電流可流過用於鍍覆的臨時橋接線126，並且在電鍍之後可將用於鍍覆的臨時橋接線126切去。
參照圖2和圖4，施加在鍍覆引線121上的鍍覆電流可流過用於鍍覆的臨時橋接線126和導電通孔180以到達第一接合指狀物141、第三接合指狀物143和第四接合指狀物144。因此，鍍覆引線121可不直接連接到第一接合指狀物141、第三接合指狀物143和第四接合指狀物144或者聯接到第一接合指狀物141、第三接合指狀物143和第四接合指狀物144的第一跡線圖案161、第三跡線圖案163和第四跡線圖案164。
仍參照圖2和圖4，電連接到球形焊區190中的第一球形焊區191的第五跡線圖案171可設置在基層110的第二表面112上。第一球形焊區191可電連接到導電通孔180中的第一導電通孔181。第五跡線圖案171可連接到第一導電通孔181並且可通過第一導電通孔181電連接到第一跡線圖案161。第一球形焊區191可通過第五跡線圖案171、第一導電通孔181和第一跡線圖案161電連接到第一接合指狀物141。第一球形焊區191、第五跡線圖案171、第一導電通孔181、第一跡線圖案161和第一接合指狀物141可提供多條信號線中的一條。
球形焊區190中的第二球形焊區192可被設置為與第一球形焊區191間隔開。第二球形焊區192可電連接到第二導電通孔182。臨時橋接線126中的第一臨時橋接線122可將第一球形焊區191電連接到第二球形焊區192。第一臨時橋接線122可將第五跡線圖案171電連接到第六跡線圖案172。第五跡線圖案171可將第一球形焊區191電連接到第一導電通孔181。第六跡線圖案172可將第二球形焊區192電連接到第二導電通孔182。第一球形焊區191可通過第一臨時橋接線122、第五跡線圖案171和第六跡線圖案172電連接到第二球形焊區192。第一臨時橋接線122可將第一導電通孔181電連接到第二導電通孔182。第二球形焊區192、第六跡線圖案172、第二導電通孔182、第二跡線圖案162和第二接合指狀物142可提供電源線或接地線。
第五跡線圖案17和第六跡線圖案172可以是設置在基層110的第二表面112上以彼此間隔開的導電圖案。第二導電通孔182可被設置為與第一導電通孔181間隔開。第二導電通孔182可電連接到設置在基層110的第一表面111上的鍍覆引線121。第一導電通孔181可電連接到基層110的第一表面111上的第一接合指狀物141。
第一臨時橋接線122可基本上將第一導電通孔181連接到第二導電通孔182。第一臨時橋接線122可將第一接合指狀物141和第一球形焊區191電連接到鍍覆引線121。施加在鍍覆引線121上的鍍覆電流可流過第一臨時橋接線122以到達第一接合指狀物141和第一球形焊區191。
通過鍍覆匯流排129施加的鍍覆電流可流過鍍覆引線121、第二跡線圖案162、第二導電通孔182、第六跡線圖案172、第一臨時橋接線122、第五跡線圖案171、第一導電通孔181和第一跡線圖案161以到達第一接合指狀物141。由於鍍覆電流施加在第一接合指狀物141上，所以可通過電鍍技術在第一接合指狀物141上形成第一鍍層151。
施加在鍍覆匯流排129上的鍍覆電流可流過鍍覆引線121、第二跡線圖案162、第二導電通孔182、第六跡線圖案172、第一臨時橋接線122和第五跡線圖案171以到達第一球形焊區191。當鍍覆電流同時施加在第一接合指狀物141和第一球形焊區191上時，可同時通過電鍍技術分別在第一接合指狀物141和第一球形焊區191上形成第一鍍層151和第二鍍層152。
施加在鍍覆匯流排129上的鍍覆電流可流過鍍覆引線121、第二跡線圖案162、第二導電通孔182和第六跡線圖案172以到達第二球形焊區192。由於第二跡線圖案162連接到第二接合指狀物142（參見圖3），所以通過鍍覆匯流排129施加的鍍覆電流也可到達第二接合指狀物142。因此，可同時通過電鍍技術分別在第二接合指狀物142和第二球形焊區192上形成第一鍍層151和第二鍍層152。
參照圖3和圖4，臨時橋接線126中的第二臨時橋接線123和臨時橋接線126中的第一臨時橋接線122可將鍍覆引線121電連接到第三接合指狀物143和球形焊區190中的第三球形焊區193。第二臨時橋接線123可將第一臨時橋接線122電連接到第三導電通孔183以及連接到第三導電通孔183的第七跡線圖案173。儘管圖4示出第二臨時橋接線123直接連接到第一臨時橋接線122的示例，但是在一些其它實施方式中，第二臨時橋接線123可直接連接到第一球形焊區191和第二球形焊區192或者第五跡線圖案171和第六跡線圖案172。
臨時橋接線126中的第三臨時橋接線124以及第一臨時橋接線122和第二臨時橋接線123可將鍍覆引線121電連接到第四接合指狀物144和球形焊區190中的第四球形焊區194。第三臨時橋接線124可通過第二臨時橋接線123電連接到第一臨時橋接線122。導電通孔180中的第四導電通孔184可通過第二臨時橋接線123和第三臨時橋接線124電連接到第一臨時橋接線122。第二臨時橋接線123可通過第三臨時橋接線124電連接到第八跡線圖案174和第四導電通孔184。
臨時橋接線中的第四臨時橋接線125可延伸以將鍍覆引線121電連接到接合指狀物140中的附加接合指狀物（未示出）和球形焊區190中的附加球形焊區（未示出）。即，鍍覆引線121可通過第一至第四臨時橋接線122、123、124和125電連接到附加接合指狀物和附加球形焊區。
如上所述，可提供臨時橋接線126以將球形焊區190彼此電連接。第一接合指狀物141、第三接合指狀物143和第四接合指狀物144可不直接連接到基層110的第一表面111上的鍍覆引線121。然而，第一接合指狀物141、第三接合指狀物143和第四接合指狀物144可通過臨時橋接線126和導電通孔180電連接到鍍覆引線121。
由於存在臨時橋接線126，在基層110的第一表面111上可能不需要鍍覆引線121以外的附加鍍覆引線。即，根據實施方式，在實施方式中可能不需要用於將第一接合指狀物141、第三接合指狀物143和第四接合指狀物144直接連接到鍍覆引線121的附加鍍覆引線。
當在鍍覆匯流排129、鍍覆引線121和臨時橋接線126上施加鍍覆電流時，可通過電鍍技術形成第一鍍層151和第二鍍層152。在形成第一鍍層151和第二鍍層152之後，可將臨時橋接線126切去。即，各條臨時橋接線126可被切割以具有電開路狀態。
圖5是示意性地示出在本公開的實施方式中包括開口孔117的封裝基板100F的橫截面圖。圖6是示意性地示出在本公開的實施方式中包括開口孔117的封裝基板100F的底表面116S的平面圖。圖7是示出圖5所示的封裝基板100F的頂部電路佈局101的平面圖。
參照圖5至圖7，在形成第一鍍層151和第二鍍層152之後，可去除臨時橋接線126的中心部分122C以形成開口孔117。例如，可去除第一臨時橋接線122的中心部分122C以形成開口孔117。開口孔117可形成在封裝基板100F的底表面116S處。封裝基板100F的底表面116S可由第二介電層116的表面提供。可使用對第二介電層116的部分應用的蝕刻製程來形成開口孔117。
可通過去除第二介電層116的部分以暴露臨時橋接線126中的第一臨時橋接線122的中心部分122C的部分並且通過去除第一臨時橋接線122的暴露的中心部分122C來形成開口孔117。臨時橋接線126中的第一臨時橋接線122的剩餘部分122R和123R的側表面可沿著開口孔117的側壁117W暴露。例如，如果第一臨時橋接線122和第二臨時橋接線123的接頭部分（joint portion）被去除以形成開口孔117，則第一臨時橋接線122的剩餘部分122R的側表面和第二臨時橋接線123的剩餘部分123R的側表面可沿著開口孔117的側壁117W暴露。
多個開口孔117中的一個設置在第二介電層116中。第一臨時橋接線122的中心部分122C可被去除以提供開口孔117。第一臨時橋接線122的兩個剩餘部分122R通過開口孔117彼此分離。由於第一臨時橋接線122的兩個剩餘部分122R彼此間隔開，所以通過多個開口孔117中的一個切割的第一臨時橋接線122可具有電開路狀態。第一臨時橋接線122和第二臨時橋接線123的接頭部分可被去除以提供開口孔117。剩餘部分123R與第一臨時橋接線122的剩餘部分122R分離。剩餘部分123R可以是第三剩餘部分。剩餘部分122R可包括第一剩餘部分122A和第二剩餘部分122B。開口孔117可位於第一剩餘部分122A、第二剩餘部分122B和第三剩餘部分123R之間。開口孔117可被配置為將第一至第三剩餘部分122A、122B、123R彼此電斷開。
圖4所示的球形焊區190可通過臨時橋接線126彼此電連接。在圖5、圖6和圖7中，開口孔117可形成在第二介電層116中。臨時橋接線126的中心部分可被去除以形成開口孔117。結果，球形焊區190可彼此電斷開。例如，第一球形焊區191可通過開口孔117與第二至第四球形焊區192、193和194電斷開。
圖8和圖9是示意性地示出在一些實施方式中包括不同於開口孔117的開口孔2117和3117的封裝基板的平面圖。
參照圖8，第一導電通孔2181可通過開口孔2117與第二導電通孔2182電斷開。第一導電通孔2181和第二導電通孔2182可通過臨時橋接線的接頭部分2126C電連接到電源板2173。可通過形成開口孔2117來去除臨時橋接線的接頭部分2126C以提供具有電開路狀態的臨時橋接線。
參照圖9，第一球形焊區3191可通過開口孔3117與第二球形焊區3192電斷開。第一球形焊區3191和第二球形焊區3192可通過臨時橋接線的接頭部分3126C電連接到接地板3173。當形成開口孔3117時，可去除臨時橋接線的接頭部分3126C以提供具有電開路狀態的臨時橋接線。
再參照圖1，半導體封裝10的封裝基板100F可包括鍍覆引線121和臨時橋接線126的剩餘部分122R。各條臨時橋接線126可通過開口孔117分離以具有電開路狀態。鍍覆引線121和臨時橋接線126的剩餘部分122R可存在於半導體封裝10中。然而，如圖7所示，鍍覆引線121可僅連接到第二導電通孔182和第二接合指狀物142。另外，如圖6和圖7所示，可通過形成開口孔117來去除臨時橋接線126的中心部分122C以提供具有電開路狀態的臨時橋接線126。
再參照圖2和圖3，封裝基板100可包括設置在基層110的第一表面111上的第一組導電線。第一組導電線可包括第一層的跡線圖案160和接合指狀物140。參照圖2和圖4，封裝基板100還可包括設置在基層110的第二表面112上的第二組導電線。第二組導電線可包括第二層的跡線圖案170和球形焊區190。第二組導電線可分別通過導電通孔180電連接到第一組導電線。鍍覆引線121可連接到與第一組導電線中的一條對應的第一跡線圖案161。臨時橋接線126可將第二組導電線彼此電連接。
多條導電線中的一條（例如，第二跡線圖案162）可連接到鍍覆引線121。第二跡線圖案162可用作用於向半導體晶片130供應電源電壓的電源線。另選地，第二跡線圖案162可充當用於向半導體晶片130供應接地電壓的接地線。
再參照圖2，製造封裝基板100的方法可包括在基層110的第一表面111上形成第一組導電線並且在基層110的第二表面112上形成第二組導電線。在形成第一組導電線和第二組導電線的同時，還可形成連接到第一組導電線中的任一條的鍍覆引線121以及用於將第二組導電線彼此電連接的臨時橋接線126。
可在基層110的第一表面111上形成第一介電層115以覆蓋第一組導電線，並且可在基層110的第二表面112上形成第二介電層116以覆蓋第二組導電線。可對第一介電層115進行圖案化以暴露第一組導電線的接合指狀物140。可使用電鍍技術在暴露的接合指狀物140上形成第一鍍層151。可對第二介電層116進行圖案化以暴露第二組導電線的球形焊區190。可使用電鍍技術在暴露的球形焊區190上形成第二鍍層152。第一鍍層151和第二鍍層152可根據實施方式使用單個電鍍製程同時形成。
參照圖5，可對第二介電層116和臨時橋接線126進行圖案化以形成開口孔117。在執行上述製程以製造封裝基板（圖1的100F）之後，可將半導體晶片130安裝在封裝基板（圖1的100F）上。隨後，可形成接合導線135以將半導體晶片130的接觸焊盤131電連接到第一鍍層151。然後可在封裝基板100F上形成模製層（圖1的139）以覆蓋半導體晶片130和接合導線135。如圖1所示，焊球136可附接到第二鍍層152。
圖10是示出根據本公開的實施方式的半導體封裝中所包括的封裝基板200的頂部電路佈局201的平面圖。圖11是示出根據比較例的半導體封裝中所包括的封裝基板300的頂部電路佈局301的平面圖。
封裝基板200的頂部電路佈局201示出設置在封裝基板200的內部區域203上的互連線。鍍覆引線221-1、221-2和221-3可被設計為不直接連接到封裝基板200的基層的第一表面211上的第一導電線260S。第一導電線260S可包括信號線，該信號線傳輸資料信號和命令/位址信號到安裝在封裝基板200上的半導體晶片230。第一導電線260S可包括第一跡線圖案261-1、第一接合指狀物241-1和第一導電通孔281。
鍍覆引線221-1、221-2和221-3中的每一個可被設置為連接到諸如電源線或接地平面的非信號線。例如，鍍覆引線221-1、221-2和221-3中的第一鍍覆引線221-1可從鍍覆匯流排229分支並且可連接到第二導電線260P。第二導電線260P可包括第二跡線圖案262-1、第二接合指狀物242-1和第二導電通孔282。第二導電線260P可構成第一電源線，以用於向半導體晶片230供應電源電壓。鍍覆引線221-1、221-2和221-3中的第二鍍覆引線221-2可被設置為將鍍覆匯流排229連接到接地平面262-2。鍍覆引線221-1、221-2和221-3中的第三鍍覆引線221-3可被設置為將第二電源線連接到鍍覆匯流排229。
第一至第三鍍覆引線221-1、221-2和221-3可被設置為僅連接到封裝基板200的基層的第一表面211上的電源線和接地平面。相比之下，圖11所示的封裝基板300的頂部電路佈局301包括從鍍覆匯流排329分支的許多鍍覆引線322。在頂部電路佈局301中，鍍覆引線322可連接到信號線362，所述信號線362分別電連接到安裝在封裝基板300上的半導體晶片330。因此，鍍覆引線322的數量可遠大於鍍覆引線221-1、221-2和221-3的數量。
鍍覆引線322可分別連接到信號線362。在半導體封裝操作時鍍覆引線322可能是不可取的傳輸線。鍍覆引線322可充當短截線。因此，當向半導體晶片330輸入信號或者從半導體晶片330輸出信號時，鍍覆引線322可能導致信號的不可取的反射，從而使半導體封裝的信號完整性劣化。
可從圖10和圖11看出，鍍覆引線221-1、221-2和221-3的數量遠小於鍍覆引線322的數量。即，與包括在封裝基板300中的鍍覆引線322的總長度相比，包括在封裝基板200中的鍍覆引線221-1、221-2和221-3的總長度可顯著減小。此外，圖10的鍍覆引線221-1、221-2和221-3可不電連接到信號線260S。因此，可防止鍍覆引線221-1、221-2和221-3充當短截線。
根據實施方式，設置在半導體封裝中的鍍覆引線的數量可顯著減少。即，設置在半導體封裝的封裝基板上的鍍覆引線的數量可減少。這可導致鍍覆引線的總長度的減小。因此，可抑制鍍覆引線使半導體封裝的操作特性或信號完整性的劣化。
圖12是示出包括記憶體卡7800的電子系統的方塊圖，該記憶體卡7800採用根據實施方式的多個半導體封裝中的至少一個。記憶體卡7800包括諸如非易失性記憶體裝置的記憶體7810以及記憶體控制器7820。記憶體7810和記憶體控制器7820可儲存資料或讀出所儲存的資料。記憶體7810和記憶體控制器7820中的至少一個可包括根據實施方式的多個封裝中的至少一個。
記憶體7810可包括應用了本公開的實施方式的技術的非易失性記憶體裝置。記憶體控制器7820可控制記憶體7810，使得回應於來自主機7830的讀/寫請求讀出所儲存的資料或者儲存資料。
圖13是示出包括根據實施方式的多個半導體封裝中的至少一個的電子系統8710的方塊圖。電子系統8710可包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可通過提供資料移動的路徑的匯流排8715來彼此聯接。
在實施方式中，控制器8711可包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯器件。控制器8711或記憶體8713可包括根據本公開的實施方式的多個半導體封裝中的一個或更多個。輸入/輸出裝置8712可包括選自鍵區、鍵盤、顯示裝置、觸控式螢幕等中的至少一個。記憶體8713是用於儲存資料的裝置。記憶體8713可儲存要由控制器8711等執行的資料和/或命令。
記憶體8713可包括諸如DRAM的易失性記憶體裝置和/或諸如快閃記憶體的非易失性記憶體裝置。例如，快閃記憶體可被安裝到諸如移動終端或桌上型電腦的資訊處理系統。快閃記憶體可構成固態盤（SSD）。在這種情況下，電子系統8710可在快閃記憶體系統中穩定地儲存大量資料。
電子系統8710還可包括介面8714，介面8714被配置為向通信網路發送資料以及從通信網路接收資料。介面8714可以是有線型或無線型。例如，介面8714可包括天線或者有線或無線收發器。
電子系統8710可被實現為移動系統、個人電腦、工業電腦或者執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理（PDA）、可擕式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶體、數位音樂系統和資訊發送/接收系統中的任一種。
如果電子系統8710是能夠執行無線通訊的設備，則電子系統8710可用在使用CDMA（碼分多址）、GSM（全球移動通信系統）、NADC（北美數位蜂窩）、E-TDMA（增強時分多址）、WCDMA（寬頻碼分多址）、CDMA2000、LTE（長期演進）或Wibro（無線寬頻互聯網）的技術的通信系統中。
為了例示性目的公開了本公開的實施方式。本領域技術人員將理解，在不脫離本公開和所附申請專利範圍的範疇和精神的情況下，可進行各種修改、添加和替代。
10‧‧‧半導體封裝
100‧‧‧封裝基板
100F‧‧‧封裝基板
101‧‧‧頂部電路佈局
103‧‧‧內部區域
103’‧‧‧內部區域
104‧‧‧邊界區域
110‧‧‧基層
111‧‧‧第一表面2
112‧‧‧第二表面
115‧‧‧第一介電層
116‧‧‧第二介電層
116S‧‧‧底表面
117‧‧‧開口孔
117W‧‧‧側壁
121‧‧‧鍍覆引線
122‧‧‧第一臨時橋接線
122A‧‧‧第一剩餘部分
122B‧‧‧第二剩餘部分
122R‧‧‧剩餘部分
123‧‧‧第二臨時橋接線
123R‧‧‧剩餘部分
124‧‧‧第三臨時橋接線
125‧‧‧第四臨時橋接線
126‧‧‧臨時橋接線
129‧‧‧鍍覆匯流排
130‧‧‧半導體晶片
131‧‧‧接觸焊盤
135‧‧‧接合導線
136‧‧‧焊球
139‧‧‧模製層
140‧‧‧接合指狀物
141‧‧‧第一接合指狀物
142‧‧‧第二接合指狀物
143‧‧‧第三接合指狀物
144‧‧‧第四接合指狀物
151‧‧‧第一鍍層
152‧‧‧第二鍍層
160‧‧‧第一層的跡線圖案
161‧‧‧第一跡線圖案
162‧‧‧第二跡線圖案
163‧‧‧第三跡線圖案
164‧‧‧第四跡線圖案
170‧‧‧第二層的跡線圖案
171‧‧‧第五跡線圖案
172‧‧‧第六跡線圖案
173‧‧‧第七跡線圖案
174‧‧‧第八跡線圖案
180‧‧‧導電通孔
181‧‧‧第一導電通孔
182‧‧‧第二導電通孔
183‧‧‧第三導電通孔
184‧‧‧第四導電通孔
190‧‧‧球形焊區
191‧‧‧第一球形焊區
192‧‧‧第二球形焊區
193‧‧‧第三球形焊區
194‧‧‧第四球形焊區
200‧‧‧封裝基板
201‧‧‧頂部電路佈局
203‧‧‧內部區域
211‧‧‧第一表面
221-1‧‧‧第一鍍覆引線
221-2‧‧‧第二鍍覆引線
221-3‧‧‧第三鍍覆引線
229‧‧‧鍍覆匯流排
230‧‧‧半導體晶片
241-1‧‧‧第一接合指狀物
242-1‧‧‧第二接合指狀物
260P‧‧‧第二導電線
260S‧‧‧第一導電線
261-1‧‧‧第一跡線圖案
262-1‧‧‧第二跡線圖案
262-2‧‧‧接地平面
281‧‧‧第一導電通孔
282‧‧‧第二導電通孔
300‧‧‧封裝基板
301‧‧‧頂部電路佈局
322‧‧‧鍍覆引線
329‧‧‧鍍覆匯流排
330‧‧‧半導體晶片
362‧‧‧信號線
2117‧‧‧開口孔
2126C‧‧‧臨時橋接線的接頭部分
2173‧‧‧電源板
2181‧‧‧第一導電通孔
2182‧‧‧第二導電通孔
3117‧‧‧開口孔
3191‧‧‧第一球形焊區
3192‧‧‧第二球形焊區
3126C‧‧‧臨時橋接線的接頭部分
3173‧‧‧電源板
7800‧‧‧記憶體卡
7810‧‧‧記憶體
7820‧‧‧記憶體控制器
7830‧‧‧主機
8710‧‧‧電子系統
8711‧‧‧控制器
8712‧‧‧輸入/輸出裝置
8713‧‧‧記憶體
8714‧‧‧介面
8715‧‧‧匯流排
圖1是示出根據本公開的實施方式的半導體封裝的橫截面圖。
圖2是示意性地示出在本公開的實施方式中在形成開口孔之前的封裝基板的橫截面圖。
圖3是示意性地示出圖2所示的封裝基板的頂部電路佈局的平面圖。
圖4是示意性地示出圖2所示的封裝基板的底部電路佈局的平面圖。
圖5是示意性地示出在本公開的實施方式中包括開口孔的封裝基板的橫截面圖。
圖6至圖9是示意性地示出在本公開的一些實施方式中包括開口孔的各種封裝基板的平面圖。
圖10是示出根據本公開的實施方式的半導體封裝中所包括的封裝基板的頂部電路佈局的平面圖。
圖11是示出根據比較例的半導體封裝中所包括的封裝基板的頂部電路佈局的平面圖。
圖12是示出採用包括根據各種實施方式的多個半導體封裝中的至少一個的記憶體的電子系統的方塊圖。
圖13是示出包括根據各種實施方式的多個半導體封裝中的至少一個的另一電子系統的方塊圖。

Claims (18)

  1. 一種半導體封裝，該半導體封裝包括： 半導體晶片；以及 封裝基板，所述半導體晶片安裝在該封裝基板上， 其中，所述封裝基板包括： 基層，該基層具有彼此相反的第一表面和第二表面； 第一接合指狀物，該第一接合指狀物設置在所述基層的所述第一表面上； 鍍覆引線，該鍍覆引線按照與所述第一接合指狀物間隔開的方式設置在所述基層的所述第一表面上； 第一導電通孔，該第一導電通孔基本上穿透所述基層以電連接到所述第一接合指狀物； 第二導電通孔，該第二導電通孔基本上穿透所述基層以電連接到所述鍍覆引線； 第一剩餘部分，該第一剩餘部分設置在所述基層的所述第二表面上並且電連接到所述第一導電通孔； 第二剩餘部分，該第二剩餘部分設置在所述基層的所述第二表面上並且電連接到所述第二導電通孔； 介電層，該介電層設置在所述基層的所述第二表面上；以及 開口孔，該開口孔位於所述第一剩餘部分和所述第二剩餘部分之間，使得所述第一剩餘部分和所述第二剩餘部分彼此斷開。
  2. 根據請求項1所述的半導體封裝，該半導體封裝還包括設置在所述第一接合指狀物上的第一鍍層。
  3. 根據請求項1所述的半導體封裝，其中，所述第二導電通孔和所述第二剩餘部分與所述第一導電通孔電隔離。
  4. 根據請求項1所述的半導體封裝，該半導體封裝還包括第二接合指狀物，該第二接合指狀物設置在所述基層的所述第一表面上以與所述第一接合指狀物間隔開並電連接到所述鍍覆引線。
  5. 根據請求項4所述的半導體封裝，該半導體封裝還包括： 第一跡線圖案，該第一跡線圖案設置在所述基層的所述第一表面上以將所述第一接合指狀物連接到所述第一導電通孔；以及 第二跡線圖案，該第二跡線圖案與所述第一跡線圖案間隔開並且被設置為將所述第二接合指狀物連接到所述第二導電通孔。
  6. 根據請求項5所述的半導體封裝，該半導體封裝還包括： 第三接合指狀物和第四接合指狀物，所述第三接合指狀物和所述第四接合指狀物按照彼此間隔開的方式設置在所述基層的所述第一表面上； 第三導電通孔和第四導電通孔，所述第三導電通孔和所述第四導電通孔與所述第一導電通孔和所述第二導電通孔間隔開； 第三跡線圖案，該第三跡線圖案將所述第三接合指狀物連接到所述第三導電通孔；以及 第四跡線圖案，該第四跡線圖案將所述第四接合指狀物連接到所述第四導電通孔。
  7. 根據請求項6所述的半導體封裝，該半導體封裝還包括： 第三剩餘部分，該第三剩餘部分電連接到所述第三導電通孔， 其中，所述開口孔位於所述第一剩餘部分、所述第二剩餘部分和所述第三剩餘部分之間以將所述第一剩餘部分、所述第二剩餘部分和所述第三剩餘部分彼此斷開。
  8. 根據請求項6所述的半導體封裝，該半導體封裝還包括將所述第四導電通孔與所述第一剩餘部分和所述第二剩餘部分斷開的第二開口孔。
  9. 根據請求項5所述的半導體封裝，該半導體封裝還包括： 第五跡線圖案，該第五跡線圖案設置在所述基層的所述第二表面上並且電連接到所述第一導電通孔； 第一球形焊區，該第一球形焊區電連接到所述第五跡線圖案； 第六跡線圖案，該第六跡線圖案設置在所述基層的所述第二表面上並且電連接到所述第二導電通孔；以及 第二球形焊區，該第二球形焊區電連接到所述第六跡線圖案。
  10. 根據請求項9所述的半導體封裝，其中，所述第一球形焊區、所述第五跡線圖案、所述第一導電通孔、所述第一跡線圖案和所述第一接合指狀物構成信號線，該信號線經建構以將資料信號、位址信號和命令信號中的至少一個傳輸到所述半導體晶片。
  11. 根據請求項9所述的半導體封裝，其中，所述第二球形焊區、所述第六跡線圖案、所述第二導電通孔、所述第二跡線圖案和所述第二接合指狀物構成電源線，該電源線經建構以供應電源電壓到所述半導體晶片。
  12. 根據請求項9所述的半導體封裝，其中，所述第二球形焊區、所述第六跡線圖案、所述第二導電通孔、所述第二跡線圖案和所述第二接合指狀物構成接地線，該接地線經建構以供應接地電壓到所述半導體晶片。
  13. 根據請求項1所述的半導體封裝， 其中，所述介電層延伸以覆蓋所述第一剩餘部分和所述第二剩餘部分。
  14. 一種半導體封裝，該半導體封裝包括： 半導體晶片；以及 封裝基板，所述半導體晶片安裝在該封裝基板上， 其中，所述封裝基板包括： 基層，該基層具有彼此相反的第一表面和第二表面； 第一組導電線，該第一組導電線設置在所述基層的所述第一表面上； 第二組導電線，該第二組導電線設置在所述基層的所述第二表面上並且電連接到所述第一組導電線中的相應的導電線； 鍍覆引線，該鍍覆引線電連接到所述第一組導電線中的一條導電線； 介電層，該介電層設置在所述基層的所述第二表面上；以及 開口孔，所述開口孔位於所述第二組導電線的多個剩餘部分之間以將所述第二組導電線彼此分離。
  15. 根據請求項14所述的半導體封裝，該半導體封裝還包括： 第一鍍層，該第一鍍層形成在所述第一組導電線的部分上；以及 第二鍍層，該第二鍍層形成在所述第二組導電線的部分上。
  16. 根據請求項14所述的半導體封裝，其中，連接到所述鍍覆引線的導電線是電源線，該電源線經建構以供應電源電壓到所述半導體晶片。
  17. 根據請求項14所述的半導體封裝，其中，連接到所述鍍覆引線的導電線是接地線，其經建構以供應接地電壓到所述半導體晶片。
  18. 根據請求項14所述的半導體封裝， 其中，所述介電層延伸以覆蓋所述多個剩餘部分。
TW107146162A 2018-02-01 2018-12-20 半導體封裝 TW201935584A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20180013121 2018-02-01
??10-2018-0013121 2018-02-01
??10-2018-0059853 2018-05-25
KR1020180059853A KR20190093482A (ko) 2018-02-01 2018-05-25 반도체 패키지 및 제조 방법

Publications (1)

Publication Number Publication Date
TW201935584A true TW201935584A (zh) 2019-09-01

Family

ID=67613676

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107146162A TW201935584A (zh) 2018-02-01 2018-12-20 半導體封裝

Country Status (2)

Country Link
KR (1) KR20190093482A (zh)
TW (1) TW201935584A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210098565A (ko) * 2020-01-31 2021-08-11 에스케이하이닉스 주식회사 파워 트레이스 패턴 및 접지 트레이스 패턴을 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지

Also Published As

Publication number Publication date
KR20190093482A (ko) 2019-08-09

Similar Documents

Publication Publication Date Title
TWI732985B (zh) 包含堆疊晶片的半導體封裝
TW202029423A (zh) 包括橋接晶粒的半導體封裝
CN107464804B (zh) 包括散热器的半导体封装及其制造方法
US11557523B2 (en) Semiconductor packages and methods of forming the semiconductor packages
TWI655737B (zh) 包含複數個堆疊晶片之半導體封裝
US20190237398A1 (en) Semiconductor packages
US10971452B2 (en) Semiconductor package including electromagnetic interference shielding layer
TWI821361B (zh) 半導體封裝件
TWI713184B (zh) 包含直通模製球連接體的半導體封裝以及其製造方法
TWI708293B (zh) 包括升高襯墊上的貫穿模球連接體的半導體封裝及其製造方法
US20230317683A1 (en) Semiconductor package including heat dissipation layer
TW201935584A (zh) 半導體封裝
TW202042352A (zh) 包括扇出子封裝件的堆疊封裝件
TWI766130B (zh) 半導體封裝和形成半導體封裝的方法
CN111653559B (zh) 具有引线接合连接结构的层叠半导体封装
TWI766132B (zh) 半導體封裝
US9679865B2 (en) Substrate for semiconductor package and semiconductor package having the same
US10879160B2 (en) Semiconductor package with packaging substrate
TW202310278A (zh) 半導體封裝件
TW202125725A (zh) 包括堆疊半導體晶片的半導體封裝件
KR102487532B1 (ko) 반도체 칩 및 이를 이용한 적층 반도체 칩
CN111063666A (zh) 包括重分布层结构的半导体装置及其形成方法
TW202101710A (zh) 包含支撐基板的堆疊封裝件