TWI821361B - 半導體封裝件 - Google Patents

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TWI821361B
TWI821361B TW108128580A TW108128580A TWI821361B TW I821361 B TWI821361 B TW I821361B TW 108128580 A TW108128580 A TW 108128580A TW 108128580 A TW108128580 A TW 108128580A TW I821361 B TWI821361 B TW I821361B
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wafer
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李在薰
嚴柱日
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南韓商愛思開海力士有限公司
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Abstract

半導體封裝件的封裝基板包括：第二襯墊接合部和第三襯墊接合部，其分別位於基板主體上的第一襯墊接合部的兩側。第一通孔著陸部、第二通孔著陸部和第三通孔著陸部與第一襯墊接合部、第二襯墊接合部和第三襯墊接合部間隔開。第一連接跡線部和第二連接跡線部並排設置。第一保護跡線部與第一連接跡線部基本平行。第二連接跡線部通過第一連接平面部連接到第一保護跡線部。第一連接平面部將第二連接跡線部連接到第二通孔著陸部。第三襯墊接合部通過第二連接平面部連接到第三通孔著陸部。安裝在封裝基板上的半導體晶片包括第一內部晶片襯墊和接合到封裝基板的第一外部晶片襯墊。

Description

半導體封裝件
本公開一般涉及半導體封裝件。 相關申請的交叉引用
本申請案主張於2018年12月4日遞交的韓國申請案第 10-2018-0154771號的優先權，其全部內容通過引用併入本文。
半導體封裝件中的每一個可以被配置為包括安裝在封裝基板上的半導體晶片。封裝基板可以包括連接到半導體晶片的電路互連結構。電路互連結構可以被配置為包括接地線、電源線和傳輸電信號的信號線。由於在高性能電子系統中需要高速操作的快速半導體晶片，所以高頻信號已經通過電路互連結構的信號線進行傳輸。高頻信號具有短波長，從而導致高頻信號之間的串擾現象。因此，可以需要一種抑制信號線之間的干擾現象的方法來提供可靠的半導體晶片。
根據實施方式，一種半導體封裝件包括：封裝基板；以及半導體晶片，其安裝在封裝基板上。封裝基板包括：第二襯墊接合部和第三襯墊接合部，其分別位於設置在基板主體上的第一襯墊接合部的兩側；第一通孔著陸部、第二通孔著陸部和第三通孔著陸部，其設置在基板主體上以與第一襯墊接合部、第二襯墊接合部和第三襯墊接合部間隔開；第一連接跡線部，其延伸以將第一襯墊接合部連接到第一通孔著陸部；第二連接跡線部，其連接到第二襯墊接合部以與第一連接跡線部基本平行；第一保護跡線部，其具有與第三襯墊接合部間隔開的端部，並延伸成與第一連接跡線部基本平行；以及第一連接平面部，其設置為與所述第一通孔著陸部間隔開。第一連接平面部圍繞並電旁路或避開第一通孔著陸部，以將第二連接跡線部連接到第一保護跡線部。另外，第一連接平面部設置為將第二連接跡線部連接到第二通孔著陸部。第二連接平面部設置為將第三襯墊接合部連接到所述第三通孔著陸部。半導體晶片包括晶片主體，設置在晶片主體的表面上的第一內部晶片襯墊，以及設置在晶片主體的表面上以與第一內部晶片襯墊間隔開的第一外部晶片襯墊。第一外部晶片襯墊設置為分別與第一襯墊接合部、第二襯墊接合部和第三襯墊接合部交疊。另外，第一外部晶片襯墊連接到第一襯墊接合部、第二襯墊接合部和第三襯墊接合部中的相應襯墊接合部。第一襯墊連接跡線部將第一內部晶片襯墊連接到第一外部晶片襯墊。
本文使用的術語可以對應於考慮到它們在實施方式中的功能而選擇的詞，並且術語的含義可以被解釋為根據實施方式所屬領域的普通技術人員而不同。如果詳細定義，則可以根據定義來解釋術語。除非另外定義，否則本文使用的術語（包括技術術語和科學術語）具有與實施方式所屬領域的普通技術人員通常理解的含義相同的含義。
將要理解，儘管術語「第一」、「第二」、「第三」等可以在本文中用於描述各種元件，但這些元件不應受這些術語的限制。這些術語僅用於將一個元件與另一個元件區分開，而不用於限定元件本身或者表示特定順序。
還將理解，當元件或層被稱為在另一元件或層「上」、「上方」、「下」、「下方」或「外部」時，該元件或層可以是可以存在與該另一元件或層直接接觸，或者存在中間的元件或層。用於描述元件或層之間的關係的其他詞語應以類似的方式解釋（例如，「在...之間」與「直接在...之間」或「相鄰」與「直接相鄰」）。
諸如「下方」、「之下」、「下」、「之上」、「上」、「頂」、「底」等的空間相對術語可用於描述元素和/或特徵與另一個元素和/或特徵的關係，例如，如圖所示。應當理解，空間相對術語旨在包括除了圖中所示的朝向外的裝置在使用和/或操作中的不同朝向。例如，當翻轉圖中的裝置時，被描述為在另一元素或特徵之下或下方的元素然後將定向為在該另一元素或特徵之上。裝置可以以其他方式定向（旋轉90度或在其他朝向），並且相應地解釋本文使用的空間相對描述符。
在以下實施方式中，半導體封裝件可以包括電子器件，諸如半導體晶片或半導體晶粒。半導體晶片或半導體晶粒可以通過使用晶粒切割製程將諸如晶圓之類的半導體基板分離成多個片來獲得。半導體晶片可以對應於記憶體晶片、邏輯晶片（包括特定應用積體電路（ASIC）晶片）或晶片上系統（SoC）。記憶體晶片可以包括整合在半導體基板上的動態隨機存取記憶體（DRAM）電路、靜態隨機存取記憶體（SRAM）電路、NAND型快閃記憶體電路、NOR型快閃記憶體電路、磁隨機存取記憶體（MRAM）電路、電阻式隨機存取記憶體（ReRAM）電路、鐵電隨機存取記憶體（FeRAM）電路或相變隨機存取記憶體（PcRAM）電路。邏輯晶片可以包括整合在半導體基板上的邏輯電路。半導體封裝件可用於諸如移動電話之類的通信系統、與生物技術或醫療保健相關聯的電子系統、或可穿戴電子系統中。
在整個說明書中，相同的元件符號表示相同的元件。即使參照附圖沒有提及或描述元件符號，也可以參照另一附圖提及或描述該元件符號。另外，即使附圖中未示出元件符號，也可以參照另一附圖來提及或描述該元件符號。
圖1是例示根據實施方式的半導體封裝件10的截面圖。圖2是例示根據實施方式的包括在半導體封裝件10中的半導體晶片500C的第一外部晶片襯墊511和第二外部晶片襯墊512的平面圖。圖3是例示根據實施方式的包括在半導體封裝件10中的封裝基板200S的電路互連結構100的平面圖。圖1是沿圖3中的線X1-X1'截取的截面圖。圖4是包括沿圖3中的線X2-X2'截取的截面圖的半導體封裝件10的截面圖。圖5是包括沿圖3中的線X3-X3'截取的截面圖的半導體封裝件10的截面圖。
參照圖1和圖2，半導體封裝件10可以被配置為包括封裝基板200S和半導體晶片500C。半導體晶片500C可以包括晶片主體500，在晶片主體500中或其上形成積體電路。第一內部晶片襯墊521可以設置在晶片主體500的表面501上。第二內部晶片襯墊522可以設置在晶片主體500的表面501上，以與第一內部晶片襯墊521間隔開並且面向第一內部晶片襯墊521。第一介電層541可以設置在晶片主體500的表面501上，以露出第一內部晶片襯墊521和第二內部晶片襯墊522。第一介電層541可以填充第一內部晶片襯墊521和第二內部晶片襯墊522之間的空間，以將第一內部晶片襯墊521和第二內部晶片襯墊522彼此電隔離。
第一外部晶片襯墊511可以設置在第一介電層541的與晶片主體500相對的表面上，以在平面圖中與第一內部晶片襯墊521間隔開（參見圖2）。第二外部晶片襯墊512可以設置在第一介電層541的與晶片主體500相對的表面上，以在平面圖中與第二內部晶片襯墊522間隔開（參見圖2）。如圖2所示，第一內部晶片襯墊521和第二內部晶片襯墊522可以設置在第一外部晶片襯墊511和第二外部晶片襯墊512之間。第一內部晶片襯墊521和第二內部晶片襯墊522之間的第一距離d1可以小於第一外部晶片襯墊511和第二外部晶片襯墊512之間的第二距離d2。
第一襯墊連接跡線部531可以設置在第一介電層541上，以分別將第一內部晶片襯墊521連接到第一外部晶片襯墊511。第一襯墊連接線部531可以對應於從第一內部晶片襯墊521延伸以到達第一外部晶片襯墊511的重分佈線。第二襯墊連接跡線部532可以設置在第一介電層541上以將第二內部晶片襯墊522分別連接到第二外部晶片襯墊512。第二襯墊連接跡線部532也可以對應於從第二內部晶片襯墊522延伸以到達第二外部晶片襯墊512的重分佈線。
第二介電層542可以設置在第一介電層541的與晶片主體500相對的表面上，以覆蓋第一襯墊連接跡線部531和第二襯墊連接跡線部532。第二介電層542可以設置為露出第一外部晶片襯墊511和第二外部晶片襯墊512。
第一外部晶片襯墊511和第二外部晶片襯墊512可以用作用於將電信號施加到半導體晶片500C的連接端子。第一外部晶片襯墊511和第二外部晶片襯墊512可以包括用於將電數據信號施加到半導體晶片500C的信號襯墊、用於向半導體晶片500C供應接地電壓的至少一個接地襯墊、以及用於向半導體晶片500C供應電源電壓的至少一個電源襯墊。
半導體晶片500C可以安裝在封裝基板200S上。半導體晶片500C可以以倒裝晶片形式接合到封裝基板200S，使得半導體晶片500C的第一外部晶片襯墊511和第二外部晶片襯墊512面向封裝基板200S。半導體晶片500C可以通過位於半導體晶片500C和封裝基板200S之間的內部連接器560電連接到封裝基板200S。內部連接器560可以是凸塊。
參照圖1，封裝基板200S可以用作將半導體晶片500C電連接到外部裝置（未示出）的互連構件。封裝基板200S可以被提供為具有印刷電路板（PCB）結構。
封裝基板200S可以被配置為包括基板主體200。基板主體200可以包括介電層。基板主體200可以具有第一表面201和第二表面203，半導體晶片500C設置在第一表面201上，第二表面203位於與半導體晶片500C相對。外部連接器600可以附接到基板主體200的第二表面203。外部連接器600可以是用於將半導體封裝件10電連接到外部裝置的互連構件。外部連接器600可以是互連構件，例如焊球。
外部連接器著陸部260可以設置在基板主體200的第二表面203上。在這種情況下，外部連接器600可以接合到外部連接器著陸部260。外部連接器著陸部260可以是導電圖案。第四介電層430可以設置在基板主體200的第二表面203上，以露出外部連接器著陸部260。第四介電層430可以形成為包括阻焊層。
導電通孔240可以設置為垂直穿透基板主體200。導電通孔240可以分別電連接到設置在基板主體200的第二表面203上的外部連接器著陸部260。在實施方式中，導電通孔240可以按照一對一的方式電連接到外部連接器著陸部260，由此單個導電通孔240連接到單個外部連接器著陸部260。導電通孔240可以分別設置為在平面圖中與外部連接器著陸部260交疊。儘管未在圖中示出，但是導電連接跡線部可以附加地設置在基板主體200的第二表面203上，以便當導電通孔240被設置為相對於外部連接器著陸部260橫向偏移時將導電通孔240電連接至外部連接器著陸部260。
參照圖1和圖3，電路互連結構100可以設置在基板主體200的第一表面201上。電路互連結構100可以包括導電圖案。電路互連結構100可以設置為將導電通孔240電連接到內部連接器560。電路互連結構100可以是將導電通孔240電連接到半導體晶片500C的導電圖案。第三介電層410可以設置在基板主體200的第一表面201上，以露出電路互連結構100的部分。
電路互連結構100可以包括設置在基板主體200的第一表面201上的第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214和第五襯墊接合部215。第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214和第五襯墊接合部215可以是導電圖案。第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215可以依序佈置在與圖3的線X1-X1'相交的第一行中。電路互連結構100還可以包括多個第六襯墊接合部217，並且第六襯墊接合部217可以依序佈置在與第一行間隔開的第二行中。第六襯墊接合部217可以佈置為分別面向第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215。在實施方式中，第六襯墊接合部217可以佈置成按照一對一的方式面向第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215，由此單個第六襯墊接合部217面向來自第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215的襯墊接合部中的一個。
第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215可以分別電連接到半導體晶片500C的相應的第一外部晶片襯墊（圖1的511）。在實施方式中，第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215按照一對一的方式電連接到對應的第一外部晶片襯墊（圖1中的511），由此單個襯墊接合部（即，213）電連接到單個第一外部晶片襯墊（即，對應的第一輸出晶片襯墊511）。第六襯墊接合部217也可以分別電連接到半導體晶片500C的相應的第二外部晶片襯墊（圖1的512）。在實施方式中，第六襯墊接合部217按照一對一的方式電連接到對應的第二外部晶片襯墊512，由此單個第六襯墊接合部217電連接到單個對應的第二外部晶片襯墊512。第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215可以在平面圖中分別位於與半導體晶片500C的第一外部晶片襯墊（圖1的511）交疊的位置。第六襯墊接合部217可以在平面圖中分別位於與半導體晶片500C的第二外部晶片襯墊（圖1的512）交疊的位置。第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215以及第六襯墊接合部217可以分別通過內部連接器560電連接到半導體晶片500C的第一外部晶片襯墊511和第二外部晶片襯墊512。在實施方式中，第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215以及第六襯墊接合部217可以通過一對一方式的內部連接器560，按照一對一的方式電連接到第一外部晶片襯墊511和第二外部晶片襯墊512，由此單個襯墊接合部（即，213）通過單個內部連接器560電連接到單個第一外部晶片襯墊511，並且單個第六襯墊接合部217通過單個內部連接器560電連接到單個第二外部晶片襯墊512。
當從平面圖觀察時，半導體晶片500C的第一內部晶片襯墊521可以位於分別與第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215間隔開一定距離。儘管半導體晶片500C的第一內部晶片襯墊521在平面圖中不與第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215交疊，但是第一內部晶片襯墊521可以通過第一襯墊連接跡線部531和第一外部晶片襯墊511電連接到第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215中的相應一個。當從平面圖觀察時，半導體晶片500C的第二內部晶片襯墊522可以位於分別與第六襯墊接合部217間隔開一定距離。第二內部晶片襯墊522可以通過第二襯墊連接跡線部532和第二外部晶片襯墊512電連接到第六襯墊接合部217中的相應一個。
第一外部晶片襯墊511和第二外部晶片襯墊512以及第一襯墊連接跡線部531和第二襯墊連接跡線部532可以允許第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214、第五襯墊接合部215和第六襯墊接合部217位於基板主體200的第一表面201上的任意位置。因此，第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215可以設置為在平面圖中相對於第一內部晶片襯墊521橫向偏移，並且第六襯墊接合部217可以設置為在平面圖中相對於第二內部晶片襯墊522橫向偏移。因此，排列有第一襯墊接合部211至第五襯墊接合部215的第一行與排列有第六襯墊接合部217的第二行之間的第三距離d3可以設計為大於第一內部晶片襯墊521和第二內部晶片襯墊522之間的第一距離d1。
第一通孔著陸部231、第二通孔著陸部232、第三通孔著陸部233和第四通孔著陸部234可以設置在基板主體200的第一表面201上，以構成電路互連結構100的一部分。當從平面圖觀察時，第一通孔著陸部231、第二通孔著陸部232、第三通孔著陸部233和第四通孔著陸部234可以設置為與第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214、第五襯墊接合部215和第六襯墊接合部217間隔開。第一通孔著陸部231、第二通孔著陸部232、第三通孔著陸部233和第四通孔著陸部234可以設置為在平面圖中與導電通孔（圖1中的240）交疊。例如，如圖1所示，第一通孔著陸部231可以設置為與包括在導電通孔240中的第一導電通孔241交疊，並且可以電連接到第一導電通孔241。
第一連接跡線部251、第二連接跡線部252和第三連接跡線部254以及第一保護跡線部253和第二保護跡線部255可以設置在基板主體200的第一表面201上，以構成電路互連結構100的一部分。第一連接跡線部251、第二連接跡線部252和第三連接跡線部254以及第一保護跡線部253和第二保護跡線部255可以是線形導電圖案。
第一連接跡線部251可以延伸以將第一襯墊接合部211連接到第一通孔著陸部231。第二連接跡線部252可以連接到第二襯墊接合部212並且可以設置為與第一連接跡線部251平行。第三連接跡線部254可以延伸以將第四襯墊接合部214連接到第四通孔著陸部234。第一連接跡線部251、第二連接跡線部252和第三連接跡線部254可以設置成彼此間隔開一定距離。第一連接跡線部251、第二連接跡線部252和第三連接跡線部254可以延伸為彼此平行。在實施方式中，第一連接跡線部251、第二連接跡線部252和第三連接跡線部254可以延伸成相互不交疊。
第一保護跡線部253可以設置成使得第一保護跡線部253的端部253E與第三襯墊接合部213間隔開並且與第三襯墊接合部213相鄰。第一保護跡線部253可以延伸為與第一連接跡線部251平行。第一保護跡線部253可以設置在第一連接跡線部251的與第二連接跡線部252相對的一側。第一保護跡線部253和第一連接跡線部251可以並排佈置以彼此間隔開一定距離。第二保護跡線部255可以設置成使得第二保護跡線部255的端部255E與第五襯墊接合部215間隔開並且與第五襯墊接合部215相鄰。第二保護跡線部255可以延伸以與第三連接跡線部254平行。第二連接跡線部255可以設置在第三連接跡線部254的與第二連接跡線部252相對的一側。
第一連接平面部271和第二連接平面部273可以設置在基板主體200的第一表面201上，以構成電路互連結構100的一部分。第一連接平面部271和第二連接平面部273可以是導電圖案，它們中的每一個與第一連接跡線部251和第三連接跡線部254的平面面積相比具有更大的平面面積。第一連接平面部271和第二連接平面部273可以是與第一通孔著陸部231和第四通孔著陸部234電隔離的導電圖案。
在實施方式中，第一連接平面部271可以設置為與第一通孔著陸部231間隔開一定距離。第一連接平面部271可以設置為在平面圖中部分地圍繞第一通孔著陸部231。在實施方式中，第一連接平面部271可以設置為在部分地圍繞第一通孔著陸部231的同時與第一通孔著陸部231間隔開至少一定距離或更多。第一連接平面部271可以延伸以將第二連接跡線部252連接到第一保護跡線部253並且電旁路或繞過第一通孔著陸部231。第一連接平面部271還可以延伸以將第二連接跡線部252連接到第二通孔著陸部232。第一連接平面部271可以是包括第二通孔著陸部232的導電圖案。也就是說，第二通孔著陸部232可以對應於第一連接平面部271的一部分。
第一連接平面部271可以附加地延伸以與第四通孔著陸部234間隔開。第一連接平面部271可以延伸以在平面圖中部分地圍繞並電旁路或繞過第四通孔著陸部234。在實施方式中，第一連接平面部271可以設置為在部分地圍繞第四通孔著陸部234的同時與第四通孔著陸部234間隔開至少一定距離或更多。第一連接平面部271可以延伸以將第二連接跡線部252連接到第二保護跡線部255。第一連接平面部271可以將第一保護跡線部253和第二保護跡線部255電連接到第二通孔著陸部232。
第二連接平面部273可以設置成將第三襯墊接合部213連接到第三通孔著陸部233。第二連接平面部273可以被配置為包括第三通孔著陸部233。也就是說，第三通孔著陸部233可以對應於第二連接平面部273的一部分。第二連接平面部273可以延伸以使得第二連接平面部273的側表面273S面向第一襯墊接合部211、第二襯墊接合部212和第四襯墊接合部214。第二連接平面部273還可以延伸以將第五襯墊接合部215連接到第三通孔著陸部233。第二連接平面部273可以設置為與第一襯墊接合部211、第二襯墊接合部212和第四襯墊接合部214間隔開一定距離。例如，第二連接平面部273可以在平面圖中部分地圍繞並電旁路或繞過第一襯墊接合部211、第二襯墊接合部212和第四襯墊接合部214。
參照圖3，第一保護跡線部253和第二連接跡線部252可以分別位於第一連接跡線部251的兩側。如本文對各種實施方式所使用的，分別位於第三部的兩側的第一部和第二部意味著第三部位於第一部和第二部之間。例如，第一保護跡線部253和第二連接跡線部252可位於第一連接跡線部251兩側意味著第一連接跡線部251位於第一保護跡線部253和第二連接跡線部252之間。第二保護跡線部255和第二連接跡線部252可以分別位於第三連接跡線部254的兩側。第一保護跡線部253、第一連接跡線部251、第二連接跡線部252、第三連接跡線部254和第二保護跡線部255可以在與第一行平行的方向上依序排列。因此，第三襯墊接合部213、第一襯墊接合部211、第二襯墊接合部212、第四襯墊接合部214和第五襯墊接合部215也可以依序排列在第一行中。
第一保護跡線部253和第二連接平面部273可以分別位於第三襯墊接合部213的兩側。另外，第一連接跡線部251和第二連接平面部273可以分別位於第一襯墊接合部211的兩側。因為第一通孔著陸部231連接到第一連接跡線部251並且第三通孔著陸部233連接到第二連接平面部273，所以第一通孔著陸部231和第三通孔著陸部233可以分別位於第一襯墊接合部211的兩側。在實施方式中，第一通孔著陸部231位於第一襯墊接合部211至第三襯墊接合部213的第一側，並且第三通孔著陸部233位於第一襯墊接合部211至第三襯墊接合部213的與第一通孔著陸部231相對的第二側。在實施方式中，第一襯墊接合部211至第三襯墊接合部213位於第一通孔著陸部231和第三通孔著陸部233之間。
第二連接跡線部252和第二連接平面部273可以分別位於第二襯墊接合部212的兩側。因為第二連接跡線部252通過第一連接平面部271連接到第二通孔著陸部232，所以第二通孔著陸部232和第三通孔著陸部233可以分別位於第二襯墊接合部212的兩側。在實施方式中，第二通孔著陸部232位於第一襯墊接合部211至第三襯墊接合部213的第一側，並且第三通孔著陸部233位於第一襯墊接合部211至第三襯墊接合部213的與第二通孔著陸部232相對的第二側。在實施方式中，第一襯墊接合部211至第三襯墊接合部213位於第二通孔著陸部232和第三通孔著陸部233之間。
第二連接平面部273可以位於第一行襯墊接合部和第二行襯墊接合部之間，第一行襯墊接合部包括排列在第一行中的第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214和第五襯墊接合部215，第二行襯墊接合部包括排列在第二行中的第六襯墊接合部217。因此，第一連接平面部271和第二連接平面部273可以分別位於包括第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214和第五襯墊接合部215的第一行襯墊接合部的兩側。在實施方式中，第一連接平面部271位於第一襯墊接合部211至第三襯墊接合部213的第一側，並且第二連接平面部273位於第一襯墊接合部211至第三襯墊接合部213的與第一連接平面部271相對的第二側。在實施方式中，第一襯墊接合部211至第三襯墊接合部213位於第一連接平面部271和第二連接平面部273之間。
參照圖1和圖3，第一襯墊接合部211、第一連接跡線部251和第一通孔著陸部231可以構成第一數據信號線。第一數據信號線可以是將數據信號傳輸到半導體晶片500C的信號線。第一數據信號線還可以包括第一導電通孔241、包括在外部連接器著陸部260中的第一外部連接器著陸部261以及包括在外部連接器600中的第一外部連接器601，它們與第一通孔著陸部231串聯連接。類似地，第二數據信號線可以包括第四襯墊接合部214、第三連接跡線部254和第四通孔著陸部234。
參照圖3和圖4，第二襯墊接合部212、第二連接跡線部252、第一連接平面部271和第二通孔著陸部232可以構成接地線。接地線可以提供用於向半導體晶片500C供應接地電壓的電路徑。如圖5所示，接地線還可以包括導電通孔240中包括的第二導電通孔242、包括在外部連接器著陸部260中的第二外部連接器著陸部262以及包括在外部連接器600中的第二外部連接器602，第二導電通孔242、第二外部連接器著陸部262和第二外部連接器602串聯連接到第二通孔著陸部232。第一保護跡線部253和第二保護跡線部255也可以通過第一連接平面部271電連接到接地線以接地。
參照圖3和圖5，第三襯墊接合部213、第二連接平面部273和第三通孔著陸部233可以構成第一電源線。第一電源線可以提供用於向半導體晶片500C供應電源電壓的電路徑。如圖4所示，第一電源線還可以包括導電通孔240中包括的第三導電通孔243、包括在外部連接器著陸部260中的第三外部連接器著陸部263以及包括在外部連接器600中的第三外部連接器603，第三導電通孔243、第三外部連接器著陸部263和第三外部連接器603串聯連接到第三通孔著陸部233。第五襯墊接合部215、第二連接平面部273和第三通孔著陸部233可以構成第二電源線。
再次參照圖1和圖3，數據信號可以通過包括第一襯墊接合部211、第一連接跡線部251和第一通孔著陸部231的第一數據信號線施加到半導體晶片500C。包括第一連接跡線部251和第一通孔著陸部231的信號路徑的阻抗值的變化會影響通過第一連接跡線部251和第一通孔著陸部231傳輸的數據信號的傳輸。然而，根據實施方式，圍繞包括第一連接跡線部251和第一通孔著陸部231的電路徑的第一保護跡線部253、第一連接平面部271和第二連接跡線部252全部都具有相同的接地電位。因此，可以抑制包括第一連接跡線部251和第一通孔著陸部231的信號路徑的阻抗變化。
第一保護跡線部253、第一連接平面部271和第二連接跡線部252可以提供圍繞第一連接跡線部251和第一通孔著陸部231的連續跡線結構。第一保護跡線部253可以延伸以與第一連接跡線部251平行並且可以連接到第一連接平面部271。第一連接平面部271可以延伸以圍繞第一通孔著陸部231並且可以連接到第二連接跡線部252。第二連接跡線部252可以延伸以與第一連接跡線部251平行。因此，第一保護跡線部253、第一連接平面部271和第二連接跡線部252可以串聯連接以提供連續跡線結構。
如上所述，第一保護跡線部253、第一連接平面部271和第二連接跡線部252全部都可以接地。因此，包括第一保護跡線部253、第一連接平面部271和第二連接跡線部252的結構可以用作包括第一連接跡線部251和第一通孔著陸部231的信號路徑的參考平面。因此，包括第一保護跡線部253、第一連接平面部271和第二連接跡線部252的結構可以用作通過包括第一連接跡線部251和第一通孔著陸部231的信號路徑傳輸的數據信號的沒有任何不連續區域的連續信號返回路徑或者沒有任何不連續區域的連續電流返回路徑。
如上所述，在包括第一保護跡線部253、第一連接平面部271和第二連接跡線部252的結構中不存在任何不連續區域。因此，可以通過包括第一保護跡線部253、第一連接平面部271和第二連接跡線部252的結構的連續性來抑制或緩和包括第一連接跡線部251和第一通孔著陸部231的信號路徑的突然阻抗變化的發生。另外，第一保護跡線部253和第一連接跡線部251可以延伸以彼此相鄰並且彼此平行。因此，可以更顯著地抑制包括第一連接跡線部251和第一通孔著陸部231的信號路徑的阻抗變化。
如果在包括第一保護跡線部253、第一連接平面部271和第二連接跡線部252的結構中存在不連續區域，則不連續區域可能導致包括第一連接跡線部251和第一通孔著陸部231的信號路徑的突然阻抗變化。包括第一連接跡線部251和第一通孔著陸部231的信號路徑的突然阻抗變化可能影響通過包括第一連接跡線部251和第一通孔著陸部231的信號路徑傳輸的數據信號的傳輸。也就是說，信號路徑的突然阻抗變化可能擾亂通過信號路徑傳輸的數據信號的傳輸。
具有邏輯「高」準位(level)的電源信號可以通過第三襯墊接合部213供應給半導體晶片500C。第一數據信號可以通過第一襯墊接合部211傳輸。具有邏輯「低」準位的接地信號可以通過第二襯墊接合部212供應給半導體晶片500C。因此，第一襯墊接合部211、第二襯墊接合部212和第三襯墊接合部213可以分別用作電源襯墊、信號襯墊和接地襯墊並且可以設置為彼此相鄰。也就是說，第一襯墊接合部211、第二襯墊接合部212和第三襯墊接合部213可以設置為彼此基本上最接近。因此，可以減小施加到半導體晶片500C的電源信號、數據信號和接地信號之間的佈線距離，以提高半導體晶片500C的操作速度。
用於數據信號、電源信號和接地信號的緩衝電路（未示出）可以設置在半導體晶片（圖1的500C）的與第一內部晶片襯墊（圖1的521和522）鄰近的晶片主體（圖1的500）中或上。緩衝電路可以被配置為執行切換操作。因為電源襯墊、信號襯墊和接地襯墊設置為彼此相鄰，所以可以減小連接到緩衝電路的電源線、數據線和接地線的佈線距離。因此，可以提高緩衝電路的操作速度。
再次參照圖3，排列在第二行中的第六襯墊接合部217可以設置為相對於第一行和第二行之間的直線，具有與排列在第一行中的第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214和第五襯墊接合部215對稱的配置。然而，在一些其他實施方式中，第六襯墊接合部217可以隨機地設置在任意位置，以具有與第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214和第五襯墊接合部215不對稱的配置。
在圖3中，儘管第三連接平面部275設置成相對於第一行和第二行之間的直線具有與第一連接平面部271對稱的配置，但是根據實施方式的第三連接平面部275可以設置成具有與第一連接平面部271不對稱的配置。
在圖3中，儘管第三保護跡線部293和第四保護跡線部295被設置成相對於第一行和第二行之間的直線具有與第一保護跡線部253和第二保護跡線部255對稱的配置，但是根據實施方式，第三保護跡線部293和第四保護跡線部295可以設置為具有與第一保護跡線部253和第二保護跡線部255不對稱的配置。
在圖3中，儘管第四連接跡線部291、第五連接跡線部292和第六連接跡線部294被設置成相對於第一行和第二行之間的直線具有與第一連接跡線部251、第二連接跡線部252和第三連接跡線部254對稱的配置，但是根據實施方式，第四連接跡線部291、第五連接跡線部292和第六連接跡線部294可以設置成具有與第一連接跡線部251、第二連接跡線部252和第三連接跡線部254不對稱的配置。
在圖3中，儘管第五通孔著陸部281、第六通孔著陸部282和第七通孔著陸部284設置成相對於第一行和第二行之間的直線具有與第一通孔著陸部231、第二通孔著陸部和第四通孔著陸部234對稱的配置，但是根據實施方式，第五通孔著陸部281、第六通孔著陸部282和第七通孔著陸部284可以設置成具有非對稱配置。參照圖1、圖2和圖3，第二連接平面部273在與線X1-X1'平行的方向上的線寬可以被第一行和第二行之間的第三距離d3限制，其中第一行中排列有第一襯墊接合部211、第二襯墊接合部212、第三襯墊接合部213、第四襯墊接合部214和第五襯墊接合部215，其中第二行排列有第六襯墊接合部217。第一行和第二行之間的第三距離d3可以大於第一內部晶片襯墊521和第二內部晶片襯墊522之間的第一距離d1。第二連接平面部273可以是在與線X1-X1'平行的方向上的寬度大於第一內部晶片襯墊521和第二內部晶片襯墊522之間的第一距離d1的導電圖案。
因為與第一連接跡線部251、第二連接跡線部252和第三連接跡線部254相比，第二連接平面部273是相對寬的導電圖案，例如，第二連接平面部273的電阻值和阻抗值可以降低以更有效地穩定由流經第二連接平面部273的電流引發的接地電壓或電源電壓。此外，可能需要一定的空間或一定的區域來設置通孔著陸部。然而，因為與例如第一連接跡線部251、第二連接跡線部252和第三連接跡線部254相比，第二連接平面部273是相對寬的導電圖案，所以第三通孔著陸部233可以在平面圖中位於第二連接平面部273的區域中。也就是說，第三導電通孔243可以設置為在平面圖中與第二連接平面部273交疊。因此，可以顯著減小第三導電通孔243和第二連接平面部273之間的電路徑的佈線長度，以改善半導體封裝件10的可靠性和電特性。
如果第一行和第二行之間的第三距離等於第一距離d1，則可能難以增加第二連接平面部的寬度。在這種情況下，第二連接平面部的電阻值可能增加。也就是說，如果第一行和第二行之間的第三距離被設計為等於第一距離d1，則可能難以在第一行和第二行之間設置第三導電通孔。因此，因為第三導電通孔設置為相對於第二連接平面部橫向偏移，所以第三導電通孔和第二連接平面部之間的電路徑的佈線長度可能增加，從而劣化了半導體封裝件10的可靠性和電特性。
如上所述，根據實施方式，與例如第一連接跡線部251、第二連接跡線部252和第三連接跡線部254相比，第二連接平面部273可以是相對寬的導電圖案，並且第三導電通孔243可以設計成在平面圖中與第二連接平面部273交疊。因此，可以通過第三導電通孔243和第二連接平面部273將電源電壓或接地電壓有效地供應給半導體晶片500C。
圖6是例示根據實施方式的在半導體封裝件中採用的另一電路互連結構1100的平面圖。
參照圖6，電路互連結構1100可以包括：第一襯墊接合部1211、第二襯墊接合部1212、第三襯墊接合部1213、第四襯墊接合部1214和第五襯墊接合部1215；第一連接跡線部1251、第二連接跡線部1252和第三連接跡線部1254；第一保護跡線部1253和第二保護跡線部1255；第一通孔著陸部1231、第二通孔著陸部1232、第三通孔著陸部1233和第四通孔著陸部1234；以及第一連接平面部1271和第二連接平面部1273。
第一襯墊接合部1211、第一連接跡線部1251和第一通孔著陸部1231可以構成第一數據信號線。第四襯墊接合部1214、第三連接跡線部1254和第四通孔著陸部1234可以構成第二數據信號線。
第二襯墊接合部1212、第二連接跡線部1252、第一連接平面部1271和第二通孔著陸部1232可以構成電源線。第一保護跡線部1253和第二保護跡線部1255也可以電連接到第一連接平面部1271，以用作電源線的一部分。
當第一數據信號通過第一通孔著陸部1231和第一連接跡線部1251傳輸時，第一保護跡線部1253、第二連接跡線部1252和第一連接平面部1271可以用作信號返回路徑。可以提供第一保護跡線部1253、第二連接跡線部1252和第一連接平面部1271以抑制第一連接跡線部1251的阻抗變化或者減小第一連接跡線部1251的阻抗變化量。當第二數據信號通過第四通孔著陸部1234和第三連接跡線部1254傳輸時，第二保護跡線部1255、第二連接跡線部1252和第一連接平面部1271可以用作信號返回路徑。可以提供第二保護跡線部1255、第二連接跡線部1252和第一連接平面部1271以抑制第三連接跡線部1254的阻抗變化或者減小第三連接跡線部1254的阻抗變化量。
第三襯墊接合部1213、第二連接平面部1273和第三通孔著陸部1233可以構成第一接地線。第五襯墊接合部1215、第二連接平面部1273和第三通孔著陸部1233可以構成第二接地線。
圖7是例示根據實施方式的在半導體封裝件中採用的又一電路互連結構2100的平面圖。
參照圖7，電路互連結構2100可以包括：第一襯墊接合部2211、第二襯墊接合部2212、第三襯墊接合部2213、第四襯墊接合部2214和第五襯墊接合部2215；第一連接跡線部2251、第二連接跡線部2252和第三連接跡線部2254；第一保護跡線部2253和第二保護跡線部2255；第一通孔著陸部2231、第二通孔著陸部2232、第三通孔著陸部2233和第四通孔著陸部2234；以及第一連接平面部2271和第二連接平面部2273。
第一附加襯墊接合部2218可以連接到第一保護跡線部2253的端部2253E，以面向第三襯墊接合部2213。第一附加襯墊接合部2218可以具有與面向第一附加襯墊接合部2218的第三襯墊接合部2213基本相同的形狀。具有與內部連接器（圖1中的560）相同形狀的附加的內部連接器（未示出）可以接合到第一附加襯墊接合部2218。因此，第一附加襯墊接合部2218可以電連接到半導體晶片（圖1的500C）。
第二附加襯墊接合部2219可以連接到第二保護跡線部2255的端部2255E以面向第五襯墊接合部2215。第二附加襯墊接合部2219可以具有與面向第二附加襯墊接合部2219的第五襯墊接合部2215基本相同的形狀。具有與內部連接器（圖1中的560）相同形狀的附加的內部連接器（未示出）可以接合到第二附加襯墊接合部2219。因此，第二附加襯墊接合部2219也可以電連接到半導體晶片（圖1的500C）。
圖8是例示根據實施方式的包括採用半導體封裝件的記憶卡7800的電子系統的方塊圖。記憶卡7800包括諸如非揮發性記憶體裝置之類的記憶體7810以及記憶體控制器7820。記憶體7810和記憶體控制器7820可以存儲數據或讀出存儲的數據。記憶體7810和記憶體控制器7820中的至少一個可以包括根據實施方式的半導體封裝件。
記憶體7810可以包括應用了本公開的實施方式的技術的非揮發性記憶體裝置。記憶體控制器7820可以控制記憶體7810，以使得響應於來自主機7830的讀/寫請求而讀出存儲的數據或將數據進行存儲。
圖9是例示根據實施方式的包括半導體封裝件的電子系統8710的方塊圖。電子系統8710可以包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可以通過提供數據移動的路徑的匯流排8715彼此耦接。
在實施方式中，控制器8711可以包括一個或更多個的微處理器、數位信號處理器、微控制器和/或能夠執行與這些組件相同功能的邏輯器件。控制器8711或記憶體8713可以包括根據本公開的實施方式的半導體封裝件中的一個或更多個。輸入/輸出裝置8712可以包括從鍵板、鍵盤、顯示裝置、觸控螢幕等當中選擇的至少一個。記憶體8713是用於存儲數據的裝置。記憶體8713可以存儲要由控制器8711執行的命令和/或數據等。
記憶體8713可以包括諸如DRAM之類的揮發性記憶體裝置和/或諸如快閃記憶體之類的非揮發性記憶體裝置。例如，快閃記憶體可以安裝到諸如移動終端或桌上型電腦之類的信息處理系統。快閃記憶體可以構成固態磁碟（SSD）。在這種情況下，電子系統8710可以將大量數據穩定地存儲在快閃記憶體系統中。
電子系統8710還可以包括介面8714，其被配置為向通信網絡發送數據和從通信網絡接收數據。介面8714可以是有線類型或無線類型。例如，介面8714可以包括天線或者有線或無線的收發器。
電子系統8710可以實現為移動系統、個人電腦、工業電腦或執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理（PDA）、便攜式電腦、平板電腦、行動電話、智能電話、無線電話、膝上型電腦、記憶卡、數位音樂系統和信息發送/接收系統中的任何一種。
如果電子系統8710是能夠執行無線通信的設備，則電子系統8710可以用於使用分碼多重址進接（CDMA）、全球移動通信系統（GSM）、北美數位蜂窩（NADC）、增強分時多重進接（E-TDMA）、寬帶分碼多重進接（WCDMA）、CDMA2000、長期演進（LTE）或無線寬帶網際網路（Wibro）的技術的通信系統中。
已經出於例示性目的而公開了本公開的實施方式。本領域技術人士將認識到：在不背離本公開和所附申請專利範圍的範疇和精神的情況下，可以進行各種修改、添加和替換。
10:半導體封裝件 100:電路互連結構 200:基板主體 200S:封裝基板 201:第一表面 203:第二表面 211:第一襯墊接合部 212:第二襯墊接合部 213:第三襯墊接合部 214:第四襯墊接合部 215:第五襯墊接合部 217:第六襯墊接合部 231:第一通孔著陸部 232:第二通孔著陸部 233:第三通孔著陸部 234:第四通孔著陸部 240:導電通孔 241:第一導電通孔 242:第二導電通孔 243:第三導電通孔 251:第一連接跡線部 252:第二連接跡線部 253:第一保護跡線部 253E:端部 254:第三連接跡線部 255:第二保護跡線部 255E:端部 260:外部連接器著陸部 261:第一外部連接器著陸部 262:第二外部連接器著陸部 263:第三外部連接器著陸部 271:第一連接平面部 273:第二連接平面部 273S:側表面 275:第三連接平面部 281:第五通孔著陸部 282:第六通孔著陸部 284:第七通孔著陸部 291:第四連接跡線部 292:第五連接跡線部 293:第三保護跡線部 294:第六連接跡線部 295:第四保護跡線部 410:第三介電層 430:第四介電層 500:晶片主體 500C:半導體晶片 501:表面 511:第一外部晶片襯墊 512:第二外部晶片襯墊 521:第一內部晶片襯墊 522:第二內部晶片襯墊 531:第一襯墊連接跡線部 532:第二襯墊連接跡線部 541:第一介電層 542:第二介電層 560:內部連接器 600:外部連接器 601:第一外部連接器 602:第二外部連接器 603:第三外部連接器 1100:電路互連結構 1211:第一襯墊接合部 1212:第二襯墊接合部 1213:第三襯墊接合部 1214:第四襯墊接合部 1215:第五襯墊接合部 1231:第一通孔著陸部 1232:第二通孔著陸部 1233:第三通孔著陸部 1234:第四通孔著陸部 1251:第一連接跡線部 1252:第二連接跡線部 1253:第一保護跡線部 1254:第三連接跡線部 1255:第二保護跡線部 1271:第一連接平面部 1273:第二連接平面部 2100:電路互連結構 2211:第一襯墊接合部 2212:第二襯墊接合部 2213:第三襯墊接合部 2214:第四襯墊接合部 2215:第五襯墊接合部 2218:第一附加襯墊接合部 2219:第二附加襯墊接合部 2231:第一通孔著陸部 2232:第二通孔著陸部 2233:第三通孔著陸部 2234:第四通孔著陸部 2251:第一連接跡線部 2252:第二連接跡線部 2253:第一保護跡線部 2253E:端部 2254:第三連接跡線部 2255:第二保護跡線部 2255E:端部 2271:第一連接平面部 2273:第二連接平面部 7800:記憶卡 7810:記憶體 7820:記憶體控制器 7830:主機 8710:電子系統 8711:控制器 8712:輸入/輸出裝置 8713:記憶體 8714:介面 8715:匯流排 d1:第一距離 d2:第二距離 d3:第三距離 X1-X1’:線 X2-X2’:線 X3-X3’:線
圖1是例示根據實施方式的半導體封裝件的截面圖。 圖2是例示根據實施方式的半導體封裝件的外部晶片襯墊的平面圖。 圖3是例示根據實施方式的包括在半導體封裝件中的電路互連結構的示例的平面圖。 圖4是包括沿圖3中的線X2-X2'截取的截面圖的半導體封裝件的截面圖。 圖5是包括沿圖3中的線X3-X3'截取的截面圖的半導體封裝件的截面圖。 圖6是例示根據實施方式的包括在半導體封裝件中的電路互連結構的示例的平面圖。 圖7是例示根據實施方式的包括在半導體封裝件中的電路互連結構的示例的平面圖。 圖8是例示根據實施方式的採用包括半導體封裝件的記憶卡的電子系統的方塊圖。 圖9是例示根據實施方式的包括半導體封裝件的電子系統的方塊圖。
10:半導體封裝件
100:電路互連結構
200:基板主體
200S:封裝基板
201:第一表面
203:第二表面
211:第一襯墊接合部
231:第一通孔著陸部
240:導電通孔
241:第一導電通孔
251:第一連接跡線部
260:外部連接器著陸部
261:第一外部連接器著陸部
271:第一連接平面部
273:第二連接平面部
410:第三介電層
430:第四介電層
500:晶片主體
500C:半導體晶片
501:表面
511:第一外部晶片襯墊
512:第二外部晶片襯墊
521:第一內部晶片襯墊
522:第二內部晶片襯墊
531:第一襯墊連接跡線部
532:第二襯墊連接跡線部
541:第一介電層
542:第二介電層
560:內部連接器
600:外部連接器
601:第一外部連接器
d1:第一距離
d2:第二距離
X1-X1’:線

Claims (20)

  1. 一種半導體封裝件，該半導體封裝件包括：封裝基板，所述封裝基板包括基板主體；以及半導體晶片，所述半導體晶片安裝在所述封裝基板上，其中，所述封裝基板包括：第一襯墊接合部、第二襯墊接合部和第三襯墊接合部，所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部設置在所述基板主體上，其中所述第二襯墊接合部位於所述第一襯墊接合部的一側，並且所述第三襯墊接合部位於所述第一襯墊接合部的另一側；第一通孔著陸部、第二通孔著陸部和第三通孔著陸部，所述第一通孔著陸部、所述第二通孔著陸部和所述第三通孔著陸部設置在所述基板主體上以與所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部間隔開；第一連接跡線部，所述第一連接跡線部延伸以將所述第一襯墊接合部連接到所述第一通孔著陸部；第二連接跡線部，所述第二連接跡線部連接到所述第二襯墊接合部，所述第二連接跡線部與所述第一連接跡線部平行；第一保護跡線部，所述第一保護跡線部具有與所述第三襯墊接合部間隔開的端部並且所述第一保護跡線部延伸成與所述第一連接跡線部基本平行；第一連接平面部，所述第一連接平面部與所述第一通孔著陸部間隔開，圍繞並且電旁路所述第一通孔著陸部以將所述第二連接跡線部連接到所述第一保護跡線部，並將所述第二連接跡線部連接到所述第二通孔著陸部；以及第二連接平面部，所述第二連接平面部將所述第三襯墊接合部連接到所述第三通孔著陸部，並且其中，所述半導體晶片包括： 晶片主體；第一內部晶片襯墊，所述第一內部晶片襯墊設置在所述晶片主體的表面上；第一外部晶片襯墊，所述第一外部晶片襯墊設置在所述晶片主體的所述表面上以與所述第一內部晶片襯墊間隔開，所述第一外部晶片襯墊設置為分別與所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部交疊，並且所述第一外部晶片襯墊連接到所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部中的相應襯墊接合部；以及第一襯墊連接跡線部，所述第一襯墊連接跡線部將所述第一內部晶片襯墊連接到所述第一外部晶片襯墊。
  2. 根據請求項1所述的半導體封裝件，其中，所述第一保護跡線部和所述第二連接跡線部分別位於所述第一連接跡線部的兩側。
  3. 根據請求項1所述的半導體封裝件，其中，所述第一保護跡線部和所述第二連接平面部分別位於所述第三襯墊接合部的兩側。
  4. 根據請求項1所述的半導體封裝件，其中，所述第一連接跡線部和所述第二連接平面部分別位於所述第一襯墊接合部的兩側。
  5. 根據請求項1所述的半導體封裝件，其中，所述第二連接跡線部和所述第二連接平面部分別位於所述第二襯墊接合部的兩側。
  6. 根據請求項1所述的半導體封裝件，其中，所述第一保護跡線部在一方向上延伸，所述第一連接跡線部在一方向上延伸，並且所述第一保護跡線部和所述第一連接跡線部彼此間隔開。
  7. 根據請求項1所述的半導體封裝件，其中，所述第一連接平面部與所述第一通孔著陸部間隔開。
  8. 根據請求項1所述的半導體封裝件，其中，所述第一通孔著陸部位於所述第一襯墊接合部、所述第二襯墊接合部 和所述第三襯墊接合部的第一側；並且其中，所述第三通孔著陸部位於所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部的與所述第一通孔著陸部相對的第二側。
  9. 根據請求項1所述的半導體封裝件，其中，所述第二通孔著陸部位於所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部的第一側；並且其中，所述第三通孔著陸部位於所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部的與所述第二通孔著陸部相對的第二側。
  10. 根據請求項1所述的半導體封裝件，其中，所述第一連接平面部位於所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部的第一側；並且其中，所述第二連接平面部位於所述第一襯墊接合部、所述第二襯墊接合部和所述第三襯墊接合部的與所述第一連接平面部相對的第二側。
  11. 根據請求項1所述的半導體封裝件，其中，所述第一通孔著陸部、所述第一連接跡線部和所述第一襯墊接合部構成用於將數據信號傳輸到所述半導體晶片的數據信號線。
  12. 根據請求項11所述的半導體封裝件，其中，所述第二通孔著陸部、所述第一連接平面部、所述第二連接跡線部和所述第二襯墊接合部構成用於向所述半導體晶片供應接地電壓的接地線。
  13. 根據請求項12所述的半導體封裝件，其中，所述第三通孔著陸部、所述第二連接平面部和所述第三襯墊接合部構成用於向所述半導體晶片供應電源電壓的電源線。
  14. 根據請求項11所述的半導體封裝件，其中，所述第二通孔著陸部、所述第一連接平面部、所述第二連接跡線部和所述第二襯墊接合部構成用於向 所述半導體晶片供應電源電壓的電源線。
  15. 根據請求項14所述的半導體封裝件，其中，所述第三通孔著陸部、所述第二連接平面部和所述第三襯墊接合部構成用於向所述半導體晶片供應接地電壓的接地線。
  16. 根據請求項1所述的半導體封裝件，該半導體封裝件還包括：第四襯墊接合部和第五襯墊接合部，所述第四襯墊接合部和所述第五襯墊接合部設置在所述基板主體上；第四通孔著陸部，所述第四通孔著陸部設置在所述基板主體上以與所述第四襯墊接合部間隔開；第三連接跡線部，所述第三連接跡線部延伸以將所述第四襯墊接合部連接到所述第四通孔著陸部；以及第二保護跡線部，所述第二保護跡線部具有與所述第五襯墊接合部間隔開的端部並且所述第二保護跡線部延伸成與所述第三連接跡線部基本平行，其中，所述第一連接平面部與所述第四通孔著陸部間隔開並且圍繞且電旁路所述第四通孔著陸部以將所述第二連接跡線部連接到所述第二保護跡線部，並且其中，所述第二連接平面部延伸以將所述第五襯墊接合部連接到所述第三通孔著陸部。
  17. 根據請求項16所述的半導體封裝件，其中，所述第一襯墊接合部、所述第二襯墊接合部、所述第三襯墊接合部、所述第四襯墊接合部和所述第五襯墊接合部排列在第一行中。
  18. 根據請求項17所述的半導體封裝件，該半導體封裝件還包括多個第六襯墊接合部，所述多個第六襯墊接合部設置在所述基板主體上並排列在與所述第一行間隔開的第二行中， 其中，所述第二連接平面部位於所述第一行和所述第二行之間。
  19. 根據請求項18所述的半導體封裝件，其中，所述半導體晶片還包括：第二外部晶片襯墊，所述第二外部晶片襯墊設置在所述晶片主體上以與所述第六襯墊接合部交疊並連接到相應的所述第六襯墊接合部；第二內部晶片襯墊，所述第二內部晶片襯墊設置在所述晶片主體上以與所述第二外部晶片襯墊間隔開並且面向所述第一內部晶片襯墊；以及第二襯墊連接跡線部，所述第二襯墊連接跡線部將所述第二內部晶片襯墊連接到所述第二外部晶片襯墊。
  20. 根據請求項19所述的半導體封裝件，其中，所述第一內部晶片襯墊與所述第二內部晶片襯墊之間的第一距離小於所述第一外部晶片襯墊與所述第二外部晶片襯墊之間的第二距離。
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