CN111276458B - 半导体封装件 - Google Patents

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Abstract

半导体封装件。半导体封装件的封装基板包括：第二焊盘接合部和第三焊盘接合部，其分别位于基板主体上的第一焊盘接合部的两侧。第一通孔着陆部、第二通孔着陆部和第三通孔着陆部与第一焊盘接合部、第二焊盘接合部和第三焊盘接合部间隔开。第一连接迹线部和第二连接迹线部并排设置。第一保护迹线部与第一连接迹线部基本平行。第二连接迹线部通过第一连接平面部连接到第一保护迹线部。第一连接平面部将第二连接迹线部连接到第二通孔着陆部。第三焊盘接合部通过第二连接平面部连接到第三通孔着陆部。安装在封装基板上的半导体芯片包括第一内部芯片焊盘和接合到封装基板的第一外部芯片焊盘。

Description

半导体封装件
技术领域
本公开一般涉及半导体封装件。
背景技术
半导体封装件中的每一个可以被配置为包括安装在封装基板上的半导体芯片。封装基板可以包括连接到半导体芯片的电路互连结构。电路互连结构可以被配置为包括接地线、电源线和传输电信号的信号线。由于在高性能电子系统中需要高速操作的快速半导体芯片，所以高频信号已经通过电路互连结构的信号线进行传输。高频信号具有短波长，从而导致高频信号之间的串扰现象。因此，可以需要一种抑制信号线之间的干扰现象的方法来提供可靠的半导体芯片。
发明内容
根据实施方式，一种半导体封装件包括：封装基板；以及半导体芯片，其安装在封装基板上。封装基板包括：第二焊盘接合部和第三焊盘接合部，其分别位于设置在基板主体上的第一焊盘接合部的两侧；第一通孔着陆部、第二通孔着陆部和第三通孔着陆部，其设置在基板主体上以与第一焊盘接合部、第二焊盘接合部和第三焊盘接合部间隔开；第一连接迹线部，其延伸以将第一焊盘接合部连接到第一通孔着陆部；第二连接迹线部，其连接到第二焊盘接合部以与第一连接迹线部基本平行；第一保护迹线部，其具有与第三焊盘接合部间隔开的端部，并延伸成与第一连接迹线部基本平行；以及第一连接平面部，其设置为与所述第一通孔着陆部间隔开。第一连接平面部围绕并电旁路或避开第一通孔着陆部，以将第二连接迹线部连接到第一保护迹线部。另外，第一连接平面部设置为将第二连接迹线部连接到第二通孔着陆部。第二连接平面部设置为将第三焊盘接合部连接到所述第三通孔着陆部。半导体芯片包括芯片主体，设置在芯片主体的表面上的第一内部芯片焊盘，以及设置在芯片主体的表面上以与第一内部芯片焊盘间隔开的第一外部芯片焊盘。第一外部芯片焊盘设置为分别与第一焊盘接合部、第二焊盘接合部和第三焊盘接合部交叠。另外，第一外部芯片焊盘连接到第一焊盘接合部、第二焊盘接合部和第三焊盘接合部中的相应焊盘接合部。第一焊盘连接迹线部将第一内部芯片焊盘连接到第一外部芯片焊盘。
附图说明
图1是例示根据实施方式的半导体封装件的截面图。
图2是例示根据实施方式的半导体封装件的外部芯片焊盘的平面图。
图3是例示根据实施方式的包括在半导体封装件中的电路互连结构的示例的平面图。
图4是包括沿图3中的线X2-X2'截取的截面图的半导体封装件的截面图。
图5是包括沿图3中的线X3-X3'截取的截面图的半导体封装件的截面图。
图6是例示根据实施方式的包括在半导体封装件中的电路互连结构的示例的平面图。
图7是例示根据实施方式的包括在半导体封装件中的电路互连结构的示例的平面图。
图8是例示根据实施方式的采用包括半导体封装件的存储卡的电子系统的框图。
图9是例示根据实施方式的包括半导体封装件的电子系统的框图。
具体实施方式
本文使用的术语可以对应于考虑到它们在实施方式中的功能而选择的词，并且术语的含义可以被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义，则可以根据定义来解释术语。除非另外定义，否则本文使用的术语(包括技术术语和科学术语)具有与实施方式所属领域的普通技术人员通常理解的含义相同的含义。
将要理解，尽管术语“第一”、“第二”、“第三”等可以在本文中用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开，而不用于限定元件本身或者表示特定顺序。
还将理解，当元件或层被称为在另一元件或层“上”、“上方”、“下”、“下方”或“外部”时，该元件或层可以是可以存在与该另一元件或层直接接触，或者存在中间的元件或层。用于描述元件或层之间的关系的其他词语应以类似的方式解释(例如，“在...之间”与“直接在...之间”或“相邻”与“直接相邻”)。
诸如“下方”、“之下”、“下”、“之上”、“上”、“顶”、“底”等的空间相对术语可用于描述元素和/或特征与另一个元素和/或特征的关系，例如，如图所示。应当理解，空间相对术语旨在包括除了图中所示的朝向之外的装置在使用和/或操作中的不同朝向。例如，当翻转图中的装置时，被描述为在另一元素或特征之下或下方的元素然后将定向为在该另一元素或特征之上。装置可以以其他方式定向(旋转90度或在其他朝向)，并且相应地解释本文使用的空间相对描述符。
在以下实施方式中，半导体封装件可以包括电子器件，诸如半导体芯片或半导体管芯。半导体芯片或半导体管芯可以通过使用模切工艺将诸如晶圆之类的半导体基板分离成多个片来获得。半导体芯片可以对应于存储器芯片、逻辑芯片(包括专用集成电路(ASIC)芯片)或片上系统(SoC)。存储器芯片可以包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可以包括集成在半导体基板上的逻辑电路。半导体封装件可用于诸如移动电话之类的通信系统、与生物技术或医疗保健相关联的电子系统、或可穿戴电子系统中。
在整个说明书中，相同的附图标记表示相同的元件。即使参照附图没有提及或描述附图标记，也可以参照另一附图提及或描述该附图标记。另外，即使附图中未示出附图标记，也可以参照另一附图来提及或描述该附图标记。
图1是例示根据实施方式的半导体封装件10的截面图。图2是例示根据实施方式的包括在半导体封装件10中的半导体芯片500C的第一外部芯片焊盘511和第二外部芯片焊盘512的平面图。图3是例示根据实施方式的包括在半导体封装件10中的封装基板200S的电路互连结构100的平面图。图1是沿图3中的线X1-X1'截取的截面图。图4是包括沿图3中的线X2-X2'截取的截面图的半导体封装件10的截面图。图5是包括沿图3中的线X3-X3'截取的截面图的半导体封装件10的截面图。
参照图1和图2，半导体封装件10可以被配置为包括封装基板200S和半导体芯片500C。半导体芯片500C可以包括芯片主体500，在芯片主体500中或其上形成集成电路。第一内部芯片焊盘521可以设置在芯片主体500的表面501上。第二内部芯片焊盘522可以设置在芯片主体500的表面501上，以与第一内部芯片焊盘521间隔开并且面向第一内部芯片焊盘521。第一介电层541可以设置在芯片主体500的表面501上，以露出第一内部芯片焊盘521和第二内部芯片焊盘522。第一介电层541可以填充第一内部芯片焊盘521和第二内部芯片焊盘522之间的空间，以将第一内部芯片焊盘521和第二内部芯片焊盘522彼此电隔离。
第一外部芯片焊盘511可以设置在第一介电层541的与芯片主体500相对的表面上，以在平面图中与第一内部芯片焊盘521间隔开(参见图2)。第二外部芯片焊盘512可以设置在第一介电层541的与芯片主体500相对的表面上，以在平面图中与第二内部芯片焊盘522间隔开(参见图2)。如图2所示，第一内部芯片焊盘521和第二内部芯片焊盘522可以设置在第一外部芯片焊盘511和第二外部芯片焊盘512之间。第一内部芯片焊盘521和第二内部芯片焊盘522之间的第一距离d1可以小于第一外部芯片焊盘511和第二外部芯片焊盘512之间的第二距离d2。
第一焊盘连接迹线部531可以设置在第一介电层541上，以分别将第一内部芯片焊盘521连接到第一外部芯片焊盘511。第一焊盘连接线部531可以对应于从第一内部芯片焊盘521延伸以到达第一外部芯片焊盘511的重分布线。第二焊盘连接迹线部532可以设置在第一介电层541上以将第二内部芯片焊盘522分别连接到第二外部芯片焊盘512。第二焊盘连接迹线部532也可以对应于从第二内部芯片焊盘522延伸以到达第二外部芯片焊盘512的重分布线。
第二介电层542可以设置在第一介电层541的与芯片主体500相对的表面上，以覆盖第一焊盘连接迹线部531和第二焊盘连接迹线部532。第二介电层542可以设置为露出第一外部芯片焊盘511和第二外部芯片焊盘512。
第一外部芯片焊盘511和第二外部芯片焊盘512可以用作用于将电信号施加到半导体芯片500C的连接端子。第一外部芯片焊盘511和第二外部芯片焊盘512可以包括用于将电数据信号施加到半导体芯片500C的信号焊盘、用于向半导体芯片500C供应接地电压的至少一个接地焊盘、以及用于向半导体芯片500C供应电源电压的至少一个电源焊盘。
半导体芯片500C可以安装在封装基板200S上。半导体芯片500C可以以倒装芯片形式接合到封装基板200S，使得半导体芯片500C的第一外部芯片焊盘511和第二外部芯片焊盘512面向封装基板200S。半导体芯片500C可以通过位于半导体芯片500C和封装基板200S之间的内部连接器560电连接到封装基板200S。内部连接器560可以是凸块。
参照图1，封装基板200S可以用作将半导体芯片500C电连接到外部装置(未示出)的互连构件。封装基板200S可以被提供为具有印刷电路板(PCB)结构。
封装基板200S可以被配置为包括基板主体200。基板主体200可以包括介电层。基板主体200可以具有第一表面201和第二表面203，半导体芯片500C设置在第一表面201上，第二表面203位于与半导体芯片500C相对。外部连接器600可以附接到基板主体200的第二表面203。外部连接器600可以是用于将半导体封装件10电连接到外部装置的互连构件。外部连接器600可以是互连构件，例如焊球。
外部连接器着陆部260可以设置在基板主体200的第二表面203上。在这种情况下，外部连接器600可以接合到外部连接器着陆部260。外部连接器着陆部260可以是导电图案。第四介电层430可以设置在基板主体200的第二表面203上，以露出外部连接器着陆部260。第四介电层430可以形成为包括阻焊层。
导电通孔240可以设置为垂直穿透基板主体200。导电通孔240可以分别电连接到设置在基板主体200的第二表面203上的外部连接器着陆部260。在实施方式中，导电通孔240可以按照一对一的方式电连接到外部连接器着陆部260，由此单个导电通孔240连接到单个外部连接器着陆部260。导电通孔240可以分别设置为在平面图中与外部连接器着陆部260交叠。尽管未在图中示出，但是导电连接迹线部可以附加地设置在基板主体200的第二表面203上，以便当导电通孔240被设置为相对于外部连接器着陆部260横向偏移时将导电通孔240电连接至外部连接器着陆部260。
参照图1和图3，电路互连结构100可以设置在基板主体200的第一表面201上。电路互连结构100可以包括导电图案。电路互连结构100可以设置为将导电通孔240电连接到内部连接器560。电路互连结构100可以是将导电通孔240电连接到半导体芯片500C的导电图案。第三介电层410可以设置在基板主体200的第一表面201上，以露出电路互连结构100的部分。
电路互连结构100可以包括设置在基板主体200的第一表面201上的第一焊盘接合部211、第二焊盘接合部212、第三焊盘接合部213、第四焊盘接合部214和第五焊盘接合部215。第一焊盘接合部211、第二焊盘接合部212、第三焊盘接合部213、第四焊盘接合部214和第五焊盘接合部215可以是导电图案。第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215可以顺序布置在与图3的线X1-X1'相交的第一列中。电路互连结构100还可以包括多个第六焊盘接合部217，第六焊盘接合部217可以顺序布置在与第一列间隔开的第二列中。第六焊盘接合部217可以布置为分别面向第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215。在实施方式中，第六焊盘接合部217可以布置成按照一对一的方式面向第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215，由此单个第六焊盘接合部217面向来自第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215的焊盘接合部中的一个。
第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215可以分别电连接到半导体芯片500C的相应的第一外部芯片焊盘(图1的511)。在实施方式中，第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215按照一对一的方式电连接到对应的第一外部芯片焊盘(图1中的511)，由此单个焊盘接合部(即，213)电连接到单个第一外部芯片焊盘(即，对应的第一输出芯片焊盘511)。第六焊盘接合部217也可以分别电连接到半导体芯片500C的相应的第二外部芯片焊盘(图1的512)。在实施方式中，第六焊盘接合部217按照一对一的方式电连接到对应的第二外部芯片焊盘512，由此单个第六焊盘接合部217电连接到单个对应的第二外部芯片焊盘512。第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215可以在平面图中分别位于与半导体芯片500C的第一外部芯片焊盘(图1的511)交叠的位置。第六焊盘接合部217可以在平面图中分别位于与半导体芯片500C的第二外部芯片焊盘(图1的512)交叠的位置。第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215以及第六焊盘接合部217可以分别通过内部连接器560电连接到半导体芯片500C的第一外部芯片焊盘511和第二外部芯片焊盘512。在实施方式中，第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215以及第六焊盘接合部217可以通过一对一方式的内部连接器560，按照一对一的方式电连接到第一外部芯片焊盘511和第二外部芯片焊盘512，由此单个焊盘接合部(即，213)通过单个内部连接器560电连接到单个第一外部芯片焊盘511，并且单个第六焊盘接合部217通过单个内部连接器560电连接到单个第二外部芯片焊盘512。
当从平面图观察时，半导体芯片500C的第一内部芯片焊盘521可以位于分别与第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215间隔开一定距离。尽管半导体芯片500C的第一内部芯片焊盘521在平面图中不与第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215交叠，但是第一内部芯片焊盘521可以通过第一焊盘连接迹线部531和第一外部芯片焊盘511电连接到第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215中的相应一个。当从平面图观察时，半导体芯片500C的第二内部芯片焊盘522可以位于分别与第六焊盘接合部217间隔开一定距离。第二内部芯片焊盘522可以通过第二焊盘连接迹线部532和第二外部芯片焊盘512电连接到第六焊盘接合部217中的相应一个。
第一外部芯片焊盘511和第二外部芯片焊盘512以及第一焊盘连接迹线部531和第二焊盘连接迹线部532可以允许第一焊盘接合部211、第二焊盘接合部212、第三焊盘接合部213、第四焊盘接合部214、第五焊盘接合部215和第六焊盘接合部217位于基板主体200的第一表面201上的任意位置。因此，第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215可以设置为在平面图中相对于第一内部芯片焊盘521横向偏移，第六焊盘接合部217可以设置为在平面图中相对于第二内部芯片焊盘522横向偏移。因此，排列有第一焊盘接合部211至第五焊盘接合部215的第一列与排列有第六焊盘接合部217的第二列之间的第三距离d3可以设计为大于第一内部芯片焊盘521和第二内部芯片焊盘522之间的第一距离d1。
第一通孔着陆部231、第二通孔着陆部232、第三通孔着陆部233和第四通孔着陆部234可以设置在基板主体200的第一表面201上，以构成电路互连结构100的一部分。当从平面图观察时，第一通孔着陆部231、第二通孔着陆部232、第三通孔着陆部233和第四通孔着陆部234可以设置为与第一焊盘接合部211、第二焊盘接合部212，第三焊盘接合部213，第四焊盘接合部214，第五焊盘接合部215和第六焊盘接合部217间隔开。第一通孔着陆部231、第二通孔着陆部232、第三通孔着陆部233和第四通孔着陆部234可以设置为在平面图中与导电通孔(图1中的240)交叠。例如，如图1所示，第一通孔着陆部231可以设置为与包括在导电通孔240中的第一导电通孔241交叠，并且可以电连接到第一导电通孔241。
第一连接迹线部251、第二连接迹线部252和第三连接迹线部254以及第一保护迹线部253和第二保护迹线部255可以设置在基板主体200的第一表面201上，以构成电路互连结构100的一部分。第一连接迹线部251、第二连接迹线部252和第三连接迹线部254以及第一保护迹线部253和第二保护迹线部255可以是线形导电图案。
第一连接迹线部251可以延伸以将第一焊盘接合部211连接到第一通孔着陆部231。第二连接迹线部252可以连接到第二焊盘接合部212并且可以设置为与第一连接迹线部251平行。第三连接迹线部254可以延伸以将第四焊盘接合部214连接到第四通孔着陆部234。第一连接迹线部251、第二连接迹线部252和第三连接迹线部254可以设置成彼此间隔开一定距离。第一连接迹线部251、第二连接迹线部252和第三连接迹线部254可以延伸为彼此平行。在实施方式中，第一连接迹线部251、第二连接迹线部252和第三连接迹线部254可以延伸成相互不交叠。
第一保护迹线部253可以设置成使得第一保护迹线部253的端部253E与第三焊盘接合部213间隔开并且与第三焊盘接合部213相邻。第一保护迹线部253可以延伸为与第一连接迹线部251平行。第一保护迹线部253可以设置在第一连接迹线部251的与第二连接迹线部252相对的一侧。第一保护迹线部253和第一连接迹线部251可以并排布置以彼此间隔开一定距离。第二保护迹线部255可以设置成使得第二保护迹线部255的端部255E与第五焊盘接合部215间隔开并且与第五焊盘接合部215相邻。第二保护迹线部255可以延伸以与第三连接迹线部254平行。第二连接迹线部255可以设置在第三连接迹线部254的与第二连接迹线部252相对的一侧。
第一连接平面部271和第二连接平面部273可以设置在基板主体200的第一表面201上，以构成电路互连结构100的一部分。第一连接平面部271和第二连接平面部273可以是导电图案，它们中的每一个与第一连接迹线部251和第三连接迹线部254的平面面积相比具有更大的平面面积。第一连接平面部271和第二连接平面部273可以是与第一通孔着陆部231和第四通孔着陆部234电隔离的导电图案。
在实施方式中，第一连接平面部271可以设置为与第一通孔着陆部231间隔开一定距离。第一连接平面部271可以设置为在平面图中部分地围绕第一通孔着陆部231。在实施方式中，第一连接平面部271可以设置为在部分地围绕第一通孔着陆部231的同时与第一通孔着陆部231间隔开至少一定距离。第一连接平面部271可以延伸以将第二连接迹线部252连接到第一保护迹线部253并且电旁路或绕过第一通孔着陆部231。第一连接平面部271还可以延伸以将第二连接迹线部252连接到第二通孔着陆部232。第一连接平面部271可以是包括第二通孔着陆部232的导电图案。也就是说，第二通孔着陆部232可以对应于第一连接平面部271的一部分。
第一连接平面部271可以附加地延伸以与第四通孔着陆部234间隔开。第一连接平面部271可以延伸以在平面图中部分地围绕并电旁路或绕过第四通孔着陆部234。在实施方式中，第一连接平面部271可以设置为在部分地围绕第四通孔着陆部234的同时与第四通孔着陆部234间隔开至少一定距离。第一连接平面部271可以延伸以将第二连接迹线部252连接到第二保护迹线部255。第一连接平面部271可以将第一保护迹线部253和第二保护迹线部255电连接到第二通孔着陆部232。
第二连接平面部273可以设置成将第三焊盘接合部213连接到第三通孔着陆部233。第二连接平面部273可以被配置为包括第三通孔着陆部233。也就是说，第三通孔着陆部233可以对应于第二连接平面部273的一部分。第二连接平面部273可以延伸以使得第二连接平面部273的侧表面273S面向第一焊盘接合部211、第二焊盘接合部212和第四焊盘接合部214。第二连接平面部273还可以延伸以将第五焊盘接合部215连接到第三通孔着陆部233。第二连接平面部273可以设置为与第一焊盘接合部211、第二焊盘接合部212和第四焊盘接合部214间隔开一定距离。例如，第二连接平面部273可以在平面图中部分地围绕并电旁路或绕过第一焊盘接合部211、第二焊盘接合部212和第四焊盘接合部214。
参照图3，第一保护迹线部253和第二连接迹线部252可以分别位于第一连接迹线部251的两侧。如本文对各种实施方式所使用的，分别位于第三部的两侧的第一部和第二部意味着第三部位于第一部和第二部之间。例如，第一保护迹线部253和第二连接迹线部252位于第一连接迹线部251两侧意味着第一连接迹线部251位于第一保护迹线部253和第二连接迹线部252之间。第二保护迹线部255和第二连接迹线部252可以分别位于第三连接迹线部254的两侧。第一保护迹线部253、第一连接迹线部251、第二连接迹线部252、第三连接迹线部254和第二保护迹线部255可以在与第一列平行的方向上顺序排列。因此，第三焊盘接合部213、第一焊盘接合部211、第二焊盘接合部212、第四焊盘接合部214和第五焊盘接合部215也可以顺序排列在第一列中。
第一保护迹线部253和第二连接平面部273可以分别位于第三焊盘接合部213的两侧。另外，第一连接迹线部251和第二连接平面部273可以分别位于第一焊盘接合部211的两侧。因为第一通孔着陆部231连接到第一连接迹线部251并且第三通孔着陆部233连接到第二连接平面部273，所以第一通孔着陆部231和第三通孔着陆部233可以分别位于第一焊盘接合部211的两侧。在实施方式中，第一通孔着陆部231位于第一焊盘接合部211至第三焊盘接合部213的第一侧，并且第三通孔着陆部233位于第一焊盘接合部211至第三焊盘接合部213的与第一通孔着陆部231相对的第二侧。在实施方式中，第一焊盘接合部211至第三焊盘接合部213位于第一通孔着陆部231和第三通孔着陆部233之间。
第二连接迹线部252和第二连接平面部273可以分别位于第二焊盘接合部212的两侧。因为第二连接迹线部252通过第一连接平面部271连接到第二通孔着陆部232，所以第二通孔着陆部232和第三通孔着陆部233可以分别位于第二焊盘接合部212的两侧。在实施方式中，第二通孔着陆部232位于第一焊盘接合部211至第三焊盘接合部213的第一侧，并且第三通孔着陆部233位于第一焊盘接合部211至第三焊盘接合部213的与第二通孔着陆部232相对的第二侧。在实施方式中，第一焊盘接合部211至第三焊盘接合部213位于第二通孔着陆部232和第三通孔着陆部233之间。
第二连接平面部273可以位于第一列焊盘接合部和第二列焊盘接合部之间，第一列焊盘接合部包括排列在第一列中的第一焊盘接合部211、第二焊盘接合部212、第三焊盘接合部213、第四焊盘接合部214和第五焊盘接合部215，第二列焊盘接合部包括排列在第二列中的第六焊盘接合部217。因此，第一连接平面部271和第二连接平面部273可以分别位于包括第一焊盘接合部211、第二焊盘接合部212、第三焊盘接合部213、第四焊盘接合部214和第五焊盘接合部215的第一列焊盘接合部的两侧。在实施方式中，第一连接平面部271位于第一焊盘接合部211至第三焊盘接合部213的第一侧，并且第二连接平面部273位于第一焊盘接合部211至第三焊盘接合部213的与第一连接平面部271相对的第二侧。在实施方式中，第一焊盘接合部211至第三焊盘接合部213位于第一连接平面部271和第二连接平面部273之间。
参照图1和图3，第一焊盘接合部211、第一连接迹线部251和第一通孔着陆部231可以构成第一数据信号线。第一数据信号线可以是将数据信号传输到半导体芯片500C的信号线。第一数据信号线还可以包括第一导电通孔241、包括在外部连接器着陆部260中的第一外部连接器着陆部261以及包括在外部连接器600中的第一外部连接器601，它们与第一通孔着陆部231串联连接。类似地，第二数据信号线可以包括第四焊盘接合部214、第三连接迹线部254和第四通孔着陆部234。
参照图3和图4，第二焊盘接合部212、第二连接迹线部252、第一连接平面部271和第二通孔着陆部232可以构成接地线。接地线可以提供用于向半导体芯片500C供应接地电压的电路径。如图5所示，接地线还可以包括导电通孔240中包括的第二导电通孔242、包括在外部连接器着陆部260中的第二外部连接器着陆部262以及包括在外部连接器600中的第二外部连接器602，第二导电通孔242、第二外部连接器着陆部262和第二外部连接器602串联连接到第二通孔着陆部232。第一保护迹线部253和第二保护迹线部255也可以通过第一连接平面部271电连接到接地线以接地。
参照图3和图5，第三焊盘接合部213、第二连接平面部273和第三通孔着陆部233可以构成第一电源线。第一电源线可以提供用于向半导体芯片500C供应电源电压的电路径。如图4所示，第一电源线还可以包括导电通孔240中包括的第三导电通孔243、包括在外部连接器着陆部260中的第三外部连接器着陆部263以及包括在外部连接器600中的第三外部连接器603，第三导电通孔243、第三外部连接器着陆部263和第三外部连接器603串联连接到第三通孔着陆部233。第五焊盘接合部215、第二连接平面部273和第三通孔着陆部233可以构成第二电源线。
再次参照图1和图3，数据信号可以通过包括第一焊盘接合部211、第一连接迹线部251、和第一通孔着陆部231的第一数据信号线施加到半导体芯片500C。包括第一连接迹线部251和第一通孔着陆部231的信号路径的阻抗值的变化会影响通过第一连接迹线部251和第一通孔着陆部231传输的数据信号的传输。然而，根据实施方式，围绕包括第一连接迹线部251和第一通孔着陆部231的电路径的第一保护迹线部253、第一连接平面部271和第二连接迹线部252全部都具有相同的接地电位。因此，可以抑制包括第一连接迹线部251和第一通孔着陆部231的信号路径的阻抗变化。
第一保护迹线部253、第一连接平面部271和第二连接迹线部252可以提供围绕第一连接迹线部251和第一通孔着陆部231的连续迹线结构。第一保护迹线部253可以延伸以与第一连接迹线部251平行并且可以连接到第一连接平面部271。第一连接平面部271可以延伸以围绕第一通孔着陆部231并且可以连接到第二连接迹线部252。第二连接迹线部252可以延伸以与第一连接迹线部251平行。因此，第一保护迹线部253、第一连接平面部271和第二连接迹线部252可以串联连接以提供连续迹线结构。
如上所述，第一保护迹线部253、第一连接平面部271和第二连接迹线部252全部都可以接地。因此，包括第一保护迹线部253、第一连接平面部271和第二连接迹线部252的结构可以用作包括第一连接迹线部251和第一通孔着陆部231的信号路径的参考平面。因此，包括第一保护迹线部253、第一连接平面部271和第二连接迹线部252的结构可以用作通过包括第一连接迹线部251和第一通孔着陆部231的信号路径传输的数据信号的没有任何不连续区域的连续信号返回路径或者没有任何不连续区域的连续电流返回路径。
如上所述，在包括第一保护迹线部253、第一连接平面部271和第二连接迹线部252的结构中不存在任何不连续区域。因此，可以通过包括第一保护迹线部253、第一连接平面部271和第二连接迹线部252的结构的连续性来抑制或缓和包括第一连接迹线部251和第一通孔着陆部231的信号路径的突然阻抗变化的发生。另外，第一保护迹线部253和第一连接迹线部251可以延伸以彼此相邻并且彼此平行。因此，可以更显著地抑制包括第一连接迹线部251和第一通孔着陆部231的信号路径的阻抗变化。
如果在包括第一保护迹线部253、第一连接平面部271和第二连接迹线部252的结构中存在不连续区域，则不连续区域可能导致包括第一连接迹线部251和第一通孔着陆部231的信号路径的突然阻抗变化。包括第一连接迹线部251和第一通孔着陆部231的信号路径的突然阻抗变化可能影响通过包括第一连接迹线部251和第一通孔着陆部231的信号路径传输的数据信号的传输。也就是说，信号路径的突然阻抗变化可能扰乱通过信号路径传输的数据信号的传输。
具有逻辑“高”电平的电源信号可以通过第三焊盘接合部213供应给半导体芯片500C。第一数据信号可以通过第一焊盘接合部211传输。具有逻辑“低”电平的接地信号可以通过第二焊盘接合部212供应给半导体芯片500C。因此，第一焊盘接合部211、第二焊盘接合部212和第三焊盘接合部213可以分别用作电源焊盘、信号焊盘和接地焊盘并且可以设置为彼此相邻。也就是说，第一焊盘接合部211、第二焊盘接合部212和第三焊盘接合部213可以设置为彼此基本上最接近。因此，可以减小施加到半导体芯片500C的电源信号、数据信号和接地信号之间的布线距离，以提高半导体芯片500C的操作速度。
用于数据信号、电源信号和接地信号的缓冲电路(未示出)可以设置在半导体芯片(图1的500C)的与第一内部芯片焊盘(图1的521和522)邻近的芯片主体(图1的500)中或上。缓冲电路可以被配置为执行切换操作。因为电源焊盘、信号焊盘和接地焊盘设置为彼此相邻，所以可以减小连接到缓冲电路的电源线、数据线和接地线的布线距离。因此，可以提高缓冲电路的操作速度。
再次参照图3，排列在第二列中的第六焊盘接合部217可以设置为相对于第一列和第二列之间的直线，具有与排列在第一列中的第一焊盘接合部211、第二焊盘接合部212、第三焊盘接合部213、第四焊盘接合部214和第五焊盘接合部215对称的配置。然而，在一些其他实施方式中，第六焊盘接合部217可以随机地设置在任意位置，以具有与第一焊盘接合部211、第二焊盘接合部212、第三焊盘接合部213、第四焊盘接合部214和第五焊盘接合部215不对称的配置。
在图3中，尽管第三连接平面部275设置成相对于第一列和第二列之间的直线具有与第一连接平面部271对称的配置，但是根据实施方式的第三连接平面部275可以设置成具有与第一连接平面部271不对称的配置。
在图3中，尽管第三保护迹线部293和第四保护迹线部295被设置成相对于第一列和第二列之间的直线具有与第一保护迹线部253和第二保护迹线部255对称的配置，但是根据实施方式，第三保护迹线部293和第四保护迹线部295可以设置为具有与第一保护迹线部253和第二保护迹线部255不对称的配置。
在图3中，尽管第四连接迹线部291、第五连接迹线部292和第六连接迹线部294被设置成相对于第一列和第二列之间的直线具有与第一连接迹线部251、第二连接迹线部252和第三连接迹线部254对称的配置，但是根据实施方式，第四连接迹线部291、第五连接迹线部292和第六连接迹线部294可以设置成具有与第一连接迹线部251、第二连接迹线部252和第三连接迹线部254不对称的配置。
在图3中，尽管第五通孔着陆部281、第六通孔着陆部282和第七通孔着陆部284设置成相对于第一列和第二列之间的直线具有与第一通孔着陆部231、第二通孔着陆部和第四通孔着陆部234对称的配置，但是根据实施方式，第五通孔着陆部281、第六通孔着陆部282和第七通孔着陆部284可以设置成具有非对称配置。参照图1、图2和图3，第二连接平面部273在与线X1-X1'平行的方向上的线宽可以被第一列和第二列之间的第三距离d3限制，其中第一列中排列有第一焊盘接合部211、第二焊盘接合部212、第三焊盘接合部213、第四焊盘接合部214和第五焊盘接合部215，其中第二列排列有第六焊盘接合部217。第一列和第二列之间的第三距离d3可以大于第一内部芯片焊盘521和第二内部芯片焊盘522之间的第一距离d1。第二连接平面部273可以是在与线X1-X1'平行的方向上的宽度大于第一内部芯片焊盘521和第二内部芯片焊盘522之间的第一距离d1的导电图案。
因为与第一连接迹线部251、第二连接迹线部252和第三连接迹线部254相比，第二连接平面部273是相对宽的导电图案，例如，第二连接平面部273的电阻值和阻抗值可以降低以更有效地稳定由流经第二连接平面部273的电流引发的接地电压或电源电压。此外，可能需要一定的空间或一定的区域来设置通孔着陆部。然而，因为与例如第一连接迹线部251、第二连接迹线部252和第三连接迹线部254相比，第二连接平面部273是相对宽的导电图案，所以第三通孔着陆部233可以在平面图中位于第二连接平面部273的区域中。也就是说，第三导电通孔243可以设置为在平面图中与第二连接平面部273交叠。因此，可以显著减小第三导电通孔243和第二连接平面部273之间的电路径的布线长度，以改善半导体封装件10的可靠性和电特性。
如果第一列和第二列之间的第三距离等于第一距离d1，则可能难以增加第二连接平面部的宽度。在这种情况下，第二连接平面部的电阻值可能增加。也就是说，如果第一列和第二列之间的第三距离被设计为等于第一距离d1，则可能难以在第一列和第二列之间设置第三导电通孔。因此，因为第三导电通孔设置为相对于第二连接平面部横向偏移，所以第三导电通孔和第二连接平面部之间的电路径的布线长度可能增加，从而劣化了半导体封装件10的可靠性和电特性。
如上所述，根据实施方式，与例如第一连接迹线部251、第二连接迹线部252和第三连接迹线部254相比，第二连接平面部273可以是相对宽的导电图案，并且第三导电通孔243可以设计成在平面图中与第二连接平面部273交叠。因此，可以通过第三导电通孔243和第二连接平面部273将电源电压或接地电压高效地供应给半导体芯片500C。
图6是例示根据实施方式的在半导体封装件中采用的另一电路互连结构1100的平面图。
参照图6，电路互连结构1100可以包括：第一焊盘接合部1211、第二焊盘接合部1212、第三焊盘接合部1213、第四焊盘接合部1214和第五焊盘接合部1215；第一连接迹线部1251、第二连接迹线部1252和第三连接迹线部1254；第一保护迹线部1253和第二保护迹线部1255；第一通孔着陆部1231、第二通孔着陆部1232、第三通孔着陆部1233和第四通孔着陆部1234；以及第一连接平面部1271和第二连接平面部1273。
第一焊盘接合部1211、第一连接迹线部1251和第一通孔着陆部1231可以构成第一数据信号线。第四焊盘接合部1214、第三连接迹线部1254和第四通孔着陆部1234可以构成第二数据信号线。
第二焊盘接合部1212、第二连接迹线部1252、第一连接平面部1271和第二通孔着陆部1232可以构成电源线。第一保护迹线部1253和第二保护迹线部1255也可以电连接到第一连接平面部1271，以用作电源线的一部分。
当第一数据信号通过第一通孔着陆部1231和第一连接迹线部1251传输时，第一保护迹线部1253、第二连接迹线部1252和第一连接平面部1271可以用作信号返回路径。可以提供第一保护迹线部1253、第二连接迹线部1252和第一连接平面部1271以抑制第一连接迹线部1251的阻抗变化或者减小第一连接迹线部1251的阻抗变化量。当第二数据信号通过第四通孔着陆部1234和第三连接迹线部1254传输时，第二保护迹线部1255、第二连接迹线部1252和第一连接平面部1271可以用作信号返回路径。可以提供第二保护迹线部1255、第二连接迹线部1252和第一连接平面部1271以抑制第三连接迹线部1254的阻抗变化或者减小第三连接迹线部1254的阻抗变化量。
第三焊盘接合部1213、第二连接平面部1273和第三通孔着陆部1233可以构成第一接地线。第五焊盘接合部1215、第二连接平面部1273和第三通孔着陆部1233可以构成第二接地线。
图7是例示根据实施方式的在半导体封装件中采用的又一电路互连结构2100的平面图。
参照图7，电路互连结构2100可以包括：第一焊盘接合部2211、第二焊盘接合部2211、第三焊盘接合部2213、第四焊盘接合部2214和第四焊盘接合部2215，第一连接迹线部2251、第二连接迹线部2252和第三连接迹线部2254；第一保护迹线部2253和第二保护迹线部2255，第一通孔着陆部2231、第二通孔着陆部232、第三通孔着陆部2233和第四通孔着陆部2234，以及第一连接平面部2271和第二连接平面部2273。
第一附加焊盘接合部2218可以连接到第一保护迹线部2253的端部2253E，以面向第三焊盘接合部2213。第一附加焊盘接合部2218可以具有与面向第一附加焊盘接合部2218的第三焊盘接合部2213基本相同的形状。具有与内部连接器(图1中的560)相同形状的附加的内部连接器(未示出)可以接合到第一附加焊盘接合部2218。因此，第一附加焊盘接合部2218可以电连接到半导体芯片(图1的500C)。
第二附加焊盘接合部2219可以连接到第二保护迹线部2255的端部2255E以面向第五焊盘接合部2215。第二附加焊盘接合部2219可以具有与面向第二附加焊盘接合部2219的第五焊盘接合部2215基本相同的形状。具有与内部连接器(图1中的560)相同形状的附加的内部连接器(未示出)可以接合到第二附加焊盘接合部2219。因此，第二附加焊盘接合部2219也可以电连接到半导体芯片(图1的500C)。
图8是例示根据实施方式的包括采用半导体封装件的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置之类的存储器7810以及存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读出存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据实施方式的半导体封装件。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，以使得响应于来自主机7830的读/写请求而读出存储的数据或将数据进行存储。
图9是例示根据实施方式的包括半导体封装件的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过提供数据移动的路径的总线8715彼此联接。
在实施方式中，控制器8711可以包括一个或更多个的微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的实施方式的半导体封装件中的一个或更多个。输入/输出装置8712可以包括从键板、键盘、显示装置、触摸屏等当中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储要由控制器8711执行的命令和/或数据等。
存储器8713可以包括诸如DRAM之类的易失性存储器装置和/或诸如闪存之类的非易失性存储器装置。例如，闪存可以安装到诸如移动终端或台式计算机之类的信息处理系统。闪存可以构成固态盘(SSD)。在这种情况下，电子系统8710可以将大量数据稳定地存储在闪存系统中。
电子系统8710还可以包括接口8714，其被配置为向通信网络发送数据和从通信网络接收数据。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线或者有线或无线的收发器。
电子系统8710可以实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任何一种。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可以用于使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、长期演进(LTE)或Wibro(无线宽带互联网)的技术的通信系统中。
已经出于例示性目的而公开了本公开的实施方式。本领域技术人员将认识到：在不背离本公开和所附权利要求的范围和精神的情况下，可以进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求于2018年12月4日递交的韩国申请No.10-2018-0154771的优先权，其全部内容通过引用并入本文。

Claims (20)

1.一种半导体封装件，该半导体封装件包括：
封装基板，所述封装基板包括基板主体；以及
半导体芯片，所述半导体芯片安装在所述封装基板上，
其中，所述封装基板包括：
第二焊盘接合部和第三焊盘接合部，所述第二焊盘接合部和所述第三焊盘接合部设置在所述基板主体上并且分别位于第一焊盘接合部的两侧，所述第一焊盘接合部设置在所述基板主体上；
第一通孔着陆部、第二通孔着陆部和第三通孔着陆部，所述第一通孔着陆部、所述第二通孔着陆部和所述第三通孔着陆部设置在所述基板主体上以与所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部间隔开；
第一连接迹线部，所述第一连接迹线部延伸以将所述第一焊盘接合部连接到所述第一通孔着陆部；
第二连接迹线部，所述第二连接迹线部连接到所述第二焊盘接合部，所述第二连接迹线部与所述第一连接迹线部平行；
第一保护迹线部，所述第一保护迹线部具有与所述第三焊盘接合部间隔开的端部并且所述第一保护迹线部延伸成与所述第一连接迹线部平行；
第一连接平面部，所述第一连接平面部与所述第一通孔着陆部间隔开，围绕并电旁路所述第一通孔着陆部以将所述第二连接迹线部连接到所述第一保护迹线部，并将所述第二连接迹线部连接到所述第二通孔着陆部；以及
第二连接平面部，所述第二连接平面部将所述第三焊盘接合部连接到所述第三通孔着陆部，并且
其中，所述半导体芯片包括：
芯片主体；
第一内部芯片焊盘，所述第一内部芯片焊盘设置在所述芯片主体的表面上；
第一外部芯片焊盘，所述第一外部芯片焊盘设置在所述芯片主体的所述表面上以与所述第一内部芯片焊盘间隔开，所述第一外部芯片焊盘设置为分别与所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部交叠，并且所述第一外部芯片焊盘连接到所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部中的相应焊盘接合部；以及
第一焊盘连接迹线部，所述第一焊盘连接迹线部将所述第一内部芯片焊盘连接到所述第一外部芯片焊盘。
2.根据权利要求1所述的半导体封装件，其中，所述第一保护迹线部和所述第二连接迹线部分别位于所述第一连接迹线部的两侧。
3.根据权利要求1所述的半导体封装件，其中，所述第一保护迹线部和所述第二连接平面部分别位于所述第三焊盘接合部的两侧。
4.根据权利要求1所述的半导体封装件，其中，所述第一连接迹线部和所述第二连接平面部分别位于所述第一焊盘接合部的两侧。
5.根据权利要求1所述的半导体封装件，其中，所述第二连接迹线部和所述第二连接平面部分别位于所述第二焊盘接合部的两侧。
6.根据权利要求1所述的半导体封装件，其中，所述第一保护迹线部和所述第一连接迹线部延伸成彼此间隔开。
7.根据权利要求1所述的半导体封装件，其中，所述第一连接平面部与所述第一通孔着陆部间隔开。
8.根据权利要求1所述的半导体封装件，
其中，所述第一通孔着陆部位于所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部的第一侧；并且
其中，所述第三通孔着陆部位于所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部的与所述第一侧相对的第二侧。
9.根据权利要求1所述的半导体封装件，
其中，所述第二通孔着陆部位于所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部的第一侧；并且
其中，所述第三通孔着陆部位于所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部的与所述第一侧相对的第二侧。
10.根据权利要求1所述的半导体封装件，
其中，所述第一连接平面部位于所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部的第一侧；并且
其中，所述第二连接平面部位于所述第一焊盘接合部、所述第二焊盘接合部和所述第三焊盘接合部的与所述第一侧相对的第二侧。
11.根据权利要求1所述的半导体封装件，其中，所述第一通孔着陆部、所述第一连接迹线部和所述第一焊盘接合部构成用于将数据信号传输到所述半导体芯片的数据信号线。
12.根据权利要求11所述的半导体封装件，其中，所述第二通孔着陆部、所述第一连接平面部、所述第二连接迹线部和所述第二焊盘接合部构成用于向所述半导体芯片供应接地电压的接地线。
13.根据权利要求12所述的半导体封装件，其中，所述第三通孔着陆部、所述第二连接平面部和所述第三焊盘接合部构成用于向所述半导体芯片供应电源电压的电源线。
14.根据权利要求11所述的半导体封装件，其中，所述第二通孔着陆部、所述第一连接平面部、所述第二连接迹线部和所述第二焊盘接合部构成用于向所述半导体芯片供应电源电压的电源线。
15.根据权利要求14所述的半导体封装件，其中，所述第三通孔着陆部、所述第二连接平面部和所述第三焊盘接合部构成用于向所述半导体芯片供应接地电压的接地线。
16.根据权利要求1所述的半导体封装件，该半导体封装件还包括：
第四焊盘接合部和第五焊盘接合部，所述第四焊盘接合部和所述第五焊盘接合部设置在所述基板主体上；
第四通孔着陆部，所述第四通孔着陆部设置在所述基板主体上以与所述第四焊盘接合部间隔开；
第三连接迹线部，所述第三连接迹线部延伸以将所述第四焊盘接合部连接到所述第四通孔着陆部；以及
第二保护迹线部，所述第二保护迹线部具有与所述第五焊盘接合部间隔开的端部并且所述第二保护迹线部延伸成与所述第三连接迹线部平行，
其中，所述第一连接平面部与所述第四通孔着陆部间隔开并且围绕并电旁路所述第四通孔着陆部以将所述第二连接迹线部连接到所述第二保护迹线部，并且
其中，所述第二连接平面部延伸以将所述第五焊盘接合部连接到所述第三通孔着陆部。
17.根据权利要求16所述的半导体封装件，其中，所述第一焊盘接合部、所述第二焊盘接合部、所述第三焊盘接合部、所述第四焊盘接合部和所述第五焊盘接合部排列在第一列中。
18.根据权利要求17所述的半导体封装件，该半导体封装件还包括多个第六焊盘接合部，所述多个第六焊盘接合部设置在所述基板主体上并排列在与所述第一列间隔开的第二列中，
其中，所述第二连接平面部位于所述第一列和所述第二列之间。
19.根据权利要求18所述的半导体封装件，其中，所述半导体芯片还包括：
第二外部芯片焊盘，所述第二外部芯片焊盘设置在所述芯片主体上以与所述第六焊盘接合部交叠并连接到相应的所述第六焊盘接合部；
第二内部芯片焊盘，所述第二内部芯片焊盘设置在所述芯片主体上以与所述第二外部芯片焊盘间隔开并且面向所述第一内部芯片焊盘；以及
第二焊盘连接迹线部，所述第二焊盘连接迹线部将所述第二内部芯片焊盘连接到所述第二外部芯片焊盘。
20.根据权利要求19所述的半导体封装件，其中，所述第一内部芯片焊盘与所述第二内部芯片焊盘之间的第一距离小于所述第一外部芯片焊盘与所述第二外部芯片焊盘之间的第二距离。
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