KR20170067947A - 측면 차폐부를 가지는 반도체 패키지 및 제조 방법 - Google Patents

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KR20170067947A
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side shield
package substrate
layer
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Abstract

칩 실장 영역(chip mounting region)들을 연결하는 브리지 영역(bridge region)들, 및 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate)을 도입하고, 관통 슬릿을 하단부가 채우고 패키지 기판 스트립 상으로도 돌출되도록 상단부가 세워지는 측면 차폐부를 형성하고, 반도체 칩을 매립하고 측면 차폐부의 상측 표면을 노출하는 몰딩층(molding layer)을 형성한 후, 상면 차폐부를 형성하는 반도체 패키지 제조 방법 및 이에 따른 패키지 구 조를 제시한다.

Description

측면 차폐부를 가지는 반도체 패키지 및 제조 방법{Semiconductor package including side shielding and method for fabricating the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 패키지 기판의 측면을 차폐하는 측면 차폐부(side shielding portion)를 포함하는 전자기간섭(EMI: Electro-Magnetic interference) 차폐 구조를 가지는 반도체 패키지 및 제조 방법에 관한 것이다.
집적회로들을 포함하고 있는 반도체 칩 또는 다이(die)는 회로 동작에 영향을 줄 수 있는 전자기 발생 요소들로부터 보호될 필요가 있다. 또한, 다수의 반도체 소자들로 구성될 수 있는 전자 기기들에서 소자들 상호 간에 영향을 미치지 않기 위해서 또는 전자 기기를 사용하는 인체에 영향을 미치지 않게 하기 위해서, 집적회로의 동작에서 유발될 수 있는 전자기 또는 고주파를 차단 또는 차폐할 필요성이 중요하게 인식되고 있다. 더욱이, 인체에 근접하여 사용되고 있는 모바일(mobile) 기기 또는 인체 착용 기기(wearable device)들에서는 전자기 간섭(EMI: Electromagnetic Interference)이 인체에 영향을 미치는 것을 차단하는 것이 매우 중요시 되고 있다. 이에 따라 반도체 패키지 수준에서 EMI를 차폐하는 기능이 중요시 되고 있다.
본 출원은 반도체 칩이 실장되는 패키지 기판의 측면을 차폐하는 측면 차폐부를 포함하는 전자기간섭(EMI) 차폐 구조를 가지는 반도체 패키지를 제시하고자 한다.
본 출원은 반도체 칩이 실장되는 패키지 기판의 측면을 차폐하는 측면 차폐부를 포함하는 전자기간섭(EMI) 차폐 구조를 가지는 반도체 패키지를 제조하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 칩 실장 영역(chip mounting region)들, 상기 칩 실장 영역들을 연결하는 브리지 영역(bridge region)들, 및 상기 칩 실장 영역들 사이의 경계를 이루도록 정렬된 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate)을 도입하는 단계; 상기 관통 슬릿을 전도성의 제1측면 차폐부(side shielding)로 채우는 단계; 상기 제1측면 차폐부에 정렬되는 제2측면 차폐부를 상기 패키지 기판 스트립 상으로 돌출되도록 세우는 단계; 상기 칩 실장 영역에 반도체 칩을 실장하는 단계; 상기 패키지 기판 스트립 상에 상기 반도체 칩을 매립하고 상기 제2측면 차폐부의 상측 표면을 노출하는 몰딩층(molding layer)을 형성하는 단계; 상기 몰딩층 표면을 덮어 상기 노출된 제2측면 차폐부의 상측 표면에 접속하는 상면 차폐부를 형성하는 단계; 및 상기 제2측면 차폐부 및 상기 제1측면 차폐부의 적층 구조의 가운데 부분을 절단하여 개별 단위 패키지들로 분리하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 칩 실장 영역(chip mounting region)들, 상기 칩 실장 영역들을 연결하는 브리지 영역(bridge region)들, 및 상기 칩 실장 영역들 사이의 경계를 이루도록 정렬된 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate)을 도입하는 단계; 상기 관통 슬릿을 하단부가 채우고 상기 패키지 기판 스트립 상으로 돌출되도록 상단부가 세워지는 측면 차폐부를 형성하는 단계; 상기 칩 실장 영역에 반도체 칩을 실장하는 단계; 상기 패키지 기판 스트립 상에 상기 반도체 칩을 매립하고 상기 측면 차폐부의 상측 표면을 노출하는 몰딩층(molding layer)을 형성하는 단계; 상기 몰딩층 표면을 덮어 상기 노출된 측면 차폐부의 상측 표면에 접속하는 상면 차폐부를 형성하는 단계; 및 상기 측면 차폐부의 가운데 부분을 절단하여 개별 단위 패키지들로 분리하는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 반도체 칩이 실장된 칩 실장 영역(chip mounting region)들, 상기 칩 실장 영역들을 연결하는 브리지 영역(bridge region)들, 및 상기 칩 실장 영역들 사이의 경계를 이루도록 정렬된 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate); 상기 관통 슬릿들을 각각 채우는 전도성의 제1측면 차폐부(side shielding)들; 상기 제1측면 차폐부들에 중첩되고 상기 패키지 기판 스트립 상으로 돌출되도록 세우진 제2측면 차폐부; 상기 패키지 기판 스트립 상에 상기 제2측면 차폐부의 상측 표면을 노출하며 상기 반도체 칩을 매립하는 몰딩층(molding layer); 및 상기 몰딩층 표면을 덮고 상기 노출된 제2측면 차폐부의 상측 표면에 접속되는 상면 차폐부;를 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 반도체 칩이 실장된 칩 실장 영역(chip mounting region) 및 상기 칩 실장 영역을 설정하는 관통 슬릿(through slit)들, 상기 관통 슬릿들 사이에 위치하는 브리지 영역(bridge region)들을 포함하는 패키지 기판; 상기 관통 슬릿들을 채워 상기 칩 실장 영역의 측면들을 덮어 차폐하는 전도성의 제1측면 차폐부들; 상기 제1측면 차폐부들에 중첩되고 상기 패키지 기판 상으로 돌출되도록 세우진 제2측면 차폐부; 상기 패키지 기판 상에 상기 제2측면 차폐부의 상측 표면을 노출하며 상기 반도체 칩을 매립하는 몰딩층(molding layer); 및 상기 몰딩층 표면을 덮고 상기 노출된 제2측면 차폐부의 상측 표면에 접속되는 상면 차폐부;를 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 반도체 칩이 실장된 칩 실장 영역(chip mounting region)들, 상기 칩 실장 영역들을 연결하는 브리지 영역(bridge region)들, 및 상기 칩 실장 영역들 사이의 경계를 이루도록 정렬된 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate); 상기 관통 슬릿들을 하단부들이 각각 채우고 상기 패키지 기판 스트립 상으로 돌출되도록 상단부가 세워진 측면 차폐부(side shielding); 상기 패키지 기판 스트립 상에 상기 측면 차폐부의 상측 표면을 노출하며 상기 반도체 칩을 매립하는 몰딩층(molding layer); 및 상기 몰딩층 표면을 덮고 상기 노출된 측면 차폐부의 상측 표면에 접속되는 상면 차폐부;를 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 반도체 칩이 실장된 칩 실장 영역(chip mounting region) 및 상기 칩 실장 영역을 설정하는 관통 슬릿(through slit)들, 상기 관통 슬릿들 사이에 위치하는 브리지 영역(bridge region)들, 상기 브리지 영역들을 관통하는 에지 차폐 필라(edge shielding pillar)들을 포함하는 패키지 기판; 상기 관통 슬릿들을 하단부들이 각각 채워 상기 칩 실장 영역의 측면들을 덮어 차폐하고 상단부가 상기 패키지 기판 상으로 돌출되도록 세우진 측면 차폐부; 상기 패키지 기판 상에 상기 측면 차폐부의 상측 표면을 노출하며 상기 반도체 칩을 매립하는 몰딩층(molding layer); 및 상기 몰딩층 표면을 덮고 상기 노출된 측면 차폐부의 상측 표면에 접속되는 상면 차폐부;를 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 반도체 칩이 실장되는 패키지 기판의 측면을 차폐하는 측면 차폐부를 포함하는 전자기간섭(EMI) 차폐 구조를 가지는 반도체 패키지를 제시할 수 있다.
본 출원은 반도체 칩이 실장되는 패키지 기판의 측면을 차폐하는 측면 차폐부를 포함하는 전자기간섭(EMI) 차폐 구조를 가지는 반도체 패키지를 제조하는 방법을 제시할 수 있다.
도 1 내지 도 7은 일 예에 따른 반도체 패키지의 패키지 기판 스트립(strip of packaging substrate)를 보여주는 도면들이다.
도 8 내지 도 31d는 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다.
도 32는 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 33 내지 도 48은 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다.
도 49는 일 예에 따른 반도체 패키지를 보여주는 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 패키지 기판은 반도체 칩을 외부의 다른 기기에 전기적을 접속시키기 위한 기판으로, 반도체 기판과 달리 유전 물질층의 기판 바디(body)에 회로 배선(circuit trace)들을 구비할 수 있다. 패키지 기판은 인쇄회로기판(PCB) 형태일 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지를 구현하기 위한 패키지 기판 스트립(strip of packaging substrate: 100S)를 보여주는 평면도이고, 도 2는 도 1의 X-X' 선을 따르는 단면도이고, 도 3은 도 1의 Y-Y' 선을 따르는 단면도이고, 도 4는 도 1의 Z-Z' 선을 따르는 단면도이다. 도 1의 X-X' 선과 Y-Y' 선은 상호 직교하는 선들이고, Z-Z' 선을 X-X' 선과 Y-Y' 선에 사선으로 교차되는 선이다. 도 5 내지 도 7은 도 1의 패키지 기판 스트립(100S)에 구비된 에지(edge) 차폐 필라(pillar: 150)들의 배치를 보여주는 평면도들이다.
도 1을 참조하면, 패키지 기판 스트립(100S)은 반도체 패키지를 구성하는 개별 단위 패키지 기판(unit package substrate: 100)들을 제공하는 기판으로 도입될 수 있다. 패키지 기판 스트립(100S)으로부터 개별 단위 패키지 기판(100)들이 각각 분리되어 반도체 패키지를 구성할 단위 패키지 기판(100)들로 제공될 수 있다. 반도체 패키지는 기본적으로 반도체 칩과 반도체 칩이 실장되는 단위 패키지 기판(100)으로 구성될 수 있다. 패키지 기판 스트립(100S)은 다수의 개별 단위 패키지 기판(100)들이 연결된 형태를 가질 수 있다.
패키지 기판 스트립(100S)은 다수 개의 칩 실장 영역(chip mounting region: 110)을 포함할 수 있다. 칩 실장 영역(110)은 다수 개가 횡렬로 배치되어 패키지 기판 스트립(100S) 내에 모자익(mosaic) 배열을 이룰 수 있다. 어느 하나의 칩 실장 영역(110A)과 이웃하는 다른 하나의 칩 실장 영역(110B)의 사이에 관통 슬릿(slit: 130)이 위치할 수 있다. 관통 슬릿(130)은, 도 2에 제시된 바와 같이, 단위 패키지 기판(100) 또는 패키지 기판 스트립(100S)을 실질적으로 상하로 완전히 관통하는 형상으로 형성될 수 있다. 다수의 관통 슬릿(130)들이 하나의 칩 실장 영역(110A) 주위를 둘러싸도록 배치될 수 있다. 관통 슬릿(130)들은 하나의 칩 실장 영역(110A)을 다른 칩 실장 영역(110B)들과 구분하는 경계 영역(boundary region)에 배치될 수 있다. 이에 따라, 관통 슬릿(130)들은 칩 실장 영역(110A)의 영역 범위를 확정하는 영역으로 설정될 수 있어, 칩 실장 영역(110)은 관통 슬릿(130)들로 둘러싸인 경계 내측의 영역으로 설정될 수 있다.
관통 슬릿(130)이 칩 실장 영역(110)을 완전히 에워싸도록 형성된 경우, 칩 실장 영역(110)은 패키지 기판 스트립(100S)과 연결되지 못하고 분리되어 떨어져 나갈 수 있다. 패키지 기판 스트립(100S)은 다수의 칩 실장 영역(110)들에 동시에 반도체 칩들을 실장하는 패키지 공정을 수행하기 위한 수단으로 도입되므로, 이러한 공정 과정에서 개개의 칩 실장 영역(110)들은 하나의 패키지 기판 스트립(100S)으로 상호 연결된 상태를 유지하는 것이 필요하다. 이에 따라, 상호 간에 분리된 다수 개의 관통 슬릿(130)들이 하나의 칩 실장 영역(110A)을 에워싸도록 배치되고, 관통 슬릿(130)과 이에 정렬되는 다른 관통 슬릿(130)의 사이에 브리지 영역(bridge region: 120)이 배치될 수 있다.
브리지 영역(120)은 하나의 칩 실장 영역(110A)과 이웃하는 다른 칩 실장 영역(110B)을 연결하는 연결 네트(net) 부분일 수 있다. 브리지 영역(120)은, 도 3에 제시된 바와 같이, 관통 슬릿(130)들 사이에 위치하도록 배치된 단위 패키지 기판(100) 부분일 수 있다. 도 1에 제시된 바와 같이 브리지 영역(120)은 칩 실장 영역(110)의 네 모서리 에지(corner edge) 부분에 위치한 단위 패키지 기판(100)의 일부 영역일 수 있다. 브리지 영역(120)들이 칩 실장 영역(110)의 네 모서리 에지 부분들에 위치하므로, 칩 실장 영역(110)을 중심으로 브리지 영역(120)들을 상호 대칭적인 위치를 점할 수 있다. 이에 따라, 칩 실장 영역(110)이 패키지 기판 스트립(100S)에서 그 위치가 틀어지거나 변위(shift)되는 것이 유효하게 억제될 수 있다. 브리지 영역(120)은 칩 실장 영역(110)의 위치를 고정시키는 프레임(frame)으로 역할할 수 있다. 한편, 브리지 영역(120)은 칩 실장 영역(110)의 측면 에지(side edge) 부분에 위치하도록 배치될 수도 있다. 브리지 영역(120)에 의해 이웃하는 어느 둘의 칩 실장 영역들(110A, 110B)이 상호 연결되고 있으므로, 어느 하나의 칩 실장 영역(110A)은 패키지 기판 스트립(100S)에서 특정한 위치에 위치된 상태로 유지될 수 있다.
패키지 기판 스트립(100S)을 이루는 개별 단위 패키지 기판(100)의 영역은 하나의 칩 실장 영역(110), 이를 에워싸는 관통 슬릿(130)들의 일부 영역, 브리지 영역(120)의 일부 영역을 포함하는 영역으로 설정될 수 있다. 경우에 따라 개별 단위 패키지 기판(100)의 영역은 이웃하는 두 칩 실장 영역들(110A, 110B) 및 이들 사이의 관통 슬릿(130A) 및 이들 외곽에 위치하는 관통 슬릿(130B)들, 브리지 영역(120)의 일부 영역들을 포함하는 영역으로 설정될 수 있다. 이러한 경우 개별 단위 패키지 기판(100)의 영역 내측 부분에 하나의 관통 슬릿(130A)이 위치할 수 있다. 관통 슬릿(130)은 이후에 도전층으로 채워져 칩 실장 영역(110)의 측면을 전자기 간섭으로부터 차폐하는 측면 차폐부(side shielding) 구조를 제공하도록 형성될 수 있다.
도 1을 다시 참조하면, 칩 실장 영역(110)을 에워싸도록 배치된 어느 하나의 관통 슬릿(130)과 이웃하는 다른 관통 슬릿(130) 사이의 브리지 영역(120)과 칩 실장 영역(110) 사이의 경계 부분(112)에 에지 차폐 필라(edge shielding pillar: 150)의 배열이 배치될 수 있다. 경계 부분(112)은 브리지 영역(120)에 인접한 칩 실장 영역(110)의 일부 부분을 포함할 수 있다. 경계 부분(112)는 칩 실장 영역(110)에 인접한 브리지 영역(120)의 일부 부분을 포함할 수도 있다. 일 실시예에서, 경계 부분(112)은 브리지 영역(120)에 인접한 칩 실장 영역(110)의 일부 부분을 포함하고, 칩 실장 영역(110)에 인접한 브리지 영역(120)의 일부 부분을 포함하도록 확장된 영역일 수 있다. 에지 차폐 필라(150)는, 도 4에 제시된 바와 같이, 칩 실장 영역(110)의 경계 부분(112)을 실질적으로 관통하는 관통 비아(via) 형태를 가질 수 있다. 에지 차폐 필라(150)는 상호 간에 일렬을 이루도록 다수 개가 배치될 수 있으나, 이웃하는 관통 슬릿(130)들 사이 경계 부분(112)에서 칩 실장 영역(110)을 측면 방향에서 더 유효하게 EMI 차폐하도록 2열 또는 다수의 열을 이루도록 배치될 수 있다. 에치 차폐 필라(150)들은 관통 슬릿(130)을 채우도록 형성될 측면 차폐부와 함께 칩 실장 영역(110)을 측면으로부터 EMI 차폐하는 구조를 제공하도록 배치될 수 있다. 이에 따라, 패키지 기판 스트립(100S)을 이루는 개별 단위 패키지 기판(100)의 영역은 하나의 칩 실장 영역(110), 이를 에워싸는 관통 슬릿(130)들의 일부 영역, 브리지 영역(120)의 일부 영역 및 에지 차폐 필라(150)들의 배열을 포함하는 영역으로 설정될 수 있다.
도 2를 도 1과 함께 참조하면, 패키지 기판 스트립(100S)의 칩 실장 영역(110)은, 도 2에 제시된 바와 같이, 실장될 반도체 칩과 전기적으로 연결되거나 또는 외부 기기와 전기적으로 연결될 회로 배선 구조(140)가 배치된 영역을 포함할 수 있다. 패키지 기판 스트립(100S)의 칩 실장 영역(110)은 패키지 기판을 실질적으로 구성하는 바디층(body layer: 111)을 포함하고, 바디층(111)에 회로 배선 구조(140)를 위한 트레이스 패턴(circuit trace pattern: 141, 143, 145) 구조가 구비될 수 있다. 바디층(111)은 유전 물질의 층을 포함할 수 있으며 섬유 소재(fabric)를 함침한 레진(resin) 소재의 코어(core)층을 포함할 수 있다.
회로 배선 구조(140)는 칩 실장 영역(110)에 실장될 반도체 칩과의 전기적 연결을 위한 제1트레이스 패턴(141)들을 포함할 수 있고, 외부 기기와 전기적 연결을 위한 제2트레이스 패턴(145)을 포함할 수 있고, 바디층(111)을 실질적으로 관통하거나 바디층(111) 내에 위치하는 내부 트레이스 패턴(143)을 포함할 수 있다. 내부 트레이스 패턴(143)의 일부는 제1 및 제2트레이스 패턴들(141, 145)를 연결하는 비아(via) 형태를 가질 수 있다. 도 2에서 바디층(111)의 서로 반대되는 두 표면 상에 각각 제1트레이스 패턴(141)과 제2트레이스 패턴(145)이 위치하는 것으로 묘사되고 있으나, 바디층(111)이 다층의 유전물질의 층들을 포함하여 구성되고 바디층(111) 내에 다층의 내부 트레이스 패턴들이 다수 개 적층된 회로 배선 구조(140)가 구비될 수도 있다. 제1트레이스 패턴(141) 또는 제2트레이스 패턴(145)은 다양한 형상의 회로 배선 레이아웃(layout)을 가지도록 라우팅(routing)될 수 있다.
패키지 기판 바디층(111)의 제1표면(111A) 상에 다수 개의 제1트레이스 패턴(141)들이 구비되고, 제1트레이스 패턴(141)들 중의 일부를 외부에 노출하고 다른 일부를 덮는 제1유전층(113)이 구비될 수 있다. 제1유전층(113)은 솔더레지스트(solder resist) 물질을 포함할 수 있으며, 반도체 칩과 접속될 본딩 핑거(bonding finger) 또는 랜딩 패드(landing pad) 부분으로 이용될 제1트레이스 패턴(141)의 일부 영역(141A)을 노출하는 오프닝(opening)을 가질 수 있다. 패키지 기판 바디층(111)의 제2표면(111B) 상에 다수 개의 제2트레이스 패턴(145)들이 구비되고, 제2트레이스 패턴(145)들 중의 일부를 외부에 노출하고 다른 일부를 덮는 제2유전층(115)이 구비될 수 있다. 제2유전층(115)은 솔더레지스트(solder resist) 물질을 포함할 수 있으며, 솔더볼(solder ball)과 같은 외부 접속 단자 부분(external terminal)이 접속될 제2트레이스 패턴(145)의 일부 영역을 패드 형태로 노출하는 오프닝(opening)을 가질 수 있다. 관통 슬릿(130)은 패키지 기판 바디층(111) 및 제1 및 제2유전층들(113, 115)을 실질적으로 관통하는 형상으로 구비될 수 있다.
도 3을 도 1 및 도 2와 함께 참조하면, 패키지 기판 스트립(100S)의 어느 하나의 칩 실장 영역(110A)과 이웃하는 다른 하나의 칩 실장 영역(110B)을 연결하는 브리지 영역(120)은 관통 슬릿(130)의 끝단 부분과 이웃하는 다른 관통 슬릿(130)의 끝단 부분 사이에 위치할 수 있다. 브리지 영역(120)의 단면 구조는 패키지 기판 스트립(100S)의 단면 구조와 실질적으로 동일한 구조를 가질 수 있다. 브리지 영역(120)은 칩 실장 영역(110)이 연장된 부분으로 구성될 수 있어, 칩 실장 영역(110)의 단면 구조와 기본적으로 동일한 단면 구조를 가질 수 있다. 예컨대, 패키지 기판 바디층(도 2의 111)이 연장된 브리지 바디층 부분(121)이 브리지 영역(120)을 구성하고, 브리지 바디층 부분(121)의 제1표면(121A) 상에 브리지 제1트레이스 패턴(124), 브리지 바디층 부분(121)의 제2표면(121B) 상에 브리지 제2트레이스 패턴(125)이 구비될 수 있다. 브리지 제1트레이스 패턴(124)은 제1트레이스 패턴(141)들이 연장된 일부 부분으로 그 형태가 구비될 수 있다. 제1트레이스 패턴(141)은 신호 교환을 위한 신호 라인(line), 전원 공급을 위한 파워 라인(power line), 접지를 위한 그라운드(ground) 등의 역할을 하는 패턴들을 포함할 수 있는 데, 브리지 제1트레이스 패턴(124)은 그라운드에 연결되거나 이에 연장되는 그라운드 패턴을 포함할 수 있다. 브리지 제1트레이스 패턴(124)은 제1트레이스 패턴(141)과 실질적으로 동일한 금속층, 예컨대, 구리(Cu)를 포함하는 층으로 구성될 수 있다. 제1유전층(도 2의 113)은 브리지 영역(120)의 브리지 제1트레이스 패턴(124)을 노출시키는 오프닝을 가지도록 형성될 수 있다.
브리지 제1트레이스 패턴(124)의 반대측에 배치된 브리지 제2트레이스 패턴(125) 또는 그라운드에 연결되거나 이에 연장되는 그라운드 패턴을 포함할 수 있다. 브리지 바디층 부분(121)의 상하에 구비되는 브리지 제1트레이스 패턴(124) 및 브리지 제2트레이스 패턴(125)은 브리지 바디층 부분(121)의 강도를 보강하는 보강재의 역할을 할 수 있다. 브리지 바디층 부분(121)의 폭은 좁을수록 관통 슬릿(130)의 영역이 더 확장될 수 있지만, 폭이 좁을수록 강도는 낮아져 칩 실장 영역(110)을 고정하는 프레임 부분으로 역할을 하기 어려울 수 있다. 칩 실장 영역(110)을 고정하는 프레임 부분으로서의 역할을 개선하기 위해서, 브리지 바디층 부분(121)의 강도를 보강하도록 브리지 제1트레이스 패턴(124) 및 브리지 제2트레이스 패턴(125)이 구비될 수 있다. 제1트레이스 패턴(124) 및 제2트레이스 패턴(125)은 후속 과정에서 관통 슬릿(130)을 채우는 측면 차폐부와 전기적으로 접속하여 측면 차폐부를 포함하는 전자기 간섭 차폐 케이지(EMI shielding cage) 구조를 그라운드시키는 경로로 이용될 수도 있다.
도 4를 도 1 및 도 3과 함께 참조하면, 칩 실장 영역(110)들을 상호 연결시키는 브리지 영역(120)은, 관통 슬릿(130)이 연장되지 않은 영역으로서 동작 과정에서 전자기 차폐가 이루어지지 않고 누설되는 통로로 작용할 수 있다. 브리지 영역(120)으로의 전자기 누설을 차단하기 위해서, 브리지 영역(120)과 칩 실장 영역(110) 사이의 경계 부분(112)에 에지 차폐 필라(150)들의 배열을 배치할 수 있다. 에지 차폐 필라(150)는, 도 4에 제시된 바와 같이, 경계 부분(112)에 위치하는 패키지 기판 바디층 부분(122)를 실질적으로 관통하는 관통 비아(via) 형태를 가질 수 있다.
도 1 및 도 4를 참조하면, 에지 차폐 필라(150)들은 2열을 이루며 배치될 수 있다. 또한, 도 5에 제시된 바와 같이 1열과 2열에 위치하는 에지 차폐 필라(150)들이 상호 간에 지그재그(zigzag) 위치에 위치하도록 열을 이루도록 배치될 수 있다. 도 5는 도 1의 브리지 영역(120) 부분을 확대한 평면 형상을 개략적으로 보여준다. 제1에지 차폐 필라(151)열의 배후에 제2에지 차폐 필라(153)열이 배치되어 전자기 누설을 보다 유효하게 차폐할 수 있다. 제1에지 차폐 필라(151)들 사이 부분을 가려 차폐하도록 제2에지 차폐 필라(153)이 위치할 수 있다. 제1에지 차폐 필라(151)들 사이의 간격 및 제2에지 차폐 필라(153)들 사이의 간격, 그리고 제1에지 차폐 필라(151)와 제2에지 차폐 필라(153) 사이의 간격은 차폐 대상 전자기파의 파장에 따라 적절하게 조절될 수 있다. 제1에지 차폐 필라(151)열 및 제2에지 차폐 필라(153)의 열을 포함하는 에지 차폐 필라(150)들은 브리지 영역(120)에 인접하는 칩 실장 영역(110) 내에 위치하는 경계 부분(112A)에 배치될 수 있다. 도 4에 제시된 바와 같이, 에지 차폐 필라(150)는 패키지 기판 바디층 부분(122)의 상하에 각각 위치할 수 있는 제1트레이스 패턴(141S)과 제2트레이스 패턴(145S)을 연결하는 비아 형태를 가질 수 있다. 제1트레이스 패턴(141S)은 브리지 제1트레이스 패턴(124)으로 연장되는 도전 패턴일 수 있고, 제2트레이스 패턴(145S)은 브리지 제2트레이스 패턴(125)으로 연장되는 도전 패턴일 수 있다. 제2트레이스 패턴(145S)은 그라운드 단자에 전기적으로 연결될 수 있다.
도 6을 참조하면, 어느 하나의 에지 차폐 필라(151A)는 이웃하는 다른 하나의 에지 차폐 필라(152A)와 측면으로 접촉하도록 배치되어 에지 차폐 월(wall: 150A)을 이룰 수 있다. 도 5의 에지 차폐 필라(150)들이 상호 간에 일정 간격 이격되도록 배치된 데 비해, 에지 차폐 월(150A)은 하나의 월을 이룸으로써 브리지 영역(120)으로의 전자기 누설을 유효하게 구현할 수 있다. 도 6의 에지 차폐 필라(150A)들은 브리지 영역(120)에 인접하는 칩 실장 영역(110) 내에 위치하는 경계 부분(112B)에 배치될 수 있다.
도 7을 참조하면, 에지 차폐 필라(150B)들 중 일부인 제1에지 차폐 필라(151B)들은 경계 부분(112C)의 브리지 영역(120) 내에 위치하는 일부인 제1경계 부분(112C1) 내에 위치할 수 있다. 에지 차폐 필라(150B)들 중 다른 일부인 제2에지 차폐 필라(153B)들은 경계 부분(112C)의 칩 실장 영역(110) 내에 위치하는 다른 일부인 제2경계 부분(112C2) 내에 위치할 수 있다. 경우에 따라 에지 차폐 필라(150B)들이 모두 브리지 영역(120) 내에 배치될 수도 있다.
상술한 바와 같이 칩 실장 영역(110)을 에워싸도록 배치된 관통 슬릿(130)들을 구비한 패키지 기판 스트립(100S)을 이용하여 다수의 단위 반도체 패키지를 한번에 함께 제조하는 과정을 수행할 수 있다.
도 8 내지 도 31은 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다.
도 8 및 도 9는 패키지 기판 스트립(도 1의 100S)을 캐리어(carrier: 200) 상에 부착하는 단계를 보여준다. 도 8은 도 1의 X-X' 선을 따르는 단면도이고, 도 9는 도 1의 Y-Y' 선을 따르는 단면도이다.
도 8 및 도 9를 참조하면, 패키지 기판 스트립(100S)를 캐리어(200) 상에 도입하고 라미네이션(lamination)하여, 캐리어(200)와 패키지 기판 스트립(100S)을 합지한다. 캐리어(200)는 테이프(tape) 형상을 가질 수 있다. 캐리어(200)와 패키지 기판 스트립(100S) 사이에 도시되지는 않았으나 접착층 또는 점착층이 도입되어 캐리어(200) 상에 패키지 기판 스트립(100S)이 고정될 수 있다. 패키지 기판 스트립(100S)의 관통 슬릿(130)을 통해 캐리어(200) 표면 일부가 노출될 수 있다.
도 10 및 도 11은 관통 슬릿(130)을 채우는 제1측면 차폐부(310)를 형성하는 단계를 보여준다. 도 10은 도 1의 X-X' 선을 따르는 단면도이고, 도 11은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 10 및 도 11을 참조하면, 전도성 물질을 이용하여 관통 슬릿(130)을 채우는 제1측면 차폐부(310)를 형성한다. 제1측면 차폐부(310)를 형성하기 위해, 제1전도성 접착제(conductive adhesive)를 도포하는 방식을 사용할 수 있다. 제1전도성 접착제는 상대적으로 낮은 저점도 페이스트(paste)로 도입되어, 관통 슬릿(130)의 형상 구조에 기인하는 캐필러리(capillary) 효과로 관통 슬릿(130) 내로 유입될 수 있어, 관통 슬릿(130)을 보이드(void)의 발생없이 채울 수 있다. 전도성 접착제는 레진(resin) 성분에 솔더 입자와 같은 전도성 입자들이 분산된 페이스트일 수 있다. 전도성 입자로는 은(Ag) 입자를 사용할 수 있고, 레진 모재(resin matrix)는 에폭시 레진(epoxy resin)을 사용할 수 있다. 에폭시 레진의 성분 및 성분 조성비, 전도성 입자의 크기 및 함량 등에 따라 제1전도성 접착제의 점도는 공정에 요구되는 정도로 낮게 조절될 수 있다. 제1전도성 접착제의 점도는 관통 슬릿(130)의 크기 및 종횡비에 따라 달리 적용될 수 있으나, 관통 슬릿(130)을 채울 수 있을 정도의 점도로 조절될 수 있다. 제1전도성 접착제를 도포한 후 큐어링(curing)하여 고체화함으로써 제1측면 차폐부(310)가 관통 슬릿(130)에 노출된 칩 실장 영역(110)의 측면 부분을 가리도록 형성될 수 있다.
하나의 칩 실장 영역(110)과 이웃하는 다른 칩 실장 영역(110)을 브리지 영역(120)이 연결하고 있어, 하나의 칩 실장 영역(110)에 대해서 이웃하는 다른 칩 실장 영역(110)이 틀어져 그 위치가 변동되는 것이 방지될 수 있다. 하나의 칩 실장 영역(110)에 대해서 이웃하는 다른 칩 실장 영역(110)이 틀어져 그 위치가 변동될 경우 관통 슬릿(130)의 폭이 변동되어 제1측면 차폐부(310)의 폭이 균일하지 않고 변동되는 불량이 유발될 수 있으나, 브리지 영역(120)에 의해 칩 실장 영역(110)들의 위치가 고정될 수 있어 이러한 불량이 방지될 수 있다.
도 11에 제시된 바와 같이, 브리지 영역(120)의 브리지 제1트레이스 패턴(124)의 상면이 제1유전층(도 10의 113)에 의해 가려지지 않고 노출될 경우, 브리지 제1트레이스 패턴(124)의 상면을 제1측면 차폐부(310)의 연장부(311)가 덮도록 제1측면 차폐부(310)가 연장될 수 있다. 이를 위해서 제1측면 차폐부(310)의 상면은 제1트레이스 패턴(124)의 상면 위치보다 더 높도록 제1측면 차폐부(310)가 형성될 수 있다. 제1측면 차폐부(310)의 상면은 제1유전층(113)의 상면 높이와 대등하거나 더 높게 제1측면 차폐부(310)가 형성될 수 있다. 제1측면 차폐부(310)의 연장부(311)가 브리지 제1트레이스 패턴(124)의 상면에 중첩될 수 있으므로, 제1측면 차폐부(310)와 브리지 제1트레이스 패턴(124)이 접촉하는 계면의 면적이 확장될 수 있다. 브리지 제1트레이스 패턴(124)은 제1측면 차폐부(310)가 그라운드와 접지되는 경로를 제공할 수 있으므로, 접촉 계면의 면적 증가는 보다 신뢰성있는 접지를 가능하게 할 수 있다.
도 12 및 도 13, 도 14는 패키지 기판 스트립(100S) 상에 돌출된 형상의 제2측면 차폐부(320)를 형성하는 단계를 보여준다. 도 12는 도 1의 X-X' 선을 따르는 단면도이고, 도 13은 도 1의 Y-Y' 선을 따르는 단면도이다. 도 14는 제2측면 차폐부(320)의 형상을 보여주는 사시도이다.
도 12 및 도 13, 도 14에 제시된 바와 같이, 패키지 기판 스트립(100S) 상으로 돌출된 형상의 제2측면 차폐부(320)를 형성한다. 제2측면 차폐부(320)는 전도성 물질로 구성되어, EMI 차폐 기능을 수행할 수 있다. 제2측면 차폐부(320)는 칩 실장 영역(110) 표면을 바닥에 노출하도록 패키지 기판 스트립(100S) 상측으로 돌출되어 세워진 벽체 또는 담장 형상을 가질 수 있다. 제2측면 차폐부(320)는 하나의 칩 실장 영역(110)의 테두리를 따라 연장되는 형상을 가지며 세워질 수 있다. 제2측면 차폐부(320)는 개개의 칩 실장 영역(110)들을 바닥 부분에 각각 노출하도록, 도 14에 제시된 바와 같이 격자 형상을 가질 수 있다. 제2측면 차폐부(320)의 격자 형상은 내측 공간의 캐비티(cavity) 부분(320C)을 제공하고, 캐비티 부분(320C)에 칩 실장 영역(110)이 각각 노출될 수 있다.
도 13에 제시된 바와 같이, 제2측면 차폐부(320)는 패키지 기판 스트립(100S)의 브리지 영역(120)에 중첩되어 이러한 영역을 커버(cover)하도록 형성될 수 있다. 제1측면 차폐부(310) 사이에 브리지 영역(120)이 위치하여 브리지 영역(120) 부분을 제1측면 차폐부(310) 실질적으로 측면 방향으로 차폐하지 못하는 데 반해, 제2측면 차폐부(320)는 내측 캐비티 부분(도 14의 320C)을 에워싸, 칩 실장 영역(110)의 상측 공간 부분을 측면 방향에서 완전히 에워싸도록 형성될 수 있다.
일 실시예에서, 도 12에 제시된 바와 같이 스텐실(stencil mask: 320M)를 이용하여 제1측면 차폐부(310)에 정렬되도록 제2전도성 접착제를 도포할 수 있다. 스텐실 과정을 이용하여 제1측면 차폐부(310)에 중첩되는 영역에만 선택적으로 제2전도성 접착제를 도포할 수 있다. 도포된 제2전도성 접착제를 큐어링하여 고체화함으로써 패키지 기판 스트립(100S) 상에 세워진 제2측면 차폐부(320)를 형성할 수 있다. 제2전도성 접착제는 제1전도성 접착제 보다 높은 점도를 가지는 고점도 페이스트(paste)로 도입되어, 세워진 형상이 무너지지 않고 유지하도록 도포될 수 있다. 제2전도성 접착제는 레진(resin) 성분에 전도성 입자들이 분산된 페이스트일 수 있다. 전도성 입자로는 은(Ag) 입자를 사용할 수 있고, 레진 모재(resin matrix)는 에폭시 레진(epoxy resin)을 사용할 수 있다. 에폭시 레진의 성분 및 성분 조성비, 전도성 입자의 크기 및 함량 등에 따라 제2전도성 접착제의 점도는 공정에 요구되는 정도로 높게 조절될 수 있다.
도 15 및 도 16은 반도체 칩(400)을 실장하는 단계를 보여준다. 도 15는 도 1의 X-X' 선을 따르는 단면도이고, 도 16은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 15 및 도 16에 제시된 바와 같이, 제2측면 차폐부(320)의 내측 캐비티 부분(320C) 내에 반도체 칩(400)을 실장한다. 내측 캐비티 부분(320C)에 노출된 칩 실장 영역(110) 상에 반도체 칩(400)을 실장하고, 반도체 칩(400)과 칩 실장 영역(110)을 전기적으로 연결시킬 수 있다. 반도체 칩(400)과 칩 실장 영역(110)의 제1트레이스 패턴(141)의 노출된 랜딩 패드 부분(141A)은 본딩 와이어(bonding wire: 410)와 같은 접속 부재에 의해 전기적으로 상호 연결될 수 있다. 반도체 칩(400)과 칩 실장 영역(110)의 제1유전층(113)의 계면에 접착층(490)이 도입되어 반도체 칩(400)을 칩 실장 영역(110)에 부착시킬 수 있다. 본딩 와이어(410)를 대체하여 접속 범프(bump)가 반도체 칩(400)과 칩 실장 영역(110)을 전기적으로 연결하는 데 도입될 수도 있다.
제2측면 차폐부(320)의 상측 표면(321)의 표면 위치는 반도체 칩(400)의 상측 표면(401)의 표면 위치 보다 더 높은 위치에 위치할 수 있다. 제2측면 차폐부(320)의 상측 표면(321)의 표면 위치는 본딩 와이어(410)의 가장 높은 위치에 위치하는 부분인 최정점(411)의 위치 보다 더 높은 위치에 위치할 수 있다. 이에 따라, 반도체 칩(400) 및 본딩 와이어(410)는 제2측면 차폐부(320)에 의해 측면 방향으로 둘러싸여 이웃하는 다른 반도체 칩(400)과 실질적으로 완전히 격리될 수 있다. 각각의 칩 실장 영역(110)에 하나의 반도체 칩(400)이 실장되는 경우를 도 15에 예시하지만, 각각의 칩 실장 영역(110) 에 두 개 이상의 반도체 칩이 배치될 수도 있다.
도 17 및 도 18은 몰딩층(molding layer: 500)을 형성하는 단계를 보여준다. 도 17은 도 1의 X-X' 선을 따르는 단면도이고, 도 18은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 17 및 도 18에 제시된 바와 같이, 몰딩층(500)이 제2측면 차폐부(320)를 매립하고 반도체 칩(400) 및 본딩 와이어(410), 칩 실장 영역(110)의 노출된 부분을 덮어 매립하도록 한다. 몰딩층(500)은 에폭시 몰딩재(epoxy molding compound)를 이용한 몰딩 과정을 수행하여 형성될 수 있다. 몰딩층(500)은 반도체 칩(400) 및 본딩 와이어(410)를 절연시키고 보호하는 유전 물질을 포함하여 형성할 수 있다. 몰딩층(500)은 제2측면 차폐부(320)의 격자 형상이 제공하는 캐비티 부분(도 15의 320C)을 실질적으로 완전히 채우도록 형성될 수 있다. 제2측면 차폐부(320)의 상측 표면(321)이 노출되지 않고 매립될 수 있는 두께로 몰딩층(500)이 형성될 수 있다. 패키지 기판 스트립(100S)의 전체 표면을 덮도록 몰딩층(500)이 형성될 수 있다. 패키지 기판 스트립(100S) 전체에 대해 몰딩 과정이 한 번에 동시에 수행될 수 있으므로, 다수의 반도체 칩(400)을 한 번의 몰딩 과정으로 몰드할 수 있어 패키지를 대량 생산하는 데 유리하다.
도 19 및 도 20은 제2측면 차폐부(320)의 일부 부분을 노출하는 몰드층(501)을 유도하는 단계를 보여준다. 도 19는 도 1의 X-X' 선을 따르는 단면도이고, 도 20은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 19 및 도 20에 제시된 바와 같이, 몰딩층(500)의 표면을 리세스(recess)하여 리세스된 표면(502)를 가지는 몰드층(501)을 유도한다. 리세스된 표면(502)에 제2측면 차폐부(320)의 일부 부분, 예컨대, 상측 표면(321) 부분이 노출되도록 몰딩층(501)이 리세스된다. 리세스 과정은 몰딩층(501) 표면을 그라인딩(grinding)하여 두께를 줄이는 과정을 포함할 수 있다. 노출된 제2측면 차폐부(320)의 상측 표면(321) 부분에 의해, 몰딩층(501)은 제2측면 차폐부(320)의 격자 형상에 의해 제공되는 캐비티 부분(320C)을 채우는 부분들로 분리될 수 있다. 몰딩층(501)의 리세스된 표면(502)은 실질적으로 평탄한 플랫(flat)한 표면 상태를 가질 수 있다.
도 21 및 도 22은 상면 차폐부(top shielding: 350)를 형성하는 단계를 보여준다. 도 21은 도 1의 X-X' 선을 따르는 단면도이고, 도 22는 도 1의 Y-Y' 선을 따르는 단면도이다.
도 21 및 도 22에 제시된 바와 같이, 몰딩층(501) 표면 상에 도전층의 상면 차폐부(350)를 형성한다. 상면 차폐부(350)는 몰딩층(501)에 노출된 제2측면 차폐부(320)의 상측 표면(321) 부분과 접촉하여 상호 연결될 수 있다. 이에 따라, 제1측면 차폐부(310), 제2측면 차폐부(320) 및 상면 차폐부(350)를 포함하는 전자기 간섭 차폐 케이지 구조가 구성될 수 있다. 전자기 간섭 차폐 케이지 구조는 도 4에 제시된 에지 차폐 필라(도 4의 150)들의 배열을 더 구비할 수 있다. 전자기 간섭 차폐 구조는 칩 실장 영역(110)의 측면 부분을 제1측면 차폐부(310) 및 에지 차폐 필라(150)들로 전자기 간섭 차폐할 수 있다.
상면 차폐부(350)를 위한 도전층은 몰딩층(501)의 상면에 도전 물질을 스퍼터링(sputtering)하거나 또는 증착(deposition)하여 형성될 수 있다. 또는 도전 물질을 스프레이(spray) 등으로 도포하여 도전층을 형성하거나 또는 도금(plating)으로 도금층이 몰딩층(501) 상면을 덮도록 할 수 있다. 상면 차폐부(350)를 위한 도전층을 형성하는 과정은, 패키지 기판 스트립(100S)에 형성된 몰딩층(501)들 전체에 대해 수행될 수 있으므로, 개개의 패키지 표면에 도전층을 각각 형성하는 경우에 비해 생산선의 증대를 구현할 수 있다. 상면 차폐부(350)를 위한 도전층은 실질적으로 플랫(flat)한 몰딩층(501) 상면을 덮도록 형성되므로, 상면과 측면을 가지는 3차원 형상을 덮도록 도전층을 형성하는 과정에 비해 단순하고 신속하고 신뢰성있게 형성될 수 있다.
도 23 및 도 24는 캐리어(200)를 분리(detach)하는 단계를 보여준다. 도 23은 도 1의 X-X' 선을 따르는 단면도이고, 도 24는 도 1의 Y-Y' 선을 따르는 단면도이다.
도 23 및 도 24에 제시된 바와 같이, 패키지 기판 스트립(100S)로부터 캐리어(200)를 분리하여 제거한다. 측면 차폐부들(310, 320)을 형성하고 반도체 칩(400)들을 실장하고 몰딩층(501)을 형성하고 상면 차폐부(350)를 형성하는 일련의 과정은, 캐리어(200)에 의해 패키지 기판 스트립(100S)이 지지된 상태에서 패키지 기판 스트립(100S)에 대해서 수행될 수 있다. 캐리어(200)는 패키지 기판 스트립(100S)에 접속 단자로서 솔더볼(solder ball)을 마운팅(mounting)하는 과정 이전에 패키지 기판 스트립(100S)으로부터 분리될 수 있다.
도 25 및 도 26은 외부 접속 단자(600)를 부착하는 단계를 보여준다. 도 25는 도 1의 X-X' 선을 따르는 단면도이고, 도 26은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 25 및 도 26에 제시된 바와 같이, 패키지 기판 스트립(100S)의 제2트레이스 패턴(145)의 노출된 영역 부분에 외부 접속 단자(600)를 부착한다. 외부 접속 단자(600)는 솔더볼 형태일 수 있다. 솔더볼을 마운팅하는 과정을 패키지 기판 스트립(100S)에 수행함으로써, 다수의 칩 실장 영역(110)들에 솔더볼들을 한 번의 마운팅 공정 과정으로 부착할 수 있다. 이에 따라, 패키지 기판 스트립(100S)을 관통하여 칩 실장 영역(110)에 측면을 차폐하는 제1측면 차폐부(310), 칩 실장 영역(110) 상에 실장된 반도체 칩(400)을 측면 방향으로 차폐하는 제2측면 차폐부(320), 제2측면 차폐부(320)의 격자 형상이 제공하는 캐비티 부분(320C)를 채워 반도체 칩(400)을 보호하는 몰딩층(501), 몰딩층(501)의 상면을 덮고 제2측면 차폐부(320)에 전기적으로 접속하는 상면 차폐부를 포함하는 반도체 패키지 구조(10S)가 형성될 수 있다. 반도체 패키지 구조(10S)는 패키지 기판 스트립(100S)에 구성되어 다수의 단위 반도체 패키지들을 포함하는 형태를 가질 수 있다.
하나의 칩 실장 영역(110)과 이웃하는 다른 칩 실장 영역(110)을 브리지 영역(120)이 연결하고 있어, 하나의 칩 실장 영역(110)에 대해서 이웃하는 다른 칩 실장 영역(110)이 틀어져 그 위치가 변동되는 것이 방지될 수 있다. 하나의 칩 실장 영역(110)에 대해서 이웃하는 다른 칩 실장 영역(110)이 틀어져 그 위치가 변동될 경우 솔더볼의 부착 위치가 달라져 부착 불량이 유발될 수 있으나, 브리지 영역(120)에 의해 칩 실장 영역(110)들의 위치가 고정될 수 있어 이러한 불량이 방지될 수 있다.
도 27 및 도 28은 단위 반도체 패키지(10)로 분리하는 단계를 보여준다. 도 27은 도 1의 X-X' 선을 따르는 단면도들이고, 도 28은 도 1의 Y-Y' 선을 따르는 단면도들이다.
도 27 및 도 28에 제시된 바와 같이, 스트립 형태의 반도체 패키지(10S)로부터 개별 단위 반도체 패키지(10)들을 분리하기 위해서, 싱귤레이션(singulation) 과정을 수행할 수 있다. 소잉 블레이드(sawing blade: 700)와 같은 싱귤레이션 수단 또는 분리 수단을 이용하여, 제2측면 차폐부(320) 및 이에 실질적으로 정렬되도록 위치하는 제1측면 차폐부(310)의 중앙 부분을 선택적으로 제거하여, 단위 반도체 패키지(10)와 이웃하는 다른 단위 반도체 패키지(10)를 분리할 수 있다. 소일 블레이드(700)를 사용하는 절단 이외에 레이저(laser) 광을 이용하는 절단 과정으로 싱귤레이션이 수행될 수 있다.
제2측면 차폐부(320)의 중앙 부분에 소잉 블레이드(700)를 정렬시키고, 소잉 블레이드(700)가 제2측면 차폐부(320)의 중앙 부분을 잘라 제1반쪽인 제2측면 차폐부(320A)와 제2반쪽인 제2측면 차폐부(320B)로 제2측면 차폐부(320)를 분리할 수 있다. 소잉 블레이드(700)에 의한 절단 과정을 계속 수행하여, 노출되는 제1측면 차폐부(310)의 중앙 부분을 잘라 제1반쪽인 제1측면 차폐부(310A)와 제2반쪽인 제1측면 차폐부(310B)로 제1측면 차폐부(310)를 분리할 수 있다. 소잉 블레이드(700)에 의한 절단에 의해서 하나의 칩 실장 영역(110)과 이웃하는 다른 칩 실장 영역(110)을 연결하고 있는 브리지 영역(120)의 중앙 부분을 잘라 제1반쪽인 브리지 영역(120A)과 제2반쪽인 브리지 영역(120B)를 분리할 수 있다. 이러한 분리 과정에 의해 개별 단위 반도체 패키지(10)들이 상호 분리될 수 있다.
도 29 및 도 30은 분리된 단위 반도체 패키지(10)를 보여준다. 도 29는 도 1의 X-X' 선을 따르는 절단면과 동일한 방향에서 바라본 분리된 단위 반도체 패키지(10)의 단면도이고, 도 30은 도 1의 Y-Y' 선을 따르는 절단면과 동일한 방향에서 바라본 분리된 단위 반도체 패키지(10)의 단면도이다. 도 31a, 도 31b, 도 31c, 및 도 31d 각각은 도 29의 H-H' 절단선을 따르는 절단면을 바라본 단위 패키지 기판(100U)의 절단 평면 형상들을 보여준다.
도 29 및 도 30에 제시된 바와 같이, 단위 반도체 패키지(10)는 단위 패키지 기판(100U)의 측면을 제1측면 차폐부(310A)가 차폐한 구조를 포함할 수 있다. 단위 패키지 기판(100U) 상에 반도체 칩(400)이 실장되고, 반도체 칩(400)을 측면 방향으로 전자기 간섭 차폐하는 제2측면 차폐부(320A)가 몰딩층(501)의 측면을 덮어 둘러싸게 구비될 수 있다. 제2측면 차폐부(320A) 상에 상면 차폐부(350)이 몰딩층(501) 상면을 덮도록 구비될 수 있다.
도 31a에 제시된 바와 같이, 단위 패키지 기판(100U)은 장방형 또는 사각형의 평면 형상을 가질 수 있고, 사각형의 평면 형상의 네 측면 에지 또는 네 측면 변들에 제1측면 차폐부(310A)들이 내측에 칩 실장 영역(110)을 설정하도록 배치될 수 있다. 제1측면 차폐부(310A)들은 칩 실장 영역(110) 주위를 에워싸도록 배열될 수 있고, 제1측면 차폐부(310A)와 이어서 배치된 제1측면 차폐부(310A) 사이에 단위 패키지 기판(100U) 부분, 즉, 브리지 영역(120A) 부분이 위치하고 그 측면 부분이 외측으로 노출될 수 있다. 제1측면 차폐부(310A)가 브리지 영역(120A) 부분의 측면을 덮어 차폐하도록 연장되지 않으므로, 브리지 영역(120A)으로 전자기파가 누설될 가능성이 있다. 전자기파의 차단을 위해서 브리지 영역(120A)에 실질적으로 수직으로 관통하는 에지 차단 필라(150)의 배열을 구비할 수 있다. 에지 차단 필라(150)는, 도 4에 제시된 바와 같이, 패키지 기판 바디층 부분(도 4의 122)의 상측에 위치하는 제1트레이스 패턴(도 4의 141S)와 하측에 위치하는 제2트레이스 패턴(도 4의 145S)에 이르도록 브리지 영역(120A)을 관통할 수 있다. 도 30에 제시된 바와 같이, 브리지 영역(120A)에서 브리지 제1트레이스 패턴(도 4의 124)은 그 상에 제1측면 차폐부(320A)의 연장된 일부와 중첩되어 접촉 및 연결될 수 있고, 도 4에 제시된 바와 같이, 브리지 제1트레이스 패턴(124)은 제1트레이스 패턴(도 4의 141S), 에지 차폐 필라(도 4의 150) 및 제2트레이스 패턴(도 4의 145S)의 전기적 경로를 따라 그라운드될 수 있다.
도 31a의 에지 차단 필라(150)들은 칩 실장 영역(110)의 브리지 영역(120A)에 인접한 영역 내에, 도 5를 참조하여 설명한 바와 같이, 제1에지 차폐 필라(151)열의 배후에 제2에지 차폐 필라(153)열이 배치된 형태로 구비될 수 있다.
도 31b에 보여지듯이, 어느 하나의 에지 차폐 필라(151A)는 이웃하는 다른 하나의 에지 차폐 필라(152A)와 측면으로 접촉하도록 반복 배치되어, 도 6에서와 같이, 에지 차폐 월(150A)을 이루도록 구비될 수 있다. 에지 차폐 월(150A)은 제1측면 차폐부(310A)와 측면으로 연결되도록 구비될 수 있다.
도 31c에 보여지듯이, 에지 차폐 필라(150B)들 중 일부인 제1에지 차폐 필라(151B)들은 브리지 영역(120A) 내에 위치하고, 다른 일부인 제2에지 차폐 필라(153B)들은 칩 실장 영역(110) 내에 위치하도록 구비될 수 있다.
도 31d에 보여지듯이, 에지 차폐 필라(150C)들은 브리지 영역(120A) 내에 위치하도록 구비될 수 있다. 이때, 일부 에지 차폐 필라(150C1)은 브리지 영역(120A)의 노출된 절단면(120A1)과 함께 일부가 잘려나가 잘려진 측면이 브리지 영역(120A)의 절단면(120A1)과 함께 노출될 수 있다.
도 32는 일 예에 따른 단위 반도체 패키지(11)를 보여준다. 도 32는 도 1의 X-X' 선을 따르는 단면도이다.
도 32에 제시된 바와 같이, 단위 반도체 패키지(11)는 이웃하는 두 칩 실장 영역들(110A, 110B)을 포함할 수 있다. 반도체 패키지(11)는 단위 패키지 기판(100N)의 외측 측면을 외측 제1측면 차폐부(310D)가 차폐한 구조를 포함하도록 싱귤레이션될 수 있다. 단위 패키지 기판(100N)의 제1칩 실장 영역(110A) 상에 제1반도체 칩(400A)이 실장되고, 제2칩 실장 영역(110B) 상에 제2반도체 칩(400B)이 실장될 수 있다. 반도체 칩들(400A, 400B)을 측면 방향으로 전자기 간섭 차폐하는 외측 제2측면 차폐부(320D)들이 각각 제1몰딩층(501A)의 외측면 및 제2몰딩층(501B)의 외측면을 덮도록 구비될 수 있다. 제1몰딩층(501A)과 제2몰딩층(501B)의 사이에 내측 제2측면 차폐부(320C)가 배치되어, 제1반도체 칩(400A)과 제2반도체 칩(400B) 사이의 전자기 간섭을 차폐할 수 있다. 제2측면 차폐부(320D, 320C) 상에 상면 차폐부(350)가 몰딩층(501) 상면을 덮도록 구비될 수 있다. 제1칩 실장 영역(110A)과 제2칩 실장 영역(110B) 사이에 내측 제1측면 차폐부(310C)가 위치하여, 제1칩 실장 영역(110A)과 제2칩 실장 영역(110B) 사이의 전자기 간섭을 차폐할 수 있다. 경우에 따라, 내측 제1측면 차폐부(310C)는 생략될 수도 있다.
도 33 내지 도 48은 일 예에 따른 반도체 패키지 및 제조 방법을 보여주는 도면들이다.
도 33 및 도 34는 제1마스크층(2810)을 형성하는 단계를 보여준다. 도 33은 도 1의 X-X' 선을 따르는 단면도이고, 도 34은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 33 및 도 34에 제시된 바와 같이, 패키지 기판 스트립(2100S)를 캐리어(2200)에 라미네이션하여 합지하여, 캐리어(2200) 상에 패키지 기판 스트립(2100S)을 고정한다. 패키지 기판 스트립(2100S)은 도 1 및 도 2에 제시된 패키지 기판 스트립(도 1의 100S)와 마찬가지로, 제1칩 실장 영역(2110A)과 제2칩 실장 영역(2110B) 사이에 관통 슬릿(2130)을 구비하고, 도 3에 제시된 바와 같이 칩 실장 영역(2110)들을 연결하여 상호 고정시키는 브리지 영역(2120)을 구비할 수 있다. 패키지 기판 스트립(2100S)의 칩 실장 영역(2110)은 기판 바디층(2111)을 포함하고, 바디층(2111)에 회로 배선 구조(2140)를 위한 제1트레이스 패턴(2141), 제2트레이스 패턴(2145), 내부 트레이스 패턴(2143)들이 구비될 수 있다. 바디층(2111)의 제1표면(2111A) 상에 제1유전층(2113)이 구비되고, 제2표면(2111B) 상에 제2유전층(2115)이 구비될 수 있다. 브리지 영역(2120)은 브리지 바디층 부분(2121) 상에 브리지 제1트레이스 패턴(2124)가 그라운드 패턴으로 구비되고, 반대측에 브리지 제2트레이스 패턴(2125)가 그라운드 패턴의 일부로 구비될 수 있다.
기판 바디층(2111)의 제1표면(2111A) 상에 관통 슬릿(2130)을 여는 제1마스크층(2810)을 형성한다. 제1마스크층(2810)은 관통 슬릿(2130)을 열고 브리지 영역(2120) 부분을 열어 노출하고, 그 외의 칩 실장 영역(2110) 상을 덮어 차폐하도록 형성될 수 있다. 제1마스크층(2810)은 드라이 필름(dry film)을 제1유전층(2113) 상에 라미네이션으로 합지하고, 자외선 노광(UltraViolet Exposure) 및 현상을 수행하여, 관통 슬릿(2130) 및 브리지 영역(2120) 부분이 노출되도록 한다.
도 35 및 도 36은 시드 금속층(seed metal layer: 2310)을 형성하는 단계를 보여준다. 도 35은 도 1의 X-X' 선을 따르는 단면도이고, 도 36은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 35 및 도 36에 제시된 바와 같이, 제1마스크층(2810)의 표면에 시드 금속층(2310)을 형성한다. 시드 금속층(2310)은 제1마스크층(2810)에 의해 열린 관통 슬릿(2130) 내로 연장되어, 관통 슬릿(2130)의 측면 측벽을 덮도록 연장될 수 있고, 관통 슬릿(2130)의 바닥 부분에 노출된 캐리어(2200)의 노출된 표면을 덮도록 연장될 수 있다. 시드 금속층(2310)은 관통 슬릿(2130)의 형상 프로파일(profile)을 따라 오목한 형상으로 연장될 수 있다. 시드 금속층(2310)은 관통 슬릿(2130)으로부터 브리지 영역(2120)의 브리지 제1트레이스 패턴(2124)의 노출된 표면을 덮도록 연장될 수 있다. 시드 금속층(2310)은 무전해 도금을 이용하여 형성되거나 또는 스퍼터링(sputtering)과 같은 증착(deposition) 방법으로 형성될 수 있다. 시드 금속층(2310)은 구리(Cu)층을 포함하여 형성될 수 있다.
도 37 및 도 38은 시드 금속층 패턴(2311)을 패터닝하는 단계를 보여준다. 도 37은 도 1의 X-X' 선을 따르는 단면도이고, 도 38은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 37 및 도 38에 제시된 바와 같이, 제1마스크층(2810)을 패키지 기판 스트립(2100S)로부터 선택적으로 제거한다. 제1마스크층(2810)이 제거되면서, 제1마스크층(2810) 상에 위치하는 시드 금속층(도 35의 2310) 부분이 함께 제거될 수 있다. 이에 따라, 제1마스크층(2810)이 열고 있던 관통 슬릿(2130) 부분 및 브리지 영역(2120) 부분에 위치하는 시드 금속층(2310) 부분만이 시드 금속층 패턴(2311) 부분으로 선택적으로 잔류할 수 있다.
도 39 및 도 40은 제2마스크층(2830)을 형성하는 단계를 보여준다. 도 39는 도 1의 X-X' 선을 따르는 단면도이고, 도 40은 도 1의 Y-Y' 선을 따르는 단면도이다.
도 39 및 도 40에 제시된 바와 같이, 기판 바디층(2111)의 제1표면(2111A) 상에 시드 금속층 패턴(2311)을 열어 노출하는 제2마스크층(2830)을 형성한다. 제1마스크층(2830)은 시드 금속층 패턴(2311)이 형성된 부분 이외의 칩 실장 영역(2110) 상을 덮어 차폐하도록 형성될 수 있다. 제2마스크층(2830)은 드라이 필름을 제1유전층(2113) 상에 라미네이션으로 합지하고, 자외선 노광 및 현상을 수행하여, 시드 금속층 패턴(2311) 부분이 노출되도록 한다.
도 41 및 도 42는 측면 차폐부(2312)를 형성하는 단계를 보여준다. 도 41은 도 1의 X-X' 선을 따르는 단면도이고, 도 42는 도 1의 Y-Y' 선을 따르는 단면도이다.
도 41 및 도 42에 제시된 바와 같이, 제2마스크층(2830)에 의해 노출된 시드 금속층 패턴(2311)에 전해액을 도입하고 시드 금속층 패턴(2311)을 음극으로 이용하여 전류를 인가하여 전기 도금을 수행할 수 있다. 하나의 관통 슬릿(2130)내에위치한 시드 금속층 패턴(2311) 부분과 이웃하는 다른 관통 슬릿(2130)에 위치한 시드 금속층 패턴(2311)의 다른 부분은, 도 42에 제시된 바와 같이, 브리지 영역(2120) 상에 중첩되어 위치하는 시드 금속층 패턴(2311)의 중첩 부분(도 42의 2311A)에 의해 상호 연결되어 있다. 따라서, 패키지 기판 스트립(2100S)의 어느 한 부분에 위치하는 시드 금속층 패턴(2311)의 일부 부분에만 음극을 연결하여도 이에 전기적으로 연결된 전체 시드 금속층 패턴(2311)들이 음극으로 작용할 수 있다. 이에 따라, 전체 시드 금속층 패턴(2311)들 상에만 전기 도금으로 도금층이 성장될 수 있다. 전기 도금으로 도금층을 성장시켜 측면 차폐부(2312)가 패키지 기판 스트립(2100S) 및 제2마스크층(2830) 상측으로 돌출되도록 형성할 수 있다.
전기 도금 과정은 시드 금속층 패턴(2311)을 패터닝하는 과정을 생략하고 수행될 수도 있다. 예컨대, 도 35 및 도 36에서 보여진 바와 같이 시드 금속층(2310)을 형성한 후, 도 37 및 도 38을 참조하여 설명한 바와 같은 시드 금속층(2310)을 패터닝하는 과정을 생략할 수 있다. 시드 금속층(2310)을 형성한 후, 제1마스크층(2810)을 제거하는 과정을 생략하고, 시드 금속층(2310) 상에 직접적으로, 도 39 및 도 40에 보여진 바와 마찬가지로 제2마스크층(2830)을 형성할 수 있다. 제2마스크층(2830)의 하부에 직접적으로 시드 금속층(2310)의 일부가 가려져 차폐되지만, 도 39에 제시된 바와 같이 시드 금속층 패턴(도 39의 2311) 부분은 제2마스크층(2830)에 의해 노출될 수 있다. 이후에, 도 41 및 도 42에 제시된 바와 같이 전해 도금을 수행할 수 있다. 이후에 제2마스크층(2830)을 제거하는 과정에 이어서 제1마스크층(2810)을 제거하는 과정을 수행함으로써, 측면 차폐부(2312)에 중첩되어 가려지지 않고 노출되는 시드 금속층(2310) 부분을 제거할 수 있다.
측면 차폐부(2312)는 도 12의 제1측면 차폐부(310)과 같이 관통 슬릿(2130)을 채우는 하단부인 측면 차폐부 제1부분(2312A)와 도 12의 제2측면 차폐부(320)와 같이 칩 실장 영역(2110) 상측으로 돌출되어 세워진 형상으로 상단부인 측면 차폐부 제2부분(2312B)을 포함하도록 형성될 수 있다. 측면 차폐부 제1부분(2312A)은 제1측면 차폐부(310)와 같이 칩 실장 영역(2110)의 측면을 덮어 차폐하도록 위치하고, 측면 차폐부 제2부분(2312B)은 제2측면 차폐부(320)과 같이 도 14에 제시된 바와 같이 격자 형상을 가질 수 있어, 내측에 캐비티 부분(2320C)를 제공할 수 있다.
도 43 및 도 44는 몰딩층(2500)을 단계를 보여준다. 도 43은 도 1의 X-X' 선을 따르는 단면도이고, 도 44는 도 1의 Y-Y' 선을 따르는 단면도이다.
도 41 및 도 42에 제시된 바와 같이, 측면 차폐부(2312)의 내측 캐비티 부분(2320C) 내에 반도체 칩(2400)을 실장한다. 반도체 칩(2400)과 칩 실장 영역(2110)의 제1트레이스 패턴(2141)의 노출된 랜딩 패드 부분(2141A)은 본딩 와이어(2410)와 같은 접속 부재에 의해 전기적으로 상호 연결될 수 있다. 반도체 칩(2400)과 칩 실장 영역(2110)의 제1유전층(2113)의 계면에 접착층(2490)이 도입되어 반도체 칩(2400)을 칩 실장 영역(2110)에 부착시킬 수 있다.
측면 차폐부(2312)의 상측 표면(2321)의 표면 위치는 반도체 칩(2400)의 상측 표면(2401)의 표면 위치 보다 더 높은 위치에 위치할 수 있다. 측면 차폐부(2312)의 상측 표면(2321)의 표면 위치는 본딩 와이어(2410)의 가장 높은 위치에 위치하는 부분인 최정점(2411)의 위치 보다 더 높은 위치에 위치할 수 있다. 이에 따라, 반도체 칩(2400) 및 본딩 와이어(2410)는 측면 차폐부(2312)의 제2부분(2312B)에 의해 측면 방향으로 둘러싸여 이웃하는 다른 반도체 칩(2400)과 실질적으로 완전히 격리될 수 있다.
몰딩층(2500)이 측면 차폐부(2312)를 매립하고 반도체 칩(2400) 및 본딩 와이어(2410), 칩 실장 영역(2110)의 노출된 부분을 덮어 매립하도록 한다. 몰딩층(2500)은 측면 차폐부(2320)의 격자 형상이 제공하는 캐비티 부분(2320C)을 실질적으로 완전히 채우도록 형성될 수 있다.
도 45 및 도 46은 상면 차폐부(2350)를 형성하는 단계를 보여준다. 도 45는 도 1의 X-X' 선을 따르는 단면도이고, 도 46은 도 1의 Y-Y' 선을 따르는 단면도이다. 도 45 및 도 46에 제시된 바와 같이,
몰딩층(2500)의 표면을 리세스하여 리세스된 표면(2502)에 측면 차폐부(2312)의 일부 부분, 예컨대, 상측 표면(2321) 부분이 노출되도록 한다. 리세스 과정에 의해서 몰딩층(2501)은 측면 차폐부(2312)의 격자 형상에 의해 제공되는 캐비티 부분(2320C)을 채우는 부분들로 분리될 수 있다. 몰딩층(2501) 표면 상에 도전층의 상면 차폐부(2350)를 형성한다. 상면 차폐부(2350)는 몰딩층(2501)에 노출된 측면 차폐부(2312)의 상측 표면(2321) 부분과 접촉하여 상호 연결될 수 있다. 이에 따라, 측면 차폐부(2312) 및 상면 차폐부(2350)를 포함하는 전자기 간섭 차폐 케이지 구조가 구성될 수 있다. 전자기 간섭 차폐 케이지 구조는 도 4에 제시된 에지 차폐 필라(도 4의 150)들의 배열을 더 구비할 수 있다. 전자기 간섭 차폐 구조는 칩 실장 영역(110)의 측면 부분을 측면 차폐부(2312)의 제1부분(2312A) 및 에지 차폐 필라(도 4의 150)들로 전자기 간섭 차폐할 수 있다.
도 47은 외부 접속 단자(2600)를 부착하는 단계를 보여주고, 도 1의 X-X' 선을 따르는 단면도이다.
도 47에 제시된 바와 같이, 패키지 기판 스트립(2100S)로부터 캐리어(2200)를 분리하여 제거한다. 패키지 기판 스트립(2100S)의 제2트레이스 패턴(2145)의 노출된 영역 부분에 외부 접속 단자(2600)를 부착한다. 외부 접속 단자(600)는 솔더볼 형태일 수 있다. 솔더볼을 마운팅하는 과정을 패키지 기판 스트립(2100S)에 수행함으로써, 다수의 칩 실장 영역(2110)들에 솔더볼들을 한 번의 마운팅 공정 과정으로 부착할 수 있다. 이에 따라 구성되는 반도체 패키지(12S)는 패키지 기판 스트립(2100S)에 구성되어 다수의 단위 반도체 패키지들을 포함하는 형태를 가질 수 있다. 스트립 형태의 반도체 패키지(12S)로부터 개별 단위 반도체 패키지들을 분리하기 위해서, 싱귤레이션(singulation) 과정을 수행할 수 있다. 단위 반도체 패키지는 하나의 칩 실장 영역(2110)을 포함하도록 분리될 수 있다.
도 48은 일 예에 따른 단위 반도체 패키지의 구조(13)를 보여준다. 도 48은 도 1의 X-X' 선을 따르는 단면도이다.
도 48에 제시된 바와 같이, 단위 반도체 패키지의 구조(13)는 이웃하는 두 칩 실장 영역들(2110A, 2110B)을 포함하도록 싱귤레이션될 수도 있다. 반도체 패키지의 구조(13)는 단위 패키지 기판(2100N)의 외측 측면을 외측 측면 차폐부(2312D)가 차폐한 구조를 포함하도록 싱귤레이션될 수 있다. 단위 패키지 기판(2100N)의 제1칩 실장 영역(2110A) 상에 제1반도체 칩(2400A)이 실장되고, 제2칩 실장 영역(2110B) 상에 제2반도체 칩(2400B)이 실장될 수 있다. 반도체 칩들(2400A, 2400B)을 측면 방향으로 전자기 간섭 차폐하는 외측 측면 차폐부(2320D)들이 각각 제1몰딩층(2501A)의 외측면 및 제2몰딩층(2501B)의 외측면을 덮도록 구비될 수 있다. 제1몰딩층(2501A)과 제2몰딩층(2501B)의 사이에 내측 측면 차폐부(2312C)가 배치되어, 제1반도체 칩(2400A)과 제2반도체 칩(2400B) 사이의 전자기 간섭을 차폐할 수 있다. 측면 차폐부(2312D, 2312C) 상에 상면 차폐부(2350)가 몰딩층(2501) 상면을 덮도록 구비될 수 있다. 제1칩 실장 영역(2110A)과 제2칩 실장 영역(2110B) 사이에 내측 측면 차폐부(2312C)가 위치하여, 제1칩 실장 영역(2110A)과 제2칩 실장 영역(2110B) 사이의 전자기 간섭을 차폐할 수 있다.
도 49는 일 예에 따른 단위 반도체 패키지(13D)를 보여준다. 도 49는 도 1의 X-X' 선을 따르는 절단면에서 보여지는 단면도이다.
도 49에 제시된 바와 같이, 단위 반도체 패키지(13D)는 하나의 칩 실장 영역들(2110)을 포함하도록 싱귤레이션될 수도 있다. 반도체 패키지(13D)는 단위 패키지 기판(2100)의 외측 측면을 외측 측면 차폐부(2312D)가 차폐한 구조를 포함하도록 싱귤레이션될 수 있다. 단위 패키지 기판(2100)의 칩 실장 영역(2110) 상에 반도체 칩(2400)이 실장될 수 있다. 반도체 칩(2400)을 측면 방향으로 전자기 간섭 차폐하는 외측 측면 차폐부(2320D)들이 몰딩층(2501)의 외측면을 덮도록 구비될 수 있다. 외측 측면 차폐부(2312D) 상에 상면 차폐부(2350)가 몰딩층(2501) 상면을 덮도록 구비될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100S: 패키지 기판 스트립,
110: 칩 실장 영역
120: 브리지 영역,
130: 관통 슬릿.
130: 관통 슬릿.

Claims (86)

  1. 칩 실장 영역(chip mounting region)들, 상기 칩 실장 영역들을 연결하는 브리지 영역(bridge region)들, 및 상기 칩 실장 영역들 사이의 경계를 이루도록 정렬된 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate)을 도입하는 단계;
    상기 관통 슬릿을 전도성의 제1측면 차폐부(side shielding)로 채우는 단계;
    상기 제1측면 차폐부에 정렬되는 전도성의 제2측면 차폐부를 상기 패키지 기판 스트립 상으로 돌출되도록 세우는 단계;
    상기 칩 실장 영역에 반도체 칩을 실장하는 단계;
    상기 패키지 기판 스트립 상에 상기 반도체 칩을 매립하고 상기 제2측면 차폐부의 상측 표면을 노출하는 몰딩층(molding layer)을 형성하는 단계;
    상기 몰딩층 표면을 덮어 상기 노출된 제2측면 차폐부의 상측 표면에 접속하는 상면 차폐부를 형성하는 단계; 및
    상기 제2측면 차폐부 및 상기 제1측면 차폐부의 적층 구조의 가운데 부분을 절단하여 개별 단위 패키지들로 분리하는 단계;를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 관통 슬릿들은
    상기 칩 실장 영역의 테두리를 따라 상기 패키지 기판 스트립을 관통하도록 배치되고,
    어느 하나의 상기 관통 슬릿과 이웃하는 다른 하나의 관통 슬릿 사이에 어느 하나의 상기 브리지 영역이 배치된 반도체 패키지 제조 방법.
  3. 제1항에 있어서,
    상기 칩 실장 영역은
    사각형 평면 형상을 가지도록 설정되고,
    상기 브리지 영역들은 상기 사각형 평면 형상의 네 모서리 부분에 위치하도록 배치된 반도체 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 브리지 영역은
    유전 물질의 기판 바디(body)층 부분;
    상기 기판 바디층 부분의 상기 몰딩층에 대향되는 제1표면 상에 그라운드 라인(ground line)으로 브리지 제1트레이스 패턴(trace pattern)을 포함하는 반도체 패키지 제조 방법.
  5. 제4항에 있어서,
    상기 제1측면 차폐부는
    상기 브리지 제1트레이스 패턴에 중첩되어 접촉하도록 연장되는 반도체 패키지 제조 방법.
  6. 제4항에 있어서,
    상기 브리지 영역은
    상기 기판 바디(body)층 부분의 제1표면에 반대측에 위치하는 제2표면 상에 전도성의 브리지 제2트레이스 패턴을 더 포함하는 반도체 패키지 제조 방법.
  7. 제1항에 있어서,
    상기 패키지 기판 스트립은
    상기 브리지 영역과 상기 칩 실장 영역 사이의 상기 기판 부분을 관통하여 상기 칩 실장 영역의 측면 일부를 차폐하는 전도성 에지 차폐 필라(edge shielding pillar)들의 배열을 더 포함하는 반도체 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 에지 차폐 필라들은
    그라운드 라인(ground line)에 접지되는 반도체 패키지 제조 방법.
  9. 제7항에 있어서,
    상기 에지 차폐 필라들은
    상기 브리지 영역을 마주보며 적어도 2열 이상으로 열을 이루며 배치되고
    1열을 이루는 상기 에지 차폐 필라들의 사이 부분에 대향되는 위치에 2열을 이루는 상기 에지 차폐 필라들이 배치되는 반도체 패키지 제조 방법.
  10. 제7항에 있어서,
    상기 에지 차폐 필라들은
    상호 간에 측면으로 연결되도록 배치되는 반도체 패키지 제조 방법.
  11. 제1항에 있어서,
    상기 패키지 기판 스트립은
    상기 브리지 영역의 상기 기판 부분을 관통하여 상기 칩 실장 영역의 측면 일부를 차폐하는 전도성 에지 차폐 필라(edge shielding pillar)들의 배열을 더 포함하는 반도체 패키지 제조 방법.
  12. 제1항에 있어서,
    상기 제1측면 차폐부를 채우는 단계 이전에
    상기 패키지 기판 스트립을 캐리어(carrier)에 부착하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  13. 제12항에 있어서,
    상기 단위 패키지들로 분리하는 단계 이전에
    상기 패키지 기판 스트립을 상기 캐리어(carrier)로부터 분리하는 단계; 및
    상기 캐리어의 분리에 의해 노출된 상기 패키지 기판 스트립의 노출 표면에 외부 접속 단자들을 부착(mounting)하는 단계;를 더 포함하는 반도체 패키지 제조 방법.
  14. 제1항에 있어서,
    상기 제1측면 차폐부를 채우는 단계는
    제1전도성 접착제를 상기 관통 슬릿을 채우도록 도포하는 단계; 및
    상기 도포된 제1전도성 접착제를 큐어링(curing)하는 단계를 포함하는 반도체 패키지 제조 방법.
  15. 제14항에 있어서,
    상기 제2측면 차폐부를 채우는 단계는
    제2전도성 접착제를 상기 제2측면 차폐부 상에 도포하는 단계; 및
    상기 도포된 제2전도성 접착제를 큐어링(curing)하는 단계를 포함하는 반도체 패키지 제조 방법.
  16. 제15항에 있어서,
    상기 제1전도성 접착제는 제2전도성 접착제에 비해 낮은 점도를 가지며 도포되는 반도체 패키지 제조 방법.
  17. 제15항에 있어서,
    상기 제2전도성 접착제를 도포하는 단계는
    상기 제1측면 차폐부를 노출하는 스텐실 마스크를 도입하는 단계; 및
    상기 스텐실 마스크를 이용하여 상기 전도성 접착제를 선택적으로 도포하는 단계를 포함하는 반도체 패키지 제조 방법.
  18. 제1항에 있어서,
    상기 제2측면 차폐부는
    상기 칩 실장 영역을 노출하는 캐비티(cavity)를 내측으로 제공하는 격자 형상을 가지도록 형성되는 반도체 패키지 제조 방법.
  19. 제1항에 있어서,
    상기 제2측면 차폐부는
    상기 브리지 영역의 일부를 중첩하도록 연장되도록 형성되는 반도체 패키지 제조 방법.
  20. 제1항에 있어서,
    상기 제2측면 차폐부는
    상기 반도체 칩의 상측 표면의 위치 보다 높은 위치에 상측 표면이 위치하도록 하는 높이를 가지는 반도체 패키지 제조 방법.
  21. 제1항에 있어서,
    상기 몰딩층을 형성하는 단계는
    상기 제2측면 차폐부의 상측 표면을 매립하도록 상기 몰딩층을 몰딩(molding)하는 단계; 및
    상기 몰딩층의 표면을 리세스하여 상기 제2측면 차폐부의 상측 표면이 노출되도록 하는 단계를 반도체 패키지 제조 방법.
  22. 제21항에 있어서,
    상기 몰딩층의 표면을 리세스하는 단계는
    상기 몰딩층의 전체 두께를 줄여 상기 제2측면 차폐부의 상측 표면이 노출되도록 하는 반도체 패키지 제조 방법.
  23. 제22항에 있어서,
    상기 몰딩층의 표면을 리세스하는 단계는
    상기 몰딩층 표면을 그라인딩(grinding)하여 상기 제2측면 차폐부의 상측 표면이 노출되도록 하는 반도체 패키지 제조 방법.
  24. 제22항에 있어서,
    상기 몰딩층의 표면을 리세스하는 단계에 의해
    상기 몰딩층 표면은 실질적을 플랫(flat)한 표면 상태를 가지는 반도체 패키지 제조 방법.
  25. 제24항에 있어서,
    상기 상면 차폐부를 형성하는 단계는
    상기 플랫한 몰딩층 표면에 도전층을 증착 또는 도금하는 단계를 포함하는 반도체 패키지 제조 방법.
  26. 제1항에 있어서,
    상기 단위 패키지들로 분리하는 단계는
    상기 단위 패키지가 하나의 상기 칩 실장 영역을 포함하도록 수행되는 반도체 패키지 제조 방법.
  27. 제1항에 있어서,
    상기 단위 패키지들로 분리하는 단계는
    상기 단위 패키지가 적어도 두 개의 상기 칩 실장 영역들을 포함하여,
    상기 칩 실장 영역들 사이에 어느 하나의 상기 제2측면 차페부가 유지되도록 수행되는 반도체 패키지 제조 방법.
  28. 칩 실장 영역(chip mounting region)들, 상기 칩 실장 영역들을 연결하는 브리지 영역(bridge region)들, 및 상기 칩 실장 영역들 사이의 경계를 이루도록 정렬된 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate)을 도입하는 단계;
    상기 관통 슬릿을 하단부가 채우고 상기 패키지 기판 스트립 상으로도 돌출되도록 상단부가 세워지는 측면 차폐부를 형성하는 단계;
    상기 칩 실장 영역에 반도체 칩을 실장하는 단계;
    상기 패키지 기판 스트립 상에 상기 반도체 칩을 매립하고 상기 측면 차폐부의 상측 표면을 노출하는 몰딩층(molding layer)을 형성하는 단계;
    상기 몰딩층 표면을 덮어 상기 노출된 측면 차폐부의 상측 표면에 접속하는 상면 차폐부를 형성하는 단계; 및
    상기 측면 차폐부의 가운데 부분을 절단하여 개별 단위 패키지들로 분리하는 단계;를 포함하는 반도체 패키지 제조 방법.
  29. 제28항에 있어서,
    상기 측면 차폐부를 형성하는 단계는
    상기 관통 슬릿을 채우고 상기 패키지 기판 스트립 상측으로 돌출되도록 성장하는 도금층을 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  30. 제29항에 있어서,
    상기 도금층을 형성하는 단계는
    상기 관통 슬릿의 내측에 위치하는 시드 금속층 패턴(seed metal pattern)을 형성하는 단계; 및
    상기 시드 금속층 패턴에 전해액을 제공하여 상기 도금층을 전기 도금하는 단계를 포함하는 반도체 패키지 제조 방법.
  31. 제30항에 있어서,
    상기 시드 금속층 패턴은
    상기 브리지 영역 상측으로 중첩되도록 연장되어 이웃하는 다른 상기 관통 슬릿 내측에 위치하는 상기 시드 금속층 패턴의 다른 부분과 연결되는 반도체 패키지 제조 방법.
  32. 제31항에 있어서,
    상기 시드 금속층 패턴을 형성하는 단계는
    상기 관통 슬릿들 및 상기 브리지 영역들을 여는 제1마스크층을 형성하는 단계;
    상기 제1마스크층, 상기 관통 슬릿들 및 상기 브리지 영역들을 덮는 시드 금속층을 형성하는 단계; 및
    상기 제1마스크층을 제거하여 상기 제1마스크층 상에 중첩된 상기 시드 금속층 부분을 제거하는 단계를 포함하는 반도체 패키지 제조 방법.
  33. 제31항에 있어서,
    상기 시드 금속층을 형성하는 단계는
    무전해 도금 또는 금속층 증착 방법으로 수행되는 반도체 패키지 제조 방법.
  34. 제31항에 있어서,
    상기 도금층을 전기 도금하는 단계는
    상기 시드 금속층 패턴을 여는 제2마스크층을 형성하는 단계; 및
    상기 시드 금속층 패턴을 음극으로 사용하여 상기 전기 도금을 수행하는 단계를 포함하는 반도체 패키지 제조 방법.
  35. 제28항에 있어서,
    상기 관통 슬릿들은
    상기 칩 실장 영역의 테두리를 따라 상기 패키지 기판 스트립을 관통하도록 배치되고,
    어느 하나의 상기 관통 슬릿과 이웃하는 다른 하나의 관통 슬릿 사이에 어느 하나의 상기 브리지 영역이 배치된 반도체 패키지 제조 방법.
  36. 제28항에 있어서,
    상기 칩 실장 영역은
    사각형 평면 형상을 가지도록 설정되고,
    상기 브리지 영역들은 상기 사각형 평면 형상의 네 모서리 부분에 위치하도록 배치된 반도체 패키지 제조 방법.
  37. 제28항에 있어서,
    상기 브리지 영역은
    유전 물질의 기판 바디(body)층 부분;
    상기 기판 바디층 부분의 상기 몰딩층에 대향되는 제1표면 상에 그라운드 라인(ground line)으로 형성된 브리지 제1트레이스 패턴(trace pattern)을 포함하는 반도체 패키지 제조 방법.
  38. 제37항에 있어서,
    상기 측면 차폐부는
    상기 브리지 제1트레이스 패턴에 중첩되어 접촉하도록 연장되는 반도체 패키지 제조 방법.
  39. 제37항에 있어서,
    상기 브리지 영역은
    상기 기판 바디(body)층 부분의 제1표면에 반대측에 위치하는 제2표면 상에 전도성의 브리지 제2트레이스 패턴을 더 포함하는 반도체 패키지 제조 방법.
  40. 제28항에 있어서,
    상기 패키지 기판 스트립은
    상기 브리지 영역과 상기 칩 실장 영역 사이의 상기 기판 부분을 관통하여 상기 칩 실장 영역의 측면 일부를 차폐하는 전도성 에지 차폐 필라(edge shielding pillar)들의 배열을 더 포함하는 반도체 패키지 제조 방법.
  41. 제40항에 있어서,
    상기 에지 차폐 필라들은
    상기 그라운드 라인(ground line)에 접지되는 반도체 패키지 제조 방법.
  42. 제40항에 있어서,
    상기 에지 차폐 필라들은
    상기 브리지 영역을 마주보며 적어도 2열 이상으로 열을 이루며 배치되고
    1열을 이루는 상기 에지 차폐 필라들의 사이 부분에 대향되는 위치에 2열을 이루는 상기 에지 차폐 필라들이 배치되는 반도체 패키지 제조 방법.
  43. 제40항에 있어서,
    상기 에지 차폐 필라들은
    상호 간에 측면으로 연결되도록 배치되는 반도체 패키지 제조 방법.
  44. 제40항에 있어서,
    상기 패키지 기판 스트립은
    상기 브리지 영역의 상기 기판 바디층 부분을 관통하여 상기 칩 실장 영역의 측면 일부를 차폐하는 전도성 에지 차폐 필라(edge shielding pillar)들의 배열을 더 포함하는 반도체 패키지 제조 방법.
  45. 제28항에 있어서,
    상기 측면 차폐부를 형성하는 단계 이전에
    상기 패키지 기판 스트립을 캐리어(carrier)에 부착하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  46. 제45항에 있어서,
    상기 단위 패키지들로 분리하는 단계 이전에
    상기 패키지 기판 스트립을 상기 캐리어(carrier)로부터 분리하는 단계; 및
    상기 캐리어의 분리에 의해 노출된 상기 패키지 기판 스트립의 노출 표면에 외부 접속 단자들을 부착(mounting)하는 단계;를 더 포함하는 반도체 패키지 제조 방법.
  47. 제28항에 있어서,
    상기 측면 차폐부의 상단부는
    상기 칩 실장 영역을 노출하는 캐비티(cavity)를 내측으로 제공하는 격자 형상을 가지도록 형성되는 반도체 패키지 제조 방법.
  48. 제47항에 있어서,
    상기 측면 차폐부의 격자 형상은
    상기 브리지 영역의 일부를 중첩하도록 연장되도록 형성되는 반도체 패키지 제조 방법.
  49. 제28항에 있어서,
    상기 측면 차폐부는
    상기 반도체 칩의 상측 표면의 위치 보다 높은 위치에 상측 표면이 위치하도록 하는 높이를 가지는 반도체 패키지 제조 방법.
  50. 제28항에 있어서,
    상기 몰딩층을 형성하는 단계는
    상기 측면 차폐부의 상측 표면을 매립하도록 상기 몰딩층을 몰딩(molding)하는 단계; 및
    상기 몰딩층의 표면을 리세스하여 상기 측면 차폐부의 상측 표면이 노출되도록 하는 단계를 반도체 패키지 제조 방법.
  51. 제50항에 있어서,
    상기 몰딩층의 표면을 리세스하는 단계는
    상기 몰딩층의 전체 두께를 줄여 상기 측면 차폐부의 상측 표면이 노출되도록 하는 반도체 패키지 제조 방법.
  52. 제51항에 있어서,
    상기 몰딩층의 표면을 리세스하는 단계는
    상기 몰딩층 표면을 그라인딩(grinding)하여 상기 측면 차폐부의 상측 표면이 노출되도록 하는 반도체 패키지 제조 방법.
  53. 제51항에 있어서,
    상기 몰딩층의 표면을 리세스하는 단계에 의해
    상기 몰딩층 표면은 실질적을 플랫(flat)한 표면 상태를 가지는 반도체 패키지 제조 방법.
  54. 제53항에 있어서,
    상기 상면 차폐부를 형성하는 단계는
    상기 플랫한 몰딩층 표면에 도전층을 증착 또는 도금하는 단계를 포함하는 반도체 패키지 제조 방법.
  55. 제28항에 있어서,
    상기 단위 패키지들로 분리하는 단계는
    상기 단위 패키지가 하나의 상기 칩 실장 영역을 포함하도록 수행되는 반도체 패키지 제조 방법.
  56. 제28항에 있어서,
    상기 단위 패키지들로 분리하는 단계는
    상기 단위 패키지가 적어도 두 개의 상기 칩 실장 영역들을 포함하여,
    상기 칩 실장 영역들 사이에 어느 하나의 상기 제2측면 차페부가 유지되도록 수행되는 반도체 패키지 제조 방법.
  57. 반도체 칩이 실장된 칩 실장 영역(chip mounting region)들, 상기 칩 실장 영역들을 연결하는 브리지 영역(bridge region)들, 및 상기 칩 실장 영역들 사이의 경계를 이루도록 정렬된 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate);
    상기 관통 슬릿들을 각각 채우는 전도성의 제1측면 차폐부(side shielding)들;
    상기 제1측면 차폐부들에 중첩되고 상기 패키지 기판 스트립 상으로 돌출되도록 세우진 제2측면 차폐부;
    상기 패키지 기판 스트립 상에 상기 제2측면 차폐부의 상측 표면을 노출하며 상기 반도체 칩을 매립하는 몰딩층(molding layer); 및
    상기 몰딩층 표면을 덮고 상기 노출된 제2측면 차폐부의 상측 표면에 접속되는 상면 차폐부;를 포함하는 반도체 패키지.
  58. 제57항에 있어서,
    상기 관통 슬릿들은
    상기 칩 실장 영역의 테두리를 따라 상기 패키지 기판 스트립을 관통하도록 배치되고,
    어느 하나의 상기 관통 슬릿과 이웃하는 다른 하나의 관통 슬릿 사이에 어느 하나의 상기 브리지 영역이 배치된 반도체 패키지.
  59. 제57항에 있어서,
    상기 칩 실장 영역은
    사각형 평면 형상을 가지도록 설정되고,
    상기 브리지 영역들은 상기 사각형 평면 형상의 네 모서리 부분에 위치하도록 배치된 반도체 패키지.
  60. 제57항에 있어서,
    상기 브리지 영역은
    유전 물질의 기판 바디(body)층 부분;
    상기 기판 바디층 부분의 상기 몰딩층에 대향되는 제1표면 상에 형성된 그라운드(ground)를 위한 브리지 제1트레이스 패턴(trace pattern)을 포함하는 반도체 패키지.
  61. 제60항에 있어서,
    상기 제1측면 차폐부의 어느 하나는
    상기 브리지 제1트레이스 패턴에 중첩되어 접촉하도록 연장된 반도체 패키지.
  62. 제60항에 있어서,
    상기 브리지 영역은
    상기 기판 바디(body)층 부분의 제1표면에 반대측에 위치하는 제2표면 상에 전도성의 브리지 제2트레이스 패턴을 더 포함하는 반도체 패키지.
  63. 제57항에 있어서,
    상기 패키지 기판 스트립은
    상기 브리지 영역과 상기 칩 실장 영역 사이의 상기 기판의 바디층 부분을 관통하여 상기 칩 실장 영역의 측면 일부를 차폐하는 전도성 에지 차폐 필라(edge shielding pillar)들의 배열을 더 포함하는 반도체 패키지.
  64. 제63항에 있어서,
    상기 에지 차폐 필라들은
    그라운드 라인에 접지된 반도체 패키지.
  65. 제63항에 있어서,
    상기 에지 차폐 필라들은
    상기 브리지 영역을 마주보며 적어도 2열 이상으로 열을 이루며 배치되고
    1열을 이루는 상기 에지 차폐 필라들의 사이 부분에 대향되는 위치에 2열을 이루는 상기 에지 차폐 필라들이 배치된 반도체 패키지.
  66. 제63항에 있어서,
    상기 에지 차폐 필라들은
    상호 간에 측면으로 연결되도록 배치되는 반도체 패키지.
  67. 제63항에 있어서,
    상기 패키지 기판 스트립은
    상기 브리지 영역의 상기 기판 바디층 부분을 관통하여 상기 칩 실장 영역의 측면 일부를 차폐하는 전도성 에지 차폐 필라(edge shielding pillar)들의 배열을 더 포함하는 반도체 패키지.
  68. 제57항에 있어서,
    상기 제1측면 차폐부는 제1전도성 접착제를 포함하고
    상기 제2측면 차페부는 상기 제1전도성 접착제와 다른 제2전도성 접착제를 포함하는 반도체 패키지 제조 방법.
  69. 제57항에 있어서,
    상기 제2측면 차폐부는
    상기 칩 실장 영역을 노출하는 캐비티(cavity)를 내측으로 제공하는 격자 형상을 가지는 반도체 패키지.
  70. 제57항에 있어서,
    상기 제2측면 차폐부는
    상기 브리지 영역의 일부를 중첩하도록 연장된 반도체 패키지.
  71. 제57항에 있어서,
    상기 제2측면 차폐부는
    상기 반도체 칩의 상측 표면의 위치 보다 높은 위치에 상측 표면이 위치하도록 하는 높이를 가지는 반도체 패키지.
  72. 반도체 칩이 실장된 칩 실장 영역(chip mounting region) 및 상기 칩 실장 영역을 설정하는 관통 슬릿(through slit)들, 상기 관통 슬릿들 사이에 위치하는 브리지 영역(bridge region)들을 포함하는 패키지 기판;
    상기 관통 슬릿들을 채워 상기 칩 실장 영역의 측면들을 덮어 차폐하는 전도성의 제1측면 차폐부들;
    상기 제1측면 차폐부들에 중첩되고 상기 패키지 기판 상으로 돌출되도록 세우진 제2측면 차폐부;
    상기 패키지 기판 상에 상기 제2측면 차폐부의 상측 표면을 노출하며 상기 반도체 칩을 매립하는 몰딩층(molding layer); 및
    상기 몰딩층 표면을 덮고 상기 노출된 제2측면 차폐부의 상측 표면에 접속되는 상면 차폐부;를 포함하는 반도체 패키지.
  73. 제72항에 있어서,
    상기 제1측면 차페부들은
    상기 칩 실장 영역의 테두리를 따라 상기 패키지 기판을 관통하도록 배치된 반도체 패키지.
  74. 제72항에 있어서,
    상기 칩 실장 영역은
    사각형 평면 형상을 가지도록 설정되고,
    상기 브리지 영역들은 상기 사각형 평면 형상의 네 모서리 부분에 위치하도록 배치된 반도체 패키지.
  75. 제72항에 있어서,
    상기 브리지 영역은
    유전 물질의 기판 바디(body)층 부분;
    상기 기판 바디층 부분의 상기 몰딩층에 대향되는 제1표면 상에 그라운드 라인(ground line)으로 형성된 브리지 제1트레이스 패턴(trace pattern)을 포함하는 반도체 패키지.
  76. 제75항에 있어서,
    상기 제1측면 차폐부의 어느 하나는
    상기 브리지 제1트레이스 패턴에 중첩되어 접촉하도록 연장된 반도체 패키지.
  77. 제72항에 있어서,
    상기 패키지 기판은
    상기 브리지 영역과 상기 칩 실장 영역 사이의 상기 기판의 바디층 부분을 관통하여 상기 칩 실장 영역의 측면 일부를 차폐하는 전도성 에지 차폐 필라(edge shielding pillar)들의 배열을 더 포함하는 반도체 패키지.
  78. 제77항에 있어서,
    상기 에지 차폐 필라들은
    그라운드 라인에 접지된 반도체 패키지.
  79. 제75항에 있어서,
    상기 에지 차폐 필라들은
    상기 브리지 영역을 마주보며 적어도 2열 이상으로 열을 이루며 배치되고
    1열을 이루는 상기 에지 차폐 필라들의 사이 부분에 대향되는 위치에 2열을 이루는 상기 에지 차폐 필라들이 배치된 반도체 패키지.
  80. 제75항에 있어서,
    상기 에지 차폐 필라들은
    상호 간에 측면으로 연결되도록 배치되는 반도체 패키지.
  81. 제75항에 있어서,
    상기 패키지 기판은
    상기 브리지 영역의 상기 기판 바디층 부분을 관통하여 상기 칩 실장 영역의 측면 일부를 차폐하는 전도성 에지 차폐 필라(edge shielding pillar)들의 배열을 더 포함하는 반도체 패키지.
  82. 제72항에 있어서,
    상기 제2측면 차폐부는
    상기 칩 실장 영역을 노출하는 캐비티(cavity)를 내측으로 제공하는 격자 형상을 가지는 반도체 패키지.
  83. 제72항에 있어서,
    상기 제2측면 차폐부는
    상기 브리지 영역의 일부를 중첩하도록 연장된 반도체 패키지.
  84. 제72항에 있어서,
    상기 제2측면 차폐부는
    상기 반도체 칩의 상측 표면의 위치 보다 높은 위치에 상측 표면이 위치하도록 하는 높이를 가지는 반도체 패키지.
  85. 반도체 칩이 실장된 칩 실장 영역(chip mounting region)들, 상기 칩 실장 영역들을 연결하는 브리지 영역(bridge region)들, 및 상기 칩 실장 영역들 사이의 경계를 이루도록 정렬된 관통 슬릿(through slit)들을 포함하는 패키지 기판 스트립(strip of packaging substrate);
    상기 관통 슬릿들을 하단부들이 각각 채우고 상기 패키지 기판 스트립 상으로 돌출되도록 상단부가 세워진 측면 차폐부(side shielding);
    상기 패키지 기판 스트립 상에 상기 측면 차폐부의 상측 표면을 노출하며 상기 반도체 칩을 매립하는 몰딩층(molding layer); 및
    상기 몰딩층 표면을 덮고 상기 노출된 측면 차폐부의 상측 표면에 접속되는 상면 차폐부;를 포함하는 반도체 패키지.
  86. 반도체 칩이 실장된 칩 실장 영역(chip mounting region) 및 상기 칩 실장 영역을 설정하는 관통 슬릿(through slit)들, 상기 관통 슬릿들 사이에 위치하는 브리지 영역(bridge region)들, 상기 브리지 영역들을 관통하는 에지 차폐 필라(edge shielding pillar)들을 포함하는 패키지 기판;
    상기 관통 슬릿들을 하단부들이 각각 채워 상기 칩 실장 영역의 측면들을 덮어 차폐하고 상단부가 상기 패키지 기판 상으로 돌출되도록 세우진 측면 차폐부;
    상기 패키지 기판 상에 상기 측면 차폐부의 상측 표면을 노출하며 상기 반도체 칩을 매립하는 몰딩층(molding layer); 및
    상기 몰딩층 표면을 덮고 상기 노출된 측면 차폐부의 상측 표면에 접속되는 상면 차폐부;를 포함하는 반도체 패키지.
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