CN110323144B - 一种电磁屏蔽封装器件及其制备方法 - Google Patents

一种电磁屏蔽封装器件及其制备方法 Download PDF

Info

Publication number
CN110323144B
CN110323144B CN201910550621.XA CN201910550621A CN110323144B CN 110323144 B CN110323144 B CN 110323144B CN 201910550621 A CN201910550621 A CN 201910550621A CN 110323144 B CN110323144 B CN 110323144B
Authority
CN
China
Prior art keywords
electromagnetic shielding
shielding layer
dispensing
glue
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910550621.XA
Other languages
English (en)
Other versions
CN110323144A (zh
Inventor
张志龙
林伟
冯荥钰
黄晓梦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Technology Nantong Co ltd
Original Assignee
Technology Research and Development Branch of Tongfu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Technology Research and Development Branch of Tongfu Microelectronics Co Ltd filed Critical Technology Research and Development Branch of Tongfu Microelectronics Co Ltd
Priority to CN201910550621.XA priority Critical patent/CN110323144B/zh
Publication of CN110323144A publication Critical patent/CN110323144A/zh
Application granted granted Critical
Publication of CN110323144B publication Critical patent/CN110323144B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本申请公开了一种电磁屏蔽封装器件及其制备方法，所述制备方法包括：利用点胶装置在封装体的至少一个表面的预定范围内形成第一电磁屏蔽层，且所述表面的所述预定范围以外的区域不形成所述第一电磁屏蔽层；其中，所述点胶装置包括多个阵列排布的出胶口以及控制组件，所述控制组件独立控制每个所述出胶口是否出胶，进而控制所述第一电磁屏蔽层覆盖的范围。通过上述方式，本申请能够无需引入遮挡件即可在预定范围内形成第一电磁屏蔽层。

Description

一种电磁屏蔽封装器件及其制备方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种电磁屏蔽封装器件及其制备方法。
背景技术
随着元器件的运算速度越来越快、或是资讯传递的讯号频率越来越高，封装器件中的元器件容易与其他内部或外部元器件相互产生电磁干扰，例如串扰、传输损耗、讯号反射等等，因此在封装器件中对元器件进行电磁干扰的防护显得尤为重要。
现有的对封装器件进行电磁干扰防护的方式包括：首先利用遮挡件将当前表面上不需要电磁屏蔽的区域进行遮挡；然后在当前表面未进行遮挡的区域形成电磁屏蔽层；最后将遮挡件去除。
本申请的发明人在长期研究过程中发现，上述形成电磁屏蔽层的方式较为繁琐，需要引入遮挡件。
发明内容
本申请主要解决的技术问题是提供一种电磁屏蔽封装器件及其制备方法，能够无需引入遮挡件即可在预定范围内形成第一电磁屏蔽层。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种电磁屏蔽封装器件的制备方法，所述制备方法包括：利用点胶装置在封装体的至少一个表面的预定范围内形成第一电磁屏蔽层，且所述表面的所述预定范围以外的区域不形成所述第一电磁屏蔽层；其中，所述点胶装置包括多个阵列排布的出胶口以及控制组件，所述控制组件独立控制每个所述出胶口是否出胶，进而控制所述第一电磁屏蔽层覆盖的范围。
其中，所述封装体包括：基板、多个元器件以及塑封层，多个所述元器件和所述塑封层位于所述基板一侧，且所述塑封层覆盖多个所述元器件，所述元器件包括天线；所述利用点胶装置在封装体的至少一个表面的预定范围内形成第一电磁屏蔽层包括：利用所述点胶装置在所述塑封层远离所述基板一侧表面的预定范围内形成所述第一电磁屏蔽层，且所述天线和所述第一电磁屏蔽层在所述基板上的正投影无重合区域。
其中，所述点胶装置还包括：衬底，设有多个阵列排布的孔洞；多个点胶头，一个所述孔洞位置处设置有一个所述点胶头，所述点胶头形成所述出胶口；所述控制组件包括：多个点胶管道以及多个开关，一个所述点胶头对应连接一个所述点胶管道，且每一所述点胶管道上设置有一个所述开关，通过控制所述开关的通断以控制所述出胶口是否出胶。
其中，所述利用所述点胶装置在所述塑封层远离所述基板一侧表面的预定范围内形成所述第一电磁屏蔽层之后，所述制备方法还包括：调整至少一个所述点胶头的方向，以使得至少一个所述点胶头朝向所述封装体的侧壁表面；控制朝向所述封装体的侧壁表面的所述点胶头出胶，其他所述点胶头不出胶，以在所述封装体的侧壁表面形成第二电磁屏蔽层。
其中，所述利用所述点胶装置在所述塑封层远离所述基板一侧表面的预定范围内形成所述第一电磁屏蔽层之后，所述制备方法还包括：调整所述衬底的位置，以使得至少一个所述点胶头与所述封装体的侧壁表面相对设置；控制与所述封装体的侧壁相对设置的所述点胶头出胶，其他所述点胶头不出胶，以在所述封装体的侧壁表面形成第二电磁屏蔽层。
其中，多个所述封装体设置于胶膜一侧，相邻所述封装体之间具有第一缝隙，所述利用所述点胶装置在所述塑封层远离所述基板一侧表面的预定范围内形成所述第一电磁屏蔽层之后，所述制备方法还包括：在所述第一缝隙内设置防溢墙，所述防溢墙与相邻所述封装体的侧壁之间具有空隙；在所述空隙内点胶形成第二电磁屏蔽层；去除所述防溢墙和所述胶膜以获得单颗电磁屏蔽封装器件。
其中，所述防溢墙的高度超过所述第一电磁屏蔽层与所述胶膜之间的高度。
其中，所述封装体中的其中一个所述元器件周围设置有贯穿所述塑封层的凹槽，所述利用点胶装置在封装体的至少一个表面的预定范围内形成第一电磁屏蔽层之前，所述封装方法还包括：在所述凹槽内点胶形成间隔屏蔽层，以屏蔽所述凹槽内围设的所述元器件对周围所述元器件的影响。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种电磁屏蔽封装器件，所述封装器件包括：封装体；第一电磁屏蔽层，设置于所述封装体的至少一个表面的预定范围内，且所述表面的所述预定范围以外的区域不设置所述第一电磁屏蔽层；其中，所述第一电磁屏蔽层的边缘为在重力作用下自然流平形成的弧形。
其中，所述第一电磁屏蔽层的边缘为波浪形。
本申请的有益效果是：区别于现有技术的情况，本申请所提供的电磁屏蔽封装器件的制备方法中包括利用点胶装置在封装体的至少一个表面的预定范围内形成第一电磁屏蔽层；其中，点胶装置包括多个阵列排布的出胶口以及控制组件，控制组件能够独立控制每个出胶口是否出胶，进而控制第一电磁屏蔽层覆盖的范围。即本申请采用类似于打印的方式进行第一电磁屏蔽层的制作，通过控制组件控制多个阵列排布的出胶口以决定第一电磁屏蔽层覆盖的范围。与现有技术相比，本申请无需引入遮挡件，节省材料，且简化整个制备流程，可以省去现有技术中放置遮挡件和去除遮挡件的步骤。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为封装体一实施方式的结构示意图；
图2为图1中塑封层一实施方式的俯视示意图；
图3为图1中塑封层另一实施方式的俯视示意图；
图4为点胶装置一实施方式的结构示意图；
图5为本申请电磁屏蔽封装器件的制备方法对应的一实施方式的结构示意图；
图6为本申请电磁屏蔽的封装器件的制备方法另一实施方式的结构示意图；
图7为本申请电磁屏蔽的封装器件的制备方法另一实施方式的结构示意图；
图8为本申请电磁屏蔽的封装器件的制备方法另一实施方式的结构示意图；
图9为本申请电磁屏蔽封装器件一实施方式的结构示意图；
图10为图9中电磁屏蔽封装器件一实施方式的俯视示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
首先介绍一下需要进行电磁屏蔽的封装体的结构。请参阅图1，图1为封装体一实施方式的结构示意图。该封装体2包括：基板20、多个元器件22以及塑封层24，多个元器件22和塑封层24位于基板20一侧，且塑封层24覆盖多个元器件22。其中，元器件22可以包括天线220、芯片222、电阻、电容等至少一种，而芯片222包括处理类芯片、存储类芯片、射频类芯片等。塑封层24的材质可以为环氧树脂等。基板20可以包含至少一个基板单元；当基板单元的个数为多个时，多个基板单元相互连接，且相邻基板单元之间可以设置有切割道，每一基板单元上可以设置有至少一个元器件22，此时塑封层24可以覆盖基板20上所有元器件22，或者进一步覆盖切割道。后期可先沿切割道进行切割，在获得单个基板单元对应的封装体2后，在该封装体2上形成电磁屏蔽层。当然，也可以在该封装体2上形成电磁屏蔽层后再沿切割道进行切割，以获得单个基板单元对应的封装体2。
此外，在某些情况下，当该封装体2中包含可能会对相邻元器件影响的元器件时，例如，射频类芯片222等时，可以在该射频类芯片222的周围设置贯穿塑封层24的凹槽240，以便于后期在该凹槽240内形成间隔屏蔽层，以降低射频类芯片222对封装体2中其他元器件的影响。在本实施例中，如图2所示，图2为图1中塑封层一实施方式的俯视示意图。当该射频类芯片222位于封装体2的边缘时，由于后续封装体2的外围表面会形成电磁屏蔽层，因此，在对应于封装体2的边缘的位置无需设置凹槽240。在另一个实施例中，如图3所示，图3为图1中塑封层另一实施方式的俯视示意图。当该射频类芯片222位于封装体2的中间部位时，此时该射频类芯片222周围对应的塑封层24a均需设置凹槽240a。
接着介绍一下本申请形成电磁屏蔽层所用到的点胶装置4。请参阅图4，图4为点胶装置一实施方式的结构示意图。该点胶装置4包括多个阵列排布的出胶口40以及控制组件42，控制组件42可以独立控制每个出胶口40是否出胶。
例如，在本实施例中，本申请所提供的点胶装置4还包括：衬底44和多个点胶头46。衬底44上设有多个阵列排布的孔洞440，衬底44的材质可以为塑料、金属等。一个孔洞440位置处设置有一个点胶头46，点胶头46形成出胶口40，点胶头46可以凸出于衬底44表面，点胶头46可以有位于孔洞440中的部分，点胶头46的形状可以为柱体、圆台等。控制组件42包括多个点胶管道420以及多个开关422，一个点胶头46对应连接一个点胶管道420，且每一点胶管道420上设置有一个开关422，通过控制开关422的通断以控制出胶口40是否出胶。此外，在本实施例中，上述多个点胶管道420的一端可以直接与胶供给装置连通，也可以汇集到一总管路后至胶供给装置。而为了提高点胶装置4的自动化程度，本申请所提供的控制组件42还可以包括控制器424，通过控制器424控制每个开关422的通断，控制器424和开关422之间可以通过信号传递。
此外，上述点胶装置4中的点胶头46的方向还可变化。例如，可以在上述点胶头46与点胶管道420之间引入类似于机械臂类的可旋转机构，通过该机构调整点胶头46的方向。又例如，点胶头46与衬底44非固定连接，点胶管道420为软性管道，可在衬底44的孔洞440内设置旋转机构，通过该旋转机构改变点胶管道420的方向以达到改变点胶头46的方向的目的。
当然，在其他实施例中，点胶装置4的结构也可为其他，例如，点胶装置可以包括一个点胶头，每个点胶头位置设置有衬底，衬底上设置有多个孔洞，每个孔洞位置处形成出胶口。且每个孔洞内可以设置有一个开关，通过控制该开关的通断以实现对应的出胶口是否出胶。
下面详细介绍本申请所提供的电磁屏蔽封装器件的制备方法。请参阅图5，图5为本申请电磁屏蔽封装器件的制备方法对应的一实施方式的结构示意图。该制备方法包括：利用点胶装置4在封装体2的至少一个表面的预定范围内形成第一电磁屏蔽层60，且该表面的预定范围以外的区域不形成第一电磁屏蔽层60。图5中仅示意画出点胶装置4中的部分，当该点胶装置4包括多个阵列排布的出胶口40以及控制组件(图5中未示意)时，控制组件独立控制每个出胶口40是否出胶，进而控制第一电磁屏蔽层60覆盖的范围。例如，如图5所示，控制组件可以控制虚线框以内的出胶口40不出胶，而其他位置处的出胶口40出胶，从而使得对应虚线框位置处的封装体2的表面不覆盖第一电磁屏蔽层60。即本申请采用类似于打印的方式进行第一电磁屏蔽层60的制作，通过控制组件控制多个阵列排布的出胶口40以决定第一电磁屏蔽层60覆盖的范围。与现有技术相比，本申请无需引入遮挡件，节省材料，且简化整个制备流程，可以省去现有技术中放置遮挡件和去除遮挡件的步骤。
在本实施例中，若点胶装置4中多个点胶头46围设的面积小于封装体2表面的面积，则可以移动该点胶装置4的位置，以在封装体2的表面形成第一电磁屏蔽层60；若点胶装置4中多个点胶头46围设的面积大于封装体2表面的面积，则可一次在封装体2的表面形成第一电磁屏蔽层60。
此外，在本实施例中，第一电磁屏蔽层60的材质可以为导电胶等。若导电胶的粘度较小，流动性好，则可在点胶装置4点胶的同时，利用加热或紫外照射等方式使导电胶固化，进而降低导电胶流平时漫延到预定范围以外的概率。若导电胶的粘度较大，流动性不是很好，则可在点胶装置4点胶完成后，利用加热或紫外照射等方式使导电胶固化，进而降低第一电磁屏蔽层60断开的概率，即降低相邻出胶口40流出的导电胶未融合的情况。
另外，为了使第一电磁屏蔽层60表面更为均匀平整，后期也可通过一板材对第一电磁屏蔽层60进行压合处理。
在一个实施方式中，当封装体2的结构如图1或图5中所示时，上述利用点胶装置4在封装体2的至少一个表面的预定范围内形成第一电磁屏蔽层60包括：利用点胶装置4在塑封层24远离基板20一侧表面242的预定范围内形成第一电磁屏蔽层60，且封装体2中的天线220和第一电磁屏蔽层60在基板20上的正投影无重合区域。此时，第一电磁屏蔽层60不覆盖天线220对应的塑封层24表面，进而使得第一电磁屏蔽层60不会影响天线220的正常使用。当然，在其他实施例中，第一电磁屏蔽层60也可进一步不覆盖其他不需要电磁屏蔽的元器件22。
在另一个实施方式中，当封装体2中的其中一个元器件22(例如，射频类芯片222等)周围设置有贯穿塑封层24的凹槽(图5中未标示)时，在上述形成第一电磁屏蔽层60之前，本申请所提供的封装方法还包括：在凹槽内点胶形成间隔屏蔽层62，以屏蔽凹槽内围设的元器件22对周围元器件22的影响。该间隔屏蔽层62的材质可以为导电胶等。在本实施例中，可以采用上述点胶装置4形成该间隔屏蔽层62，例如，点胶装置4中的控制组件可以控制与该凹槽对应设置的出胶口40出胶，而其他出胶口不出胶。当然，在其他实施例中，也可采用其他类型的治具形成该间隔屏蔽层62。
在又一个实施方式中，为了实现屏蔽效果，还需要进一步在封装体2的侧壁26上形成第二电磁屏蔽层64，具体可参见图6，图6为本申请电磁屏蔽的封装器件的制备方法另一实施方式的结构示意图。具体实现方式可以为：首先调整至少一个点胶头46的方向，以使得至少一个点胶头46朝向封装体2的侧壁26表面，调整点胶头46方向的方式可参见上述实施例，在此不再详述。然后控制朝向封装体2的侧壁26表面的点胶头46出胶，其他点胶头46不出胶，以在封装体2的侧壁26表面形成第二电磁屏蔽层64。而为使得封装体2的侧壁26表面较为均匀地覆盖上第二电磁屏蔽层64，可以在垂直方向上移动衬底44的位置，或者在垂直方向上移动朝向封装体2的侧壁26表面的点胶头46的位置。
另外，在本实施例中，可以利用点胶装置4一次对一个封装体2的侧壁26进行点胶。在其他实施例中，如图6所示，可以引入胶膜66，多个封装体2可以间隔设置于胶膜66上。此时，若点胶装置4中多个点胶头46围设的面积小于封装体2远离胶膜66一侧表面的面积，则可以利用该点胶装置4逐个对封装体2的侧壁进行点胶；若点胶装置4中多个点胶头46围设的面积大于多个封装体2远离胶膜66一侧表面的面积之和，则可利用该点胶装置4同时对多个封装体2的侧壁进行点胶。此时相邻封装体2之间的间隔需大于相邻两个点胶头46之间的间隔。
当然，在其他实施例中，也可采用其他方式在封装体2的侧壁表面形成第二电磁屏蔽层。
例如，如图7所示，图7为本申请电磁屏蔽的封装器件的制备方法另一实施方式的结构示意图。形成第二电磁屏蔽层64a的方法可以为：首先调整衬底44a的位置，以使得至少一个点胶头46a与封装体2a的侧壁26a表面相对设置；优选地，衬底44a与封装体2a的侧壁26a的角度在0°-45°(例如，0°、30°、45°等)之间。然后控制与封装体2a的侧壁26a相对设置的点胶头46a出胶，其他点胶头46a不出胶，以在封装体2a的侧壁26a表面形成第二电磁屏蔽层64a；例如，可以控制不超过第一电磁屏蔽层60a的点胶头46a出胶，其余点胶头46a不出胶。此时，当多个封装体2a设置于胶膜66a一侧时，可以逐个对封装体2a的侧壁26a进行点胶。
又例如，如图8所示，图8为本申请电磁屏蔽的封装器件的制备方法另一实施方式的结构示意图，在上述形成第一电磁屏蔽层60b之后，本申请所提供的制备方法包括：A、将多个封装体2b设置于胶膜66b一侧，相邻封装体2b之间具有第一缝隙(未标示)，该第一缝隙可以为0.3mm等。B、在第一缝隙内设置防溢墙68b，防溢墙68b与相邻封装体2b的侧壁26b之间具有空隙(未标示)；在本实施例中，防溢墙68b的材质可以为光刻胶等可被后续清除的物质，防溢墙68b与胶膜66b接触的端部可以设计一层粘性物质，进而使得防溢墙68b与胶膜66b之间固定连接。C、在空隙内点胶形成第二电磁屏蔽层(图未示)，第二电磁屏蔽层的材质可以为导电胶等，其可填充整个空隙。D、去除防溢墙68b和胶膜66b以获得单颗电磁屏蔽封装器件。上述设计防溢墙68b的方式可以使得后续形成的第二电磁屏蔽层厚度更为均匀、可控。
此外，在上述实施例中，防溢墙68b的高度d1大于第一电磁屏蔽层60b与胶膜66b之间的距离d2。该设计方式可以降低后续形成的各个封装体2b对应的第二电磁屏蔽层之间互连。
请参阅图9-图10，图9为本申请电磁屏蔽封装器件一实施方式的结构示意图，图10为图9中电磁屏蔽封装器件一实施方式的俯视示意图。该电磁屏蔽封装器件包括封装体2和第一电磁屏蔽层60。第一电磁屏蔽层60设置于封装体2的至少一个表面的预定范围内，且表面的预定范围以外的区域不设置第一电磁屏蔽层60；其中，第一电磁屏蔽层60的边缘为在重力作用下自然流平形成的弧形。优选地，第一电磁屏蔽层60的边缘为波浪形。另外，该第一电磁屏蔽层60的表面可凹凸不平。
在本实施例中，封装体2的具体结构可参见上述实施例，在此不再赘述。此外，该封装器件还包括第二电磁屏蔽层64，覆盖封装体2的侧壁(未标示)。当该封装体2中包含需要进行屏蔽的芯片222时，可在该芯片222的周围设置凹槽(未标示)，该凹槽内可设置间隔屏蔽层62。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (8)

1.一种电磁屏蔽封装器件的制备方法，其特征在于，所述制备方法包括：
利用点胶装置在封装体的至少一个表面的预定范围内形成第一电磁屏蔽层，且所述表面的所述预定范围以外的区域不形成所述第一电磁屏蔽层；其中，所述点胶装置包括多个阵列排布的出胶口以及控制组件，所述控制组件独立控制每个所述出胶口是否出胶，进而控制所述第一电磁屏蔽层覆盖的范围；所述点胶装置还包括：衬底，设有多个阵列排布的孔洞；多个点胶头，一个所述孔洞位置处设置有一个所述点胶头，所述点胶头形成所述出胶口；
调整至少一个所述点胶头的方向，以使得至少一个所述点胶头朝向所述封装体的侧壁表面；或者，调整所述衬底的位置，以使得至少一个所述点胶头与所述封装体的侧壁表面相对设置；
控制朝向所述封装体的侧壁表面的所述点胶头出胶，其他所述点胶头不出胶，以在所述封装体的侧壁表面形成第二电磁屏蔽层。
2.根据权利要求1所述的制备方法，其特征在于，所述封装体包括：基板、多个元器件以及塑封层，多个所述元器件和所述塑封层位于所述基板一侧，且所述塑封层覆盖多个所述元器件，所述元器件包括天线；
所述利用点胶装置在封装体的至少一个表面的预定范围内形成第一电磁屏蔽层包括：利用所述点胶装置在所述塑封层远离所述基板一侧表面的预定范围内形成所述第一电磁屏蔽层，且所述天线和所述第一电磁屏蔽层在所述基板上的正投影无重合区域。
3.根据权利要求2所述的制备方法，其特征在于，
所述控制组件包括：多个点胶管道以及多个开关，一个所述点胶头对应连接一个所述点胶管道，且每一所述点胶管道上设置有一个所述开关，通过控制所述开关的通断以控制所述出胶口是否出胶。
4.根据权利要求2所述的制备方法，其特征在于，多个所述封装体设置于胶膜一侧，相邻所述封装体之间具有第一缝隙，所述利用所述点胶装置在所述塑封层远离所述基板一侧表面的预定范围内形成所述第一电磁屏蔽层之后，所述制备方法还包括：
在所述第一缝隙内设置防溢墙，所述防溢墙与相邻所述封装体的侧壁之间具有空隙；
在所述空隙内点胶形成第二电磁屏蔽层；
去除所述防溢墙和所述胶膜以获得单颗电磁屏蔽封装器件。
5.根据权利要求4所述的制备方法，其特征在于，
所述防溢墙的高度超过所述第一电磁屏蔽层与所述胶膜之间的高度。
6.根据权利要求2所述的制备方法，其特征在于，所述封装体中的其中一个所述元器件周围设置有贯穿所述塑封层的凹槽，所述利用点胶装置在封装体的至少一个表面的预定范围内形成第一电磁屏蔽层之前，所述制备 方法还包括：
在所述凹槽内点胶形成间隔屏蔽层，以屏蔽所述凹槽内围设的所述元器件对周围所述元器件的影响。
7.一种电磁屏蔽封装器件，其特征在于，所述封装器件包括：
封装体；
第一电磁屏蔽层，设置于所述封装体的至少一个表面的预定范围内，且所述表面的所述预定范围以外的区域不设置所述第一电磁屏蔽层；其中，所述第一电磁屏蔽层的边缘为在重力作用下自然流平形成的弧形。
8.根据权利要求7所述的封装器件，其特征在于，
所述第一电磁屏蔽层的边缘为波浪形。
CN201910550621.XA 2019-06-24 2019-06-24 一种电磁屏蔽封装器件及其制备方法 Active CN110323144B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910550621.XA CN110323144B (zh) 2019-06-24 2019-06-24 一种电磁屏蔽封装器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910550621.XA CN110323144B (zh) 2019-06-24 2019-06-24 一种电磁屏蔽封装器件及其制备方法

Publications (2)

Publication Number Publication Date
CN110323144A CN110323144A (zh) 2019-10-11
CN110323144B true CN110323144B (zh) 2021-07-13

Family

ID=68120163

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910550621.XA Active CN110323144B (zh) 2019-06-24 2019-06-24 一种电磁屏蔽封装器件及其制备方法

Country Status (1)

Country Link
CN (1) CN110323144B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111590804B (zh) * 2020-05-11 2022-03-01 诺兰特新材料(北京)有限公司 用于制备电磁屏蔽密封条的方法和系统
CN111755424A (zh) * 2020-06-15 2020-10-09 深圳泰研半导体装备有限公司 一种在系统级封装实现选择性电磁屏蔽的工艺
CN113270331B (zh) * 2021-05-12 2023-12-01 湖南越摩先进半导体有限公司 一种半导体器件的封装方法及封装结构
CN114220795B (zh) * 2021-11-30 2024-07-09 展讯通信（上海）有限公司 Sip封装组件及其封装方法、制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104801463A (zh) * 2015-05-05 2015-07-29 深圳市华星光电技术有限公司 点胶装置及点胶方法
CN105895626A (zh) * 2015-02-18 2016-08-24 日月光半导体制造股份有限公司 半导体装置封装及其制作方法
CN205797654U (zh) * 2016-06-29 2016-12-14 鸿利智汇集团股份有限公司 均匀固晶点胶装置
CN106856195A (zh) * 2015-12-08 2017-06-16 爱思开海力士有限公司 包括侧屏蔽部件的半导体封装
CN106972005A (zh) * 2015-09-10 2017-07-21 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN109127290A (zh) * 2018-10-22 2019-01-04 长兴佰菲特机械有限公司 一种高效自动点胶机
CN109300793A (zh) * 2018-10-10 2019-02-01 环维电子(上海)有限公司 具有电磁屏蔽结构的Sip模组的制作方法及装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895626A (zh) * 2015-02-18 2016-08-24 日月光半导体制造股份有限公司 半导体装置封装及其制作方法
CN104801463A (zh) * 2015-05-05 2015-07-29 深圳市华星光电技术有限公司 点胶装置及点胶方法
CN106972005A (zh) * 2015-09-10 2017-07-21 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN106856195A (zh) * 2015-12-08 2017-06-16 爱思开海力士有限公司 包括侧屏蔽部件的半导体封装
CN205797654U (zh) * 2016-06-29 2016-12-14 鸿利智汇集团股份有限公司 均匀固晶点胶装置
CN109300793A (zh) * 2018-10-10 2019-02-01 环维电子(上海)有限公司 具有电磁屏蔽结构的Sip模组的制作方法及装置
CN109127290A (zh) * 2018-10-22 2019-01-04 长兴佰菲特机械有限公司 一种高效自动点胶机

Also Published As

Publication number Publication date
CN110323144A (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
CN110323144B (zh) 一种电磁屏蔽封装器件及其制备方法
CN109300793B (zh) 具有电磁屏蔽结构的Sip模组的制作方法及装置
KR102258874B1 (ko) 레이저 어블레이션을 사용하여 부분적인 emi 차폐 제거 반도체 장치
US7659604B2 (en) Module component and method for manufacturing the same
US5946794A (en) Method of manufacturing a composite microwave circuit module
US8004860B2 (en) Radiofrequency and electromagnetic interference shielding
KR20100057686A (ko) 집적 회로 다이 패키지를 위한 전자기 실드 형성
TWI553825B (zh) 堆疊式封裝模組與其製造方法
CN104377176A (zh) 电路模块
US11239179B2 (en) Semiconductor package and fabrication method thereof
JP7334169B2 (ja) システムインパッケージアセンブリの電磁干渉からのシールド方法
US11404355B2 (en) Package with lead frame with improved lead design for discrete electrical components and manufacturing the same
CN104681455A (zh) 半导体器件封装
US12040543B2 (en) Radio-frequency devices and methods for producing radio-frequency devices
TW201605001A (zh) 電子封裝模組之製造方法及其結構
TW200903572A (en) Inkjet printed wirebonds, encapsulant and shielding
KR20190080246A (ko) 반도체 패키지의 제조방법
CN105518856A (zh) 具有选择性地修改的电气性质的引线的电子器件
US10387706B2 (en) Ultrasonic transducer of ultrasonic fingerprint sensor and manufacturing method thereof
CN208706582U (zh) 待涂布电磁屏蔽胶的Sip模组及其涂布装置
CN104254193A (zh) 布线基板及其制造方法
CN114242685B (zh) 双面封装组件及其形成方法
CN111244040A (zh) 半导体封装及其制作方法
CN108022909B (zh) 在电子芯片与载体衬底之间形成电连接的方法和电子器件
WO2021017898A1 (en) Packaging structure andformation method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230110

Address after: Office Area, Free Block, 3rd Floor, Building 11A, Zilang Science and Technology City, No. 60, Chongzhou Avenue, Development Zone, Nantong City, Jiangsu Province, 226000 (No. A07)

Patentee after: Tongfu Microelectronics Technology (Nantong) Co.,Ltd.

Address before: Room 337, No.42, Guangzhou road, Nantong Development Zone, Jiangsu 226000

Patentee before: Tongfu microelectronics technology research and development branch