CN106856195A - 包括侧屏蔽部件的半导体封装 - Google Patents

包括侧屏蔽部件的半导体封装 Download PDF

Info

Publication number
CN106856195A
CN106856195A CN201610634923.1A CN201610634923A CN106856195A CN 106856195 A CN106856195 A CN 106856195A CN 201610634923 A CN201610634923 A CN 201610634923A CN 106856195 A CN106856195 A CN 106856195A
Authority
CN
China
Prior art keywords
side shield
package substrate
chip mounting
mounting area
shield part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610634923.1A
Other languages
English (en)
Other versions
CN106856195B (zh
Inventor
赵哲浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106856195A publication Critical patent/CN106856195A/zh
Application granted granted Critical
Publication of CN106856195B publication Critical patent/CN106856195B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

包括侧屏蔽部件的半导体封装。提供了一种制造半导体封装的方法。该方法包括以下步骤：提供封装基板条，所述封装基板条包括多个芯片安装区域、将所述多个芯片安装区域彼此连接的多个桥接区域以及设置在所述芯片安装区域之间的多个通缝。形成侧屏蔽部件，所述侧屏蔽部件包括填充所述通缝的下部分以及从下侧屏蔽部件向上延伸以从所述封装基板条伸出的上部分。将半导体芯片安装在所述芯片安装区域上。将模制图案形成在封装基板条上以覆盖所述半导体芯片并且使侧屏蔽部件的顶表面暴露。将顶屏蔽部件形成在所述模制图案上以与所述侧屏蔽部件接触。

Description

包括侧屏蔽部件的半导体封装
技术领域
本公开的实施方式涉及半导体封装，并且更具体地，涉及包括侧屏蔽部件的半导体封装及其制造方法。
背景技术
必须保护包括集成电路的半导体芯片(也被称为“半导体晶片”)不受电磁波的影响，所述电磁波可能影响集成电路的操作。另外，当半导体芯片操作时，集成电路会产生电磁波。电磁波也会影响人体。也就是说，从半导体芯片的集成电路生成的电磁波会影响其它半导体芯片、其它电子系统、或人体而引起其它半导体芯片或其它电子系统的故障或使人生病。因此，有必要屏蔽半导体芯片(或电子系统)，使得从半导体芯片(或电子系统)生成的电磁波或高频噪声不从半导体芯片传播出来。
近来，随着更轻、更小、更快、多功能和更高性能的电子系统的发展，对可穿戴电子设备和移动设备的需求日益增长。因此，对电子产品(诸如，半导体封装)屏蔽电磁干扰(下文中，被称为“EMI”)变得越来越重要。
发明内容
根据实施方式，提供了一种制造半导体封装的方法。该方法包括以下步骤：提供封装基板条(package substrate strip)，所述封装基板条包括多个芯片安装区域、将多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝(through slit)。利用导电材料填充通缝以形成第一侧屏蔽部件。将第二侧屏蔽部件形成为与第一侧屏蔽部件垂直对齐。将第二侧屏蔽部件形成为从封装基板条向上伸出。将多个半导体芯片安装在多个芯片安装区域上。将模制图案形成在封装基板条上以覆盖所述多个半导体芯片并且使第二侧屏蔽部件的顶表面暴露。将顶屏蔽部件形成在模制图案上以连接至第二侧屏蔽部件。将包括顶屏蔽部件的封装基板条沿着第一侧屏蔽部件和第二侧屏蔽部件的中心区域切割以提供彼此分开的多个单位半导体封装。
根据另一实施方式，提供了一种制造半导体封装的方法。该方法包括以下步骤：提供封装基板条，所述封装基板条包括多个芯片安装区域、将多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝。形成包括下侧屏蔽部件和上侧屏蔽部件的侧屏蔽部件。将下侧屏蔽部件形成为填充所述通缝，并且将上侧屏蔽部件形成为从下侧屏蔽部件向上延伸并且从封装基板条伸出。将多个半导体芯片安装在多个芯片安装区域上。将模制图案形成在封装基板条上以覆盖所述多个半导体芯片并且以使侧屏蔽部件的顶表面暴露。将顶屏蔽部件形成在模制图案上以连接至侧屏蔽部件。沿着侧屏蔽部件的中心区域切割包括顶屏蔽部件的封装基板条以提供彼此分开的多个单位半导体封装。
根据另一实施方式，一种半导体封装包括封装基板条。所述封装基板条包括多个芯片安装区域、将多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝。包括导电材料的第一侧屏蔽部件被设置成填充所述通缝。第二侧屏蔽部件被设置成与第一侧屏蔽部件垂直交叠并且从所述封装基板条向上伸出。多个半导体芯片被安装在多个芯片安装区域上。模制图案被设置在封装基板条上以覆盖所述多个半导体芯片并且使第二侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置成覆盖模制图案并且与第二侧屏蔽部件的顶表面接触。
根据另一实施方式，一种半导体封装包括封装基板，所述封装基板包括芯片安装区域、限定芯片安装区域的多个通缝以及沿着芯片安装区域的外周设置在通缝之间的多个桥接区域。由导电材料构成的第一侧屏蔽部件填充所述通缝以水平地对所述芯片安装区域进行屏蔽。第二侧屏蔽部件与第一侧屏蔽部件垂直交叠以从所述封装基板向上伸出。半导体芯片被安装在芯片安装区域上。模制图案被设置在封装基板上以覆盖半导体芯片并且使第二侧屏蔽部件的顶表面暴露。顶屏蔽部件覆盖模制图案并且与第二侧屏蔽部件的顶表面接触。
根据另一实施方式，一种半导体封装包括封装基板条，所述封装基板条包括多个芯片安装区域、将多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝。侧屏蔽部件包括下侧屏蔽部件和上侧屏蔽部件。下侧屏蔽部件填充所述通缝，并且上侧屏蔽部件从下侧屏蔽部件向上延伸以从封装基板条伸出。多个半导体芯片被安装在多个芯片安装区域上。模制图案被设置在封装基板条上以覆盖所述多个半导体芯片并且使侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置在模制图案上以与侧屏蔽部件的顶表面接触。
根据另一实施方式，一种半导体封装包括封装基板，所述封装基板包括芯片安装区域、限定芯片安装区域的多个通缝、设置在通缝之间的多个桥接区域以及穿透桥接区域中的每一个的边缘屏蔽柱。提供了包括下侧屏蔽部件和上侧屏蔽部件的侧屏蔽部件。下侧屏蔽部件填充所述通缝，并且上侧屏蔽部件从下侧屏蔽部件向上延伸以从封装基板伸出。半导体芯片被安装在芯片安装区域上。模制图案被设置在封装基板上以覆盖半导体芯片并且使侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置在模制图案上以与侧屏蔽部件的顶表面接触。
根据另一实施方式，一种存储卡包括半导体封装。该半导体封装包括封装基板条。所述封装基板条包括多个芯片安装区域、将多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝。由导电材料构成的第一侧屏蔽部件被设置成填充所述通缝。第二侧屏蔽部件被设置成与第一侧屏蔽部件垂直交叠并且从所述封装基板条向上伸出。多个半导体芯片被安装在多个芯片安装区域上。模制图案被设置在封装基板条上以覆盖所述多个半导体芯片并且使第二侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置成覆盖模制图案并且与第二侧屏蔽部件的顶表面接触。
根据另一实施方式，一种存储卡包括半导体封装。该半导体封装包括封装基板，所述封装基板包括芯片安装区域、限定芯片安装区域的多个通缝以及沿着芯片安装区域的外周设置在通缝之间的多个桥接区域。由导电材料构成的第一侧屏蔽部件填充所述通缝以水平地对所述芯片安装区域进行屏蔽。第二侧屏蔽部件与第一侧屏蔽部件垂直交叠以从所述封装基板向上伸出。半导体芯片被安装在芯片安装区域上。模制图案被设置在封装基板上以覆盖半导体芯片并且使第二侧屏蔽部件的顶表面暴露。顶屏蔽部件覆盖模制图案并且与第二侧屏蔽部件的顶表面接触。
根据另一实施方式，一种存储卡包括半导体封装。该半导体封装包括封装基板条，所述封装基板条包括多个芯片安装区域、将多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝。侧屏蔽部件包括下侧屏蔽部件和上侧屏蔽部件。下侧屏蔽部件填充所述通缝，并且上侧屏蔽部件从下侧屏蔽部件向上延伸以从封装基板条伸出。多个半导体芯片被安装在多个芯片安装区域上。模制图案被设置在封装基板条上以覆盖所述多个半导体芯片并且使侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置在模制图案上以与侧屏蔽部件的顶表面接触。
根据另一实施方式，一种存储卡包括半导体封装。该半导体封装包括封装基板，所述封装基板包括芯片安装区域、限定芯片安装区域的多个通缝、设置在通缝之间的多个桥接区域以及穿透桥接区域中的每一个的边缘屏蔽柱。提供了包括下侧屏蔽部件和上侧屏蔽部件的侧屏蔽部件。下侧屏蔽部件填充所述通缝，并且上侧屏蔽部件从下侧屏蔽部件向上延伸以从封装基板伸出。半导体芯片被安装在芯片安装区域上。模制图案被设置在封装基板上以覆盖半导体芯片并且使侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置在模制图案上以与侧屏蔽部件的顶表面接触。
根据另一实施方式，一种电子系统包括半导体封装。该半导体封装包括封装基板条。所述封装基板条包括多个芯片安装区域、将多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝。第一侧屏蔽部件被设置成填充所述通缝。第二侧屏蔽部件被设置成与第一侧屏蔽部件垂直交叠并且从所述封装基板条向上伸出。多个半导体芯片被安装在多个芯片安装区域上。模制图案被设置在封装基板条上以覆盖所述多个半导体芯片并且使第二侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置成覆盖模制图案并且与第二侧屏蔽部件的顶表面接触。
根据另一实施方式，一种电子系统包括半导体封装。该半导体封装包括封装基板，所述封装基板包括芯片安装区域、限定芯片安装区域的多个通缝以及沿着芯片安装区域的外周设置在通缝之间的多个桥接区域。由导电材料构成的第一侧屏蔽部件填充所述通缝以水平地对所述芯片安装区域进行屏蔽。第二侧屏蔽部件与第一侧屏蔽部件垂直交叠以从所述封装基板向上伸出。半导体芯片被安装在芯片安装区域上。模制图案被设置在封装基板上以覆盖半导体芯片并且使第二侧屏蔽部件的顶表面暴露。顶屏蔽部件覆盖模制图案并且与第二侧屏蔽部件的顶表面接触。
根据另一实施方式，一种电子系统包括半导体封装。该半导体封装包括封装基板条，所述封装基板条包括多个芯片安装区域、将多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝。侧屏蔽部件包括下侧屏蔽部件和上侧屏蔽部件。下侧屏蔽部件填充所述通缝，并且上侧屏蔽部件从下侧屏蔽部件向上延伸以从封装基板条伸出。多个半导体芯片被安装在多个芯片安装区域上。模制图案被设置在封装基板条上以覆盖所述多个半导体芯片并且使侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置在模制图案上以与侧屏蔽部件的顶表面接触。
根据另一实施方式，一种电子系统包括半导体封装。该半导体封装包括封装基板，所述封装基板包括芯片安装区域、限定芯片安装区域的多个通缝、设置在通缝之间的多个桥接区域以及穿透桥接区域中的每一个的边缘屏蔽柱。提供了包括下侧屏蔽部件和上侧屏蔽部件的侧屏蔽部件。下侧屏蔽部件填充所述通缝，并且上侧屏蔽部件从下侧屏蔽部件向上延伸以从封装基板伸出。半导体芯片被安装在芯片安装区域上。模制图案被设置在封装基板上以覆盖半导体芯片并且使侧屏蔽部件的顶表面暴露。顶屏蔽部件被设置在模制图案上以与侧屏蔽部件的顶表面接触。
附图说明
图1至图7示出了根据实施方式的半导体封装的封装基板条。
图8至图31D示出了根据实施方式制造半导体封装的方法以及由此制造的半导体封装。
图32是示出根据实施方式的半导体封装的截面图。
图33至图48是示出根据另一实施方式制造半导体封装的方法以及由此制造的半导体封装的截面图。
图49是示出根据另一实施方式的半导体封装的截面图。
图50是示出采用包括根据实施方式的封装的存储卡的电子系统的框图。
图51是示出包括根据实施方式的封装的电子系统的框图。
具体实施方式
本文使用的术语可以与考虑到它们在实施方式中的功能而选择的词语对应，并且术语的含义可以根据实施方式所属的技术领域的普通技术而不同地解释。如果进行了详细的定义，则术语可以根据定义来解释。除非另有定义，否则本文使用的术语(包括技术术语和科学术语)具有与这些实施方式所属领域的普通技术人员所通常理解的相同含义。
将理解的是，尽管本文可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应该受到这些术语的限制。使用这些术语仅是为了将一个元件与另一个元件区分开。因而，在不脱离发明构思教导的情况下，在一些实施方式中的第一元件在其它实施方式中可以被称为第二元件。
例如可以使用诸如“在……下面”、“在……下方”、“下”、“在……上方”、“上”、“顶”、“底”等空间关系术语将元件和/特征与另一个元件和/或特征的关系描述为如图中所示。将理解，除了在附图中所描绘的方向之外，这些空间关系术语还意在涵盖使用和/或操作中的装置的不同方向。例如，当将图中的装置翻过来时，被描述为在其它元件或特征下方和/或下面的元件将被定向为在另一个元件或特征上方。装置可以另外定向(旋转90度或者位于其它方向)并且相应地解释本文使用的空间关系描述语。
半导体封装可以包括诸如半导体芯片或半导体晶片的电子设备。可以通过使用晶片锯切工艺将诸如晶圆的半导体基板分成多件来获得半导体芯片或半导体晶片。半导体芯片或半导体晶片可以对应于存储器芯片或逻辑芯片(包括专用集成电路(ASIC)芯片)。存储器芯片可以包括集成在半导体基板上的动态随机访问存储器(DRAM)电路、静态随机访问存储器(SRAM)电路、闪速电路、磁性随机访问存储器(MRAM)电路、电阻式随机访问存储器(ReRAM)电路、铁电随机访问存储器(FeRAM)电路或相变随机访问存储器(PcRAM)电路。逻辑芯片可以包括集成在半导体基板上的逻辑电路。封装基板可以是用于将半导体芯片电连接至外部设备的基板。因此，封装基板可以包括设置在由介电材料构成的基板主体上和/或由介电材料构成的基板主体中的多个电路迹线。可以在诸如移动电话的通信系统、与生物技术或医疗保健相关的电子系统、或可穿戴电子系统中采用半导体封装。
在整个说明书中，相同的附图标记表示相同的元件。因而，即使没有参照附图提及或描述某一附图标记，也可以参照另一附图提及或描述该附图标记。另外，即使在附图中没有示出某一附图标记，也可以参照另一附图提及或描述该附图标记。
图1是示出用于实现根据实施方式的半导体封装的封装基板条100S的平面图。图2是沿图1的线X-X’截取的截面图，图3是沿图1的线Y-Y’截取的截面图，以及图4是沿图1的线Z-Z’截取的截面图。图1的线X-X’与图1的线Y-Y’以直角相交，并且图1的线Z-Z’是在图1的线X-X’与线Y-Y’之间的对角线方向延伸的线。图5至图7是示出在图1的封装基板条100S中包括的边缘屏蔽柱150的平面图，所述边缘屏蔽柱150可以是导电的。
参照图1，封装基板条100S可以被制备成提供多个单位封装基板100，在半导体封装中采用每个单位封装基板100。单位封装基板100可以彼此分开并且可以被用作半导体封装的封装基板。也就是说，半导体芯片可以被安装在单位封装基板100上以构成半导体封装。多个单位封装基板100可以彼此连接以构成封装基板条100S。
封装基板条100S可以包括多个芯片安装区域110。芯片安装区域110可以在封装基板条100S上按行和列排列以具有矩形形式。也就是说，芯片安装区域110可以被设置成具有镶嵌阵列(mosaic array)。在平面图中，多个芯片安装区域110中的每一个可以具有矩形形状。通缝130可以被设置在芯片安装区域110之间以限定芯片安装区域110。通缝130中的每一个可以垂直穿透芯片安装区域110的两个相邻芯片安装区域110A和110B之间的封装基板条100S，如图2所示。芯片安装区域110中的每一个(例如，芯片安装区域110A)可以被一些通缝130围绕。通缝130可以被设置在芯片安装区域110之间的边界区域中。因此，芯片安装区域110可以由通缝130限定。因此，芯片安装区域110中的每一个可以设置成被一些通缝130围绕。
如果通缝130被形成为完全围绕芯片安装区域110，则芯片安装区域110可以与封装基板条100S分开并且从封装基板条100S移除。然而，封装基板条100S可以被用作用于承载并固定芯片安装区域110以在封装工艺期间将半导体芯片同时安装在芯片安装区域110上的工具。因此，在封装工艺期间，芯片安装区域110可以通过封装基板条100S彼此连接。因此，封装基板条100S可以被设计为使得芯片安装区域110中的每一个被一些分开的通缝130和设置在分开的通缝130之间的桥接区域120围绕以将每个芯片安装区域110物理连接至封装基板条100S。
桥接区域120可以构成将芯片安装区域110彼此连接的网络。如图3所示，桥接区域120可以与单位封装基板100的位于彼此相邻的通缝130之间的部分对应。如图1所示，桥接区域120可以与单位封装基板100的位于每个芯片安装区域110中的四个拐角边缘处的部分对应。由于桥接区域120位于每个芯片安装区域110中的四个拐角边缘处，所以桥接区域120可以被设置成关于每个芯片安装区域110的中心点点对称。因此，桥接区域120可以防止芯片安装区域110被扭转或扭曲。也就是说，桥接区域120充当固定芯片安装区域110的位置的框架。另选地，桥接区域120可以被设置成位于芯片安装区域110的侧边缘处。由于两个相邻芯片安装区域110(例如，芯片安装区域110A和110B)通过桥接区域120彼此连接，所以两个相邻芯片安装区域110中的任一个可以位于封装基板条100S的特定位置处。
构成封装基板条100S的单位封装基板100中的每一个可以被设置为包括芯片安装区域110中的一个、通缝130的围绕芯片安装区域110的部分以及桥接区域120的连接至芯片安装区域110中的至少一个的部分。在一些实施方式中，单位封装基板100中的每一个可以被设置为包括芯片安装区域110中的两个相邻的芯片安装区域110(例如，芯片安装区域110A和110B)、芯片安装区域110A与110B之间的通缝130A、围绕芯片安装区域110A与110B的外周的通缝130B、以及通缝130B之间的桥接区域120的部分。在这种情况下，通缝130A可以位于单位封装基板100的内侧区域处。可以利用导电材料填充通缝130(包括通缝130A和130B)以提供对芯片安装区域110屏蔽EMI的侧屏蔽部件。
再来参照图1，边缘屏蔽柱150的阵列可以被设置在芯片安装区域110和与该芯片安装区域110相邻的桥接区域120之间的边界部分112处。边界部分112可以包括芯片安装区域110的与桥接区域120相邻的部分。边界部分112可以包括桥接区域120的与芯片安装区域110相邻的部分。边界部分112可以是包括芯片安装区域110的与桥接区域120相邻的部分和桥接区域120的与芯片安装区域110相邻的部分的扩展部分。边缘屏蔽柱150中的每一个可以具有通孔的形状，该通孔基本上穿透芯片安装区域110的边界部分112，如图4所示。在一些实施方式中，每个边界部分112中的边缘屏蔽柱150可以被排列成直线。另选地，每个边界部分112中的边缘屏蔽柱150可以被排列成两条或更多条直线以至少在水平方向上至少部分地对芯片安装区域110屏蔽EMI。填充通缝130的侧屏蔽部件和边缘屏蔽柱150可以对芯片安装区域110屏蔽EMI。因此，构成封装基板条100S的单位封装基板100中的每一个单位封装基板可以包括芯片安装区域110芯片安装区域、通缝130的围绕芯片安装区域110中的一个芯片安装区域的部分、桥接区域120的连接至芯片安装区域110中的一个芯片安装区域的部分、以及穿透芯片安装区域110中的一个芯片安装区域的拐角边缘的边缘屏蔽柱150中的一个。
参照图1和图2，构成封装基板条100S的单位封装基板100中的每一个单位封装基板可以包括电路互连结构140，该电路互连结构140电连接至要安装在单位封装基板100上的外部设备或半导体芯片。芯片安装区域110中的每一个芯片安装区域可以包括基本上用作封装基板的主体层111。构成电路互连结构140的电路迹线图案141、143和145可以被设置在主体层111中以及主体层111上。主体层111可以包括介电材料。例如，主体层111可以包括由含有织物材料的树脂材料构成的芯层。
电路互连结构140可以包括第一迹线图案141、第二迹线图案145以及内部迹线图案143，所述第一迹线图案141电连接至将被安装在芯片安装区域110中的半导体芯片，所述第二迹线图案145电连接至外部设备，所述内部迹线图案143被设置在主体层111中。内部迹线图案143可以被设置成穿透主体层111。内部迹线图案143中的一些可以具有通孔的形状，该通孔将所述第一迹线图案141电连接至第二迹线图案145。虽然图2示出了第一迹线图案141被设置在主体层111的一个表面上并且第二迹线图案145被设置在主体层111的与第一迹线图案141相反的另一表面上的示例，但是本公开不限于此。例如，在一些实施方式中，主体层111可以包括堆叠的多个介电层，并且第一迹线图案141和第二迹线图案145可以被附加地设置在构成主体层111的多个介电层之间。第一迹线图案141和第二迹线图案145可以被布线(route)成具有各种互连布局。
第一迹线图案141可以被设置在主体层111的第一表面111A上，并且第一介电层113可以被设置在主体层111的第一表面111A上以使第一迹线图案141的部分暴露。第一介电层113可以包括阻焊材料。第一介电层113可以具有使第一迹线图案141的部分141A暴露的开口，其中，第一迹线图案141的暴露的部分可以被用作连接至半导体芯片的接合指状物或接合焊盘。第二迹线图案145可以被设置在主体层111的与第一迹线图案141相反的第二表面111B上，并且第二介电层115可以被设置在主体层111的第二表面111B上以使第二迹线图案145的部分暴露。第二介电层115可以包括阻焊材料。第二介电层115可以具有使第二迹线图案145的部分暴露的开口，其中，第二迹线图案145的暴露的部分可以被用作连接至外部端子(诸如，焊料球)的焊盘。通缝130可以被设置成基本上穿透主体层111以及第一介电层113和第二介电层115。
参照图1、图2和图3，将两个相邻的芯片安装区域110(例如，芯片安装区域110A和110B)彼此连接的桥接区域120可以位于两个相邻的通缝130之间。桥接区域120的截面图可以与封装基板条100S的截面图基本相同。桥接区域120可以与从芯片安装区域110延伸的部分对应。因此，桥接区域120也可以具有与芯片安装区域110的截面图基本相同的截面图。例如，主体层111可以延伸以提供构成桥接区域120的桥接主体层121，其中，桥接主体层121可以由介电材料构成。第一桥接迹线图案124可以形成在桥接主体层121的第一表面121A上，并且第二桥接迹线图案125可以被设置在桥接主体层121的第二表面121B上。
第一桥接迹线图案124可以与第一迹线图案141中的一个的延伸对应。第一迹线图案141可以包括用于传输信号的信号线、用于供应电源电压的电力线以及用于供应地电压的地线。第一桥接迹线图案124可以被连接至地线或可以是从地线延伸的接地图案。第一桥接迹线图案124可以包括与第一迹线图案141基本相同的金属材料。例如，包括第一桥接迹线图案124的第一迹线图案141中的每一个可以包括铜材料。第一介电层113可以具有使桥接区域120中的第一桥接迹线图案124暴露的开口。
第二桥接迹线图案125可以被连接至地线或可以是从地线延伸的接地图案。分别设置在桥接主体层121的第一表面121A和第二表面121B上的第一桥接迹线图案124和第二桥接迹线图案125可以用作增强桥接主体层121的强度的加强构件。如果减小桥接主体层121的宽度，则通缝130的长度可以增加。在这种情况下，因为桥接主体层121的强度降低，所以桥接主体层121用作用于固定并支承芯片安装区域110的框架可能不太有效。然而，根据实施方式，第一桥接迹线图案124和第二桥接迹线图案125可以被设置成增强桥接主体层121的强度，使得桥接主体层121更有效地用作用于固定并支承芯片安装区域110的框架。第一桥接迹线图案124和第二桥接迹线图案125可以被电连接至填充通缝130的侧屏蔽部件。因此，第一桥接迹线图案124和第二桥接迹线图案125可以被用作用于将包括通缝130中的侧屏蔽部件的EMI屏蔽笼接地的接地路径。
参照图1、图3和图4，桥接区域120中将芯片安装区域110彼此连接的桥接主体层121不由导电材料构成。因此，电磁波或高频噪声可以经由桥接区域120传播。因此，穿透桥接主体层121的边缘屏蔽柱150的阵列可以被设置在芯片安装区域110和与该芯片安装区域110相邻的桥接区域120之间的每个边界部分112中，以便至少在水平方向上对芯片安装区域110至少部分屏蔽EMI。如图4所示，边缘屏蔽柱150中的每一个边缘屏蔽柱可以具有通孔形状，该通孔基本上穿透位于边界部分112中的封装基板主体122。
参照图1和图4，边缘屏蔽柱150可以排列成两条直线，例如，两列。如图5所示，排列在两个相邻列中的边缘屏蔽柱150也可以在与两个列平行的方向上按锯齿形方式排列。图5是示出图1的桥接区域120的放大图。由于边缘屏蔽柱150以锯齿形方式排列成两列，所以芯片安装区域110可以通过边缘屏蔽柱150有效地屏蔽EMI。边缘屏蔽柱150可以包括第一边缘屏蔽柱151以及第二边缘屏蔽柱153，所述第一边缘屏蔽柱151被排列在相对地更靠近桥接区域120的第一列中，所述第二边缘屏蔽柱153被排列在比第一边缘屏蔽柱151相对更远离桥接区域120的第二列中。可以根据朝向边界部分112行进的电磁波的波长适当地确定第一边缘屏蔽柱151之间的距离、第二边缘屏蔽柱153之间的距离以及第一边缘屏蔽柱151与第二边缘屏蔽柱153之间的距离。包括第一边缘屏蔽柱151和第二边缘屏蔽柱153的边缘屏蔽柱150可以被设置在位于与桥接区域120相邻的芯片安装区域110的边缘的边界部分112A中。如图4所示，边缘屏蔽柱150可以具有通孔的形状，所述通孔将封装基板主体122的顶表面上的第一迹线图案141S连接至封装基板主体122的底表面上的第二迹线图案145S。第一迹线图案141S可以是从第一桥接迹线图案124延伸的图案，并且第二迹线图案145S可以是从第二桥接迹线图案125延伸的图案。第二迹线图案145S可以被电连接至接地端子。
参照图6，代替图5所示的边缘屏蔽柱150的边缘屏蔽壁150A可以被设置在边界部分112中。边缘屏蔽壁150A可以包括在一列中交替排列以彼此接触的第一边缘屏蔽柱151A和第二边缘屏蔽柱153A。当图5所示的边缘屏蔽柱150可以被设置成彼此间隔开特定距离时，构成边缘屏蔽壁150A的第一边缘屏蔽柱151A和第二边缘屏蔽柱153A可以在一列中彼此接触以提供单个壁。因此，边缘屏蔽壁150A可以至少在水平方向上对芯片安装区域110至少部分屏蔽EMI。边缘屏蔽壁150A可以被设置在位于芯片安装区域110的与桥接区域120相邻的边缘中的边界部分112B中。
参照图7，图7示出了被设置在边界部分112C中的边缘屏蔽柱150B代替图5所示的边缘屏蔽柱150。边缘屏蔽柱150B当中的第一边缘屏蔽柱151B可以被设置在位于桥接区域120中的第一边界部分112C1中，并且边缘屏蔽柱150B当中的第二边缘屏蔽柱153B可以被设置在位于芯片安装区域110的与桥接区域120相邻的第二边界部分112C2中。另选地，所有的边缘屏蔽柱150B可以被设置在桥接区域120中。第一边界部分112C1和第二边界部分112C2可以构成边界部分112C。
可以使用封装基板条100S同时制造多个半导体封装，所述封装基板条100S包括设置成围绕芯片安装区域110的通缝130。
图8至图31示出了制造半导体封装的方法以及由此制造的半导体封装。
图8和图9示出了将参照图1至图7描述的封装基板条100S附接至载体200的步骤。图8是沿图1的线X-X’截取的截面图，并且图9是沿图1的线Y-Y’截取的截面图。
参照图8和图9，封装基板条100S可以位于载体200上方，并且可以使用层压工艺被附接至载体200。在利用导电材料填充通缝130之前，封装基板条100S可以被附接至载体200的封装。载体200可以具有带状。虽然没有在附图中示出，但是粘合层或粘性层可以被设置在封装基板100S与载体200之间，以将封装基板条100S固定至载体200。载体200的部分可以通过封装基板条100S的通缝130而暴露。
图10和图11示出了形成填充通缝130的第一侧屏蔽部件或下侧屏蔽部件310的步骤。图10是沿图1的线X-X’截取的截面图，并且图11是沿图1的线Y-Y’截取的截面图。
参照图10和图11，填充通缝130的第一侧屏蔽部件310可以由导电材料形成。具体地，第一导电粘合剂可以被涂覆在封装基板条100S上以形成填充通缝130的第一侧屏蔽部件310。第一导电粘合剂可以被涂覆有具有相对低的粘性的膏状材料。在这种情况下，可以在没有任何孔隙的情况下由于通缝130的形状通过毛细现象来用导电粘合剂完全填充通缝130。第一导电粘合剂可以是通过将导电颗粒(诸如，焊料颗粒)分散在树脂材料中来获得的膏状材料。银颗粒可以用作导电颗粒，并且环氧树脂材料可以被用作树脂材料的基体材料(matrix material)。第一导电粘合剂的粘性可以通过控制环氧树脂材料的构成比以及导电颗粒的尺寸和含量来调整。可以根据通缝130的尺寸和长径比适当地调整第一导电粘合剂的粘性。也就是说，可以适当地调整第一导电粘合剂的粘性从而在没有任何孔隙的情况下用第一导电粘合剂填充通缝130。在涂覆第一导电粘合剂之后，第一导电粘合剂可以被固化以形成具有固相的第一侧屏蔽部件310。第一侧屏蔽部件310可以被形成为覆盖芯片安装区域110的通过通缝130暴露的侧壁。
由于芯片安装区域110通过桥接区域120被连接并固定至彼此，所以桥接区域120可以防止芯片安装区域110被扭转或扭曲。如果芯片安装区域110中的至少一个被扭转或扭曲使得芯片安装区域110的位置改变，则通缝130的宽度可以改变。在这种情况下，填充通缝130的第一侧屏蔽部件310可以具有不均匀宽度，该不均匀宽度可能引起处理失败。然而，根据实施方式，芯片安装区域110可以通过桥接区域120被连接并固定至彼此。因此，即使在形成第一侧屏蔽部件310之后，也可以不出现处理失败。
如图11所示，如果第一桥接迹线图案124的顶表面可能不被第一介电层(图10的113)覆盖，则第一桥接迹线图案124的顶表面可以被第一侧屏蔽部件310的延伸311覆盖。也就是说，第一侧屏蔽部件310可以被形成为使得第一侧屏蔽部件310的顶表面位于比第一桥接迹线图案124的顶表面的水平更高的水平。第一侧屏蔽部件310可以被形成为使得第一侧屏蔽部件310的顶表面位于与第一介电层113的顶表面的水平共面的水平或比第一介电层113的顶表面的水平更高的水平。由于第一桥接迹线图案124的顶表面与第一侧屏蔽部件310的延伸311交叠，所以第一侧屏蔽部件310与第一桥接迹线图案124之间的接触面积可以增大。在这种情况下，因为第一桥接迹线图案124被用作接地路径，所以第一侧屏蔽部件310可以更可靠地接地。
图12、图13和图14示出了形成从封装基板条100S的顶表面伸出的第二侧屏蔽部件或上侧屏蔽部件320的步骤。图12是沿图1的线X-X’截取的截面图，并且图13是沿图1的线Y-Y’截取的截面图。另外，图14是示出第二侧屏蔽部件320的部分的立体图。
如图12、图13和图14所示，第二侧屏蔽部件320可以被形成为从第一侧屏蔽部件310向上延伸以从所述封装基板条100S伸出。第二侧屏蔽部件320可以由具有EMI屏蔽功能的导电材料形成。第二侧屏蔽部件320可以被形成为使芯片安装区域110暴露并且被形成为具有从封装基板条100S伸出的壁的形状。当从平面图观看时，第二侧屏蔽部件320可以被形成为沿芯片安装区域110的边界延伸。也就是说，第二侧屏蔽部件320可以具有网格形状以使芯片安装区域110暴露，如图14所示。因此，第二侧屏蔽部件320可以被形成为在芯片安装区域110上提供和限定腔320C。因此，芯片安装区域110可以分别通过腔320C保持暴露。
如图13所示，第二侧屏蔽部件320可以被形成为与第一侧屏蔽部件310垂直交叠，并且与封装基板条100S的桥接区域120至少部分地交叠。也就是说，第二侧屏蔽部件320可以被形成为覆盖桥接区域120。由于桥接区域120被设置成水平穿入第一侧屏蔽部件310，所以由于桥接区域120的存在，在水平方向上不能对芯片安装区域110进行完全屏蔽。相反，第二侧屏蔽部件320可以被形成为完全围绕腔(图14的320C)的边缘。因此，腔320C中的每一个可以在水平方向上被第二侧屏蔽部件320完全屏蔽。
在一些实施方式中，如图12所示，可以使用镂空掩模320M将第二导电粘合剂涂覆在封装基板条100S上，该镂空掩模320M使得第一侧屏蔽部件310选择性地暴露。因此，可以将第二导电粘合剂选择性地涂覆在镂空掩模320M上以涂覆第一侧屏蔽部件310。因此，所涂覆的第二导电粘合剂可以与第一侧屏蔽部件310垂直交叠以从所述封装基板条100S向上伸出。所涂覆的第二导电粘合剂然后可以被固化以形成具有固相的第二侧屏蔽部件320。因而，第二侧屏蔽部件320可以被形成为与第一侧屏蔽部件310垂直对齐。第二导电粘合剂可以是具有比第一导电粘合剂的粘性更高的粘性的膏状材料。因此，即使在没有支承所涂覆的第二导电粘合剂的任何模制图案的情况下，所涂覆的第二导电粘合剂也可以不掉落。第二导电粘合剂可以是通过将导电颗粒分散在树脂材料中而获得的膏状材料。银颗粒可以被用作导电颗粒，并且环氧树脂材料可以被用作树脂材料的基体材料。第二导电粘合剂的粘性可以通过控制环氧树脂材料的构成比以及导电颗粒的尺寸和含量来适当地调整。
图15和图16示出了将半导体芯片400安装在芯片安装区域110上的步骤。图15是沿图1的线X-X’截取的截面图，并且图16是沿图1的线Y-Y’截取的截面图。
如图15和图16所示，半导体芯片400可以被分别安装在由第二侧屏蔽部件320提供的腔320C暴露的芯片安装区域110上。半导体芯片400可以被分别电连接至芯片安装区域110。具体地，诸如接合线的连接构件410可以被形成为将半导体芯片400电连接至第一迹线图案141的剩余暴露部分141A(与着陆焊盘(landing pad)相对应)。可以使用粘合层490将半导体芯片400附接至芯片安装区域110的第一介电层113。在一些实施方式中，可以使用凸块代替接合线410将半导体芯片400电连接至芯片安装区域110。
第二侧屏蔽部件320的顶表面321可以位于高于半导体芯片400的顶表面401的水平。第二侧屏蔽部件320的顶表面321可以位于高于接合线410的最高部分411的水平。因此，设置在每个腔320C中的半导体芯片400和接合线410可以完全被第二侧屏蔽部件320围绕。因此，可以由第二侧屏蔽部件320对设置在每个腔320C中的半导体芯片400和接合线410进行完全屏蔽并且与其它半导体芯片400绝缘。虽然图15示出了只有一个半导体芯片400位于每个腔320C中的示例，但是本公开不限于此。例如，在一些实施方式中，两个或更多个半导体芯片可以布置在每个腔320C中的每一个半导体芯片400上。
图17和图18示出了形成模制层500的步骤。图17是沿图1的线X-X’截取的截面图，并且图18是沿图1的线Y-Y’截取的截面图。
如图17和图18所示，模制层500可以被形成为覆盖第二侧屏蔽部件320、半导体芯片400、接合线410和芯片安装区域110。可以使用模制工艺由环氧树脂模制化合物(EMC)材料形成模制层500。模制层500可以由介电层形成以隔离并保护半导体芯片400和接合线410。模制层500可以被形成为完全填充腔(图15的320C)，该腔由具有网格形状的第二侧屏蔽部件320提供。模制层500可以被形成为具有足够的厚度以完全覆盖第二侧屏蔽部件320的顶表面321。模制层500可以被形成为完全覆盖封装基板条100S的整个顶表面。可以使用单个模制工艺一次形成覆盖所有半导体芯片400和封装基板条100S的整个顶表面的模制层500。因此，该实施方式可以适合于半导体封装的大量生产。
图19和图20示出了形成使第二侧屏蔽部件320的一部分暴露的模制图案501的步骤。图19是沿图1的线X-X’截取的截面图，并且图20是沿图1的线Y-Y’截取的截面图。
如图19和图20所示，可以使模制层(图17和图18的500)凹进以减小模制层500的厚度并且在封装基板条100s上形成具有凹进表面502的模制图案501。可以使模制层500凹进以使第二侧屏蔽部件320的一部分(例如，第二侧屏蔽部件320的顶表面321)暴露。可以通过将磨削工艺应用于模制层500的顶表面来形成模制图案501。可以通过使模制层500凹进直到暴露第二侧屏蔽部件320的顶表面321来将模制层500分成模制图案501。也就是说，模制图案501可以被形成为填充腔320C，该腔由具有网格形状的第二侧屏蔽部件320提供。模制图案501的凹进表面502可以基本上彼此共面以具有平坦轮廓。
图21和图22示出了形成顶屏蔽部件350的步骤。图21是沿图1的线X-X’截取的截面图，并且图22是沿图1的线Y-Y’截取的截面图。
如图21和图22所示，顶屏蔽部件350可以被形成为覆盖模制图案501。顶屏蔽部件350可以被形成为与第二侧屏蔽部件320的通过模制图案501暴露的顶表面321接触。因此，顶屏蔽部件350可以被电连接至第二侧屏蔽部件320。第一侧屏蔽部件310和第二侧屏蔽部件320以及顶屏蔽部件350可以构成EMI屏蔽笼。EMI屏蔽笼还可以包括图4所示的边缘屏蔽柱150的阵列。EMI屏蔽笼可以对芯片安装区域110上的半导体芯片400屏蔽EMI。
可以使用溅射工艺或化学气相沉积(CVD)工艺通过沉积覆盖模制图案501和第二侧屏蔽部件320的导电层来形成顶屏蔽部件350。另选地，可以使用喷涂工艺或电镀工艺来形成顶屏蔽部件350。可以使用单个工艺将顶屏蔽部件350同时形成在模制图案501和第二侧屏蔽部件320的顶表面上。因此，与在芯片安装区域110彼此分离之后在模制图案501的每个上单独地形成顶屏蔽部件350的情况相比，可以提高制造工艺的生产量。另外，顶屏蔽部件350可以被形成为在芯片安装区域110彼此分离之前覆盖模制图案501的平坦的顶表面。因此，与在芯片安装区域110彼此分离之后针对单独形成以覆盖每个半导体封装的顶表面和侧壁的EMI屏蔽笼的导电层相比，可以可靠且快速地形成顶屏蔽部件350。
图23和图24示出了将载体200从封装基板条100S分离的步骤。图23是沿图1的线X-X’截取的截面图，并且图24是沿图1的线Y-Y’截取的截面图。
如图23和图24所示，可以将载体200从封装基板条100S分离并移除。形成第一侧屏蔽部件310和第二侧屏蔽部件320、安装半导体芯片400、形成模制图案501和形成顶屏蔽部件350的工艺可以被应用于由载体200支承的封装基板条100S。在包括顶屏蔽部件350的封装基板条100S被切断之前以及在用作连接端子的焊料球被附接至封装基板条100S之前，可以将载体200从封装基板条100S分离。
图25和图26示出了将外部连接端子600附接至封装基板条100S的步骤。图25是沿图1的线X-X’截取的截面图，并且图26是沿图1的线Y-Y’截取的截面图。
如图25和图26所示，外部连接端子600可以分别被附接至第二迹线图案145的暴露的部分。外部连接端子600可以是焊料球。外部连接端子600可以使用球安装工艺的单个步骤被同时附接至封装基板条100S的第二迹线图案145的暴露的部分。由于形成外部连接端子600，因此半导体封装结构10S可以被形成在封装基板条100S上。半导体封装结构10S可以包括：第一侧屏蔽部件310，其沿着芯片安装区域110的外周穿透封装基板条100S以对芯片安装区域110进行屏蔽；第二侧屏蔽部件320，其被堆叠在所述第一侧屏蔽部件310上以对安装在芯片安装区域110上的半导体芯片400进行屏蔽；模制图案501，其填充由第二侧屏蔽部件320提供的腔320C以保护半导体芯片400；以及顶屏蔽部件350，其覆盖模制图案501的顶表面并且被电连接至第二侧屏蔽部件320。半导体封装结构10S可以被形成为包括多个单位半导体封装。
由于芯片安装区域110通过桥接区域120被连接并固定至彼此，所以桥接区域120可以防止芯片安装区域110被扭转或扭曲。如果芯片安装区域110中的至少一个被扭转或扭曲使得芯片安装区域110的位置改变，则难以将外部端子600精确地附接至第二迹线图案145的暴露的部分。然而，根据实施方式，即使当外部连接端子600被附接至第二迹线图案145的所暴露的部分时，芯片安装区域110仍可以通过桥接区域120被连接并固定至彼此。因此，在用于将外部连接端子600附接至第二迹线图案145的暴露的部分的工艺期间，不会出现处理失败。
图27和图28示出了将多个半导体封装彼此分开的步骤。图27是沿图1的线X-X’截取的截面图，并且图28是沿图1的线Y-Y’截取的截面图。
如图27和图28所示，可以使用分离工艺将所述多个半导体封装彼此分开。例如，可以利用沿第一侧屏蔽部件310和第二侧屏蔽部件320的中心区域移动的锯条700对包括多个半导体封装的封装基板条100S进行切割以将多个半导体封装彼此分开，使得单位半导体封装中的每一个包括芯片安装区域110中的任一个。此外，单位半导体封装中的每一个包括构成每个单位半导体封装的至少两个相邻的芯片安装区域110和设置在至少两个相邻的芯片安装区域110之间的第二侧屏蔽部件320的至少一部分。可以使用激光束代替锯条700执行用于将多个半导体封装彼此分开的分离工艺。
锯条700可以被设置在顶屏蔽部件350上并且切割顶屏蔽部件350，并且可以与第二侧屏蔽部件320的中心区域对齐。锯条700可以将第二侧屏蔽部件320切割成两部分，以提供彼此分开的第二侧屏蔽部件的第一半320A和第二侧屏蔽部件的第二半320B。随后，锯条700可以将第一侧屏蔽部件310切割成两部分，以提供彼此分开的第一侧屏蔽部件的第一半310A和第一侧屏蔽部件的第二半310B。当由锯条700对第一侧屏蔽部件310进行切割时，桥接区域120中的每一个也可以被分为两个部分，以提供彼此分离的第一半桥接区域120A和第二半桥接区域120B。因此，多个半导体封装可以彼此分离。
图29和图30示出了与彼此分离的多个半导体封装中的任一个半导体封装对应的单位半导体封装10。图29是沿与图1的线X-X’相同的切割线截取的单位半导体封装10的截面图，并且图30是沿与图1的线Y-Y’相同的切割线截取的单位半导体封装10的截面图。图31A、图31B、图31C和图31D是沿图29的线H-H'截取的单位封装基板100U的各种平面图。
如图29和图30所示，单位半导体封装10可以被配置成使得第一侧屏蔽部件的第一半310A对单位封装基板100U进行屏蔽。第二侧屏蔽部件的第一半320A可以围绕模制图案501的侧壁以对安装在单位封装基板100U上的半导体芯片400屏蔽EMI。顶屏蔽部件350可以覆盖模制图案501的顶表面以附加地屏蔽半导体芯片400。
如图31A所示，单位封装基板100U可以具有平面图中的矩形形状，并且第一侧屏蔽部件的第一半310A可以被设置在单位封装基板100U的四个边缘中以限定芯片安装区域110。第一侧屏蔽部件的第一半310A可以被设置成围绕芯片安装区域110，并且第一半桥接区域120A可以位于单位封装基板100U的四个角落处。可以暴露第一半桥接区域120A的外侧壁。因此，由于在水平方向上行进的电磁波或高频噪声可以经由第一半桥接区域120A来传播，所以可能不对芯片安装区域110屏蔽EMI现象。然而，根据实施方式，边缘屏蔽柱150可以被垂直地设置成穿透包括第一半桥接区域120A的每个桥接区域120，以便防止经由第一半桥接区域120A传播在水平方向上行进的电磁波或高频噪声。
如图4所示，边缘屏蔽柱150可以穿透第一半桥接区域120A，以将封装基板主体122的顶表面上的第一迹线图案141S(对应于第一半桥接区域120A)连接至封装基板主体122的底表面上的第二迹线图案145S。如图30所示，第一半桥接区域120A中的第一桥接迹线图案124可以与第一侧屏蔽部件的第一半310A的延伸311接触并连接至第一侧屏蔽部件的第一半310A的延伸311，并且第一桥接迹线图案124可以经由第一迹线图案(图4的141S)、边缘屏蔽柱(图4的150)和第二迹线图案(图4的145S)电连接至接地端子。
图31A所示的边缘屏蔽柱150可以包括第一边缘屏蔽柱151和第二边缘屏蔽柱153，所述第一边缘屏蔽柱151和第二边缘屏蔽柱153被设置在芯片安装区域110的与桥接区域120A相邻的每个边缘角落中，如参照图5所述。
参照图31B，第一边缘屏蔽柱151A和第二边缘屏蔽柱153A可以被交替地排列为一列以在芯片安装区域110的每个边缘角落中彼此接触从而构成边缘屏蔽壁150A，如参照图6所述。边缘屏蔽壁150A可以在水平方向上连接至第一侧屏蔽部件310A。
参照图31C，边缘屏蔽柱150B当中的第一边缘屏蔽柱151B可以被设置在桥接区域120A中，并且边缘屏蔽柱150B当中的第二边缘屏蔽柱153B可以被设置在与桥接区域120A相邻的芯片安装区域110中。
参照图31D，所有的边缘屏蔽柱150D可以被设置在桥接区域120A中。边缘屏蔽柱150D可以包括第一边缘屏蔽柱151D和第二边缘屏蔽柱153D。第二边缘屏蔽柱153D可以被设置成与边界部分112相邻，并且第一边缘屏蔽柱151D可以被设置成比第二边缘屏蔽柱153D更远离边界部分112。在这种情况下，在参照图27和图28描述的分离工艺期间可以切割第一边缘屏蔽柱151D中的一些。因此，可以在桥接区域120A的侧壁处暴露第一边缘屏蔽柱151D中的一些。
图32是示出根据实施方式的半导体封装11的截面图。图32是沿着图1的线X-X’截取的截面图。
如图32所示，单位半导体封装11可以包括彼此相邻的第一芯片安装区域110A和第二芯片安装区域110B。单位半导体封装11可以被分离成包括具有外侧屏蔽部件310D的结构，所述外侧屏蔽部件310D围绕单位封装基板110N的外侧壁以水平地对所述单位封装基板110N的第一芯片安装区域110A和第二芯片安装区域110B进行屏蔽。第一半导体芯片400A可以被安装在第一芯片安装区域110A上，并且第二半导体芯片400B可以被安装在第二芯片安装区域110B上。第二外侧屏蔽部件320D可以围绕第一模制图案的外侧壁501A和第二模制图案的外侧壁501B，以水平地对第一半导体芯片400A和第二半导体芯片400B进行屏蔽。第二内侧屏蔽部件320I可以被设置在第一模制图案501A与第二模制图案501B之间，以防止第一半导体芯片400A与第二半导体芯片400B之间的EMI现象。顶屏蔽部件350可以被设置成覆盖第二侧屏蔽部件320D和320I以及模制图案501A和501B的顶表面。第一内侧屏蔽部件310C可以被设置在第一芯片安装区域110A与第二芯片安装区域110B之间，以防止第一芯片安装区域110A与第二芯片安装区域110B之间的EMI现象。在一些实施方式中，在第一芯片安装区域110A与第二芯片安装区域110B之间可以不存在第一内侧屏蔽部件310C。
图33至图48是示出根据另一实施方式制造半导体封装的方法以及由此制造的半导体封装的截面图。
图33和图34示出了形成第一掩模2810的步骤。图33是沿图1的线X-X’截取的截面图，并且图34是沿图1的线Y-Y’截取的截面图。
如图33和图34所示，封装基板条2100S可以位于载体2200上方，并且可以使用层压工艺被附接至载体2200并被固定至载体2200。封装基板条2100S可以具有与参照图1和图2描述的封装基板条100S基本上相同的构造。也就是说，封装基板条2100S可以包括设置在芯片安装区域2110(例如，第一芯片安装区域2110A和第二芯片安装区域2110B)之间并且限定芯片安装区域2110的通缝2130，并且还可以包括将所述芯片安装区域2110连接并固定至彼此的桥接区域2120。每个芯片安装区域2110可以包括基板主体层2111和可以被设置在主体层2111上和主体层2111中的电路互连结构2140。电路互连结构2140可以包括第一迹线图案2141、第二迹线图案2145和内部迹线图案2143。第一介电层2113可以被设置在基板主体层2111的第一表面2111A上，并且第二介电层2115可以被设置在基板主体层2111的第二表面2111B上。桥接区域2120中的每一个可以包括桥接主体层2121、设置在桥接主体层2121的第一表面2121A上的第一桥接迹线图案2124以及设置在桥接主体层2121的第二表面2121B上的与第一桥接迹线图案2124相反的第二桥接迹线图案2125。第一桥接迹线图案2124和第二桥接迹线图案2125可以被接地。
第一掩模2810可以形成在基板主体层2111的第一表面2111A上，以保持通缝2130打开并且使得桥接区域2120暴露。第一掩模2810可以被形成为覆盖芯片安装区域2110。可以通过使用层压工艺将干模附接至第一介电层2113、通过将干模的预定区域选择性地暴露于紫外(UV)线以及通过将暴露的干模显影来形成第一掩模2810。
图35和图36示出了形成晶种金属层2310的步骤。图35是沿图1的线X-X’截取的截面图，并且图36是沿图1的线Y-Y’截取的截面图。
如图35和图36所示，晶种金属层2310可以被形成在第一掩模2810上以及通缝2130中。因此，晶种金属层2310可以被形成为覆盖通缝2130的侧壁以及载体2200的通过通缝2130暴露的部分。晶种金属层2310可以被形成为具有与通缝2130相同的轮廓。因此，晶种金属层2310在通缝2130中可以具有凹进的表面。晶种金属层2310可以被形成为覆盖桥接区域2120的第一桥接迹线图案2124。可以使用无电镀工艺或沉积工艺(诸如，溅射工艺)来形成晶种金属层2310。晶种金属层2310可以被形成为包括铜材料。
图37和图38示出了形成晶种金属图案2311的步骤。图37是沿图1的线X-X’截取的截面图，并且图38是沿图1的线Y-Y’截取的截面图。
如图37和图38所示，可以选择性地将第一掩模2810从封装基板条2100S移除。当第一掩模2810被移除时，也可以移除晶种金属层2310的被设置在第一掩模2810上的部分以选择性地使晶种金属图案2311至少在通缝2130的内壁上以及在桥接区域2120上。
图39和图40示出了形成第二掩模2830的步骤。图39是沿图1的线X-X’截取的截面图，并且图40是沿图1的线Y-Y’截取的截面图。
如图39和图40所示，第二掩模2830可以被形成在基板主体层2111的第一表面2111A上并且使晶种金属图案2311暴露。第二掩模2830可以被形成为覆盖芯片安装区域2110。可以通过使用层压工艺将干模附接至第一介电层2113、通过将干模的预定区域选择性地暴露于紫外(UV)线以及通过将暴露的干模显影来形成第二掩模2830。
图41和图42示出了形成侧屏蔽部件2312的步骤。图41是沿图1的线X-X’截取的截面图，并且图42是沿图1的线Y-Y’截取的截面图。
如图41和图42所示，电镀工艺可以通过将电解液提供到通过第二掩模2830暴露的晶种金属图案2311上以形成侧屏蔽部件2312以及通过将晶种金属图案2311用作阴极将电流强加到电解液中来执行。通缝2130中的晶种金属图案2311可以经由桥接区域2120上剩余的晶种金属图案2311的交叠部分(图41的2111A)而彼此连接，如图42所示。因此，即使位于封装基板条2100S上的晶种金属图案2311中只有一个晶种金属图案被连接至阴极端子，所有晶种金属图案2311也可以被电连接至阴极端子以充当阴极。因此，可以使用电镀工艺使电镀层在晶种金属层2311上生长。如果电镀工艺的处理时间增加，则电镀层可以生长为形成从封装基板条2100S伸出的侧屏蔽部件2312和第二掩模2830。
当执行电镀工艺时，可以省略形成晶种金属图案2311的步骤。例如，在形成晶种金属层2310(参见图35和图36)之后，可以省略将图37和图38中所示的晶种金属层2310图案化的步骤。在形成晶种金属层2310之后，图39和图40所示的第二掩模2830可以被形成在晶种金属层2310上而无需移除第一掩模2810。在这种情况下，即使晶种金属层2310部分地被第二掩模2830覆盖，也可以通过第二掩模2830使得晶种金属层2310的与晶种金属图案2311对应的部分暴露。随后，可以执行电镀工艺以形成侧屏蔽部件2312，如图41和图42所示。然后可以顺序地移除第二掩模2830和第一掩模2810，以选择性地移除晶种金属层2310的通过侧屏蔽部件2312暴露的部分。
侧屏蔽部件2312可以被形成为包括填充通缝2130的第一侧屏蔽部件或下侧屏蔽部件2312A以及从芯片安装区域2110伸出的第二屏蔽部件或上侧屏蔽部件2312B。第一侧屏蔽部件2312A可以与图12的第一侧屏蔽部件310对应，并且第二侧屏蔽部件2312B可以与图12的第二侧屏蔽部件320对应。第一侧屏蔽部件2312A可以如第一侧屏蔽部件310被形成为覆盖芯片安装区域2110的侧壁，并且第二侧屏蔽部件2312B可以被形成为具有如第二侧屏蔽部件320的网格形状(参见图14)。因此，第二侧屏蔽部件2312B可以被形成为在芯片安装区域2110上提供腔2320C。
图43和图44示出了形成模制层2500的步骤。图43是沿图1的线X-X’截取的截面图，并且图44是沿图1的线Y-Y’截取的截面图。
如图43和图44所示，半导体芯片2400可以被设置在由侧屏蔽部件2312提供的腔2320C中。半导体芯片2400可以经由诸如接合线2410的连接构件被电连接至芯片安装区域2110中的第一迹线图案2141的着陆焊盘2141A。可以使用粘合层2490将半导体芯片2400附接至芯片安装区域2110上的第一介电层2113。
侧屏蔽部件2312的顶表面2321可以位于高于半导体芯片2400的顶表面2401的水平。侧屏蔽部件2312的顶表面2321可以位于高于接合线2410的最高部分2411的水平。因此，设置在每个腔2320C中的半导体芯片2400和接合线2410可以被第二侧屏蔽部件2312B完全围绕。因此，可以通过第二侧屏蔽部件2312B在水平方向上对设置在每个腔2320C(见图41)中的半导体芯片2400和接合线2410完全进行屏蔽并且与其它半导体芯片2400绝缘。模制层2500可以被形成为覆盖侧屏蔽部件2312、半导体芯片2400、接合线2410和芯片安装区域2110。模制层2500可以被形成为完全填充腔，该腔由具有网格形状的侧屏蔽部件2312提供。
图45和图46示出了形成顶屏蔽部件2350的步骤。图45是沿图1的线X-X’截取的截面图，并且图46是沿图1的线Y-Y’截取的截面图。
如图45和图46所示，可以使模制层2500凹进以形成具有凹进表面2502的模制图案2501。可以使模制层2500凹进以使侧屏蔽部件2312的一部分(例如，侧屏蔽部件2312的顶表面2321)暴露。可以通过使模制层2500凹进直到侧屏蔽部件2312的顶表面2321暴露来将模制层2500分成模制图案2501。也就是说，模制图案2501可以被形成为填充由具有网格形状的侧屏蔽部件2312提供的腔2320C。顶屏蔽部件2350可以被形成为覆盖模制图案2501。顶屏蔽部件2350可以被形成为与侧屏蔽部件2312的通过模制图案2501暴露的顶表面2321接触。因此，顶屏蔽部件2350可以被电连接至侧屏蔽部件2312。侧屏蔽部件2312和顶屏蔽部件2350可以构成EMI屏蔽笼。EMI屏蔽笼还可以包括图4所示的边缘屏蔽柱150的阵列。EMI屏蔽笼可以对芯片安装区域2110中的半导体芯片2400屏蔽EMI。
图47示出了附接外部连接端子2600的步骤。图47是沿着图1的线X-X’截取的截面图。
如图47所示，可以将载体2200从封装基板条2100S分离并移除。可以分别将外部连接端子2600附接至封装基板条2100S的第二迹线图案2145的暴露的部分。外部连接端子2600可以是焊料球。可以使用球安装工艺的单个步骤将外部连接端子2600同时附接至封装基板条2100S的第二迹线图案2145的暴露的部分。由于形成外部连接端子2600，多个半导体封装可以被形成在封装基板条2100S上。可以使用分离工艺将多个半导体封装彼此分开。可以将多个半导体封装彼此分开使得每个半导体封装包括芯片安装区域2110中的一个。
图48示出了根据实施方式的单位半导体封装13。图48是沿着图1的线X-X’截取的截面图。
如图48所示，单位半导体封装13可以被分离成包括彼此相邻的第一芯片安装区域2110A和第二芯片安装区域2110B。单位半导体封装13可以被分离成包括具有外侧屏蔽部件2312D的结构，所述外侧屏蔽部件2312D围绕单位封装基板2100N的外侧壁以水平地对所述单位封装基板2100N进行屏蔽。第一半导体芯片2400A可以被安装在第一芯片安装区域2110A上，并且第二半导体芯片2400B可以被安装在第二芯片安装区域2110B上。外侧屏蔽部件2312D可以围绕第一模制图案的外侧壁2501A的外侧壁和第二模制图案的外侧壁2501B的外侧壁，以水平地对第一半导体芯片2400A和第二半导体芯片2400B进行屏蔽。内侧屏蔽部件2312C可以被设置在第一模制图案2501A与第二模制图案2501B之间，以防止第一半导体芯片2400A与第二半导体芯片2400B之间的EMI现象。顶屏蔽部件2350可以被设置成覆盖侧屏蔽部件2312D和2312C以及模制图案2501A和2501B的顶表面。内侧屏蔽部件2312C可以延伸到第一芯片安装区域2110A与第二芯片安装区域2110B之间的界面中，以防止第一芯片安装区域2110A与第二芯片安装区域2110B之间的EMI现象。在一些实施方式中，单位半导体封装13可以根据分离工艺被分离成包括单个芯片安装区域。
图49是示出根据另一实施方式的半导体封装13D的截面图。图49是沿着图1的线X-X’截取的截面图。
如图49所示，单位半导体封装13D可以被分离成包括一个芯片安装区域2110。单位半导体封装13D可以被分离成包括具有侧屏蔽部件2312D的结构，所述侧屏蔽部件2312D围绕单位封装基板2100N的侧壁以水平地对单位封装基板2100N进行屏蔽。半导体芯片2400可以安装在芯片安装区域2110上。侧屏蔽部件2312D可以围绕模制图案2501的侧壁以水平地对半导体芯片2400进行屏蔽。顶屏蔽部件2350可以被设置成覆盖侧屏蔽部件2312D和模制图案2501的顶表面。
图50是示出包括包含根据实施方式的至少一个半导体封装的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储设备的存储器7810和存储控制器7820。存储器7810和存储控制器7820可以存储数据或读取存储的数据。存储器7810和/或存储控制器7820可以包括设置在根据实施方式的半导体封装中的一个或更多个半导体芯片。
存储器7810可以包括应用本公开的实施方式的技术的非易失性存储设备。存储控制器7820可以控制存储器7810从而响应于来自主机7830的读/写请求来读出存储的数据或存储数据。
图51是示出包括根据实施方式的至少一个封装的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出设备8712和存储器8713。控制器8711、输入/输出设备8712和存储器8713可以经由总线8715彼此联接，总线8715提供数据移动所通过的路径。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些部件相同功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的实施方式的半导体封装中的一个或更多个。输入/输出设备8712可以包括选自小键盘、键盘、显示设备、触摸屏等中的至少一种。存储器8713是用于存储数据的设备。存储器8713可以存储要由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM的易失性存储装置和/或诸如闪速存储器的非易失性存储装置。例如，闪速存储器可以安装至诸如移动终端或台式计算机的信息处理系统。闪速存储器可以构成固态硬盘(SSD)。在这种情况下，电子系统8710可以在闪速存储系统中稳定地存储大量数据。
电子系统8710还可以包括配置成向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可以是有线型或无线型。例如，接口8714可以包括天线或有线收发器或无线收发器。
电子系统8710可以被实现为移动系统、个人计算机、工业用计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一种。
如果电子系统8710是能够进行无线通信的设备，则电子系统8710可以在通信系统中使用，该通信系统诸如为：CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带网络)。
出于示例性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开以及所附权利要求的范围和精神的情况下，可以进行各种修改、添加和替换。
相关申请的交叉引用
本申请要求于2015年12月8日提交的韩国专利申请No.10-2015-0174365的优先权，其全部内容通过引用合并于此。

Claims (21)

1.一种半导体封装，所述半导体封装包括：
封装基板条，所述封装基板条包括多个芯片安装区域、将所述多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝；
第一侧屏蔽部件，所述第一侧屏蔽部件由填充所述通缝的导电材料构成；
第二侧屏蔽部件，所述第二侧屏蔽部件与所述第一侧屏蔽部件垂直交叠以从所述封装基板条向上伸出；
多个半导体芯片，所述多个半导体芯片被安装在所述多个芯片安装区域上；
模制图案，所述模制图案被设置在所述封装基板条上以覆盖所述多个半导体芯片并且使所述第二侧屏蔽部件的顶表面暴露；以及
顶屏蔽部件，所述顶屏蔽部件覆盖所述模制图案并且与所述第二侧屏蔽部件的所述顶表面接触。
2.根据权利要求1所述的半导体封装，
其中，所述通缝被设置成穿透所述多个芯片安装区域之间的所述封装基板条；并且
其中，所述桥接区域中的每一个被设置在两个相邻的通缝之间。
3.根据权利要求1所述的半导体封装，
其中，所述多个芯片安装区域中的每一个在平面图中具有矩形形状；并且
其中，所述桥接区域位于所述多个芯片安装区域的四个拐角边缘处。
4.根据权利要求1所述的半导体封装，其中，所述桥接区域中的每一个包括：
桥接主体层，所述桥接主体层由介电材料构成；以及
第一桥接迹线图案，所述第一桥接迹线图案被设置在所述桥接主体层的第一表面上以与所述第一侧屏蔽部件接触，
其中，所述第一桥接迹线图案被接地。
5.根据权利要求4所述的半导体封装，其中，所述第一桥接迹线图案与所述第一侧屏蔽部件的延伸交叠并且与所述第一侧屏蔽部件的延伸接触。
6.根据权利要求4所述的半导体封装，其中，所述桥接区域中的每一个还包括设置在所述桥接主体层的与所述第一桥接迹线图案相反的第二表面上的第二桥接迹线图案。
7.根据权利要求4所述的半导体封装，其中，所述封装基板条还包括边缘屏蔽柱，所述边缘屏蔽柱穿透与所述封装基板条的在所述桥接区域与所述芯片安装区域之间的部分对应的封装基板主体，以在水平方向上对所述芯片安装区域部分地进行屏蔽。
8.根据权利要求7所述的半导体封装，其中，所述封装基板主体中的每一个中的所述边缘屏蔽柱被电连接至所述第一桥接迹线图案。
9.根据权利要求7所述的半导体封装，
其中，所述封装基板主体中的每一个中的所述边缘屏蔽柱排列成至少两列；并且
其中，两个相邻列中的所述边缘屏蔽柱沿着与所述列平行的方向以锯齿形方式排列。
10.根据权利要求7所述的半导体封装，其中，所述封装基板主体中的每一个中的所述边缘屏蔽柱排列成一列以彼此接触。
11.根据权利要求4所述的半导体封装，其中，所述封装基板条还包括边缘屏蔽柱，所述边缘屏蔽柱穿透所述桥接主体层以在水平方向上对所述芯片安装区域部分地进行屏蔽。
12.根据权利要求1所述的半导体封装，
其中，所述第一侧屏蔽部件包括第一导电粘合剂；并且
其中，所述第二侧屏蔽部件包括与所述第一导电粘合剂不同的第二导电粘合剂。
13.根据权利要求1所述的半导体封装，其中，所述第二侧屏蔽部件具有提供暴露所述芯片安装区域的腔的网格形状。
14.根据权利要求1所述的半导体封装，其中，所述第二侧屏蔽部件延伸成与所述桥接区域的部分交叠。
15.根据权利要求1所述的半导体封装，其中，所述第二侧屏蔽部件的顶表面位于高于所述半导体芯片的顶表面的水平。
16.一种半导体封装，所述半导体封装包括：
封装基板，所述封装基板包括芯片安装区域、限定所述芯片安装区域的多个通缝以及沿着所述芯片安装区域的外周设置在所述通缝之间的多个桥接区域；
第一侧屏蔽部件，所述第一侧屏蔽部件由填充所述通缝的导电材料构成以水平地对所述芯片安装区域进行屏蔽；
第二侧屏蔽部件，所述第二侧屏蔽部件与所述第一侧屏蔽部件垂直交叠以从所述封装基板向上伸出；
半导体芯片，所述半导体芯片被安装在所述芯片安装区域上；
模制图案，所述模制图案被设置在所述封装基板上以覆盖所述半导体芯片并且使所述第二侧屏蔽部件的顶表面暴露；以及
顶屏蔽部件，所述顶屏蔽部件覆盖所述模制图案并且与所述第二侧屏蔽部件的所述顶表面接触。
17.根据权利要求16所述的半导体封装，其中，所述第一侧屏蔽部件沿所述芯片安装区域的所述外周穿透所述封装基板。
18.根据权利要求16所述的半导体封装，其中，所述封装基板还包括边缘屏蔽柱，所述边缘屏蔽柱穿透所述封装基板的在所述桥接区域与所述芯片安装区域之间的主体，以在水平方向上对所述芯片安装区域部分地进行屏蔽。
19.根据权利要求16所述的半导体封装，其中，所述封装基板还包括边缘屏蔽柱，所述边缘屏蔽柱穿透所述桥接区域的所述封装基板的桥接主体层，以在水平方向上对所述芯片安装区域部分地进行屏蔽。
20.一种半导体封装，所述半导体封装包括：
封装基板条，所述封装基板条包括多个芯片安装区域、将所述多个芯片安装区域彼此连接的多个桥接区域以及设置在所述多个芯片安装区域之间的多个通缝；
侧屏蔽部件，所述侧屏蔽部件包括填充所述通缝的下侧屏蔽部件以及从所述下侧屏蔽部件向上延伸以从所述封装基板条伸出的上侧屏蔽部件；
多个半导体芯片，所述多个半导体芯片被安装在所述多个芯片安装区域上；
模制图案，所述模制图案被设置在所述封装基板条上以覆盖所述多个半导体芯片并且使所述侧屏蔽部件的顶表面暴露；以及
顶屏蔽部件，所述顶屏蔽部件被设置在所述模制图案上以与所述侧屏蔽部件的所述顶表面接触。
21.一种半导体封装，所述半导体封装包括：
封装基板，所述封装基板包括芯片安装区域、限定所述芯片安装区域的多个通缝、设置在所述通缝之间的多个桥接区域以及穿透所述桥接区域中的每一个的边缘屏蔽柱；
侧屏蔽部件，所述侧屏蔽部件包括填充所述通缝的下侧屏蔽部件以及从所述下侧屏蔽部件向上延伸以从所述封装基板伸出的上侧屏蔽部件；
半导体芯片，所述半导体芯片被安装在所述芯片安装区域上；
模制图案，所述模制图案被设置在所述封装基板上以覆盖所述半导体芯片并且使所述侧屏蔽部件的顶表面暴露；以及
顶屏蔽部件，所述顶屏蔽部件被设置在所述模制图案上以与所述侧屏蔽部件的所述顶表面接触。
CN201610634923.1A 2015-12-08 2016-08-05 包括侧屏蔽部件的半导体封装 Active CN106856195B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150174365A KR20170067947A (ko) 2015-12-08 2015-12-08 측면 차폐부를 가지는 반도체 패키지 및 제조 방법
KR10-2015-0174365 2015-12-08

Publications (2)

Publication Number Publication Date
CN106856195A true CN106856195A (zh) 2017-06-16
CN106856195B CN106856195B (zh) 2020-02-14

Family

ID=58799804

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610634923.1A Active CN106856195B (zh) 2015-12-08 2016-08-05 包括侧屏蔽部件的半导体封装

Country Status (4)

Country Link
US (1) US20170162516A1 (zh)
KR (1) KR20170067947A (zh)
CN (1) CN106856195B (zh)
TW (1) TW201721822A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110323144A (zh) * 2019-06-24 2019-10-11 通富微电子股份有限公司技术研发分公司 一种电磁屏蔽封装器件及其制备方法
CN110783295A (zh) * 2018-07-24 2020-02-11 三星电子株式会社 半导体封装件安装板

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535611B2 (en) 2015-11-20 2020-01-14 Apple Inc. Substrate-less integrated components
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
KR102150250B1 (ko) 2018-08-22 2020-09-01 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
US10872866B2 (en) * 2018-10-08 2020-12-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
KR102620865B1 (ko) * 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
KR102538705B1 (ko) 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 반도체 패키지
TWI810380B (zh) * 2019-02-22 2023-08-01 南韓商愛思開海力士有限公司 包括橋接晶粒的系統級封裝件
KR20220027537A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 팬-아웃 타입 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102074552A (zh) * 2009-11-19 2011-05-25 日月光半导体制造股份有限公司 半导体元件封装及其制作方法
CN102144291A (zh) * 2008-11-17 2011-08-03 先进封装技术私人有限公司 半导体基板、封装与装置及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101096045B1 (ko) * 2010-05-06 2011-12-19 주식회사 하이닉스반도체 적층 반도체 패키지 및 그 제조방법
US20170062352A1 (en) * 2015-08-26 2017-03-02 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor chip module

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102144291A (zh) * 2008-11-17 2011-08-03 先进封装技术私人有限公司 半导体基板、封装与装置及其制造方法
CN102074552A (zh) * 2009-11-19 2011-05-25 日月光半导体制造股份有限公司 半导体元件封装及其制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783295A (zh) * 2018-07-24 2020-02-11 三星电子株式会社 半导体封装件安装板
CN110323144A (zh) * 2019-06-24 2019-10-11 通富微电子股份有限公司技术研发分公司 一种电磁屏蔽封装器件及其制备方法
CN110323144B (zh) * 2019-06-24 2021-07-13 通富微电子股份有限公司技术研发分公司 一种电磁屏蔽封装器件及其制备方法

Also Published As

Publication number Publication date
TW201721822A (zh) 2017-06-16
KR20170067947A (ko) 2017-06-19
US20170162516A1 (en) 2017-06-08
CN106856195B (zh) 2020-02-14

Similar Documents

Publication Publication Date Title
CN106856195A (zh) 包括侧屏蔽部件的半导体封装
RU2504863C2 (ru) Корпусы с многослойной укладкой кристаллов в устройстве типа корпус на корпусе, способы их сборки и системы, содержащие их
KR101774415B1 (ko) 적층형 메모리 패키지, 그의 제조 방법, 및 ic 패키지 기판의 핀아웃 설계
CN102176438B (zh) 双面封装结构及应用其的无线通信系统
EP1739748A2 (en) Magnetic shielding of MRAM chips
US20150303075A1 (en) Method of fabricating a semiconductor package
CN107546134A (zh) 制造晶片级封装的方法及由此制造的晶片级封装
US11908805B2 (en) Semiconductor packages and associated methods with solder mask opening(s) for in-package ground and conformal coating contact
CN102130025B (zh) 晶片及其处理方法和制造半导体装置的方法
CN111244067B (zh) 半导体封装、具有封装内隔室屏蔽的半导体封装及其制作方法
US9508683B1 (en) Semiconductor packages and methods for manufacturing the same
US11251169B2 (en) Method of fabricating semiconductor package and semiconductor package
CN103165563A (zh) 半导体封装件及其制法
KR100910233B1 (ko) 적층 웨이퍼 레벨 패키지
CN110648998B (zh) 半导体封装的制造方法
CN105845640A (zh) 半导体封装及其制造方法、包括其的存储卡和电子系统
JP2014096547A (ja) 半導体装置及びその製造方法
JP2020047714A (ja) 半導体メモリおよびその製造方法
JP4620656B2 (ja) 電子部品及びその製造方法
TWI797695B (zh) 一種封裝模組及其封裝方法、電子設備
CN103985684A (zh) 晶片封装结构及其制作方法
CN115719740A (zh) 半导体封装
US20230307339A1 (en) Electronic package and manufacturing method thereof
US20230114892A1 (en) Semiconductor package including electromagnetic shield structure
CN114649308A (zh) 一种封装器件及封装器件的制作方法

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant