RU2504863C2 - Корпусы с многослойной укладкой кристаллов в устройстве типа корпус на корпусе, способы их сборки и системы, содержащие их - Google Patents

Корпусы с многослойной укладкой кристаллов в устройстве типа корпус на корпусе, способы их сборки и системы, содержащие их Download PDF

Info

Publication number
RU2504863C2
RU2504863C2 RU2011153251/28A RU2011153251A RU2504863C2 RU 2504863 C2 RU2504863 C2 RU 2504863C2 RU 2011153251/28 A RU2011153251/28 A RU 2011153251/28A RU 2011153251 A RU2011153251 A RU 2011153251A RU 2504863 C2 RU2504863 C2 RU 2504863C2
Authority
RU
Russia
Prior art keywords
chip
crystal
microcircuit
stacking
multilayer
Prior art date
Application number
RU2011153251/28A
Other languages
English (en)
Other versions
RU2011153251A (ru
Inventor
Срирам МУТХУКУМАР
Чарльз Э. ДЖИЛЕР
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=43379773&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=RU2504863(C2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2011153251A publication Critical patent/RU2011153251A/ru
Application granted granted Critical
Publication of RU2504863C2 publication Critical patent/RU2504863C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01065—Terbium [Tb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Изобретение относится к полупроводниковым микроэлектронным устройствам и к процессам их сборки. Устройство с многослойной укладкой кристаллов включает в себя подложку корпуса и промежуточный блок с укладкой микросхем, расположенной в зазоре, который соответствует промежуточному блоку. Устройство типа корпус на корпусе с многослойной укладкой кристаллов включает в себя верхний корпус, расположенный на промежуточном блоке. Изобретение обеспечивает получение оптимальных многослойных структур кристаллов. 4 н. и 22 з.п. ф-лы, 9 ил.

Description

Область техники, к которой относится изобретение
Раскрытые варианты осуществления относятся к полупроводниковым микроэлектронным устройствам и к процессам их сборки.
Краткое описание чертежей
Для понимания способа, в соответствии с которым получают варианты осуществления, более конкретное описание различных вариантов осуществления, кратко описанных выше, будет предоставлено со ссылкой на приложенные чертежи. На этих чертежах представлены варианты осуществления, которые не обязательно вычерчены в масштабе и, которые не следует рассматривать, как ограничение объема. Некоторые варианты осуществления будут описаны и поясняются с дополнительной конкретизацией и деталями, путем использования приложенных чертежей, на которых:
На фиг.1a показан вид сбоку в поперечном сечении установочной подложки и устройства промежуточного блока для корпуса с многослойной укладкой кристаллов в соответствии с примерным вариантом осуществления;
на фиг.1b показан вид сбоку в поперечном сечении устройства, представленного на фиг.1а, после дополнительной обработки в соответствии с вариантом осуществления;
на фиг.1c показан вид сбоку в поперечном сечении устройства, представленного на фиг.1b, после дополнительной обработки в соответствии с вариантом осуществления;
на фиг.1d показан вид сбоку в поперечном сечении устройства, представленного на фиг.1c, после дополнительной обработки в соответствии с вариантом осуществления;
на фиг.1e показан вид сбоку в поперечном сечении устройства с многослойной укладкой кристаллов типа корпус на корпусе, которое было собрано с устройством, представленным на фиг.1d, после дополнительной обработки в соответствии с вариантом осуществления, в качестве примера;
на фиг.2a показан вид сбоку в поперечном сечении установочной подложки и устройства промежуточного блока для корпуса с многослойной укладкой кристаллов в соответствии с вариантом осуществления, в качестве примера;
на фиг.2b показан вид сбоку в поперечном сечении устройства с многослойной укладкой кристаллов типа корпус на корпусе, которое было собрано из устройства, представленного на фиг.2a, после дополнительной обработки, в соответствии с примерным вариантом осуществления;
на фиг.3a показан вид сбоку в поперечном сечении устройства из смешанных кристаллов во время обработки в соответствии с примерным вариантом осуществления;
на фиг.3b показан вид сбоку в поперечном сечении устройства, представленного на фиг.3a, после дополнительной обработки в соответствии с вариантом осуществления;
на фиг.4 показан вид сбоку в поперечном сечении устройства промежуточного блока для корпуса с многослойной укладкой кристаллов в соответствии с примерным вариантом осуществления;
на фиг.5 показан вид сбоку в поперечном сечении устройства из смешанных кристаллов, которое поддерживает устройство типа корпус на корпусе, в соответствии с вариантом осуществления;
на фиг.6 показан вид сбоку в поперечном сечении устройства из смешанных кристаллов, которое поддерживает устройство из смешанных кристаллов типа корпус на корпусе, в соответствии с вариантом осуществления;
на фиг.7 показан вид сбоку в поперечном сечении устройства из смешанных кристаллов, которое поддерживает устройство типа корпус на корпусе, в соответствии с вариантом осуществления;
на фиг.8 показаны процесс и блок-схема последовательности операций способа в соответствии с примерным вариантом осуществления; и
на фиг.9 представлена схема компьютерной системы в соответствии с вариантом осуществления.
Подробное описание изобретения
Ниже будет сделана ссылка на чертежи, на которых одинаковые структуры будут обозначены номерами ссылочных позиций с одинаковыми конечными частями. Для более понятного представления структуры различных вариантов осуществления, чертежи, включенные здесь, представляют собой схематичные представления структур интегральных схем. Таким образом, фактический внешний вид изготовленных структур, например, на микрофотографии, может быть представлен по-другому, но тем не менее они включают в себя заявленные структуры иллюстрируемых вариантов осуществления. Кроме того, чертежи могут представлять только структуры, необходимые для понимания иллюстрируемых вариантов осуществления. Дополнительные структуры, известные в данной области техники, могут быть не включены для поддержания ясности представления на чертежах. Хотя микросхема процессора и микросхема запоминающего устройства могут быть упомянуты в одном предложении, их не следует рассматривать, как эквивалентные структуры.
Ссылка во всем данном раскрытии на "один вариант осуществления" или "вариант осуществления" означает, что определенное свойство, структура или характеристика, описанная в связи с данным вариантом осуществления, включена, по меньшей мере, в один вариант осуществления настоящего изобретения. При появлении фраз "в одном варианте осуществления" или "в варианте осуществления" в различных местах в данном раскрытии, они не обязательно все относятся к одному и тому же варианту осуществления. Кроме того, определенные свойства, структуры или характеристики могут быть скомбинированы любым соответствующим образом в одном или больше вариантах осуществления.
Термины, такие как "верхний" и "нижний" могут, можно понимать относительно координат X-Z или координат Y-Z, и такие термины, как "соседний", можно понимать в отношении иллюстрируемых координат X-Y.
На фиг.1a показан вид сбоку в поперечном сечении устройства 100, состоящего из установочной подложки и промежуточного блока для корпуса микросхем с многослойной укладкой в соответствии с вариантом осуществления, в качестве примера. Устройство 100 представлено вертикально (Направление по оси Z) с покомпонентным представлением деталей, включающим в себя подложку 110 корпуса и промежуточный блок 130. Подложка 110 корпуса включает в себя сторону 112 кристалла для установки процессора и сторону 114 с площадками для соединения с внешними компонентами передачи данных, такими, как печатная плата. "Печатная плата" может представлять собой внешнюю или близкую к внешней структуре для портативного устройства, такого как беспроводное устройство передачи данных. Подложка 110 корпуса включает в себя нижнюю площадку 116 основания микросхемы на стороне 112 кристалла. Нижняя площадка 116 микросхемы может быть установлена на следующих чертежах, раскрытых здесь, путем проецирования иллюстрируемых процессоров на соответствующих сторонах кристалла представленных установочных подложек.
Подложка 110 корпуса включает в себя массив шариковых выводов на стороне с площадками, по одной площадке для контакта с шариком, которые обозначены номером 118 ссылочной позиции. В варианте осуществления площадка 118 для контакта с шариком включает в себя покрытие 120 поверхности. Покрытие 120 поверхности выполнено так, чтобы оно представляло собой менее электронегативный металл, чем у площадки 118 для контакта с шариком. Покрытие 120 поверхности сформировано способом гальванопокрытия в соответствии с одним вариантом осуществления. В качестве альтернативы, покрытие 120 поверхности сформировано способом химического осаждения.
В примерном варианте осуществления площадка 118 для контакта с шариком выполнена медной, и покрытие 120 поверхности представляет собой сплав никеля, палладия и золота, нанесенный, как покрытие на медь. В одном варианте осуществления покрытие 120 поверхности представляет собой сплав никеля и золота, нанесенный на медь. В одном варианте осуществления покрытие 120 поверхности представляет собой сплав меди и золота, нанесенный на медь.
В примерном варианте осуществления площадка 118 для шарика выполнена медной, и покрытие 120 поверхности представляет собой органическое защитное покрытие для пайки (OSP), такое, как акрил-фенилмидазол. В примерном варианте осуществления покрытие 120 поверхности имеет толщину от 1000 А до 2000 А и представляет собой акрил-фенилмидазол.
Аналогично, подложка 110 корпуса включает в себя массив шариковых контактов на стороне кристалла, одна площадка для шарика из которого обозначена номером 122 ссылочной позиции, и площадка 122 для шарика включает в себя покрытие 124 поверхности. Площадка 122 для шарика и покрытие 124 поверхности могут представлять собой вариант осуществления, аналогичный используемому на стороне 114 печатной платы. В варианте осуществления массив 122 шариковых контактов на стороне кристалла определен паяльным резистом 126. Аналогично, паяльный резист 126 может определять площадки для столбиковых выводов для кристалла, сформированные на нижней площадке 116 основания микросхемы, и одна из которых обозначена номером 128 ссылочной позиции. Подложка 110 корпуса представлена между стороной 112 кристалла и стороной 114 площадки, со взаимосоединяющими и межслойными диэлектрическими структурами, которые показаны, но и не составляют ограничение.
Устройство 100 собрано с промежуточным блоком 130, который соответствует массиву 122 шариковых контактов на стороне кристалла. Промежуточный блок 130 включает в себя сторону 132 кристалла и верхнюю сторону 134 и имеет высоту 136 смещения, выполненную так, чтобы она соответствовала высоте 138 смещения над подложкой 110 корпуса для многослойной структуры из множества кристаллов (MDS), которая занимает нижнюю площадь основания 116 микросхемы. Промежуточный блок 130 может включать в себя сердечник 140 и взаимные соединения 142. В варианте осуществления электрические выступы 144 на стороне кристалла и электрические выступы 146 на верхней стороне соединены с взаимными соединителями 142.
На фиг.1b показан вид сбоку в поперечном сечении устройства, представленного на фиг.1a, после дополнительной обработки в соответствии с вариантом осуществления. Устройство 101 представляет, что высота 136 смещения промежуточного блока соответствует высоте 138 смещения подложки корпуса (фиг.1a). Нижняя площадка 116 основания микросхемы окружена промежуточным блоком 130 и окружает укладку из множества кристаллов, которые должны быть собраны, как часть устройства 101.
На фиг.1c показан вид сбоку в поперечном сечении устройства, представленного на фиг.1b, после дополнительной обработки в соответствии с вариантом осуществления. Устройство 102 было усилено материалом 148 заполнения промежуточного блока, который стабилизирует соединение между подложкой 110 корпуса и промежуточным блоком 130.
Нижняя микросхема 150 помещена внутри площадки 116 основания нижней микросхемы (фиг.1b). В варианте осуществления нижняя микросхема 150 представляет собой перевернутый кристалл 150, который был соединен с переворачиванием кристалла, через массив шариковых контактов кристалла, один электрический вывод которого обозначен номером 152 ссылочной позиции. В варианте осуществления нижним заполнением 154 заполнили пространство между нижней микросхемой 150 и подложкой 110 корпуса для усиления соединения. В варианте осуществления обработки выполняют оплавление электрических выступающих контактов 152 при одновременном отверждении нижнего заполнения 154. В варианте осуществления обработки оплавление электрических выступающих контактов 152 осуществляют во время одновременного отверждения материала 148 заполнения. В варианте осуществления нижнюю микросхему 150 обрабатывают для оплавления электрических выступающих контактов 152, после чего обеспечивают нижнее заполнение 154 после оплавления выступающих контактов.
На фиг.1d показан вид сбоку в поперечном сечении устройства, представленного на фиг.1c после дополнительной обработки в соответствии с вариантом осуществления. Устройство 102, представленное на фиг.1c, было дополнительно обработано для получения устройства 103 из смешанных кристаллов, которое составляет часть устройства с многослойными микросхемами типа корпус на корпусе (PLP). Устройство 103 со смешанными кристаллами включает в себя клей 156 между кристаллами, который был сформирован на нижней микросхеме 150, и верхнюю микросхему 158 установили на клее 156. Верхняя микросхема 158 удерживается нижней микросхемой 150. Далее микросхема с многослойной укладкой кристаллов, полученная из нижней микросхемы (например, микросхемы 150), расположенной на подложке 110 корпуса, и которая связана выводами с последующей микросхемой (например, микросхемой 158), также может называться 3-х мерной (3-D) укладкой микросхем.
В варианте осуществления верхняя микросхема 158 соединена с подложкой 110 корпуса проводными соединениями, одно из которых обозначено номером 160 ссылочной позиции. Следовательно, устройство 103 со смешанной укладкой включает в себя перевернутый кристалл 150, установленный на подложке 110 корпуса, и микросхему 158, соединенную проводами, расположенную над перевернутым кристаллом 150. Высота 136 смещения промежуточного блока 130, поэтому, позволяет разместить высоту смешанной укладки, которая включает в себя проводные соединения 160, а также верхнюю микросхему 158, клей 156, нижнюю микросхему 150 и смещение, сформированное электрическими выступающими выводами 152 (которые видны на фиг.1c).
В варианте осуществления процесса герметизация 162 многослойной укладки была нанесена для изоляции укладки смешанных кристаллов для дополнительного предотвращения движения проводных соединительных проводов 160. Герметизация 162 укладки может использоваться также для защиты укладки из смешанных кристаллов от окружающей среды и от повреждений во время обработки. Герметизация 162 укладки также может использоваться для того, чтобы способствовать отводу тепла от укладки со смешанным кристаллом. В варианте осуществления герметизация укладки не используется.
В варианте осуществления нижняя микросхема 150 представляет собой процессор, и верхняя микросхема 158 представляет собой радиочастотное (RF) устройство. Укладка со смешанным кристаллом может использоваться, как устройство беспроводной передачи данных (например, сотовый телефон), такой как смартфон.
На фиг.1e показан вид сбоку в поперечном сечении устройства 104 с многослойной укладкой кристаллов типа корпус на корпусе (PoP), который собран с использованием устройства, показанного на фиг.1d, после дополнительной обработки в соответствии с примерным вариантом осуществления. Нижняя микросхема 150 и верхняя микросхема 158 установлены внутри смещения 136 промежуточного блока, и верхний корпус 164 был установлен на верхней стороне 134 из промежуточного блока 130. Верхний корпус 164 может иметь установочную подложку 170 для соединения с нижней микросхемой 150 и/или верхней микросхемой 158. Верхний корпус 164 представлен как решение, обеспечивающее возможность проводных соединений, такое как решение, используемое производителем оригинального оборудования. Два кристалла, соединенные проводами, представлены в верхнем корпусе 164. Кристалл, расположенный в верхнем корпусе 164, может называться микроэлектронным устройством. В варианте осуществления, устройство 103 смешанной многослойной структуры показанное на фиг.1d, предусмотрено для размещения верхнего корпуса 164, такого, как, например, в смартфоне, где микроэлектронные устройства, специфичные для смартфона, расположены в верхнем корпусе 164, и вспомогательные микроэлектронные устройства расположены в многослойной укладке кристаллов.
В варианте осуществления материал 172 заполнения верхнего корпуса стабилизирует соединение между промежуточным блоком 130 и верхним корпусом 164.
Как можно видеть, смешанная укладка нижней микросхемы 150 и верхней микросхемы 158 была размещена, благодаря смещению 136 промежуточного блока, таким образом, что верхний корпус 164 не создает помеху для смешанной укладки. Следовательно, устройство из многослойной укладки микросхем типа PoP будет собрано с достаточным смещением 136 промежуточного блока для размещения высоты смещения многослойной укладки микросхем, которая может изменяться, в зависимости от конкретного варианта осуществления.
На фиг.2a показан вид сбоку в поперечном сечении установочной подложки и устройства 200 промежуточного блока для корпуса с многослойной укладкой кристаллов в соответствии с примерным вариантом осуществления. Устройство 200 аналогично устройству 103, показанному на фиг.1d и было обработано аналогично путем установки промежуточного блока 230 после подложки 210 корпуса.
Представлено устройство 200 с многослойной укладкой кристаллов. Устройство 200 с многослойной укладкой кристаллов включает в себя нижнюю микросхему 250 и верхнюю микросхему 258. В варианте осуществления нижняя микросхема 250 представляет собой процессор, и верхняя микросхема 258 представляет собой кристалл запоминающего устройства, который соединен с использованием технологии сквозных перемычек через кремний (TSV). Одиночная TSV 274 подробно показана внутри пунктирного круга. В варианте осуществления верхняя микросхема 258 представляет собой кэш запоминающего устройства уровня 2 (L2) (где L0 и L1 находятся внутри процессора 250), такого как статическое оперативное запоминающее устройство (SRAM) для процессора 250. Нижняя микросхема 250 и верхняя микросхема 258 являются 3-D схемами. Следовательно, устройство 200 с многослойной укладкой кристаллов включает в себя перевернутый кристалл 250, установленный на подложке корпуса 210 выше, и микросхему 258, соединенную способом TSV, расположенную над перевернутым кристаллом 250. Высота 236 смещения промежуточного блока 230, поэтому, позволяет разместить высоту конфигурации с многослойной укладкой кристаллов. Обработка нижней микросхемы 250 может быть выполнена с использованием любого варианта осуществления, описанного в отношении нижней микросхемы 150, представленной на фиг.1с и в других местах.
В варианте осуществления верхняя микросхема 258 представляет собой кристалл запоминающего устройства, такой как кристалл запоминающего устройства 258 оперативного запоминающего устройства (RAM). В варианте осуществления верхняя микросхема 258 представляет собой кристалл запоминающего устройства, такой как кристалл 258 динамического оперативного запоминающего устройства (DRAM). В варианте осуществления верхняя микросхема 258 представляет собой кристалл оперативного запоминающего устройства, такой как кристалл 258 статического запоминающего устройства (SRAM). В варианте осуществления верхняя микросхема 258 представляет собой кристалл запоминающего устройства, такой как кристалл 258 стираемого программируемого запоминающего устройства (EPROM). Другие конфигурации кристалла запоминающего устройства можно использовать в соответствии с определенным вариантом применения.
В варианте осуществления верхняя микросхема 258 включает в себя метку радиочастотного устройства (RF). В варианте осуществления верхняя микросхема 258 включает в себя радиочастотное устройство для беспроводной передачи данных.
В варианте осуществления процесса герметизация 262 укладки используется для изоляции укладки с многослойной укладкой кристаллов. Герметизация 262 укладки может использоваться также для защиты многослойной укладки кристаллов от воздействия окружающей среды и повреждений во время обработки. Герметизация 262 укладки также может использоваться для того, чтобы способствовать отводу тепла от многослойной укладки кристаллов. В варианте осуществления герметизация укладки не используется.
На фиг.2b показан вид сбоку в поперечном сечении устройства 201 PoP с многослойной укладкой кристаллов, которое было собрано из устройства, представленного на фиг.2a, после дополнительной обработки в соответствии с примерным вариантом осуществления. Нижняя микросхема 250 и верхняя микросхема 258 установлены внутри смещения 236 промежуточного блока, и верхний корпус 264 был установлен на верхнюю сторону 234 промежуточного блока 230. Верхний корпус 264 может иметь установочную подложку 270 для связи с нижней микросхемой 250 и/или верхней микросхемой 258. Верхний корпус представлен, как решение, обеспечивающее возможность TSV, такое, которое применяется производителем оригинального оборудования. В варианте осуществления устройства 200 с многослойной укладкой кристаллов, представленного на фиг.2a, предусмотрена возможность размещения верхнего корпуса 264, такого, как смартфон.
Можно видеть, что многослойные нижняя микросхема 250 и верхняя микросхема 258 были размещены с использованием смещения промежуточного блока 236 таким образом, что верхний корпус 264 не мешает многослойной микросхеме.
Детали, показанные и описанные со ссылкой на фиг.1e, также можно видеть при наблюдении аналогичных структур и промежутков, представленных на фиг.2b в соответствующих случаях.
Теперь можно понять, что обработка для получения устройства 201 PoP с многослойными микросхемами может быть аналогичной обработке для получения устройства 104 PoP с многослойной укладкой кристаллов, которое показано на фиг.1e.
В примерном варианте осуществления плотность ввода-вывода между нижней микросхемой 150 и верхней микросхемой 158 находится в диапазоне от 128 бит на кристалл (например, как в случае, когда верхняя микросхема 258 представляет собой кристалл DRAM) до 252 битов/кристалл. В одном примерном варианте осуществления, скорость ввода-вывода между процессором 250 и последующей микросхемой 258 составляет от 10 Гбит/с до 1 Тб/с (терабит в секунду). Вдоль участка кромки 10 миллиметров последующей микросхемы 250, такого, как устройство DRAM, общая полоса пропускания составляет от 160 Гбайт/с до 320 Гбайт/с. Будучи установленным в корпус, устройство 201 РоР имеет общую полосу пропускания корпуса от 640 Гбайт/с до 6400 Гбайт/с в соответствии с вариантом осуществления, где процессор 250 и последующая микросхема 258 каждая может работать приблизительно на 256 битов или больше. Скорость ввода-вывода может быть ниже, чем 10 Гбит/с (например, ниже 7 Гбит/с), в случае, когда заданное приложение может использоваться в этом диапазоне.
На фиг.3a показан вид сбоку в поперечном сечении устройства 300 со смешанными кристаллами во время обработки в соответствии с примерным вариантом осуществления. Нижнюю микросхему 350 помещают на подложку 310 корпуса, которая может быть аналогична подложке 110 корпуса, представленной на фиг.1c. В варианте осуществления нижняя микросхема 350 представляет собой перевернутый кристалл 350, который был соединен с переворачиванием, с массивом шариковых выводов для микросхемы, один электрический вывод которого обозначен здесь номером 352. В варианте осуществления нижнее заполнение 354 используется для усиления соединения между нижней микросхемой 350 и подложкой 310 корпуса. В варианте осуществления обработки выполняют оплавление электрических выступов 352 во время одновременного отверждения нижнего заполнения 354.
Обработка нижней микросхемы 350 может быть выполнена с помощью любого варианта осуществления, раскрытого в отношении нижних микросхем 150, 250, и в других местах, представленных в данном раскрытии.
На фиг.3b показан вид сбоку в поперечном сечении устройства, представленного на фиг.3a, после дополнительной обработки в соответствии с вариантом осуществления. Устройство 301, показанное на фиг.3b, было подвергнуто дополнительной обработке для получения устройства 301 со смешанной укладкой, которая представлять собой часть устройства PoP с многослойной укладкой кристаллов. Устройство 301 со смешанной укладкой включает в себя клей 356 между кристаллами, который был сформирован на нижней микросхеме 350, и верхнюю микросхему 358 установили на клей 356. Верхняя микросхема 358 удерживается нижней микросхемой 350.
В варианте осуществления верхняя микросхема 358 соединена с подложкой 310 корпуса проводными соединениями, одно из которых обозначено номером 360 ссылочной позиции. Следовательно, устройство 301 смешанной укладки включает в себя перевернутый кристалл 350, установленный на подложке 310 корпуса, и кристалл 358, соединенный проводными линиями, который расположен над перевернутым кристаллом 350. Высота 336 смещения будет согласована по высоте смещения промежуточного блока при дальнейшей обработке. Очевидно, что сборка смешанной укладки предшествует сборке промежуточного блока на подложке 310 корпуса.
Аналогично варианту осуществления устройства укладки со смешанными кристаллами, показанному на фиг.1d, промежуточный блок, который должен быть собран, должен соответствовать высоте укладки со смешанными кристаллами, которая включает в себя проводные соединения 360, а также верхнюю микросхему 358, а также клей 356, нижнюю микросхему 350 и смещение, сформированное электрическими выступами 352. В варианте осуществления не используется герметизация укладки.
В варианте осуществления нижняя микросхема 350 представляет собой процессор, и верхняя микросхема 358 представляет собой RF устройство. Укладка по смешанными кристаллами может использоваться в беспроводном коммуникаторе, таком как смартфон. Детали, показанные и описанные со ссылкой на ранее раскрытые варианты осуществления, также могут быть видны при наблюдении аналогичных структур и промежутков, представленных на фиг.3b, в соответствующих случаях. Кроме того, ранее раскрытые возможности по размещению элементов I/O и полосы пропускания могут быть выведены в отношении вариантов осуществления PoP с многослойными микросхемами, представленными и описанными со ссылкой на фиг.3b.
На фиг.4 показан вид сбоку в поперечном сечении устройства 400 промежуточного блока для корпуса с многослойной укладкой кристаллов в соответствии с примерным вариантом осуществления. Устройство 400 аналогично устройству 200, показанному на фиг.2a, за исключением того, что сборка промежуточного блока осуществляется после сборки многослойных кристаллов 450 и 458.
Представлено устройство 400 с многослойными микросхемами. Устройство 400 с многослойными микросхемами включает в себя нижнюю микросхему 450 и верхнюю микросхему 458. В варианте осуществления нижняя микросхема 450 представляет собой процессор, и верхняя микросхема 458 представляет собой кристалл запоминающего устройства, который соединен с использованием технологии сквозных отверстий через кремниевую подложку (TSV). Одиночная TSV 474 детально показана внутри пунктирного круга. В варианте осуществления верхняя микросхема 558 представляет собой кэш запоминающего устройства уровня 2 (L2) (где L0 и L1 находятся внутри процессора 450), такого как статическое оперативное запоминающее устройство (SRAM) для процессора 450. Обработка нижней микросхемы 450 может быть выполнена с использованием любого варианта осуществления, раскрытого в отношении нижних микросхем 150, 250, 350, и в любых других местах, представленных в данном раскрытии.
Следовательно, устройство 400 с многослойной укладкой кристаллов включает в себя перевернутый кристалл 450, установленный на подложке 410 корпуса, и микросхему 458, соединенную способом TSV, расположенную над перевернутым кристаллом 450. Высота 436 смещения с многослойной укладкой кристаллов 450 и 458 будет согласована с помощью промежуточного блока, который будет собран. Промежуточный блок, поэтому, позволяет разместить высоту конфигурации с многослойной укладкой кристаллов.
В варианте осуществления верхняя микросхема 458 представляет собой кристалл запоминающего устройства, такого, как кристалл 458 оперативного запоминающего устройство (RAM). В одном варианте осуществления верхняя микросхема 458 представляет собой кристалл запоминающего устройства, такой как кристалл 458 динамического оперативного запоминающего устройства (DRAM). В варианте осуществления верхняя микросхема 458 представляет собой кристалл запоминающего устройства, такой как кристалл 458 статического оперативного запоминающего устройства (SRAM). В варианте осуществления верхняя микросхема 458 представляет собой кристалл запоминающего устройства, такой как кристалл 458 стираемого программируемого запоминающего устройства (EPROM). Другие конфигурации кристалла запоминающего устройства могут использоваться в соответствии с конкретным вариантом применения.
В варианте осуществления верхняя микросхема 458 включает в себя метку радиочастотного устройства (RF). В одном варианте осуществления верхняя микросхема 458 включает в себя радиочастотное устройство для беспроводной передачи данных. В варианте осуществления процесса герметизация многослойной укладки применяется внутри выемки, которую промежуточный блок формирует вокруг многослойной укладки микросхем.
Детали, показанные и описанные со ссылкой на ранее раскрытые варианты осуществления, также можно видеть при наблюдении аналогичных структур и промежутков, представленных в позиции 4 в соответствующих случаях. Кроме того, ранее раскрытые возможности по размещению элементов I/O и полосы пропускания можно наблюдать в отношении вариантов осуществления PoP с многослойной укладкой кристаллов, представленных и описанных со ссылкой на фиг.4.
На фиг.5 показан вид сбоку в поперечном сечении устройства 500 смешанных кристаллов, которое поддерживает устройство типа корпус на корпусе в соответствии с данным вариантом осуществления. Устройство 500 смешанных кристаллов включает в себя нижнюю микросхему 550, верхнюю микросхему 558 и промежуточную микросхему 551. Верхняя микросхема 558 и промежуточная микросхема 551 поддерживаются нижней микросхемой 550. Нижняя микросхема 550 представляет собой перевернутый кристалл, который можно рассматривать как первую микросхему, промежуточная микросхема 551 представляет собой микросхему, соединенную способом TSV, которую можно рассматривать, как вторую микросхему 551, и верхняя микросхема 558 представляет собой микросхему, соединенную по проводам, которую можно называть последующей микросхемой 558. В варианте осуществления количество микросхем, соединенных способом TSV, расположенных непосредственно над нижней микросхемой 550, находится в диапазоне от 2 до 8, после верхней микросхемы 556. Обработка нижней микросхемы 550 может быть выполнена с использованием любого варианта осуществления, раскрытого в отношении нижних микросхем, представленных в данном раскрытии.
В варианте осуществления верхняя микросхема 558 соединена с подложкой 510 корпуса с помощью проводных соединений, одна из которых обозначена номером 560 ссылочной позиции. Высота 536 смещения промежуточного блока 530, поэтому, позволяет разместить высоту набора смешанных кристаллов, которая включает в себя проводные соединения 560, а также верхнюю микросхему 558, промежуточную микросхему 551, нижнюю микросхему 550 и смещение, сформированное электрическими выступами и клеем между микросхемами и прокладками, как показано на чертежах.
В варианте осуществления процесса герметизирующее покрытие 562 укладки наносят для изоляции укладки смешанных кристаллов и для дополнительного предотвращения движения соединительных проводов 560. Герметизирующее покрытие 562 укладки также может использоваться для защиты укладки смешанных кристаллов от окружающей среды и от опасности повреждения во время дальнейшей обработки. Герметизирующее покрытие 562 укладки также может использоваться для того, чтобы способствовать отводу тепла от укладки со смешанными кристаллами. В варианте осуществления герметизирующее покрытие укладки не используется.
В одном варианте осуществления первая микросхема 550 представляет собой процессор, промежуточная микросхема 551 представляет собой микросхему TSV RAM, и верхняя микросхема 558 представляет собой устройство RF. Укладка из смешанных кристаллов может использоваться в беспроводном коммуникаторе, таком как смартфон.
Детали, иллюстрируемые и описанные со ссылкой на ранее раскрытые варианты осуществления, также могут быть видны при наблюдении аналогичных структур и промежутков, представленных на фиг.5, в соответствующих случаях. Кроме того, раскрытые ранее элементы I/O и возможности по полосе пропускания могут быть определены в отношении вариантов осуществления PoP с многослойной укладкой кристаллов, представленных и описанных со ссылкой на фиг.5.
На фиг.6 показан вид сбоку в поперечном сечении устройства 600 со смешанными кристаллами, которое поддерживает устройство PoP со смешанными кристаллами, в соответствии с вариантом осуществления. Устройство 600 со смешанными кристаллами включает в себя нижнюю микросхему 650, верхнюю микросхему 659 и несколько промежуточных микросхем 651, 653 и 658. Верхняя микросхема 659 и промежуточные микросхемы 651, 653 и 658 поддерживаются нижней микросхемой 650. Обработка нижней микросхемы 650 может быть выполнена с помощью любого варианта осуществления, раскрытого со ссылкой на нижние микросхемы, представленные в данном раскрытии.
Устройство 600 со смешанными кристаллами представляет собой вариант осуществления с множеством микросхем TSV и множеством микросхем с проводными соединениями. Нижняя микросхема 650 представляет собой перевернутый кристалл, который можно назвать первой микросхемой. Промежуточная микросхема 651 представляет собой микросхему соединенную TSV, которая может называться второй микросхемой 651. Промежуточная микросхема 653 представляет собой микросхему соединенную TSV, которая может называться третьей микросхемой 653. Промежуточная микросхема 658 представляет собой микросхему, соединенную проводами, которую можно назвать четвертой микросхемой 658. И верхняя микросхема 659 представляет собой микросхему, соединенную проводами, которая может называться последующей микросхемой 659. В одном варианте осуществления количество микросхем, соединенных TSV, расположенных непосредственно над нижней микросхемой 550 и ниже микросхемы 658 с проводными соединениями находится в диапазоне от 2 до 8.
В варианте осуществления, как микросхема 658 с проводными соединениями, так и микросхема 559 с проводными соединениями, соединены с подложкой 610 корпуса с помощью проводных соединений 660 и 661, соответственно. Высота 636 смещения промежуточного блока 630, поэтому, позволяет разместить высоту укладки смешанных кристаллов, которые включают в себя проводные соединения 660 и 661, а также всю укладку микросхем и электрических столбиков, и клей между микросхемами, а также прокладок, как показано.
В варианте осуществления процесса герметизирующее покрытие 662 укладки нанесли для изоляции укладки смешанных кристаллов и для дополнительного предотвращения движения соединительных проводов 660 и 661. Герметизирующее покрытие 662 укладки может использоваться также для защиты укладки смешанных кристаллов от окружающей среды и опасности повреждения при обработке. Герметизирующее покрытие 662 укладки также может использоваться для того, чтобы способствовать отводу тепла от укладки из смешанных кристаллов. В варианте осуществления герметизирующее покрытие укладки не используется.
Детали, представленные и описанные со ссылкой на ранее раскрытые варианты осуществления, также можно видеть при наблюдении аналогичных структур и промежутков, представленных на фиг.6, в соответствующих случаях. Кроме того, ранее раскрытые возможности по размещению элементов I/O и полосы пропускания можно предположить в отношении вариантов осуществления PoP с многослойной укладкой кристаллов, как представлено и описано на фиг.6.
На фиг.7 показан вид сбоку в поперечном сечении устройства 700 со смешанными кристаллами, которое поддерживает устройство типа корпус на корпусе, в соответствии с вариантом осуществления. Устройство 700 со смешанными кристаллами включает в себя нижнюю микросхему 750, верхнюю микросхему 759 и несколько промежуточных микросхем 751, 753 и 758. Верхняя микросхема 759 и промежуточные микросхемы 751, 753 и 758 удерживаются с помощью нижней микросхемы 750. Устройство 700 со смешанными кристаллами представляет собой вариант осуществления с множеством микросхем TSV и множеством микросхем с проводными соединениями, где микросхема с проводными соединениями находится ниже микросхемы TSV.
Нижняя микросхема 750 представляет собой перевернутый кристалл, который может называться первой микросхемой. Промежуточная микросхема 751 представляет собой микросхему, соединенную TSV, которая может называться второй микросхемой 751. Промежуточная микросхема 758 представляет собой микросхему, соединенную проводами, которая может называться третьей микросхемой 758. Промежуточная микросхема 753 представляет собой микросхему, соединенную TSV, которая может называться четвертой микросхемой 753. И верхняя микросхема 759 представляет собой микросхему, соединенную проводами, которая может называться последующей микросхемой 759. В варианте осуществления вторая микросхема 751 представляет собой микросхему кэш запоминающего устройства, которая поддерживает нижнюю микросхему 750. Обработка нижней микросхемы 750 может быть выполнена с использованием любого варианта осуществления, раскрытого в отношении нижней микросхемы, представленной в данном раскрытии.
В варианте осуществления четвертая микросхема 753 представляет собой микросхему кэш запоминающего устройства TSV, которая поддерживает последующую микросхему 759. В примерном варианте осуществления устройство 700 со смешанными кристаллами представляет собой часть устройства PoP с многослойной укладкой кристаллов, такого как суперсмартфон. Нижняя микросхема 750 в данном варианте осуществления представляет собой процессор, и вторая микросхема 751 представляет собой кэш запоминающего устройства. Промежуточная микросхема 758 представляет собой устройство с проводными соединениями для обработки передачи данных в режиме онлайн. Верхняя микросхема 759 представляет собой микросхемы системы глобальной навигации (GPS), которая установлена на четвертую микросхему 753, которая действует, как кэш для микросхемы 759 GPS. Кроме того, в примерном варианте осуществления, верхний корпус….
В варианте осуществления четвертая микросхема 753 используется, как поддержка и интерфейс между промежуточной микросхемой 758 и верхней микросхемой 759. Например, четвертая микросхема 753 имеет TSV, которая обеспечивает возможность непосредственной передачи данных между верхней микросхемой 759 и промежуточной микросхемой 758.
В варианте осуществления, как микросхема 758 с проводными соединениями, так и микросхема 759 с проводными соединениями, соединены с подложкой 710 корпуса с помощью проводных соединений 760 и 761, соответственно. Высота 736 смещения промежуточного блока 730, поэтому, обеспечивает размещение высоты укладки со смешанными кристаллами, которая включает в себя проводные соединения 760 и 761, а также полную укладку микросхем и электрические выступы, а также клей между микросхемами и прокладки, как представлено.
В варианте осуществления процесса герметизирующее покрытие 762 укладки было нанесено для изоляции укладки из смешанных кристаллов и для дополнительного предотвращения движения соединительных проводов 760 и 761. Герметизирующее покрытие 662 укладки можно использовать также для защиты укладки смешанных кристаллов от воздействия окружающей среды от опасности во время дальнейшей обработки. Герметизирующее покрытие 762 укладки также можно использовать для того, чтобы способствовать отводу тепла от укладки со смешанными кристаллами. В варианте осуществления герметизирующее покрытие укладки не используется.
Детали, представленные и описанные со ссылкой на ранее раскрытые варианты осуществления, также можно видеть при рассмотрении аналогичных структур и промежутков, представленных на фиг.6 соответствующим образом. Кроме того, ранее раскрытые возможности по размещению элементов ввода/вывода и полосы пропускания можно видеть со ссылкой на варианты осуществления PoP с многослойной укладкой кристаллов, представленные и описанные со ссылкой на фиг.6.
На фиг.8 представлена блок-схема 800 и последовательности операций процесса и способа в соответствии с примерным вариантом осуществления.
На этапе 810 процесс включает в себя, формируют промежуточный блок на подложке корпуса. Промежуточный блок выполнен так, что он имеет величину смещения, которая соответствует укладке микросхем, которые должны быть размещены на подложке корпуса.
На этапе 820 процесс включает в себя, формируют укладку микросхем на подложке корпуса. В случае, когда процесс 820 предшествует процессу 810, промежуточный блок размещают на подложке корпуса после формирования укладки микросхем, В случае, когда процесс 820 следует после процесса 810, укладку микросхем формируют внутри выемки, оставленной промежуточным блоком. В варианте осуществления процесс начинается на этапе 810 и заканчивается на этапе 820.
На этапе 830 процесс включает в себя, наносят герметизирующее покрытия на укладку для изоляции укладки микросхем. В варианте осуществления процесс начинается на этапе 810 и заканчивается на этапе 830.
На этапе 840 процесс включает в себя формирование верхнего корпуса на промежуточном блоке. В варианте осуществления процесс начинается и заканчивается на этапе 840.
На фиг.9 показана схема компьютерной системы 900 в соответствии с вариантом осуществления. Компьютерная система 900 (также называемая электронной системой 900), как представлено, может воплощать устройство PoP с многослойной укладкой кристаллов в соответствии с любым из нескольких раскрытых вариантов осуществления и их эквивалентами, как указано в данном раскрытии. В варианте осуществления электронная система 900 представляет собой компьютерную систему, которая включает в себя системную шину 920 для электрического соединения различных компонентов электронной системы 900. Системная шина 920 представляет собой одиночную шину или любую комбинацию шин в соответствии с различными вариантами осуществления. Электронная система 900 включает в себя источник 930 напряжения, который обеспечивает питание для интегральной схемы 910. В некоторых вариантах осуществления, ток от источника 930 напряжения подают в интегральную схему 910 через системную шину 920.
Интегральная схема 910 электрически соединена с системной шиной 920 и включает в себя любую схему или комбинацию схем в соответствии с вариантом осуществления. В варианте осуществления интегральная схема 910 включает в себя процессор 912, который может быть любого типа. Как используется здесь, процессор 912 может означать схему любого типа, такую как, но без ограничений, микропроцессор, микроконтроллер, графический процессор, цифровой сигнальный процессор или другой процессор. В другом варианте осуществления, в качестве кэш запоминающего устройства процессора используется SRAM. Другие типы схем, которые могут быть включены в интегральную схему 910, представляют собой специализированные интегральные микросхемы (ASIC), или такие как схема 914 обмена данными, предназначенная для использования в беспроводных устройствах, таких как сотовые телефоны, пейджеры, портативные компьютеры, устройства двухсторонней радиосвязи и аналогичные электронные системы. В варианте осуществления процессор 910 включает в себя запоминающее устройство 916 на кристалле, такое как статическое оперативное запоминающее устройство (SRAM), и SRAM может включать в себя ячейку 6T SRAM с независимыми участками S/D доступа и областями сброса. В варианте осуществления процессор 910 включает в себя встроенное в кристалл запоминающее устройство 916, такое как встроенное динамическое оперативное запоминающее устройство (eDRAM).
В варианте осуществления электронная система 900 также включает в себя внешнее запоминающее устройство 940, которое, в свою очередь, может включать в себя один или больше элементов запоминающего устройства, пригодных для определенного применения, таких как главное запоминающее устройство 942 в форме RAM, одно или больше твердотельных устройств 944, и/или один или больше приводов, которые позволяют обрабатывать съемные носители 946, такие как дискеты, компакт-диски (CD), цифровые универсальные диски (DVD), приводы запоминающего устройства типа флэш и другие съемные носители, известные в данной области техники. Внешнее запоминающее устройство 940 также может представлять собой встроенное запоминающее устройство 948, такое как микроэлектронный кристалл, встроенный в подложку установки процессора в соответствии с вариантом осуществления.
В варианте осуществления электронная система 900 также включает в себя устройство 950 дисплея, выход 960 ауди сданных. В варианте осуществления электронная система 900 включает в себя устройство ввода данных, такое как контроллер 970, который может представлять собой клавиатуру, мышь, шаровой манипулятор, игровой контроллер, микрофон, устройство распознавания голоса или любое другое устройство ввода данных, которое вводит информацию в электронную систему 900.
Как показано здесь, интегральная схема 910 может быть воплощена во множестве разных вариантов осуществления, включая в себя устройство PoP с многослойной укладкой кристаллов в соответствии с любым из нескольких раскрытых вариантов осуществления и их эквивалентами, электронную систему, компьютерную систему, один или больше способов изготовления интегральной схемы, и один или больше способов изготовления электронного узла, который включает в себя устройство PoP с многослойной укладкой кристаллов в соответствии с любыми из нескольких раскрытых вариантов осуществления, как представлено здесь в различных вариантах осуществления и их эквивалентах, известных в предшествующем уровне техники. Элементы, материалы, конфигурации, размеры и последовательность операций все могут изменяться так, чтобы они соответствовали определенным требованиям соединительных элементов ввода-вывода, включая в себя значения подсчета контактов массива, конфигурацию контактов массива для микроэлектронного кристалла, внедренного на подложку установки процессора в соответствии с любыми из нескольких раскрытых вариантов осуществления устройства PoP с многослойной укладкой кристаллов и их эквивалентами.
Реферат предусмотрен в соответствии с 37 C.F.R. §1.72 (b), которая требует наличии реферата, который позволяет читателю быстро установить природу и суть технического раскрытия. Он представлен с пониманием того, что он не будет использоваться для интерпретации или ограничения объема, или, значения формулы изобретения.
В представленном выше "Подробном описании изобретения" различные свойства сгруппированы вместе в одном варианте осуществления с целью выбора оптимальной структуры раскрытия. Такой способ раскрытия не следует интерпретировать, как отражающий намерения того, что заявленные варианты осуществления изобретения требуют большего количества свойств, чем в явной форме описано в каждом пункте формулы изобретения. Скорее, как отражают следующие пункты формулы изобретения, предмет изобретения находится в менее чем во всех свойствах одного раскрытого варианта осуществления. Таким образом, следующая формула изобретения представлена в "Подробном описании изобретения", и каждый пункт формулы изобретения представляет собой самостоятельный и отдельный предпочтительный вариант осуществления.
Для специалиста в данной области техники будет совершенно понятно, что различные другие изменения в деталях, материале и компоновках частей и в этапах способа, которые были описаны и представлены для пояснения природы настоящего изобретения, могут быть выполнены без отхода от принципов и объема изобретения, как оно выражено в присоединенной формуле изобретения.

Claims (25)

1. Устройство типа корпус на корпусе, содержащее:
подложку корпуса, включающую в себя сторону кристалла и сторону с площадками;
многослойную укладку кристаллов, расположенную на стороне кристалла, в котором многослойная укладка кристаллов включает в себя нижнюю микросхему, расположенную на стороне кристалла, и верхнюю микросхему, расположенную выше нижней микросхемы, в котором верхняя микросхема поддерживается нижней микросхемой, и многослойная укладка кристаллов имеет высоту смещения; и промежуточный блок, расположенный на стороне кристалла и окружающий многослойную укладку кристаллов, в котором промежуточный блок, соответствует высоте смещения.
2. Устройство по п.1, в котором у промежуточного блока есть массив шариковых контактов, устройство дополнительно включает в себя:
верхний корпус, в котором верхний корпус включает в себя, по меньшей мере, одно микроэлектронное устройство, и в котором верхний корпус соответствует массиву шариковых контактов промежуточного блока.
3. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки; и
верхнюю микросхему, которая представляет собой микросхему с проводными соединениями, расположенную на перевернутом кристалле.
4. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
вторую микросхему с проводными соединениями, расположенную выше
перевернутого кристалла; и
верхнюю микросхему, которая представляет собой следующую микросхему, расположенную выше второй микросхемы с проводными соединениями.
5. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
вторую микросхему со сквозными перемычками через кремний (TSV), расположенную на перевернутом кристалле; и верхнюю микросхему, которая представляет собой следующую микросхему с проводными соединениями, расположенную на второй микросхеме TSV.
6. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
вторую микросхему со сквозными перемычками через кремний (TSV), расположенную на перевернутом кристалле;
третью микросхему TSV, расположенную на второй микросхеме TSV; и верхнюю микросхему, которая представляет собой четвертую микросхему с проводными соединениями, расположенную на третьей микросхеме TSV.
7. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
вторую микросхему со сквозными перемычками через кремний (TSV), расположенную на перевернутом кристалле;
третью микросхему TSV, расположенную на второй микросхеме TSV, в котором третья микросхема TSV представляет собой множество TSV в диапазоне от 2 до 8 микросхем TSV; и
верхнюю микросхему, которая представляет собой следующую микросхему с проводными соединениями, расположенную выше третьей микросхемы TSV.
8. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
вторую микросхему со сквозными перемычками через кремний (TSV), расположенную на перевернутом кристалле;
третью микросхему TSV, расположенную выше второй микросхемы TSV;
четвертую микросхему с проводными соединениями, расположенную выше второй микросхемы TSV; и
верхнюю микросхему, которая представляет собой следующую микросхему с проводными соединениями, расположенную выше четвертой микросхемы с проводными соединениями.
9. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
вторую микросхему с проводными соединениями, расположенную выше первой микросхемы TSV;
третью микросхему со сквозными перемычками через кремний (TSV), расположенную выше второй микросхемы с проводными соединениями; и
верхнюю микросхему, которая представляет собой следующую микросхему с проводными соединениями, расположенную выше третей микросхемы TSV.
10. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки; и
верхнюю микросхему, которая представляет собой микросхему со сквозными перемычками через кремний (TSV), расположенную на перевернутом кристалле.
11. Устройство по п.1, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
верхнюю микросхему, которая представляет собой следующую микросхему со сквозными перемычками через кремний (TSV), расположенную выше перевернутого кристалла; и по меньшей мере, одну микросхему TSV, расположенную между нижней микросхемой и верхней микросхемой в диапазоне от 2 до 7.
12. Устройство с многослойной укладкой кристаллов типа корпус на корпусе, содержащее:
подложку корпуса, включающую в себя сторону кристалла и сторону с площадками;
многослойную укладку кристаллов, расположенную на стороне кристалла, в котором многослойная укладка кристаллов включает в себя нижнюю микросхему, расположенную на стороне кристалла, и верхнюю микросхему, расположенную выше нижней микросхемы, в котором верхняя микросхема поддерживается нижней микросхемой, и многослойная укладка кристаллов имеет высоту смещения; и промежуточный блок, расположенный на стороне кристалла и окружающий многослойную укладку кристаллов, в котором промежуточный блок соответствует высоте смещения;
верхний корпус, расположенный на промежуточном блоке, в котором верхний корпус включает в себя, по меньшей мере, одно микроэлектронное устройство.
13. Устройство по п.12, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки; и
верхнюю микросхему, которая представляет собой микросхему со сквозными перемычками через кремний (TSV), расположенную на перевернутом кристалле.
14. Устройство по п.12, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
верхнюю микросхему, которая представляет собой следующую микросхему со сквозными перемычками через кремний (TSV), расположенную выше перевернутого кристалла; и по меньшей мере, одну микросхему TSV, расположенную между нижней микросхемой и верхней микросхемой в диапазоне от 2 до 7.
15. Устройство по п.12, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки; и верхнюю микросхему, которая представляет собой микросхему с проводными соединениями, расположенную на перевернутом кристалле.
16. Устройство по п.12, в котором многослойная укладка кристаллов включает в себя:
нижнюю микросхему, которая представляет собой перевернутый кристалл, смонтированный на стороне кристалла подложки;
вторую микросхему с проводными соединениями, расположенную на перевернутом кристалле; и
верхнюю микросхему, которая представляет собой следующую микросхему с проводными соединениями, расположенную выше второй микросхемы с проводными соединениями.
17. Способ сборки устройства с многослойной укладкой кристаллов типа корпус на корпусе, в котором
собирают верхний корпус с массивом шариковых контактов, соответствующим массиву шариковых контактов 3-х мерного (3-D) устройства с многослойной укладкой кристаллов, при этом 3-D устройство с многослойной укладкой кристаллов включает в себя:
подложку корпуса, включающую в себя сторону площадки и сторону кристалла;
многослойную укладку кристаллов, расположенную на стороне кристалла, в котором у многослойной укладки кристаллов есть высота корпуса; и промежуточный блок, включающий в себя сторону кристалла и главную сторону, в котором промежуточный блок образует высоту смещения, которая соответствует высоте корпуса, и в котором сборка включает в себя сопряжение верхнего корпуса с промежуточным блоком.
18. Способ по п.17, в котором многослойную укладку кристаллов собирают на подложке корпуса перед сборкой промежуточного блока на подложке корпуса.
19. Способ по п.17, в котором промежуточный блок собирают на подложке корпуса перед сборкой многослойной укладки кристаллов на подложке корпуса.
20. Способ по п.17, дополнительно включающий в себя герметизацию укладки поверх многослойной укладки кристаллов.
21. Способ по п.17, в котором формируют многослойную укладку кристаллов следующим образом:
устанавливают способом перевернутого кристалла нижнюю микросхему на стороне кристалла подложки; и
устанавливают, используя проводные соединения, верхнюю микросхему, поверх перевернутого кристалла.
22. Способ по п.17, в котором формируют многослойную укладку кристаллов следующим образом:
устанавливают способом перевернутого кристалла нижнюю микросхему на стороне кристалла подложки;
устанавливают вторую микросхему, используя проводные соединения, поверх нижней микросхемы; и
устанавливают, используя проводные соединения, верхнюю микросхему, поверх второй микросхемы.
23. Способ по п.17, в котором формируют многослойную укладку кристаллов следующим образом:
устанавливают способом перевернутого кристалла нижнюю микросхему на стороне кристалла подложки;
устанавливают со сквозными перемычками через кремний (TSV) вторую микросхему на перевернутом кристалле; и
устанавливают, используя проводные соединения, следующую микросхему, как верхнюю микросхему, выше второй микросхемы.
24. Вычислительная система, содержащая:
подложку корпуса, включающую в себя сторону кристалла и сторону с площадками;
многослойную укладку кристаллов, расположенную на стороне кристалла, в которой многослойная укладка кристаллов включает в себя нижнюю микросхему, расположенную на стороне кристалла, и верхнюю микросхему, расположенную выше нижней микросхемы, в которой верхняя микросхема поддерживается нижней микросхемой, и в которой многослойная укладка кристаллов имеет высоту смещения; и
промежуточный блок, расположенный на стороне кристалла и окружающий многослойную укладку кристаллов, в которой промежуточный блок соответствует высоте смещения; и
верхний корпус, расположенный на промежуточном блоке, в которой верхний корпус включает в себя, по меньшей мере, одно микроэлектронное устройство; и
кожух устройства, который содержит верхний корпус.
25. Вычислительная система по п.24, в которой вычислительная система представляет собой часть одного из сотового телефона, пейджера, портативного компьютера, настольного компьютера и приемно-передающей радиостанции.
RU2011153251/28A 2009-06-26 2010-05-04 Корпусы с многослойной укладкой кристаллов в устройстве типа корпус на корпусе, способы их сборки и системы, содержащие их RU2504863C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/459,226 2009-06-26
US12/459,226 US20100327419A1 (en) 2009-06-26 2009-06-26 Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
PCT/US2010/033536 WO2010151375A1 (en) 2009-06-26 2010-05-04 Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same

Publications (2)

Publication Number Publication Date
RU2011153251A RU2011153251A (ru) 2013-07-10
RU2504863C2 true RU2504863C2 (ru) 2014-01-20

Family

ID=43379773

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011153251/28A RU2504863C2 (ru) 2009-06-26 2010-05-04 Корпусы с многослойной укладкой кристаллов в устройстве типа корпус на корпусе, способы их сборки и системы, содержащие их

Country Status (11)

Country Link
US (3) US20100327419A1 (ru)
JP (1) JP2012531061A (ru)
KR (1) KR101372055B1 (ru)
CN (1) CN102804364B (ru)
BR (1) BRPI1009636B1 (ru)
DE (1) DE112010002692B4 (ru)
GB (1) GB2483181B (ru)
RU (1) RU2504863C2 (ru)
SG (1) SG175954A1 (ru)
TW (2) TWI483380B (ru)
WO (1) WO2010151375A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU168167U1 (ru) * 2016-08-18 2017-01-23 Общество с ограниченной ответственностью "ТЭК электроникс" Печатная плата с массивным компонентом

Families Citing this family (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
WO2010114687A1 (en) 2009-03-30 2010-10-07 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101678539B1 (ko) * 2010-07-21 2016-11-23 삼성전자 주식회사 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
US20120020040A1 (en) * 2010-07-26 2012-01-26 Lin Paul T Package-to-package stacking by using interposer with traces, and or standoffs and solder balls
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
TWI462200B (zh) * 2011-03-03 2014-11-21 Advanced Semiconductor Eng 半導體封裝結構及其製作方法
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101808478B1 (ko) * 2011-08-16 2017-12-12 인텔 코포레이션 Ｐｏｐ 구조체
KR101589843B1 (ko) 2011-09-30 2016-01-28 인텔 코포레이션 3d 집적 회로 적층을 위한 층간 통신들
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US9412689B2 (en) * 2012-01-24 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and method
US8946072B2 (en) * 2012-02-02 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. No-flow underfill for package with interposer frame
US9691636B2 (en) * 2012-02-02 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer frame and method of manufacturing the same
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8981559B2 (en) 2012-06-25 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
JP5959097B2 (ja) 2012-07-03 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
US9153542B2 (en) * 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US10115671B2 (en) * 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
US9086452B2 (en) * 2012-08-10 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit and method for wireless information access thereof
US9431064B2 (en) * 2012-11-02 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and cache circuit configuration
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US9136159B2 (en) * 2012-11-15 2015-09-15 Amkor Technology, Inc. Method and system for a semiconductor for device package with a die-to-packaging substrate first bond
US10714378B2 (en) 2012-11-15 2020-07-14 Amkor Technology, Inc. Semiconductor device package and manufacturing method thereof
US9040349B2 (en) 2012-11-15 2015-05-26 Amkor Technology, Inc. Method and system for a semiconductor device package with a die to interposer wafer first bond
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9704780B2 (en) * 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9237648B2 (en) 2013-02-25 2016-01-12 Invensas Corporation Carrier-less silicon interposer
CN104051411B (zh) * 2013-03-15 2018-08-28 台湾积体电路制造股份有限公司 叠层封装结构
US9768048B2 (en) 2013-03-15 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structure
US9484327B2 (en) 2013-03-15 2016-11-01 Qualcomm Incorporated Package-on-package structure with reduced height
KR20140119522A (ko) 2013-04-01 2014-10-10 삼성전자주식회사 패키지-온-패키지 구조를 갖는 반도체 패키지
US8941225B2 (en) * 2013-04-18 2015-01-27 Sts Semiconductor & Telecommunications Co., Ltd. Integrated circuit package and method for manufacturing the same
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
KR101550496B1 (ko) * 2013-07-24 2015-09-04 에스티에스반도체통신 주식회사 적층형 반도체패키지 및 그 제조방법
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9305853B2 (en) * 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package
US9455211B2 (en) * 2013-09-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with openings in buffer layer
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9018040B2 (en) 2013-09-30 2015-04-28 International Business Machines Corporation Power distribution for 3D semiconductor package
US10153180B2 (en) 2013-10-02 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bonding structures and methods
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9691693B2 (en) 2013-12-04 2017-06-27 Invensas Corporation Carrier-less silicon interposer using photo patterned polymer as substrate
KR101938949B1 (ko) 2013-12-23 2019-01-15 인텔 코포레이션 패키지 온 패키지 아키텍처 및 그 제조 방법
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US10056267B2 (en) * 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9230936B2 (en) 2014-03-04 2016-01-05 Qualcomm Incorporated Integrated device comprising high density interconnects and redistribution layers
CN106462788B (zh) * 2014-03-18 2020-07-07 惠普发展公司，有限责任合伙企业 安全元件
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9881859B2 (en) * 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TWI660476B (zh) * 2014-07-11 2019-05-21 矽品精密工業股份有限公司 封裝結構及其製法
KR102240704B1 (ko) * 2014-07-15 2021-04-15 삼성전기주식회사 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US10453785B2 (en) 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
US10354974B2 (en) * 2014-12-11 2019-07-16 Mediatek Inc. Structure and formation method of chip package structure
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
JP2017503360A (ja) * 2014-12-15 2017-01-26 インテル コーポレイション オポッサム・ダイ型パッケージ・オン・パッケージ装置
KR20160090241A (ko) * 2014-12-16 2016-07-29 인텔 코포레이션 스택형 전자 디바이스를 포함하는 전자 어셈블리
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
US9418926B1 (en) * 2015-05-18 2016-08-16 Micron Technology, Inc. Package-on-package semiconductor assemblies and methods of manufacturing the same
US10211160B2 (en) 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier
US20170092618A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Package topside ball grid array for ultra low z-height
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9666560B1 (en) 2015-11-25 2017-05-30 Invensas Corporation Multi-chip microelectronic assembly with built-up fine-patterned circuit structure
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
US9576942B1 (en) 2015-12-18 2017-02-21 Intel Corporation Integrated circuit assembly that includes stacked dice
WO2017111903A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Integrating system in package (sip) with input/output (io) board for platform miniaturization
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9576933B1 (en) * 2016-01-06 2017-02-21 Inotera Memories, Inc. Fan-out wafer level packaging and manufacturing method thereof
KR102595276B1 (ko) 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
CN106971993B (zh) * 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
US10177131B2 (en) * 2016-03-02 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
CN106098676A (zh) * 2016-08-15 2016-11-09 黄卫东 多通道堆叠封装结构及封装方法
CN109564757A (zh) * 2016-08-17 2019-04-02 索尼公司 对话控制装置和方法
US10729000B2 (en) * 2016-09-28 2020-07-28 Intel Corporation Thermal conductivity for integrated circuit packaging
US20200066701A1 (en) * 2016-09-28 2020-02-27 Intel Corporation Stacked chip package having substrate interposer and wirebonds
KR101973431B1 (ko) 2016-09-29 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
CN110088884A (zh) * 2016-11-30 2019-08-02 深圳修远电子科技有限公司 集成电路多芯片层叠封装结构以及方法
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR20190092399A (ko) 2016-12-29 2019-08-07 인텔 코포레이션 웨이퍼-레벨 액티브 다이 및 외부 다이 마운트를 갖는 반도체 패키지
TWI637536B (zh) * 2017-02-24 2018-10-01 矽品精密工業股份有限公司 電子封裝結構及其製法
US20180315725A1 (en) * 2017-04-26 2018-11-01 Nanya Technology Corporation Package structure having bump with protective anti-oxidation coating
US10685922B2 (en) * 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
US10178755B2 (en) 2017-05-09 2019-01-08 Unimicron Technology Corp. Circuit board stacked structure and method for forming the same
US10950535B2 (en) * 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
US10714448B2 (en) 2017-05-09 2020-07-14 Unimicron Technology Corp. Chip module with porous bonding layer and stacked structure with porous bonding layer
US10757800B1 (en) 2017-06-22 2020-08-25 Flex Ltd. Stripline transmission lines with cross-hatched pattern return plane, where the striplines do not overlap any intersections in the cross-hatched pattern
KR102468765B1 (ko) * 2017-11-29 2022-11-22 삼성전자주식회사 반도체 패키지 구조체 및 이를 포함하는 반도체 모듈
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
KR102586794B1 (ko) 2018-06-08 2023-10-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10903155B2 (en) * 2018-06-20 2021-01-26 Intel Corporation Vertical modular stiffeners for stacked multi-device packages
US11224117B1 (en) 2018-07-05 2022-01-11 Flex Ltd. Heat transfer in the printed circuit board of an SMPS by an integrated heat exchanger
KR102568705B1 (ko) 2018-10-05 2023-08-22 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR102540829B1 (ko) * 2018-10-05 2023-06-08 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
CN111092062B (zh) * 2018-10-24 2021-06-08 欣兴电子股份有限公司 晶片封装结构及其制造方法
US10964660B1 (en) 2018-11-20 2021-03-30 Flex Ltd. Use of adhesive films for 3D pick and place assembly of electronic components
CN111312665B (zh) * 2018-12-12 2022-02-22 欣兴电子股份有限公司 封装结构及其制造方法
US10896877B1 (en) * 2018-12-14 2021-01-19 Flex Ltd. System in package with double side mounted board
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
KR102431331B1 (ko) * 2019-04-04 2022-08-11 주식회사 네패스 반도체 패키지 및 그 제조 방법
TWI791881B (zh) * 2019-08-16 2023-02-11 矽品精密工業股份有限公司 電子封裝件及其組合式基板與製法
JP6930793B2 (ja) * 2019-10-28 2021-09-01 Ｎｅｃスペーステクノロジー株式会社 モジュール構造およびモジュールの製造方法
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
KR102643424B1 (ko) * 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지
KR20210104364A (ko) * 2020-02-17 2021-08-25 삼성전자주식회사 반도체 패키지
US11735538B2 (en) * 2020-02-17 2023-08-22 Wolfspeed, Inc. Semiconductor having a backside wafer cavity for radio frequency (RF) passive device integration and/or improved cooling and process of implementing the same
US11715699B2 (en) 2020-03-17 2023-08-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
TW202201673A (zh) * 2020-03-17 2022-01-01 新加坡商安靠科技新加坡控股私人有限公司 半導體裝置和製造半導體裝置的方法
US11764179B2 (en) * 2020-08-14 2023-09-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11942386B2 (en) * 2020-08-24 2024-03-26 Texas Instruments Incorporated Electronic devices in semiconductor package cavities
TWI740733B (zh) * 2020-09-30 2021-09-21 創意電子股份有限公司 半導體器件的介面及用於排列結合半導體器件的介面的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175695A1 (en) * 2005-02-10 2006-08-10 Stats Chippac Ltd. Integrated circuit package system using interposer
US20080017967A1 (en) * 2006-07-20 2008-01-24 Infineon Technologies Ag Electronic Circuit in a Package-On-Package Configuration and Method for Producing the Same
US20080111224A1 (en) * 2006-11-09 2008-05-15 Byun Hak-Kyoon Multi stack package and method of fabricating the same
US20080157326A1 (en) * 2007-01-03 2008-07-03 Samsung Electronics Co., Ltd Ic package and method of manufacturing the same
RU2335822C1 (ru) * 2007-01-25 2008-10-10 Закрытое акционерное общество "Научно-производственное объединение "НИИТАЛ" Многокристальный модуль
US20080283992A1 (en) * 2007-05-17 2008-11-20 Texas Instruments Incorporated Multi layer low cost cavity substrate fabrication for pop packages

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399898A (en) 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
US6890798B2 (en) 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
WO2001018864A1 (fr) * 1999-09-03 2001-03-15 Seiko Epson Corporation Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique
JP3854054B2 (ja) * 2000-10-10 2006-12-06 株式会社東芝 半導体装置
US20020074637A1 (en) 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
US6848177B2 (en) 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
TW546795B (en) * 2002-06-04 2003-08-11 Siliconware Precision Industries Co Ltd Multichip module and manufacturing method thereof
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
TWI290365B (en) * 2002-10-15 2007-11-21 United Test Ct Inc Stacked flip-chip package
JP2004273706A (ja) * 2003-03-07 2004-09-30 Sony Corp 電子回路装置
KR20050112122A (ko) * 2003-04-07 2005-11-29 이비덴 가부시키가이샤 다층프린트배선판
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
JP3939707B2 (ja) 2004-03-29 2007-07-04 シャープ株式会社 樹脂封止型半導体パッケージおよびその製造方法
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
KR100639701B1 (ko) 2004-11-17 2006-10-30 삼성전자주식회사 멀티칩 패키지
US7279786B2 (en) * 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
US7429786B2 (en) 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7528474B2 (en) * 2005-05-31 2009-05-05 Stats Chippac Ltd. Stacked semiconductor package assembly having hollowed substrate
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
JP4322844B2 (ja) * 2005-06-10 2009-09-02 シャープ株式会社 半導体装置および積層型半導体装置
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
KR100661297B1 (ko) * 2005-09-14 2006-12-26 삼성전기주식회사 리지드-플렉시블 패키지 온 패키지용 인쇄회로기판 및 그제조방법
JP2007123705A (ja) 2005-10-31 2007-05-17 Elpida Memory Inc 積層型半導体装置及びその製造方法
KR100697553B1 (ko) * 2005-12-19 2007-03-21 삼성전자주식회사 멀티 스택 패키지 및 이의 제조 방법
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
KR100843214B1 (ko) * 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
JP2008166527A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置およびその製造方法
US7829990B1 (en) * 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US20080258286A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated High Input/Output, Low Profile Package-On-Package Semiconductor System
KR100923562B1 (ko) 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
US8852986B2 (en) 2007-05-16 2014-10-07 Stats Chippac Ltd. Integrated circuit package system employing resilient member mold system technology
US7888798B2 (en) 2007-05-16 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor devices including interlayer conductive contacts and methods of forming the same
US7872356B2 (en) 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
US7824960B2 (en) * 2007-05-22 2010-11-02 United Test And Assembly Center Ltd. Method of assembling a silicon stack semiconductor package
US7841080B2 (en) * 2007-05-30 2010-11-30 Intel Corporation Multi-chip packaging using an interposer with through-vias
US8586465B2 (en) * 2007-06-07 2013-11-19 United Test And Assembly Center Ltd Through silicon via dies and packages
KR100871381B1 (ko) 2007-06-20 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 칩 스택 패키지
US7687899B1 (en) * 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7800212B2 (en) * 2007-12-27 2010-09-21 Stats Chippac Ltd. Mountable integrated circuit package system with stacking interposer
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US9818680B2 (en) * 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175695A1 (en) * 2005-02-10 2006-08-10 Stats Chippac Ltd. Integrated circuit package system using interposer
US20080017967A1 (en) * 2006-07-20 2008-01-24 Infineon Technologies Ag Electronic Circuit in a Package-On-Package Configuration and Method for Producing the Same
US20080111224A1 (en) * 2006-11-09 2008-05-15 Byun Hak-Kyoon Multi stack package and method of fabricating the same
US20080157326A1 (en) * 2007-01-03 2008-07-03 Samsung Electronics Co., Ltd Ic package and method of manufacturing the same
RU2335822C1 (ru) * 2007-01-25 2008-10-10 Закрытое акционерное общество "Научно-производственное объединение "НИИТАЛ" Многокристальный модуль
US20080283992A1 (en) * 2007-05-17 2008-11-20 Texas Instruments Incorporated Multi layer low cost cavity substrate fabrication for pop packages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU168167U1 (ru) * 2016-08-18 2017-01-23 Общество с ограниченной ответственностью "ТЭК электроникс" Печатная плата с массивным компонентом

Also Published As

Publication number Publication date
US11217516B2 (en) 2022-01-04
BRPI1009636A2 (pt) 2019-04-30
JP2012531061A (ja) 2012-12-06
CN102804364A (zh) 2012-11-28
DE112010002692T5 (de) 2013-03-07
US10186480B2 (en) 2019-01-22
TWI483380B (zh) 2015-05-01
US20100327419A1 (en) 2010-12-30
GB2483181B (en) 2014-06-18
GB201119498D0 (en) 2011-12-21
WO2010151375A1 (en) 2010-12-29
GB2483181A (en) 2012-02-29
KR20120018807A (ko) 2012-03-05
DE112010002692B4 (de) 2021-08-19
TW201523835A (zh) 2015-06-16
DE112010002692T8 (de) 2013-05-16
TW201130105A (en) 2011-09-01
US20130127054A1 (en) 2013-05-23
KR101372055B1 (ko) 2014-03-07
RU2011153251A (ru) 2013-07-10
CN102804364B (zh) 2016-08-10
TWI593081B (zh) 2017-07-21
BRPI1009636B1 (pt) 2020-05-26
SG175954A1 (en) 2011-12-29
US20190148275A1 (en) 2019-05-16

Similar Documents

Publication Publication Date Title
RU2504863C2 (ru) Корпусы с многослойной укладкой кристаллов в устройстве типа корпус на корпусе, способы их сборки и системы, содержащие их
JP6746667B2 (ja) 区分された論理素子を有する積層半導体ダイアセンブリおよび関連システムと方法
CN102187452B (zh) 具有一体式导通孔及导通孔端子的半导体衬底以及相关联系统及方法
JP5470510B2 (ja) 埋め込まれた導電性ポストを備える半導体パッケージ
US6236115B1 (en) High density integrated circuit packaging with chip stacking and via interconnections
JP5467458B2 (ja) 半導体デバイス及び部品のパッケージ化装置、半導体デバイス及び部品のパッケージ化方法
CN103620774B (zh) 倒装芯片、正面和背面线键合相组合的封装
KR101577884B1 (ko) 마이크로 전자 디바이스, 스택 다이 패키지 및 이를 포함하는 컴퓨팅 시스템, 마이크로 전자 디바이스에서 멀티-채널 통신 통로를 제조하는 방법, 및 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법
CN100514627C (zh) 半导体器件及其安装结构
CN107546134A (zh) 制造晶片级封装的方法及由此制造的晶片级封装
CN107464804B (zh) 包括散热器的半导体封装及其制造方法
CN108206178A (zh) 包括传热块的半导体封装及其制造方法
CN106057788A (zh) 具有中介层的半导体封装及其制造方法
CN105097729A (zh) 多芯片封装体及其制造方法
US11355485B2 (en) Semiconductor die and semiconductor package
CN105981159A (zh) 具有设置在封装体内的无源微电子器件的微电子封装件
JP2012160707A (ja) 積層半導体チップ、半導体装置およびこれらの製造方法
US20170309606A1 (en) Module substrate and semiconductor module
CN106952879B (zh) 包括贯通式模具连接器的半导体封装件及其制造方法
KR20200094743A (ko) 상이한 두께들을 갖는 내장 다이들을 수용하는 패치
US20100084758A1 (en) Semiconductor package
KR20210071818A (ko) 재구성된 웨이퍼 조립체
TWI713184B (zh) 包含直通模製球連接體的半導體封裝以及其製造方法
CN112466835A (zh) 半导体封装及其制造方法
US8169066B2 (en) Semiconductor package