CN112466835A - 半导体封装及其制造方法 - Google Patents

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Abstract

半导体封装及其制造方法。半导体封装包括：第一芯片层叠物，包括多个第一半导体芯片；第一垂直互连器，其中，多个第一半导体芯片当中除至少最上第一半导体芯片外的各个其它第一半导体芯片包括：由第一半导体芯片沿第一方向的两个侧表面和第一半导体芯片沿与第一方向交叉的第二方向的两个侧表面限定的有效表面；第一一侧芯片焊盘；第一另一侧芯片焊盘；第一再分布焊盘，其中，多个第一半导体芯片在与第一和第二方向交叉的第三方向上朝一侧偏移层叠，该一侧远离第一方向的一侧表面和第二方向的一侧表面，以暴露第一一侧芯片焊盘和第一再分布焊盘，其中，电联接到第一半导体芯片的第一垂直互连器的一端分别连接到第一一侧芯片焊盘和第一再分布焊盘。

Description

半导体封装及其制造方法
技术领域
本公开总体上涉及半导体封装，更具体地，涉及一种包括层叠在其中的多个芯片的半导体封装。
背景技术
电子产品需要在具有较小体积的同时处理大量的数据。因此，有必要增加这些电子产品中使用的半导体装置的集成度。
然而，由于半导体集成技术的限制，无法仅通过单个半导体芯片满足所需功能。因此，制造具有嵌入在其中的多个半导体芯片的半导体封装。
尽管半导体封装包括多个半导体芯片，但是根据要安装半导体封装的应用的要求，半导体封装需要具有指定的尺寸或比指定的尺寸小的尺寸。
发明内容
在实施方式中，一种半导体封装可包括：第一芯片层叠物，其包括在垂直方向上层叠的多个第一半导体芯片；以及多个第一垂直互连器，其分别电联接到所述多个第一半导体芯片，并在垂直方向上延伸，其中，所述多个第一半导体芯片当中的除了至少最上第一半导体芯片之外的其它第一半导体芯片中的每一个包括：由第一半导体芯片在第一方向上的两个侧表面以及第一半导体芯片在与第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在有效表面的靠近第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在有效表面的靠近第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到第一另一侧芯片焊盘并设置在有效表面的靠近第二方向上的一个侧表面的边缘处的第一再分布焊盘，其中，所述多个第一半导体芯片在与第一方向和第二方向交叉的第三方向上朝着一侧偏移层叠，所述一侧远离第一方向上的所述一个侧表面和第二方向上的所述一个侧表面，以便暴露第一一侧芯片焊盘和第一再分布焊盘，其中，电联接到第一半导体芯片的多个第一垂直互连器的一端分别连接到第一一侧芯片焊盘和第一再分布焊盘。
在实施方式中，一种半导体封装可包括：第一芯片层叠物，其包括在垂直方向上层叠的多个第一半导体芯片；多个第一垂直互连器，其分别电联接到所述多个第一半导体芯片，并在垂直方向上延伸；第二芯片层叠物，其设置在第一芯片层叠物上，并且包括在垂直方向上层叠的多个第二半导体芯片，多个所述第二半导体芯片包括其它第二半导体芯片和最上第二半导体芯片；以及多个第二垂直互连器，其分别电联接到所述多个第二半导体芯片，并在垂直方向上延伸。各个第一半导体芯片可包括：由第一半导体芯片在第一方向上的两个侧表面以及第一半导体芯片在与第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在有效表面的靠近第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在有效表面的靠近第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到第一另一侧芯片焊盘并设置在有效表面的靠近第二方向上的两个侧表面之间的一个侧表面的边缘处的第一再分布焊盘。所述多个第一半导体芯片可在与第一方向和第二方向交叉的第三方向上朝着一侧偏移层叠，所述一侧与第一方向上的所述一个侧表面和第二方向上的所述一个侧表面间隔开，以便暴露第一一侧芯片焊盘和第一再分布焊盘。各个第一垂直互连器的一端可连接到第一一侧芯片焊盘和第一再分布焊盘。所述多个第二半导体芯片当中的除了至少最上第二半导体芯片之外的其它第二半导体芯片可按照与第一半导体芯片绕与垂直方向平行的一个轴线旋转180度的状态相同的状态设置，并且各自包括位于第一一侧芯片焊盘、第一另一侧芯片焊盘和第一再分布焊盘的位置的相反位置处的第二一侧芯片焊盘、第二另一侧芯片焊盘和第二再分布焊盘。所述多个第二半导体芯片可在所述多个第一半导体芯片的偏移层叠方向的相反方向上偏移层叠，以便暴露所述其它第二半导体芯片的第二一侧芯片焊盘和第二再分布焊盘。电联接到所述其它第二半导体芯片的各个第二垂直互连器的一端可连接到第二一侧芯片焊盘和第二再分布焊盘。
在实施方式中，一种制造半导体封装的方法可包括以下步骤：在载体基板上形成第一芯片层叠物，该第一芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；以及形成分别电联接到所述多个第一半导体芯片并在垂直方向上延伸的多个第一垂直互连器。所述多个第一半导体芯片当中的除了至少最上第一半导体芯片之外的其它第一半导体芯片中的每一个可包括：由其在第一方向上的两个侧表面和其在与第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在有效表面的靠近第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在有效表面的靠近第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到第一另一侧芯片焊盘并设置在有效表面的靠近第二方向上的两个侧表面之间的一个侧表面的边缘处的第一再分布焊盘。形成第一芯片层叠物的步骤可包括在与第一方向和第二方向交叉的第三方向上朝着一侧偏移层叠多个第一半导体芯片，所述一侧与第一方向上的所述一个侧表面和第二方向上的所述一个侧表面间隔开，以便暴露第一一侧芯片焊盘和第一再分布焊盘。
在实施方式中，一种制造半导体封装的方法可包括以下步骤：在载体基板上形成第一芯片层叠物，该第一芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；在第一芯片层叠物上形成第二芯片层叠物，该第二芯片层叠物包括在垂直方向上层叠的多个第二半导体芯片，多个所述第二半导体芯片包括其它第二半导体芯片和最上第二半导体芯片；以及形成分别电联接到所述多个第一半导体芯片并在垂直方向上延伸的多个第一垂直互连器以及分别电联接到所述多个第二半导体芯片并在垂直方向上延伸的多个第二垂直互连器。各个第一半导体芯片可包括：由其在第一方向上的两个侧表面以及其在与第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在有效表面的靠近第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在有效表面的靠近第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到第一另一侧芯片焊盘并设置在有效表面的靠近第二方向上的两个侧表面之间的一个侧表面的边缘处的第一再分布焊盘。所述多个第二半导体芯片当中的除了至少最上第二半导体芯片之外的其它第二半导体芯片可按照与第一半导体芯片绕与垂直方向平行的一个轴线旋转180度的状态相同的状态设置，并且各自包括位于第一一侧芯片焊盘、第一另一侧芯片焊盘和第一再分布焊盘的位置的相反位置处的第二一侧芯片焊盘、第二另一侧芯片焊盘和第二再分布焊盘。形成第一芯片层叠物的步骤可包括在与第一方向和第二方向交叉的第三方向上朝着一侧偏移层叠多个第一半导体芯片，所述一侧与第一方向上的所述一个侧表面和第二方向上的所述一个侧表面间隔开，以便暴露第一一侧芯片焊盘和第一再分布焊盘。形成第二芯片层叠物的步骤可包括在所述多个第二半导体芯片的偏移层叠方向的相反方向上偏移层叠多个第二半导体芯片，以便暴露所述其它第二半导体芯片的第二一侧芯片焊盘和第二再分布焊盘。
附图说明
图1A是例示了根据实施方式的半导体芯片的有效表面的平面图。
图1B是沿着图1A的线A1-A1’截取的横截面图。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6和图7是用于描述根据实施方式的半导体封装及其制造方法的图。
图8示出例示了包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。
图9示出例示了包括根据所描述的实施方式的半导体封装中的至少一个的电子系统8710的框图。
具体实施方式
下面参照附图描述所公开的技术的各种示例和实现方式。
附图可能未必按比例，在一些情况下，附图中的至少一些结构的比例可能已被夸大，以便清楚地示出所描述的示例或实现方式的特定特征。在以多层结构呈现具有两个或更多个层的附图或描述中的特定示例时，如所示的这些层的相对定位关系或布置层的顺序反映了所描述或示出的示例的特定实现方式，不同的相对定位关系或布置层的顺序可能是可能的。另外，多层结构的所描述或示出的示例可能没有反映该特定多层结构中所存在的所有层(例如，两个所示层之间可存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或者在基板“上”或“上方”时，第一层可直接形成在第二层或基板上，但也可表示第一层和第二层或基板之间可存在一个或更多个其它中间层的结构。
通过层叠多个半导体芯片(各个半导体芯片在其两个边缘处设置有芯片焊盘)的方法，各种实施方式涉及一种具有小厚度并且可满足高性能和高容量要求的半导体封装。
在描述根据实施方式的半导体封装及其制造方法之前，将参照图1A和图1B描述根据本实施方式的半导体封装中所包括的半导体芯片。
图1A是例示了根据实施方式的半导体芯片的有效表面的平面图，图1B是沿着图1A的线A1-A1’截取的横截面图。
参照图1A和图1B，根据实施方式的半导体芯片100可包括设置有芯片焊盘110的有效表面101、位于有效表面101的相反侧的无效表面102以及连接有效表面101和无效表面102的侧表面103、104、105和106。
由于半导体芯片100具有矩形平面形状或其类似形状，所以半导体芯片100可包括四个侧表面103至106。在侧表面103至106当中，在与半导体芯片100的有效表面101和/或无效表面102平行的第一方向上彼此面对的侧表面103和105将被称为第一侧表面103和第三侧表面105，在与半导体芯片100的有效表面101和/或无效表面102平行的同时与第一方向交叉的第二方向上彼此面对的侧表面104和106将被称为第二侧表面104和第四侧表面106。在实施方式中，第一侧表面103和第三侧表面105的长度可小于第二侧表面104和第四侧表面106。然而，本实施方式不限于此，侧表面的长度可被设定为各种值。
芯片焊盘110可设置在有效表面101在第一方向上的两个边缘区域(即，与第一侧表面103相邻的边缘区域以及与第三侧表面105相邻的边缘区域)处。即，芯片焊盘110可按边缘焊盘类型设置。在芯片焊盘110当中，设置在靠近第一侧表面103的边缘区域处的芯片焊盘110将被称为一侧芯片焊盘110A，设置在靠近第三侧表面105的边缘区域处的芯片焊盘110将被称为另一侧芯片焊盘110B。在实施方式中，一侧芯片焊盘110A可沿着第二方向布置成一排，另一侧芯片焊盘110B也可沿着第二方向布置成一排。然而，本实施方式不限于此，一侧芯片焊盘110A和/或另一侧芯片焊盘110B可按各种方式布置在第一方向上的两个边缘区域处。在实施方式中，一侧芯片焊盘110A的数量可大于另一侧芯片焊盘110B的数量。然而，本实施方式不限于此，一侧芯片焊盘110A的数量和另一侧芯片焊盘110B的数量可被设定为各种值。在实施方式中，芯片焊盘110可具有矩形平面形状。然而，本实施方式不限于此，芯片焊盘110的平面形状可按各种方式修改。
当这些半导体芯片100在垂直方向上层叠时，即使通过任何方法层叠半导体芯片100，也难以同时暴露一侧芯片焊盘110A和另一侧芯片焊盘110B。下面将对此进行描述。为了解决这种问题，半导体芯片100还可包括形成在有效表面101上的芯片再分布层120。
芯片再分布层120可包括再分布介电层121和125以及再分布导电层123。
例如，再分布导电层123可包括位于图1A所示的平面上的再分布焊盘123A和再分布线123B。再分布焊盘123A可设置在第二方向上的两个边缘区域当中的靠近第四侧表面106的边缘区域处，再分布线123B可从再分布焊盘123A延伸到另一侧芯片焊盘110B。在实施方式中，再分布焊盘123A可沿着第一方向布置成一排，同时再分布焊盘123A的数量被设定为与另一侧芯片焊盘110B的数量相同的值，使得再分布焊盘123A与另一侧芯片焊盘110B一一对应。然而，本实施方式不限于此，再分布焊盘123A的数量和布置方式可按各种方式修改。在实施方式中，再分布焊盘123A可设置在靠近第四侧表面106的边缘区域处。然而，本实施方式不限于此，再分布焊盘123A可设置在靠近第二侧表面104的边缘区域处。第二方向上的两个边缘区域当中的设置再分布焊盘123A的边缘区域可根据下面将描述的半导体芯片100的偏移层叠方向来决定。在实施方式中，再分布焊盘123A可电联接到另一侧芯片焊盘110B。然而，本实施方式不限于此，再分布焊盘123A可电联接到一侧芯片焊盘110A。一侧芯片焊盘110A和另一侧芯片焊盘110B当中的再分布焊盘123A连接至的芯片焊盘可根据下面将描述的半导体芯片100的偏移层叠方向来决定。当再分布焊盘123A电联接到另一侧芯片焊盘110B时，再分布焊盘123A可如图1A所示在第一方向上相对靠近第三侧表面105设置，这使得可缩短到另一侧芯片焊盘110B的连接路径。另一方面，当再分布焊盘123A连接到一侧芯片焊盘110A时，再分布焊盘123A可按所示结构的相反方式在第一方向上相对靠近第一侧表面103设置。当再分布焊盘123A连接到比一侧芯片焊盘110A少的另一侧芯片焊盘110B时，通过芯片再分布层120和下面描述的封装再分布层600(参见图7)的布线路径可相对简化。在实施方式中，再分布焊盘123A可具有与芯片焊盘110相同或相似的矩形平面形状。为了描述方便，再分布焊盘123A由比芯片焊盘110更粗的实线表示。然而，本实施方式不限于此，再分布焊盘123A的平面形状可按各种方式修改。再分布线123B可形成为彼此不交叉。对于该结构，再分布焊盘123A和另一侧芯片焊盘110B可按它们之间的距离的升序分别彼此连接。
参照图1B所示的横截面，除了通过再分布介电层121和125的开口暴露的部分之外，再分布导电层123可被再分布介电层121和125覆盖，因此与其它组件电隔离。覆盖半导体芯片100的有效表面101的第一再分布介电层121可具有暴露芯片焊盘110的开口。再分布线123B可填充第一再分布介电层121的开口以电联接到芯片焊盘110，并且在第一再分布介电层121上方延伸。再分布线123B可按宽度较小的线形状延伸，并且具有宽度相对大的端部。在覆盖再分布线123B和第一再分布介电层121的同时，第二再分布介电层125可具有暴露再分布线123B的端部的开口。再分布线123B的端部的通过形成在第二再分布介电层125中的开口暴露的部分可构成再分布焊盘123A。
根据实施方式的半导体芯片100可包括移动动态随机存取存储器(DRAM)。然而，本实施方式不限于此，半导体芯片100可包括诸如闪存、相变RAM(PRAM)或磁阻RAM(MRAM)的非易失性存储器或者诸如DRAM或静态RAM(SRAM)的易失性存储器。
上述多个半导体芯片100可在垂直方向上层叠以形成半导体封装。将参照图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6和图7来描述该结构。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6和图7是用于描述根据实施方式的半导体封装及其制造方法的图。例如，图2A、图3A、图4A和图5A是在有效表面的方向看半导体封装时的平面图。图2B、图3B、图4B和图5B是分别与图2A、图3A、图4A和图5A对应的横截面图。具体地，图2B、图3B、图4B和图5B分别是沿着图2A、图3A、图4A和图5A的线A2-A2’截取的横截面图。图6和图7是用于描述参照图5A和图5B描述的工艺的后续工艺的横截面图。本文中将省略与参照图1A和图1B描述的那些组件基本上相同的组件的描述。
首先，将描述制造方法。
参照图2A和图2B，可提供载体基板200。载体基板200可以是玻璃载体基板、硅载体基板、陶瓷载体基板等。另选地，载体基板200可以是晶圆，多个封装可同时形成在载体基板200上。
然后，可在载体基板200的第一表面201上形成第一芯片层叠物300。第一芯片层叠物300可包括在与载体基板200的第一表面201垂直的方向上层叠的多个第一半导体芯片300-1至300-4。在实施方式中，第一芯片层叠物300可包括四个第一半导体芯片300-1至300-4。然而，本实施方式不限于此，第一芯片层叠物300中所包括的半导体芯片的数量可被设定为各种值，例如但不限于2和8。为了描述方便，四个第一半导体芯片按照距载体基板200的距离的升序依次由标号300-1至300-4表示。
第一半导体芯片300-1至300-4中的每一个可具有与参照图1A和图1B描述的半导体芯片100基本上相同的结构。因此，第一半导体芯片300-1至300-4中的每一个可包括芯片焊盘310、设置有包括再分布焊盘323A和再分布线323B的再分布导电层323的有效表面301、位于有效表面301的相反侧的无效表面302以及连接有效表面301和无效表面302的第一至第四侧表面303、304、305和306。作为参考，图2B是沿着图2A的线A2-A2’截取的横截面图，在该横截面图上无法看到芯片焊盘310。为了描述方便，图2B的横截面图省略了再分布线323B和再分布介电层的例示。然而，第一半导体芯片300-1至300-4中的每一个可包括与参照图1B的横截面图描述的芯片再分布层120相同的再分布层。第一半导体芯片300-1至300-4可以是相同的存储器芯片(例如，移动DRAM芯片)。
多个第一半导体芯片300-1至300-4可层叠在载体基板200上，使得无效表面302面向载体基板200并且有效表面301位于无效表面302的相反侧。即，多个第一半导体芯片300-1至300-4可按面向上的方式层叠。第一半导体芯片300-1至300-4中的每一个的无效表面302上可形成有粘合层330。通过粘合层330，第一半导体芯片300-1至300-4中的每一个可附接到紧位于下方的第一半导体芯片或载体基板200的第一表面201。粘合层330可包括诸如管芯附接膜(DAF)的介电粘合材料。
多个第一半导体芯片300-1至300-4可层叠为使得第一半导体芯片300-1至300-4中的每一个的一侧芯片焊盘310A和再分布焊盘323A全部暴露。例如，第一半导体芯片300-1至300-4中的任一个可在与载体基板200的第一表面201平行的预定方向上相对于层叠方向上相邻的另一第一半导体芯片以恒定偏移层叠。所述预定方向可指示与第一方向和第二方向交叉的第三方向当中的远离靠近一侧芯片焊盘310A的第一侧表面303和靠近再分布焊盘323A的第四侧表面306的方向。所述预定方向以下将称为第一偏移方向。以下，彼此相邻的第一半导体芯片300-1至300-4之间的偏移将被称为第一偏移D1。第一偏移D1可以是恒定的或不恒定，但是需要具有能够至少暴露一侧芯片焊盘310A和再分布焊盘323A的值。在第三方向上截取的图2B的横截面图示出整体具有阶梯形状的第一芯片层叠物300。
随着第一半导体芯片偏移层叠，最下第一半导体芯片300-1的一侧芯片焊盘310A和再分布焊盘323A可能不被其它第一半导体芯片300-2至300-4覆盖，而是暴露于外。类似地，从底部起位于第二位置的第一半导体芯片300-2的一侧芯片焊盘310A和再分布焊盘323A可能不被位于第一半导体芯片300-2上方的第一半导体芯片300-3和300-4覆盖，而是暴露于外，并且从底部起位于第三位置的第一半导体芯片300-3的一侧芯片焊盘310A和再分布焊盘323A可能不被位于第一半导体芯片300-3上的第一半导体芯片300-4覆盖，而是暴露于外。由于最上第一半导体芯片300-4位于第一芯片层叠物300的最上部，所以如果半导体封装仅包括第一芯片层叠物300，则不管层叠结构如何，最上第一半导体芯片300-4可总是暴露。在这种情况下，可省略最上第一半导体芯片300-4的再分布焊盘323A和再分布线323B。如下面将描述的，然而，当另一半导体芯片(例如，图3A和图3B的第二半导体芯片400-1)位于第一半导体芯片300-4上时，第一半导体芯片300-4可类似于其它第一半导体芯片300-1至300-3包括再分布焊盘323A和再分布线323B。
然后，参照图3A、图3B、图4A和图4B，可在第一芯片层叠物300上形成第二芯片层叠物400。作为参考，图3A和图3B仅示出第二芯片层叠物400中所包括的第二半导体芯片400-1至400-4当中的位于最下部的第二半导体芯片400-1，以便于描述。图4A和图4B示出整个第二芯片层叠物400。
第二芯片层叠物400可包括在垂直方向上层叠的多个第二半导体芯片400-1至400-4。第二芯片层叠物400中所包括的第二半导体芯片400-1至400-4的数量可被设定为四个(这等于第一芯片层叠物300中所包括的第一半导体芯片300-1至300-4的数量)。然而，本实施方式不限于此，第二芯片层叠物400中所包括的半导体芯片的数量可被设定为各种值，例如但不限于2和8。第二芯片层叠物400中所包括的半导体芯片的数量可不同于第一芯片层叠物300中所包括的半导体芯片的数量。为了描述方便，四个第二半导体芯片按照距载体基板200的距离的升序依次由标号400-1至400-4表示。
第二半导体芯片400-1至400-4中的每一个可具有与图1A和图1B的半导体芯片100和/或第一半导体芯片300-1至300-4中的每一个基本上相同的结构。因此，第二半导体芯片400-1至400-4中的每一个可包括芯片焊盘410、设置有包括再分布焊盘423A和再分布线423B的再分布导电层423的有效表面401、位于有效表面401的相反侧的无效表面402以及连接有效表面401和无效表面402的第一侧表面403至第四侧表面406。
然而，第二半导体芯片400-1至400-4中的每一个可按照与半导体芯片100在与半导体芯片100的侧表面103至106平行的方向(即，穿过有效表面101和无效表面102的方向)上绕一个轴线旋转180度的状态相同的状态层叠。因此，第二半导体芯片400-1至400-4中的每一个的第一侧表面403至第四侧表面406可分别位于第一半导体芯片300-1至300-4中的每一个的第一侧表面303至第四侧表面306的位置的相反位置处。即，假设第一半导体芯片300-1至300-4中的每一个的第一侧表面303至第四侧表面306分别位于平面上的顶侧、右侧、底侧和左侧，则第二半导体芯片400-1至400-4中的每一个的第一侧表面403至第四侧表面406可分别位于平面上的底侧、左侧、顶侧和右侧。此外，第二半导体芯片400-1至400-4的芯片焊盘410和再分布导电层423也可位于第一半导体芯片300-1至300-4的芯片焊盘310和再分布导电层323的位置的相反位置处。即，假设第一半导体芯片300-1至300-4的一侧芯片焊盘310A和另一侧芯片焊盘310B位于平面上的顶边缘区域和底边缘区域处，并且再分布焊盘323A被设置为在平面上的左边缘区域处靠近底侧，则第二半导体芯片400-1至400-4的一侧芯片焊盘410A和另一侧芯片焊盘410B可位于平面上的底边缘区域和顶边缘区域处，并且再分布焊盘423A可被设置为在平面上的右边缘区域处靠近顶侧。
作为参考，类似于图2B，图3B和图4B是沿线A2-A2’截取的横截面图。与第一半导体芯片300-1至300-4不同，在横截面图上可看到第二半导体芯片400-1至400-4的一侧芯片焊盘410A，并且在横截面图上看不到另一侧芯片焊盘410B和再分布焊盘423A。为了描述方便，图3B和图4B的横截面图省略了再分布线423B和再分布介电层的例示。然而，第二半导体芯片400-1至400-4中的每一个可包括与参照图1B的横截面图描述的芯片再分布层120相同的再分布层。
第二半导体芯片400-1至400-4可以是相同的存储器芯片(例如，移动DRAM芯片)。第二半导体芯片400-1至400-4可以是与第一半导体芯片300-1至300-4相同的存储器芯片。
多个第二半导体芯片400-1至400-4可层叠在第一芯片层叠物300上，使得无效表面402面向载体基板200并且有效表面401位于无效表面402的相反侧。即，多个第二半导体芯片400-1至400-4可按面向上的方式层叠。第二半导体芯片400-1至400-4中的每一个的无效表面402上可形成有粘合层430。通过粘合层430，第二半导体芯片400-1至400-4中的每一个可附接到紧位于下方的第二半导体芯片或第一芯片层叠物300的最上第一半导体芯片300-4的有效表面301。粘合层430可包括诸如DAF的介电粘合材料。
多个第二半导体芯片400-1至400-4可层叠为使得第二半导体芯片400-1至400-4中的每一个的一侧芯片焊盘410A和再分布焊盘423A全部暴露。例如，第二半导体芯片400-1至400-4中的任一个可在与载体基板200的第一表面201平行的预定方向上相对于层叠方向上相邻的另一第二半导体芯片以恒定偏移层叠。所述预定方向可指示与第一方向和第二方向交叉的第三方向当中的远离靠近一侧芯片焊盘410A的第一侧表面403和靠近再分布焊盘423A的第四侧表面406的方向。所述预定方向以下将称为第二偏移方向。由于第二半导体芯片400-1至400-4的一侧芯片焊盘410A和再分布焊盘423A分别位于第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A的相反侧，所以第二偏移方向可面向第一偏移方向的相反方向。例如，当第一偏移方向面向右侧和底侧之间时，第二偏移方向可在与第一偏移方向平行的同时面向顶侧和左侧之间。以下，彼此相邻的第二半导体芯片400-1至400-4之间的偏移将被称为第二偏移D2。第二偏移D2可以是恒定的或不恒定的，但是需要具有能够至少暴露一侧芯片焊盘410A和再分布焊盘423A的值。在实施方式中，第二偏移D2可等于第一偏移D1。然而，在其它实施方式中，第二偏移D2可不同于第一偏移D1。作为在第三方向上截取的横截面图，图4B示出具有面向第一芯片层叠物300的相反方向的阶梯形状的第二芯片层叠物400。
随着第二半导体芯片偏移层叠，最下第二半导体芯片400-1的一侧芯片焊盘410A和再分布焊盘423A可能不被其它第二半导体芯片400-2至400-4覆盖，而是暴露于外。类似地，从底部起位于第二位置的第二半导体芯片400-2的一侧芯片焊盘410A和再分布焊盘423A可能不被位于第二半导体芯片400-2上的第二半导体芯片400-3和400-4覆盖，而是暴露于外，并且从底部起位于第三位置的第二半导体芯片400-3的一侧芯片焊盘410A和再分布焊盘423A可能不被位于第二半导体芯片400-3上的第二半导体芯片400-4覆盖，而是暴露于外。由于最上第二半导体芯片400-4位于第二芯片层叠物400的最上部，所以当半导体封装仅包括第一芯片层叠物300和第二芯片层叠物400并且在第二芯片层叠物400上没有设置其它电子元件时，可如图4A所示从最上第二半导体芯片400-4省略包括再分布焊盘423A和再分布线423B的再分布层。然而，当诸如另一半导体芯片的电子元件(未示出)设置在第二芯片层叠物400上时，类似于其它第二半导体芯片400-1至400-3，最上第二半导体芯片400-4可包括再分布焊盘423A和再分布线423B。
第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A可暴露。即，第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A可不被第二芯片层叠物400覆盖。这是为了在一侧芯片焊盘310A和再分布焊盘323A上形成垂直互连器以在垂直方向上延伸，如下面将描述的。此外，由于第二芯片层叠物400的偏移层叠方向与第一芯片层叠物300的偏移层叠方向相反，所以第二芯片层叠物400有可能覆盖第一半导体芯片300-1至300-4的至少一些一侧芯片焊盘310A和再分布焊盘323A。在一些实施方式中，为了防止这种风险，第二芯片层叠物400的最下第二半导体芯片400-1与第一芯片层叠物300的最上第一半导体芯片300-4之间在第三方向上的距离D3可尽可能增大。此外，第二偏移D2可尽可能减小。在其它实施方式中，为了防止这种风险，可增大第二芯片层叠物400的最下第二半导体芯片400-1与第一芯片层叠物300的最上第一半导体芯片300-4之间在第三方向上的距离D3，以允许一侧芯片焊盘310A和再分布焊盘323A上的垂直互连器在垂直方向上延伸。此外，在这些其它实施方式中，可减小第二偏移D2以允许一侧芯片焊盘310A和再分布焊盘323A上的垂直互连器在垂直方向上延伸。
然而，当距离D3过度增大时，第二芯片层叠物400可能无法由第一芯片层叠物300可靠地支撑，而是向一侧倾斜。为了防止这种倾斜，可适当地调节距离D3，或者可在第二芯片层叠物400下方形成厚度与第一芯片层叠物300基本上相同的支撑结构(未示出)。
这样，第一芯片层叠物300和第二芯片层叠物400可按面向第一偏移方向的箭头形状形成在载体基板200上方。在这种状态下，第一芯片层叠物300的第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A可全部暴露，并且第二芯片层叠物400的除了最上第二半导体芯片400-4之外的第二半导体芯片400-1至400-3的一侧芯片焊盘410A和再分布焊盘423A可全部暴露。由于最上第二半导体芯片400-4的整个有效表面401暴露，所以所有芯片焊盘410可暴露。
参照图5A和图5B，第一垂直互连器340可分别形成在第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A上并且在连接到一侧芯片焊盘310A和再分布焊盘323A的同时在垂直方向上延伸。第二垂直互连器440可分别形成在第二半导体芯片400-1至400-3的一侧芯片焊盘410A和再分布焊盘423A以及第二芯片层叠物400的最上第二半导体芯片400-4的芯片焊盘410上，并且在连接到一侧芯片焊盘410A、再分布焊盘423A和芯片焊盘410的同时在垂直方向上延伸。
例如，第一垂直互连器340和第二垂直互连器440可以是接合引线。当第一垂直互连器340和第二垂直互连器440是接合引线时，将如下简要描述形成第一垂直互连器340和第二垂直互连器440的工艺。例如，将描述形成连接到一侧芯片焊盘310A的第一垂直互连器340的工艺。首先，可通过引线接合机(未示出)将引线的一端接合到一侧芯片焊盘310A。引线可包括金属(例如金、银、铜和铂或其合金)，其可通过超声能量和/或热被焊接到一侧芯片焊盘310A。然后，可通过引线接合机将引线的另一端在垂直方向上远离载体基板200(例如，从下向上)牵拉。随后，当引线的另一端延伸到期望的位置时，可切割引线的另一端。这样，可形成第一垂直互连器340，其具有接合到一侧芯片焊盘310A的第一端(例如，下端)以及位于距载体基板200的第一表面201预定距离处的第二端(例如，上端)。所述预定距离的值可大于从载体基板200的第一表面201到第二芯片层叠物400的顶表面的距离。即，从第一芯片层叠物300的底表面到第一垂直互连器340和第二垂直互连器440的第二端的距离大于从第一芯片层叠物300的底表面到第二芯片层叠物400的顶表面的距离。
连接到位于第二芯片层叠物400的最上部的第二半导体芯片400-4的各个芯片焊盘410的第二垂直互连器440可以是另一类型的互连器，而非接合引线。例如，连接到第二半导体芯片400-4的各个芯片焊盘410的第二垂直互连器440可以是各种类型的凸块，例如钉头凸块和柱凸块。凸块可包括诸如铜、银、锡和铅的金属。
参照图6，可在形成有第一芯片层叠物300和第二芯片层叠物400以及第一垂直互连器340和第二垂直互连器440的载体基板200上形成模制层500。
模制层500可通过以下模制工艺形成：利用模制材料填充模具(未示出)的空白空间，然后使模制材料固化。模制材料可包括热固性树脂，例如环氧树脂模塑料(EMC)。
可形成模制层500以在覆盖第一芯片层叠物300和第二芯片层叠物400以及第一垂直互连器340和第二垂直互连器440的同时暴露第一垂直互连器340和第二垂直互连器440的另一端(例如，上端)。对于该结构，在模制层500形成为覆盖第一芯片层叠物300和第二芯片层叠物400以及第一垂直互连器340和第二垂直互连器440的这种厚度之后，可对模制层500执行磨削工艺。磨削工艺可包括机械或化学抛光工艺。另选地，通过调节第一垂直互连器340和第二垂直互连器440的形状和/或模具的形状而不进行磨削工艺，第一垂直互连器340和第二垂直互连器440的另一端可暴露。
因此，模制层500可具有形成在与第一垂直互连器340和第二垂直互连器440的另一端基本上相同的水平处的第一表面501，并且第一垂直互连器340和第二垂直互连器440的另一端可通过第一表面501暴露。
参照图7，可在模制层500的第一表面501上形成封装再分布层600。为了与上述半导体芯片中形成的再分布层120、323和423相区分，形成在模制层500的第一表面501上的再分布层被称为封装再分布层600。
将如下描述封装再分布层600的形成工艺。首先，可在模制层500的第一表面501上形成第一再分布介电层610。可对第一再分布介电层610进行构图以使其具有分别暴露第一垂直互连器340和第二垂直互连器440的另一端的开口。然后，可在第一再分布介电层610上形成再分布导电层620。再分布导电层620可填充第一再分布介电层610的开口以电联接到第一垂直互连器340和第二垂直互连器440的另一端，并且按各种形状构图。连接到第一垂直互连器340的再分布导电层620将被称为第一再分布导电层620A，并且连接到第二垂直互连器440的再分布导电层620将被称为第二再分布导电层620B。然后，可在第一再分布介电层610和再分布导电层620上形成第二再分布介电层630。可对第二再分布介电层630进行构图以使其具有暴露再分布导电层620的部分的开口。
随后，可在封装再分布层600上形成外部连接端子700以通过第二再分布介电层630的开口电联接到再分布导电层620。在实施方式中，焊球可用作外部连接端子700。然而，本实施方式不限于此，各种类型的电连接器可用作外部连接端子700。外部连接端子700可包括连接到第一再分布导电层620A的第一外部连接端子700A以及连接到第二再分布导电层620B的第二外部连接端子700B。
然后，可去除载体基板200。可在形成模制层500之后的任何时间去除载体基板200。
通过上述工艺，可制造图7所示的半导体封装。
返回参照图5A与图7，根据实施方式的半导体封装可包括第一芯片层叠物300、第一垂直互连器340、第二芯片层叠物400和第二垂直互连器440。第一芯片层叠物300可包括在垂直方向上层叠的多个第一半导体芯片300-1至300-4，并且第一垂直互连器340可分别电联接到多个第一半导体芯片300-1至300-4并在垂直方向上延伸。第二芯片层叠物400可设置在第一芯片层叠物300上并且包括在垂直方向上层叠的多个第二半导体芯片400-1至400-4，并且第二垂直互连器440可分别电联接到多个第二半导体芯片400-1至400-4并在垂直方向上延伸。
第一半导体芯片300-1至300-4中的每一个可包括有效表面301、一侧第一芯片焊盘310A、另一侧第一芯片焊盘310B以及第一再分布焊盘323A。有效表面301可由第一方向上的两个侧表面和第二方向上的两个侧表面限定。一侧第一芯片焊盘310A可设置在有效表面301的靠近第一方向上的一个侧表面的边缘处，并且另一侧第一芯片焊盘310B可设置在有效表面301的靠近第一方向上的另一侧表面的边缘处。第一再分布焊盘323A可电联接到另一侧第一芯片焊盘310B，并且设置在有效表面301的靠近第二方向上的两个侧表面当中的一个侧表面的边缘处。
多个第一半导体芯片300-1至300-4可在与第一方向和第二方向交叉的第三方向上偏移层叠，使得一侧第一芯片焊盘310A和第一再分布焊盘323A暴露。例如，多个第一半导体芯片300-1至300-4可在远离第一方向上的一个侧表面和第二方向上的一个侧表面的方向上偏移层叠。
第一垂直互连器340的一端可连接到暴露的一侧第一芯片焊盘310A和暴露的第一再分布焊盘323A。
第二半导体芯片400-1至400-4中的每一个可按照与第一半导体芯片300-1至300-4中的任一个绕与垂直方向平行的一个轴线旋转180度的状态相同的状态层叠。因此，第二半导体芯片可包括位于一侧第一芯片焊盘310A、另一侧第一芯片焊盘310B和第一再分布焊盘323A的位置的相反位置处的一侧第二芯片焊盘410A、另一侧第二芯片焊盘410B和第二再分布焊盘423A。然而，由于最上第二半导体芯片400-4不需要第二再分布焊盘423A，所以可从最上第二半导体芯片400-4省略第二再分布焊盘423A。
多个第二半导体芯片400-1至400-4可在第三方向上偏移层叠，使得一侧第二芯片焊盘410A和第二再分布焊盘423A暴露。例如，多个第二半导体芯片400-1至400-4可在第一半导体芯片300-1至300-4的偏移层叠方向的相反方向上偏移层叠。
第二垂直互连器440的一端可连接到一侧第二芯片焊盘410A和第二再分布焊盘423A。然而，当从最上第二半导体芯片400-4省略第二再分布焊盘423A时，连接到最上第二半导体芯片400-4的第二垂直互连器440的一端可连接到一侧第二芯片焊盘410A和另一侧第二芯片焊盘410B。
根据实施方式的半导体封装还可包括覆盖第一芯片层叠物300和第二芯片层叠物400的模制层500以及形成在模制层500的第一表面501上的封装再分布层600和外部连接端子700。由于封装再分布层600可形成在由模制层500限定的区域中，所以根据实施方式的半导体封装可以是扇出半导体封装。
在通过与之连接的第一垂直互连器340、第一再分布导电层620A和第一外部连接端子700A连接到外部组件的同时，第一芯片层叠物300可被识别为一个半导体芯片。在通过与之连接的第二垂直互连器440、第二再分布导电层620B和第二外部连接端子700B连接到外部组件的同时，第二芯片层叠物400可被识别为不同于第一芯片层叠物300的另一半导体芯片。即，通过第一芯片层叠物300、第一垂直互连器340、第一再分布导电层620A和第一外部连接端子700A的电路径可与通过第二芯片层叠物400、第二垂直互连器440、第二再分布导电层620B和第二外部连接端子700B的电路径电隔离并被识别为与其分离的路径。
由于在描述制造方法的同时已经描述了半导体封装的组件，所以本文中省略其详细描述。
到目前为止描述的半导体封装及其制造方法可获取以下效果。
首先，可形成包括多个层叠的半导体芯片的半导体封装以满足高性能/高容量要求。此外，可通过垂直引线形成使用再分布层而非现有基板的扇出半导体封装，这使得可实现具有小厚度的半导体封装。
此外，当半导体芯片包括设置在其两个边缘处的芯片焊盘时，该半导体封装和制造方法可解决难以在暴露设置在其两个边缘处的所有芯片焊盘的同时层叠半导体芯片的问题。例如，可向半导体芯片添加再分布层，并且多个半导体芯片可在对角方向上偏移层叠，以便解决该问题。具体地，可形成仅连接到设置在半导体芯片的两个边缘当中的一个边缘处的芯片焊盘的再分布层，由于再分布层的形成而使得可降低工艺成本或降低工艺难度。
在实施方式中，描述了半导体封装包括在垂直方向上层叠的两个芯片层叠物(即，第一芯片层叠物300和第二芯片层叠物400)的情况。然而，半导体封装可仅包括第一芯片层叠物300和第二芯片层叠物400中的任一个，并且一个或更多个芯片层叠物可进一步设置在第二芯片层叠物400上。
当半导体封装仅包括一个芯片层叠物时，可省略最上半导体芯片的再分布层。因此，连接到最上半导体芯片的垂直互连器可分别连接到一侧芯片焊盘和另一侧芯片焊盘。此外，连接到最上半导体芯片的垂直互连器可以是导电凸块，并且连接到其它半导体芯片的垂直互连器可以是接合引线。
当半导体封装包括三个或更多个芯片层叠物时，可在第一芯片层叠物300和第二芯片层叠物400上方重复地层叠与第一芯片层叠物300和第二芯片层叠物400类似的结构。在半导体芯片层叠物当中，可仅省略最上芯片层叠物的最上半导体芯片的再分布层，其它半导体芯片可包括再分布层。三个或更多个芯片层叠物可在其偏移方向交替地改变的同时层叠，以暴露除了最上半导体芯片之外的半导体芯片的所有一侧芯片焊盘和再分布焊盘。
由于可从上述实施方式的描述容易地推导半导体封装仅包括一个芯片层叠物或者三个或更多个芯片层叠物的情况，所以本文中省略其详细描述。
根据本实施方式，通过层叠多个半导体芯片(各个半导体芯片在其两个边缘处设置有芯片焊盘)的方法，可提供一种具有小厚度并且可满足高性能和高容量要求的半导体封装。
图8示出例示了包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据所描述的实施方式的半导体封装中的至少一个。
存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。
图9示出例示了包括根据所描述的实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的半导体封装中的一个或更多个。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710表示能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
尽管出于例示性目的描述了各种实施方式，但对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本公开的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2019年9月6日提交的韩国专利申请No.10-2019-0110687的优先权，其整体通过引用并入本文。

Claims (34)

1.一种半导体封装，该半导体封装包括：
第一芯片层叠物，该第一芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；以及
多个第一垂直互连器，多个所述第一垂直互连器分别电联接到所述多个第一半导体芯片，并且在所述垂直方向上延伸，
其中，所述多个第一半导体芯片当中的除了至少最上第一半导体芯片之外的其它第一半导体芯片中的每一个包括：由所述第一半导体芯片在第一方向上的两个侧表面以及所述第一半导体芯片在与所述第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在所述有效表面的靠近所述第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在所述有效表面的靠近所述第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到所述第一另一侧芯片焊盘并设置在所述有效表面的靠近所述第二方向上的一个侧表面的边缘处的第一再分布焊盘，
其中，所述多个第一半导体芯片在与所述第一方向和所述第二方向交叉的第三方向上朝着一侧偏移层叠，所述一侧远离所述第一方向上的所述一个侧表面和所述第二方向上的所述一个侧表面，以便暴露所述第一一侧芯片焊盘和所述第一再分布焊盘，
其中，电联接到所述第一半导体芯片的多个所述第一垂直互连器的一端分别连接到所述第一一侧芯片焊盘和所述第一再分布焊盘。
2.根据权利要求1所述的半导体封装，其中，所述最上第一半导体芯片具有设置在所述有效表面的靠近所述第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘以及设置在所述有效表面的靠近所述第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘。
3.根据权利要求2所述的半导体封装，其中，多个所述第一垂直互连器电联接到所述最上第一半导体芯片并且多个所述第一垂直互连器的一端连接到所述最上第一半导体芯片的所述第一一侧芯片焊盘和所述第一另一侧芯片焊盘。
4.根据权利要求3所述的半导体封装，其中，电联接到所述最上第一半导体芯片的所述第一垂直互连器包括导电凸块，并且
电联接到除了所述最上第一半导体芯片之外的所述第一半导体芯片的所述第一垂直互连器包括接合引线。
5.根据权利要求1所述的半导体封装，其中，所述多个第一半导体芯片包括相同的存储器芯片。
6.根据权利要求1所述的半导体封装，其中，所述第一另一侧芯片焊盘的数量小于所述第一一侧芯片焊盘的数量。
7.根据权利要求1所述的半导体封装，其中，对于各个所述第一半导体芯片，所述第一再分布焊盘被设置为比所述第一一侧芯片焊盘更靠近所述第一另一侧芯片焊盘。
8.一种半导体封装，该半导体封装包括：
第一芯片层叠物，该第一芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；
多个第一垂直互连器，多个所述第一垂直互连器分别电联接到所述多个第一半导体芯片，并且在所述垂直方向上延伸；
第二芯片层叠物，该第二芯片层叠物设置在所述第一芯片层叠物上，并且包括在所述垂直方向上层叠的多个第二半导体芯片，所述第二半导体芯片包括其它第二半导体芯片和最上第二半导体芯片；以及
多个第二垂直互连器，多个所述第二垂直互连器分别电联接到所述多个第二半导体芯片，并且在所述垂直方向上延伸，
其中，各个所述第一半导体芯片包括：由所述第一半导体芯片在第一方向上的两个侧表面以及所述第一半导体芯片在与所述第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在所述有效表面的靠近所述第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在所述有效表面的靠近所述第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到所述第一另一侧芯片焊盘并设置在所述有效表面的靠近所述第二方向上的一个侧表面的边缘处的第一再分布焊盘，
其中，所述多个第一半导体芯片在与所述第一方向和所述第二方向交叉的第三方向上朝着一侧偏移层叠，所述一侧与所述第一方向上的所述一个侧表面和所述第二方向上的所述一个侧表面间隔开，以便暴露所述第一一侧芯片焊盘和所述第一再分布焊盘，
其中，多个所述第一垂直互连器的一端分别连接到所述第一一侧芯片焊盘和所述第一再分布焊盘，
其中，所述多个第二半导体芯片当中的除了至少所述最上第二半导体芯片之外的所述其它第二半导体芯片按照与所述第一半导体芯片绕与所述垂直方向平行的一个轴线旋转180度的状态相同的状态设置，并且各自包括位于所述第一一侧芯片焊盘、所述第一另一侧芯片焊盘和所述第一再分布焊盘的位置的相反位置处的第二一侧芯片焊盘、第二另一侧芯片焊盘和第二再分布焊盘，
其中，所述多个第二半导体芯片在所述多个第一半导体芯片的偏移层叠方向的相反方向上偏移层叠，以便暴露所述其它第二半导体芯片的所述第二一侧芯片焊盘和所述第二再分布焊盘，
其中，电联接到所述其它第二半导体芯片的多个所述第二垂直互连器的一端分别连接到所述第二一侧芯片焊盘和所述第二再分布焊盘。
9.根据权利要求8所述的半导体封装，其中，所述最上第二半导体芯片具有分别位于所述第一一侧芯片焊盘和所述第一另一侧芯片焊盘的位置的相反位置处的第二一侧芯片焊盘和第二另一侧芯片焊盘。
10.根据权利要求9所述的半导体封装，其中，电联接到所述最上第二半导体芯片的多个所述第二垂直互连器的一端连接到所述最上第二半导体芯片的所述第二一侧芯片焊盘和所述第二另一侧芯片焊盘。
11.根据权利要求8所述的半导体封装，其中，电联接到所述最上第二半导体芯片的所述第二垂直互连器包括导电凸块，并且
电联接到所述第一半导体芯片和所述其它第二半导体芯片的所述第一垂直互连器和所述第二垂直互连器包括接合引线。
12.根据权利要求8所述的半导体封装，其中，所述多个第一半导体芯片和所述多个第二半导体芯片包括相同的存储器芯片。
13.根据权利要求8所述的半导体封装，其中，所述第一另一侧芯片焊盘的数量小于所述第一一侧芯片焊盘的数量，并且
所述第二另一侧芯片焊盘的数量小于所述第二一侧芯片焊盘的数量。
14.根据权利要求8所述的半导体封装，其中，所述第一再分布焊盘被设置为比所述第一一侧芯片焊盘更靠近所述第一另一侧芯片焊盘，并且
所述第二再分布焊盘被设置为比所述第二一侧芯片焊盘更靠近所述第二另一侧芯片焊盘。
15.根据权利要求8所述的半导体封装，其中，所述第二芯片层叠物被设置为暴露所述第一半导体芯片的所述第一一侧芯片焊盘和所述第一再分布焊盘。
16.根据权利要求8所述的半导体封装，该半导体封装还包括模制层，该模制层在覆盖所述第一芯片层叠物和所述第二芯片层叠物以及所述第一垂直互连器和所述第二垂直互连器的同时暴露所述第一垂直互连器和所述第二垂直互连器的另一端。
17.根据权利要求16所述的半导体封装，该半导体封装还包括再分布层，该再分布层设置在所述模制层上并且包括分别连接到所述第一垂直互连器和所述第二垂直互连器的另一端的第一再分布导电层和第二再分布导电层。
18.根据权利要求17所述的半导体封装，该半导体封装还包括形成在所述再分布层上并且分别连接到所述第一再分布导电层和所述第二再分布导电层的第一外部连接端子和第二外部连接端子。
19.根据权利要求18所述的半导体封装，其中，通过所述第一芯片层叠物、所述第一垂直互连器、所述第一再分布导电层和所述第一外部连接端子的电路径与通过所述第二芯片层叠物、所述第二垂直互连器、所述第二再分布导电层和所述第二外部连接端子的电路径隔离。
20.根据权利要求8所述的半导体封装，其中，从所述第一芯片层叠物的底表面到所述第一垂直互连器和所述第二垂直互连器的另一端的距离大于从所述第一芯片层叠物的底表面到所述第二芯片层叠物的顶表面的距离。
21.一种制造半导体封装的方法，该方法包括以下步骤：
在载体基板上形成第一芯片层叠物，该第一芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；以及
形成分别电联接到所述多个第一半导体芯片并在所述垂直方向上延伸的多个第一垂直互连器，
其中，所述多个第一半导体芯片当中的除了至少最上第一半导体芯片之外的其它第一半导体芯片中的每一个包括：由所述第一半导体芯片在第一方向上的两个侧表面以及所述第一半导体芯片在与所述第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在所述有效表面的靠近所述第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在所述有效表面的靠近所述第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到所述第一另一侧芯片焊盘并设置在所述有效表面的靠近所述第二方向上的一个侧表面的边缘处的第一再分布焊盘，
其中，形成所述第一芯片层叠物的步骤包括在与所述第一方向和所述第二方向交叉的第三方向上朝着一侧偏移层叠多个所述第一半导体芯片，所述一侧远离所述第一方向上的所述一个侧表面和所述第二方向上的所述一个侧表面，以便暴露所述第一一侧芯片焊盘和所述第一再分布焊盘。
22.根据权利要求21所述的方法，其中，执行形成所述第一垂直互连器的步骤以将电联接到所述其它第一半导体芯片的多个所述第一垂直互连器的一端连接到所述第一一侧芯片焊盘和所述第一再分布焊盘。
23.根据权利要求21所述的方法，其中，所述最上第一半导体芯片具有设置在所述有效表面的靠近所述第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘以及设置在所述有效表面的靠近所述第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘，
其中，执行形成所述第一垂直互连器的步骤以将电联接到所述最上第一半导体芯片的多个所述第一垂直互连器的一端连接到所述最上第一半导体芯片的所述第一一侧芯片焊盘和所述第一另一侧芯片焊盘。
24.根据权利要求22所述的方法，其中，形成电联接到所述其它第一半导体芯片的所述第一垂直互连器的步骤是通过引线接合方法来执行的。
25.根据权利要求24所述的方法，其中，形成电联接到所述最上第一半导体芯片的所述第一垂直互连器的步骤是使用导电凸块来执行的。
26.一种制造半导体封装的方法，该方法包括以下步骤：
在载体基板上形成第一芯片层叠物，该第一芯片层叠物包括在垂直方向上层叠的多个第一半导体芯片；
在所述第一芯片层叠物上形成第二芯片层叠物，该第二芯片层叠物包括在所述垂直方向上层叠的多个第二半导体芯片，所述多个第二半导体芯片包括其它第二半导体芯片和最上第二半导体芯片；以及
形成分别电联接到所述多个第一半导体芯片并在所述垂直方向上延伸的多个第一垂直互连器以及分别电联接到所述多个第二半导体芯片并在所述垂直方向上延伸的多个第二垂直互连器，
其中，各个所述第一半导体芯片包括：由所述第一半导体芯片在第一方向上的两个侧表面以及所述第一半导体芯片在与所述第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在所述有效表面的靠近所述第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在所述有效表面的靠近所述第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到所述第一另一侧芯片焊盘并设置在所述有效表面的靠近所述第二方向上的一个侧表面的边缘处的第一再分布焊盘，
其中，所述多个第二半导体芯片当中的除了至少所述最上第二半导体芯片之外的所述其它第二半导体芯片按照与所述第一半导体芯片绕与所述垂直方向平行的一个轴线旋转180度的状态相同的状态设置，并且各自包括位于所述第一一侧芯片焊盘、所述第一另一侧芯片焊盘和所述第一再分布焊盘的位置的相反位置处的第二一侧芯片焊盘、第二另一侧芯片焊盘和第二再分布焊盘，
其中，形成所述第一芯片层叠物的步骤包括在与所述第一方向和所述第二方向交叉的第三方向上朝着一侧偏移层叠多个所述第一半导体芯片，所述一侧远离所述第一方向上的所述一个侧表面和所述第二方向上的所述一个侧表面，以便暴露所述第一一侧芯片焊盘和所述第一再分布焊盘，
其中，形成所述第二芯片层叠物的步骤包括在所述多个第二半导体芯片的偏移层叠方向的相反方向上偏移层叠多个所述第二半导体芯片，以便暴露所述其它第二半导体芯片的所述第二一侧芯片焊盘和所述第二再分布焊盘。
27.根据权利要求26所述的方法，其中，执行形成所述第一垂直互连器的步骤以将多个所述第一垂直互连器的一端连接到所述第一一侧芯片焊盘和所述第一再分布焊盘，并且
执行形成所述第二垂直互连器的步骤以将电联接到所述其它第二半导体芯片的多个所述第二垂直互连器的一端连接到所述第二一侧芯片焊盘和所述第二再分布焊盘。
28.根据权利要求26所述的方法，其中，所述最上第二半导体芯片具有分别位于所述第一一侧芯片焊盘和所述第一另一侧芯片焊盘的位置的相反位置处的第二一侧芯片焊盘和第二另一侧芯片焊盘，
其中，执行形成所述第二垂直互连器的步骤以将电联接到所述最上第二半导体芯片的所述第二垂直互连器的一端连接到所述最上第二半导体芯片的所述第二一侧芯片焊盘和所述第二另一侧芯片焊盘。
29.根据权利要求27所述的方法，其中，形成电联接到所述其它第二半导体芯片的所述第一垂直互连器和所述第二垂直互连器的步骤是通过引线接合方法来执行的。
30.根据权利要求28所述的方法，其中，形成电联接到所述最上第二半导体芯片的所述第二垂直互连器的步骤是使用导电凸块来执行的。
31.根据权利要求26所述的方法，其中，执行形成所述第二芯片层叠物的步骤以暴露所述第一半导体芯片的所述第一一侧芯片焊盘和所述第一再分布焊盘。
32.根据权利要求26所述的方法，该方法还包括以下步骤：在形成所述第一垂直互连器和所述第二垂直互连器之后，在所述载体基板上形成模制层，该模制层在覆盖所述第一芯片层叠物和所述第二芯片层叠物以及所述第一垂直互连器和所述第二垂直互连器的同时暴露所述第一垂直互连器和所述第二垂直互连器的另一端。
33.根据权利要求32所述的方法，该方法还包括以下步骤：在形成所述模制层之后，在所述模制层上形成再分布层，该再分布层包括分别连接到所述第一垂直互连器和所述第二垂直互连器的另一端的第一再分布导电层和第二再分布导电层。
34.根据权利要求33所述的方法，该方法还包括以下步骤：在形成所述再分布层之后，在所述再分布层上形成第一外部连接端子和第二外部连接端子，所述第一外部连接端子和所述第二外部连接端子分别连接到所述第一再分布导电层和所述第二再分布导电层。
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