CN103187376A - 具有再分布结构的集成电路封装件 - Google Patents

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Abstract

一种半导体封装件包括第一侧面、与第一侧面相对的第二侧面、以及与第一侧面和第二侧面垂直的第三侧面。该半导体封装件包括：第一引脚，设置成接近或靠近第一侧面；第二引脚，设置成接近或靠近第二侧面；半导体芯片堆叠件，设置在第一引脚和第二引脚之间且包括多个半导体芯片；再分布结构，设置在半导体堆叠件上。半导体堆叠件中的至少一个半导体芯片包括设置成接近或靠近第三侧面的多个第一芯片焊盘，再分布结构包括：第一再分布焊盘，设置成接近或靠近第一侧面且电连接到第一引脚；第二再分布焊盘，设置成接近或靠近第二侧面且电连接到第二引脚；第三再分布焊盘，设置成接近或靠近第三侧面且电连接到第一芯片焊盘中的第一个和第一再分布焊盘。

Description

具有再分布结构的集成电路封装件
技术领域
本发明构思的实施例涉及多种具有再分布结构的集成电路封装件。
背景技术
对提供高速运行、高容量和低功耗的半导体封装件的需求正在增加。因此，将半导体封装件的引脚(lead)电连接到半导体芯片的芯片焊盘的技术可能变得越来越复杂和/或困难。
发明内容
本发明构思的实施例提供了一种具有再分布结构的半导体封装件。
本发明构思的实施例提供了一种具有对称的信号结构的半导体封装件。
本发明构思的实施例提供了一种形状各异的再分布结构。
本发明构思的实施例提供了一种包括再分布结构和逻辑芯片的半导体封装件。
本发明构思的实施例提供了多种包括具有再分布结构的半导体封装件的电子系统。
将于本发明构思中解决的问题不限制于以上所述，且基于以下描述，本领域普通技术人员可以清楚地理解没有描述到的其他问题。
根据本发明构思的一些方面，提供了一种具有第一侧面、与第一侧面相对的第二侧面、以及垂直于第一侧面和第二侧面的第三侧面的半导体封装件。所述半导体封装件包括：第一引脚，设置成接近或靠近第一侧面；第二引脚，设置成靠近或接近第二侧面；半导体芯片堆叠件，设置在第一引脚和第二引脚之间且包括多个半导体芯片；和再分布结构，设置在半导体芯片堆叠件上，其中，半导体堆叠件中的至少一个半导体芯片包括设置成接近或靠近第三侧面的多个第一芯片焊盘。再分布结构包括：第一再分布焊盘，设置成接近或靠近第一侧面且电连接到第一引脚；第二再分布焊盘，设置成接近或靠近第二侧面且电连接到第二引脚；和第三再分布焊盘，设置成接近或靠近第三侧面且电连接到第一芯片焊盘中的第一个和第一再分布焊盘。
根据本发明构思的其他方面，提供了一种具有第一侧面、与第一侧面相对的第二侧面、以及垂直于第一侧面和第二侧面的第三侧面的半导体封装件。所述半导体封装件包括：多个第一引脚，设置成接近或靠近第一侧面；多个第二引脚，设置成靠近或接近第二侧面；半导体芯片堆叠件，设置在第一引脚和第二引脚之间，其中，半导体芯片堆叠件包括下面的半导体芯片和上面的半导体芯片；以及再分布结构，设置在半导体芯片堆叠件上，其中，下面的半导体芯片包括设置成接近或靠近垂直于第一侧面和第二侧面的第三侧面的下面的芯片焊盘，上面的半导体芯片包括设置成接近或靠近第三侧面的上面的芯片焊盘，第一引脚包括：第一外引脚，具有设置成接近或靠近第一侧面的一端和另一端；和第一内引脚，具有设置成接近或靠近第一侧面的一端和穿过半导体芯片的下部(例如，在半导体芯片下面穿过或在半导体芯片之下穿过)且延伸为接近或靠近第三侧面以电连接到下面的芯片焊盘的另一端，再分布结构包括：第一再分布焊盘，设置成接近或靠近第一侧面且电连接到第一外引脚；第二再分布焊盘，设置成接近或靠近第二侧面且电连接到第二引脚中的一个；第三再分布焊盘，设置成接近或靠近第三侧面且电连接到上面的芯片焊盘；以及第一再分布互连件，将第一再分布焊盘电连接到第三再分布焊盘。
根据本发明构思的进一步的实施例，一种集成电路装置封装件包括：第一引脚和第二引脚，分别与所述封装件的相对的第一侧面和第二侧面相邻；芯片堆叠件，包括位于所述封装件的第一侧面和第二侧面之间的多个集成电路芯片。至少一个芯片包括与所述封装件的第三侧面相邻的从第一侧面延伸到第二侧面的多个芯片焊盘。在芯片堆叠件上与芯片堆叠件的外围边缘相邻地设置再分布结构。再分布结构包括将第一引脚和第二引脚电连接到与第三侧面相邻的对应的芯片焊盘的导电互连件。
在一些实施例中，再分布结构的导电互连件可以是大体上对称的，以提供从与所述封装件的第一侧面和相对的第二侧面相邻的第一引脚和第二引脚至与所述封装件的第三侧面相邻的对应的芯片焊盘的电学长度相似的信号路径。
在一些实施例中，再分布结构可以包括：第一再分布焊盘，邻近所述封装件的第一侧面处的所述芯片堆叠件的外围边缘；第二再分布焊盘，邻近所述封装件的第二侧面处的所述芯片堆叠件的外围边缘；多个第三再分布焊盘，邻近所述封装件的第三侧面处的所述芯片堆叠件的外围边缘。导电互连件可以将第一再分布焊盘和第二再分布焊盘电连接到对应的第三再分布焊盘。第一再分布引线可以将第一引脚连接到第一再分布焊盘，第二再分布引线可以将第二引脚连接到第二再分布焊盘，第三引线可以将对应的芯片焊盘连接到对应的第三再分布焊盘。
在一些实施例中，第一引脚和第二引脚可以是与芯片堆叠件的外围边缘相邻的第一外引脚和第二外引脚，第一内引脚和第二内引脚可以在芯片堆叠件下面分别从在第一侧面和第二侧面处的相邻的芯片堆叠件的外围边缘延伸到在第三侧面处的相邻的芯片堆叠件的外围边缘。第一内引脚和第二内引脚可以电连接到与第三侧面相邻的对应的芯片焊盘。
在一些实施例中，导电互连件可以包括沿再分布结构的表面延伸的平面的导电互连件、中间再分布引线和/或至少部分地延伸通过再分布结构的通孔。
在一些实施例中，再分布结构可以包括芯片堆叠件的最上面的芯片上的芯片级或晶片级的互连件。
在一些实施例中，再分布结构可以设置在芯片堆叠件上的插入件基板上并且与芯片堆叠件中的芯片不同。
在具体实施方式部分和说明书附图部分中包括了本发明构思的其他实施例的细节。除了以上实施例的任意和所有组合以外，所有这样的另外的实施例也意在被包括在本说明书中、意在被包括在本发明的范围内、且意在由权利要求保护。
附图说明
通过对本发明构思的如附图中所示的优选的实施例进行更加详细地描述，本发明构思的前述和其他特征和优点将变得清楚，其中，贯穿不同的示图，相同的标号指示相同的部件。附图不需要是按比例的，而是把重点放在示出本发明构思的原理上。在附图中：
图1A是根据本发明构思的一些实施例的半导体封装件的分解的透视图，图1B是内部透视图，图1C是内部俯视图，以及图1D和图1E是纵向剖视图；
图1F和图1G是根据本发明构思的多种实施例的插入件的再分布结构的布线构思的剖视图；
图2A和图2B是根据本发明构思的一些实施例的半导体封装件10B的内部透视图和剖视图；
图2C和图2D是根据本发明构思多种实施例的插入件的再分布结构的布线构思的剖视图；
图3A是根据本发明构思的一些实施例的半导体封装件的内部透视图，图3B是根据本发明构思的一些实施例的插入件的剖视图；
图4A和4B是根据本发明构思的一些实施例的半导体封装件的内部透视图和俯视图；
图4C和4D是根据本发明构思的多种实施例的插入件的俯视图；
图5A是根据本发明构思的一些实施例的半导体封装件的内部透视图；
图5B至图5D是根据本发明构思的多种实施例的半导体芯片堆叠件的详细的再分布结构的剖视图；
图6A是根据本发明构思的一些实施例的半导体封装件的内部透视图；
图6B至图6D是根据本发明构思的多种实施例的半导体芯片堆叠件的再分布结构的剖视图；
图7A是根据本发明构思的一些实施例的半导体封装件的内部透视图；
图7B是用于对根据本发明构思的一些实施例的半导体芯片堆叠件的再分布结构进行描述的最上面的半导体芯片的剖视图；
图8至图10是根据本发明构思的多种实施例的半导体封装件10H的内部透视图；
图11A至图14C是根据本发明构思的多种实施例的半导体封装件的内部透视图和剖视图；
图15是根据本发明构思的多种实施例的包括至少一个半导体封装件的半导体模块的示图；
图16是根据本发明构思的多种实施例的包括至少一个半导体装置的电子系统的框图；
图17是根据本发明构思的实施例的包括至少一个半导体装置的另一电子系统的示意性框图；以及
图18是根据本发明构思的多种实施例的包括至少一个半导体装置的移动电话的示意图。
具体实施方式
现在将参照附图更加完全地描述优点、特征及其实现方法，在附图中示出了一些示例性实施例。然而，本发明构思可以以不同形式来实施，并且不应被解释为局限于这里阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完全，且将本发明构思的范围充分地传达给本领域技术人员。
这里使用的术语仅出于描述具体实施例的目的，而不意图限制本发明构思。如这里使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。进一步将理解的是，当在本说明书中使用术语“包括”时，说明存在陈述的特征、整体、步骤、操作和/或元件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件和/或它们的组。
将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”另一元件或层、“结合到”另一元件或层或“与”另一元件或层“相邻”时，它可以直接在另一元件或层上、直接连接到另一元件或层、直接结合到另一元件或层或与另一元件或层直接相邻，或者可以存在中间元件或层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”另一元件或层、“直接结合到”另一元件或层或“与”另一元件或层“直接相邻”时，不存在中间元件或层。相同的标号始终指示相同的元件。如这里使用的，术语“和/或”包括相关的所列项中的一个或多个的任意和所有组合。
为易于描述，这里可以使用诸如“在......下方”、“在......下面”、“下面的”、“在......之上”和“上面的”等的空间关系术语来描述附图中示出的一个元件或特征与另一元件或特征的关系。将理解的是，空间关系术语意图包含除附图中描述的方位以外的在使用或操作中的装置的不同方位。例如，如果附图中的装置翻转，则描述为“在”其他元件或特征“下面”或“在”其他元件或特征“下方”的元件则将被定位为“在”其他元件或特征“之上”。因此，术语“在......下面”可以包括上面和下面这两种方位。所述装置可以另外地定位并且可以相应地解释这里使用的空间关系描述符。
另外，可以参照示意性俯视图或剖视图来描述本发明构思的实施例，其中，所述示意性俯视图和剖视图是本发明公开的理想化的示例性实施例的示意图。如此，将预料到作为诸如生产工艺和/或公差的结果的示出的形状的变形。例如，以直角示出的蚀刻区域可以为圆形形状或具有预定曲率的形状。因此，本发明构思的实施例不应被解释为限制于这里示出的区域的特定形状，而意图包括由例如生产工艺造成的形状的偏差。从而，附图中示出的区域本质上是示意性的，且不意图限制本发明构思的范围。
在整个说明书中，相同的标号指示相同的元件。因此，即使在相应的附图中没有对相同或相似的标号进行描述，也可以参照其他附图来描述它们。另外，即使没有示出标号，也可以参照其他附图来进行描述。
除非另外定义，否则在本发明公开的实施例中使用的所有术语(包括技术术语和科学术语)具有与本发明所属的技术领域的普通技术人员所通常理解的含义相同的含义，并且不需要局限于在描述本发明之时所知的特定定义。因此，这些术语可以包括该时刻之后创造的等同术语。进一步将理解的是，诸如在通常使用的字典中定义的这些术语应解释为具有与本说明书中和现有技术的背景下的它们的含义相同的含义，并且除非这里明确这样定义，否则将不以理想化的或过于正式的意义来解释。
在本说明书中，表述“接近......”、“靠近......”或“与......相邻”可以被解释成设置为相对地接近、靠近或与相似元件之一相邻。例如，表述“元件接近或靠近第一表面”可以解释成特定元件被设置为接近或靠近第一表面而不是接近或靠近第二表面至第四表面。
图1A是根据本发明构思的一些实施例的半导体封装件的分解的透视图，图1B是内部透视图，图1C是内部俯视图，图1D和图1E是纵向剖视图。
参照图1A至图1E，半导体封装件10A可以包括输入/输出引脚310和315、半导体芯片堆叠件400A、以及插入件500A。
半导体芯片堆叠件400A可以安装在引脚310和引脚315上。在一些实施例中，芯片堆叠件400A可以包括多个NAND闪速存储器芯片。插入件500A可以安装在半导体芯片堆叠件400A上。
半导体封装件10A可以具有第一侧面S1至第四侧面S4。例如，半导体封装件10A的第三侧面S3可以与半导体芯片堆叠件400A的芯片焊盘410A至410D相邻。半导体封装件10A的第一侧面S1和第二侧面S2可以垂直于第三侧面S3。例如，第一侧面S1可以与第二侧面S2相对。第四侧面S4可以与第三侧面S3相对。例如，第四侧面S4可以垂直于第一侧面S1和第二侧面S2。换句话说，封装件10A可以包括相对的第一侧面(或表面)S1和第二侧面(或表面)S2，以及相对的第三侧面(或表面)S3和第四侧面(或表面)S4。第一侧面S1和第二侧面S2可以大致垂直于第三侧面S3和/或第四侧面S4。
引脚310和315可以包括与第一侧面S1相邻的第一引脚310和与第二侧面S2相邻的第二引脚315。第一引脚310可以包括第一内引脚320和第一外引脚330。第二引脚315可以包括第二内引脚325和第二外引脚335。第一内引脚320的一端可以设置成接近或靠近第一侧面S1，另一端可以设置成接近或靠近第三侧面S3。例如，第一内引脚320的另一端可以从第一侧面S1朝着第三侧面S3延伸，以被布置为经过半导体芯片堆叠件400A的最下面的芯片焊盘410A的底部并与一部分最下面的芯片焊盘410A对应。第二内引脚325的一端可以设置成接近或靠近第二侧面S2，另一端可以设置成接近或靠近第三侧面S3。例如，第二内引脚325的另一端可以从第一侧面S2朝着第三侧面S3延伸，以被布置为经过半导体芯片堆叠件400A的最下面的芯片焊盘410A的底部并与一部分最下面的芯片焊盘410A对应。第一内引脚320可以与第二内引脚325设置在相同的水平面上。例如，第一内引脚320和第二内引脚325可以排列成彼此平行，或者在没有彼此相交的情况下彼此独立。第一外引脚330的一端和另一端可以设置成与第一侧面S1相邻。第二外引脚335的一端和另一端可以设置成与第二侧面S2相邻。
半导体芯片堆叠件400A可以包括以阶梯状级联、之字形或悬垂形堆叠的多个半导体芯片401A至401D。在所述实施例中，例如示出了以阶梯状级联形式堆叠的四个半导体芯片401A至401D。根据本发明构思的实施例，半导体芯片堆叠件400A可以包括半导体芯片401x，其中，芯片401x的个数或数量是2的倍数(例如，8、16、32、64等)。半导体芯片401A至半导体芯片401D中的每个可以包括在侧面上集中对齐的芯片焊盘410A至芯片焊盘410D。例如，半导体芯片401A至半导体芯片401D中的每个可以包括接近或靠近第三侧面S3的对齐的芯片焊盘410A至芯片焊盘410D。由于半导体芯片401A至半导体芯片401D以级联形式堆叠，所以可以暴露芯片焊盘410A至芯片焊盘410D。多个半导体芯片401A至401D可以包括相同的NAND闪速存储器。例如，半导体芯片401A至半导体芯片401D的布置在相同位置上的芯片焊盘410A至芯片焊盘410D可以通过芯片间引线620彼此电连接。延伸为与第三侧面S3相邻的第一内引脚320和第二内引脚325可以分别电连接到多个半导体芯片401A至401D和直接引线610。
插入件500A可以包括与芯片堆叠件400A的周界或边缘相邻地延伸的再分布结构。插入件500A的再分布结构可以包括布置为接近或靠近第一侧面S1的第一再分布焊盘510、布置成接近或靠近第二侧面S2的第二再分布焊盘520、布置成接近或靠近第三侧面S3的第三再分布焊盘530、和再分布互连件570。再分布互连件570可以沿插入件500A的表面水平地延伸。例如，再分布互连件570可以基本上是平坦的、平面的或另外地被成形为沿插入件500A的表面水平地延伸。
第一再分布焊盘510可以通过第一再分布引线640直接/电连接到第一外引脚330。
第二再分布焊盘520可以通过第二再分布引线650直接/电连接到第二外引脚335。
第三再分布焊盘530可以通过第三再分布引线630直接/电连接到芯片焊盘410A至芯片焊盘410D中的一个。例如，第三再分布焊盘530可以直接/电连接到第三再分布引线630和堆叠在半导体芯片堆叠件400A的最上部上的半导体芯片401D的芯片焊盘410D。
再分布互连件570可以将第一再分布焊盘510电连接到第三再分布焊盘530。可选择地是，再分布互连件570可以将第二再分布焊盘520连接到第三再分布焊盘530。
插入件500A可以包括印刷电路板(PCB)。例如，第一再分布焊盘510、第二再分布焊盘520、第三再分布焊盘530和再分布互连件570可以是PCB的金属互连件的一部分。
例如，根据本发明构思的一些实施例的半导体封装件10A可以包括以下电连接线路：
第一连接线路：第一外引脚330-第一再分布引线640-第一再分布焊盘510-再分布互连件570-第三再分布焊盘530-第三再分布引线630-芯片焊盘410A至芯片焊盘410D中的一个。
第二连接线路：第二外引脚335-第二再分布引线650-第二再分布焊盘520-再分布互连件570-第三再分布焊盘530-第三再分布引线630-芯片焊盘410A至芯片焊盘410D中的一个。
第三连接线路：第一内引脚320-直接引线610-芯片焊盘410A至芯片焊盘410D中的-个。
第四连接线路：第二内引脚325-直接引线610-芯片焊盘410A至芯片焊盘410D中的一个。
在所有的连接线路中，芯片焊盘410A至芯片焊盘410D可以通过芯片间引线620彼此电连接。
图1F和图1G是根据本发明构思的多种实施例的插入件500Aa和插入件500Ab的再分布结构的布线构思的剖视图。
参照图1F，根据本发明构思的一些实施例的插入件500Aa的再分布结构可以包括埋置在插入件基板501中的埋置的互连件570a。可以向外部暴露埋置的互连件570a中的一部分。埋置的互连件570a的外部暴露部分可以电连接到第一再分布引线640、第二再分布引线650和/或第三再分布引线630。例如，埋置的互连件570a的外部暴露部分可以用作第一再分布焊盘510、第二再分布焊盘520和第三再分布焊盘530。例如，在本发明构思的示例中，埋置的互连件570a、第一再分布焊盘510、第二再分布焊盘520和/或第三再分布焊盘530可以是一体地形成的元件或实质上进行结合的元件。
参照图1G，根据本发明构思的一些实施例的插入件500Ab的再分布结构可以包括暴露在插入件基板501的表面上的暴露的互连件570b。暴露的互连件570b可以电连接到第一再分布引线640、第二再分布引线650和/或第三再分布引线630。例如，暴露的互连件570b中的一部分可以用作第一再分布焊盘510、第二再分布焊盘520和第三再分布焊盘530。例如，在本发明构思的实施例中，暴露的互连件570b、第一再分布焊盘510、第二再分布焊盘520和/或第三再分布焊盘530可以是一体地形成或实质上进行结合的元件。
根据本发明构思的实施例，通过第一引脚310或第二引脚315从外部接收或输入的信号可以通过各种元件传输到各种位置。例如，根据本发明构思的一些实施例，当第一引脚310和第二引脚315的布置顺序与芯片焊盘410A至芯片焊盘410D和半导体芯片401A至半导体芯片401D的功能布置顺序不同时，半导体封装件10A的从外部接收的信号可以利用插入件500A的再分布结构而被传输到各种任意的位置。另外，将从半导体封装件10A的内部发送到其外部的信号可以利用根据本发明构思的一些实施例的插入件500A的再分布结构被传输到各种任意的位置。
根据本发明构思的实施例，再分布结构可以传输命令信号或数据信号。例如，再分布结构可以传输芯片使能(CE)、地址锁存使能(ALE)、命令锁存使能(CLE)、写入使能(WE)、读取使能(RE)、写入保护(WP)、就绪/繁忙输出(RnB)或电源(Vdd、Vcc、Vss或地)。此外地或可选择地，所述再分布结构可以传输数据信号。
根据本发明构思的一些实施例的半导体封装件10A可以具有对称的信号结构。例如，第一引脚310可以设置成接近或靠近半导体封装件10A的第一表面S1，第二引脚315可以设置成接近或靠近半导体封装件10A的第二表面S2，从而所述半导体封装件10A作为整体可以具有对称的信号结构。另外，半导体芯片401A至半导体芯片401D的芯片焊盘410A至芯片焊盘410D面对第三表面S3，或者说与第三表面S3相邻，从而可以对称地保持在第一引脚310和第二引脚315之间的距离。根据本发明构思的一些实施例的半导体封装件10A具有对称的信号结构，因此可以减少总体的信号斜交(signalskew)，并且可以改善操作稳定性。换句话说，这里描述的再分布结构的元件可以为于封装件10A的相对侧面上的第一引脚310和第二引脚315中的引脚提供电学长度相似的信号路径。可以在所有描述的实施例中得到根据本发明构思的效果。
图2A和图2B是根据本发明构思的一些实施例的半导体封装件10B的内部透视图和剖视图。
参照图2A和图2B，根据本发明构思的一些实施例的半导体封装件10B可以包括引脚310、引脚315、半导体芯片堆叠件400A和具有再分布结构的插入件500B。插入件500B的再分布结构可以包括中间再分布引线660。例如，中间再分布引线660可以电连接再分布导线570。另外，例如，再分布导线570可以包括中间焊盘540，中间焊盘540可以通过中间再分布引线660来电连接。中间再分布引线660可以交叉、跃过或另外地三维延伸到再分布导线/互连件570的连接部分。可以参照图1A至图1G来理解没有描述的元件。
例如，根据本发明构思的一些实施例的半导体封装件10B可以包括以下电连接线路：
第五连接线路：第一外引脚330-第一再分布焊盘510-再分布导线570-中间焊盘540-中间再分布引线660-中间焊盘540-再分布导线570-第三再分布焊盘530-第三再分布引线630-芯片焊盘410A至芯片焊盘410D中的一个。
第六连接线路：第二外引脚335-第二再分布焊盘520-再分布互连件570-中间焊盘540-中间再分布引线660-中间焊盘540-再分布导线570-第三再分布焊盘530-第三再分布引线630-芯片焊盘410A至芯片焊盘410D中的一个。
在第五连接线路和第六连接线路中，可以省略中间焊盘540。例如，还可以包括以下电连接线路：
第七连接线路：第一外引脚330-第一再分布焊盘510-再分布导线570-中间再分布引线660-再分布导线570-第三再分布焊盘530-第三再分布引线630-芯片焊盘410A至芯片焊盘410D中的一个。
第八连接线路：第二外引脚335-第二再分布焊盘520-再分布互连件570-中间再分布引线660-再分布导线570-第三再分布焊盘530-第三再分布引线630-芯片焊盘410A至芯片焊盘410D中的一个。
图2C和图2D是根据本发明构思的多种实施例的插入件500A和插入件500B的再分布结构的布线构思的剖视图。
参照图2C，根据本发明构思的一些实施例的插入件500A的再分布结构可以包括埋置在插入件基板501中的埋置的互连件570a。埋置的互连件570a的一部分可以被暴露到外部。埋置的互连件570a的暴露到外部的部分可以电连接到第一再分布引线640、第二再分布引线650、第三再分布引线630和/或中间再分布引线660。例如，埋置的互连件570a的暴露到外部的部分可以用作第一再分布焊盘510、第二再分布焊盘520、第三再分布焊盘530和/或第四再分布焊盘540。例如，在本发明构思的实施例中，埋置的互连件570a、第一再分布焊盘510、第二再分布焊盘520、第三再分布焊盘530和/或第四再分布焊盘540可以是一体地形成或实质上进行结合的元件。
参照图2D，根据本发明构思的一些实施例的插入件500B的再分布结构可以包括暴露在插入件基板501的表面上的暴露的互连件570b。暴露的互连件570b可以电连接到第一再分布引线640、第二再分布引线650、第三再分布引线630和/或中间再分布引线660。例如，暴露的互连件570b的一部分可以用作第一再分布焊盘510、第二再分布焊盘520、第三再分布焊盘530和/或第四再分布焊盘540。例如，在本发明构思的实施例中，暴露的互连件570b、第一再分布焊盘510、第二再分布焊盘520、第三再分布焊盘530和/或第四再分布焊盘540可以是一体地形成或实质上进行结合的元件。
图3A是根据本发明构思的一些实施例的半导体封装件10C的内部透视图，图3B是根据本发明构思的一些实施例的插入件500C的剖视图。
参照图3A和图3B，半导体封装件10C可以包括引脚310、引脚315、半导体芯片堆叠件400A和插入件500C，插入件500C可以进一步包括再分布通孔550。再分布导线570可以包括上互连件570u和下互连件570l。再分布通孔550可以电连接到上互连件570u和下互连件570l。
根据本发明构思的一些实施例的插入件500C可以包括设置在插入件基板501中的核心层505、上互连件570u、下互连件570l和再分布通孔550。核心层505可以包含固体平面绝缘材料。例如，核心层505可以包括塑料、陶瓷、氧化铝或聚合物。上互连件570u中的每个可以设置在核心层505上而与其分开。下互连件570l中的每个可以设置在核心层505的下部处而与其分开。再分布通孔550可以垂直地穿透或延伸通过核心层505，以将上互连件570u电连接到下互连件570l。
例如，根据本发明构思的一些实施例的半导体封装件10C还可以包括以下电连接线路：
第九连接线路：第一外引脚330-第一再分布焊盘510-上互连件570u-再分布通孔550-下互连件570l-再分布通孔550-上互连件570u-第三再分布焊盘530-芯片焊盘410A至芯片焊盘410D中的一个。
第十连接线路：第二外引脚335-第二再分布焊盘520-上互连件570u-再分布通孔550-下互连件570l-再分布通孔550-上互连件570u-第三再分布焊盘530-芯片焊盘410A至芯片焊盘410D中的一个。
图4A和图4B是根据本发明构思的一些实施例的半导体封装件10D的内部透视图和俯视图。
参照图4A和图4B，半导体封装件10D可以包括：第一外引脚330，设置成接近或靠近第一侧面S1；第二外引脚335，设置为接近或靠近第二侧面S2；半导体芯片堆叠件400A；以及插入件500Da。例如，可以省略第一内引脚320和第二内引脚325。第一外引脚330可以通过第一再分布引线640电连接到设置成接近或靠近第一侧面S1的第一再分布焊盘510。第二外引脚335可以通过第二再分布引线650电连接到设置成接近或靠近第二侧面S2的第二再分布焊盘520。第一再分布焊盘510和第二再分布焊盘520可以通过再分布互连件570电连接到设置成接近或靠近第三侧面S3的第三再分布焊盘530。第三再分布焊盘530可以通过第三再分布引线630电连接到芯片焊盘410A至芯片焊盘410D。
图4C和图4D是根据本发明构思的多种实施例的插入件500Db和插入件500Dc的俯视图。
参照图4C，根据本发明构思的一些实施例的插入件500Db还可以包括中间再分布引线660。可以参照图2A至图2D来理解再分布导线570之间的通过中间再分布引线660的连接。虚线可以指示下互连件570l。参照图4D，根据本发明构思的一些实施例的插入件500Dc还可以包括再分布通过550。可以参考图3A和图3B来理解再分布导线570之间的利用再分布通孔550的连接。可以结合图4C和图4D中描述的互连件的构思。例如，插入件500可以包括中间再分布引线660和再分布通孔550两者。
图5A是根据本发明构思的一些实施例的半导体封装件10E的内部透视图。参照图5A，半导体封装件10E可以包括引脚310、引脚315和半导体芯片堆叠件400B。半导体芯片堆叠件400B可以包括再分布结构700A。例如，半导体芯片堆叠件400B的最上面堆叠的半导体芯片401T可以包括再分布结构700A。
根据本发明构思的一些实施例的再分布结构700A可以包括：第一再分布焊盘710，设置成接近或靠近第一侧面S1；第二再分布焊盘720，设置成接近或靠近第二侧面S2；以及再分布互连件770。最上面的半导体芯片401T的最上面的芯片焊盘410T可以通过再分布互连件770电连接到第一再分布焊盘710和/或第二再分布焊盘720。第一外引脚330可以通过第一再互连引线(侧面引线)640电连接到第一再分布焊盘710。第二外引脚335可以通过第二再互连引线(侧面引线)650电连接到第二再分布焊盘720。
例如，根据本发明构思的一些实施例的半导体封装件10E还可以包括以下电连接线路：
第十一连接线路：第一外引脚330-第一侧面引线640-第一再分布焊盘710-再分布互连件770-最上面的芯片焊盘410T。
第十二连接线路：第二外引脚335-第二侧面引线650-第二再分布焊盘720-再分布互连件770-最上面的芯片焊盘410T。
第十三连接线路：第一外引脚330-第一侧面引线640-第一再分布焊盘710-再分布互连件770-芯片焊盘410A至芯片焊盘410C中的一个。
第十四连接线路：第二外引脚335-第二侧面引线650-第二再分布焊盘720-再分布互连件770-芯片焊盘410A至芯片焊盘410C中的一个。
在上述连接线路中的一个或多个连接线路中，可以选择性地形成经过芯片间引线620的连接线路，例如在芯片焊盘410A至芯片焊盘410C和芯片焊盘410T之间的连接线路。
图5B至图5D是根据本发明构思的多种实施例的半导体芯片堆叠件400Ba至半导体芯片堆叠件400Bc的详细的再分布结构700Aa至700Ac的剖视图。
参照图5B，根据本发明构思的一些实施例的半导体芯片堆叠件400Ba可以包括多个堆叠的半导体芯片401A至401C和401T，最上面的芯片焊盘410T可以包括第一再分布结构700Aa。根据本发明构思的一些实施例的第一再分布结构700Aa可以包括第一再分布焊盘710、第二再分布焊盘720和埋置在最上面的半导体芯片401T的顶表面中的第一再分布互连件770A。第一再分布焊盘710和第二再分布焊盘720可以通过第一再互连引线640或第二再互连引线650电连接到第一外引脚330或第二外引脚335。最上面的芯片焊盘410T可以通过再分布互连件770A电连接到第一再分布焊盘710或第二再分布焊盘720。第一芯片焊盘410A、第二芯片焊盘410B、第三芯片焊盘410C和最上面的芯片焊盘410T可以通过芯片间引线620彼此电连接。
参照图5C，根据本发明构思的一些实施例的半导体芯片堆叠件400Bb可以包括多个堆叠的半导体芯片401A至401C和401T，最上面的半导体芯片401T可以包括第二再分布结构700Ab。根据本发明构思的一些实施例的第二再分布结构700Ab可以包括形成在最上面的半导体芯片401T的顶表面上的第一再分布焊盘710、第二再分布焊盘720和在最上面的半导体芯片401T的上表面上暴露的第二再分布互连件770B。第二再分布互连件770B可以完全地或部分地覆盖最上面的半导体芯片410T、第一再分布焊盘710和/或第二再分布焊盘720的表面。
参照图5D，根据本发明构思的一些实施例的半导体芯片堆叠件400Bc可以包括多个堆叠的半导体芯片401A至401C和401T，最上面的半导体芯片401T可以包括第三再分布结构700Ac。根据本发明构思的一些实施例的第三再分布结构700Ac可以包括在最上面的半导体芯片401T的上表面上暴露的第一再分布焊盘711、第二再分布焊盘721和第二再分布互连件770B。可以参考第一再分布结构700Aa和第二再分布结构700Ab来理解第三再分布结构700Ac。
图6A是根据本发明构思的一些实施例的半导体封装件10F的内部透视图。
参照图6A，根据本发明构思的一些实施例的半导体封装件10F可以包括引脚310、引脚315和半导体芯片堆叠件400C。根据本发明构思的一些实施例的半导体芯片堆叠件400C可以包括再分布结构700B。例如，半导体芯片堆叠件400C的最上面堆叠的半导体芯片401T可以包括再分布结构700B。根据本发明构思的一些实施例的再分布结构700B可以包括中间再分布引线760。中间再分布引线760可以使两个再分布互连件770电连接。中间再分布引线760可以交叉、跃过或另外地三维延伸，以连接再分布互连件770中的至少一个。
因此，根据本发明构思的一些实施例的半导体封装件10F可以包括以下电连接线路：
第十五连接线路：第一外引脚330-第一侧面引线640-第一再分布焊盘710-再分布互连件770-中间再分布引线760-再分布互连件770-最上面的芯片焊盘410T。
第十六连接线路：第二外引脚335-第二再分布引线650-第二再分布焊盘720-再分布互连件770-中间再分布引线760-再分布互连件770-最上面的芯片焊盘410T。
在第十五连接线路和第十六连接线路中，最上面的芯片焊盘410T可以通过芯片间引线620电连接到其他半导体芯片401A至半导体芯片401C的芯片焊盘410A至芯片焊盘410C。
图6B至图6D是根据本发明构思的多种实施例的半导体芯片堆叠件400Ca、400Cb和400Cc的再分布结构700Ba、700Bb和700Bc的剖视图。
参照图6B，根据本发明构思的一些实施例的半导体芯片堆叠件400Ca可以包括多个堆叠的半导体芯片401A至401C和401T，最上面的半导体芯片401T可以包括第四再分布结构700Ba。根据本发明构思的一些实施例的第四再分布结构700Ba可以包括第一再分布焊盘710、第二再分布焊盘720、埋置在最上面的半导体芯片401T的上表面中的第一再分布互连件770A、和中间再分布引线760。中间再分布引线760可以交叉、跃过或另外地三维延伸，以连接再分布互连件770的连接部分。
参照图6C，根据本发明构思的一些实施例的半导体芯片堆叠件400Cb可以包括多个堆叠的半导体芯片401A至401C和401T，最上面的半导体芯片401T可以包括第五再分布结构700Bb。根据本发明构思的一些实施例的第五再分布结构700Bb可以包括埋置在最上面的半导体芯片401T的顶表面中的第一再分布焊盘710和第二再分布焊盘720、在最上面的半导体芯片401T的顶表面上暴露的第二再分布互连件770B和中间再分布引线760。第二再分布互连件770B可以完全地或部分地覆盖最上面的半导体芯片410T、第一再分布焊盘710和/或第二再分布焊盘720的表面。
参照图6D，根据本发明构思的一些实施例的半导体芯片堆叠件400Cc可以包括多个堆叠的半导体芯片401A至401C和401T，最上面的半导体芯片401T可以包括第六再分布结构700Bc。第六再分布结构700Bc可以包括在最上面的半导体芯片401T的上表面上暴露的第一再分布焊盘711、第二再分布焊盘721和第二再分布互连件770B。
图7A是根据本发明构思的一些实施例的半导体封装件10G的内部透视图。
参照图7A，根据本发明构思的一些实施例的半导体封装件10G可以包括引脚310、引脚315和半导体芯片堆叠件400D。半导体芯片堆叠件400D可以包括再分布结构700C。例如，半导体芯片堆叠件400D的最上面堆叠的半导体芯片401T可以包括再分布结构700C。
根据本发明构思的一些实施例的再分布结构700C可以包括：第一再分布焊盘710，设置成接近或靠近第一侧面S1；第二再分布焊盘720，设置成接近或靠近第二侧面S2；再分布互连件770和再分布通孔750。通过第一再分布焊盘710和第二再分布焊盘720，并通过再分布互连件770和再分布通孔750，可使最上面堆叠的半导体芯片401T的芯片焊盘410T彼此电连接。虚线表示图7B的下互连件770l。
图7B是用于对根据本发明构思的一些实施例的半导体堆叠件400D的再分布结构700C进行描述的最上面堆叠的半导体芯片401T的剖视图。
参照图7B，根据本发明构思的一些实施例的半导体芯片堆叠件400D可以包括多个堆叠的半导体芯片401A至401C和401T，最上面的半导体芯片401T可以包括第七再分布结构700C。根据本发明构思的一些实施例的第七再分布结构700C可以包括第一再分布焊盘710、第二再分布焊盘720、上再分布互连件770u、下再分布互连件770l和再分布通孔750。再分布通孔750可以将上再分布互连件770u垂直地连接到下再分布互连件770l。
例如，根据本发明构思的一些实施例的半导体封装件10G可以包括以下电连接线路：
第十七连接线路：第一外引脚330-第一侧面引线640-第一再分布焊盘710-上再分布互连件770u-再分布通孔750-下再分布互连件770l-再分布通孔750-上再分布互连件770u-最上面的芯片焊盘410T。
第十八连接线路：第二外引脚335-第二再分布引线650-第二再分布焊盘720-上再分布互连件770u-再分布通孔750-下再分布互连件770l-再分布通孔750-上再分布互连件770u-最上面的芯片焊盘410T。
在第十七连接线路至第十八连接线路中，最上面的芯片焊盘410T可通过芯片间引线620电连接到其他的半导体芯片401A至半导体芯片401C的芯片焊盘410A至芯片焊盘410C。
根据本发明构思的一些实施例的再分布结构700A至再分布结构700C可以以晶片级形成。例如，上再分布互连件770u和下再分布互连件770l可以是晶片级的金属互连件，再分布通孔750可以是晶片级的金属通孔塞。最上面的芯片焊盘410T、第一再分布焊盘710和第二再分布焊盘720可以分别是晶片级的输入/输出焊盘或键合焊盘。
图8至图10是根据本发明构思的多种实施例的半导体封装件10H的内部透视图。
参照图8，根据本发明构思的一些实施例的半导体封装件10H可以包括：第一外引脚330，设置成接近或靠近第一侧面S1；第二外引脚335，设置成接近或靠近第二侧面S2；以及半导体芯片堆叠件400B。半导体芯片堆叠件400B可以包括再分布结构700A。可以参照图5B至图5D来理解根据本发明构思的一些实施例的再分布结构700A。
参照图9，根据本发明构思的一些实施例的半导体封装件10I可以包括设置成接近或靠近第一侧面S1的第一外引脚330、设置成接近或靠近第二侧面S2的第二外引脚335、和半导体芯片堆叠件400C，半导体芯片堆叠件400C可以包括再分布结构700B。可以参照图6B至图6D来理解根据本发明构思的一些实施例的再分布结构700B。
参照图10，根据本发明构思的一些实施例的半导体封装件10J可以包括设置成接近或靠近第一侧面S1的第一外引脚330、设置成接近或靠近第二侧面S2的第二外引脚335、和半导体芯片堆叠件400D，半导体芯片堆叠件400D可以包括再分布结构700C。可以参照图7B来理解根据本发明构思的一些实施例的再分布结构700C。
图11A至图14C是根据本发明构思的多种实施例的半导体封装件10K至半导体封装件10V的内部透视图。
参照图11A至图12C，根据本发明构思的多个实施例的半导体封装件10K至半导体封装件10P还可以包括设置在插入件500上的逻辑芯片800。
逻辑芯片800还可以包括电连接到再分布互连件570的第一逻辑芯片焊盘810、第二逻辑芯片焊盘820和第三逻辑芯片焊盘830。第一逻辑芯片焊盘810可以通过第一逻辑芯片引线840电连接到第一引脚310、第一再分布引线640、第一再分布焊盘510和/或再分布互连件570。第二逻辑芯片焊盘820可以通过第二逻辑芯片引线850电连接到第二引脚315、第二再分布引线650、第二再分布焊盘520和/或再分布互连件570。第三逻辑芯片焊盘830可以通过第三逻辑芯片引线860电连接到第三再分布焊盘530和/或再分布互连件570。逻辑芯片800可以控制堆叠的半导体芯片401A至半导体芯片401D。
参照图13A至图14C，根据本发明构思的多种实施例的半导体封装件10Q至10V还可以包括设置在再分布结构700A至再分布结构700C上的逻辑芯片800。
逻辑芯片800还可以包括电连接到再分布互连件770的第一逻辑芯片焊盘810、第二逻辑芯片焊盘820和第三逻辑芯片焊盘830。第一逻辑芯片焊盘810可以电连接到再分布互连件770。第一逻辑芯片焊盘810可以通过第一逻辑芯片引线840电连接到第一引脚310、第一再分布引线640、第一再分布焊盘710和/或再分布互连件770。第二逻辑芯片焊盘820可以通过第二逻辑芯片引线850电连接到第二引脚315、第二再分布引线650、第二再分布焊盘720和/或再分布互连件770。第三逻辑芯片焊盘830可以通过第三逻辑芯片引线860电连接到第三再分布焊盘530和/或再分布互连件770。第一引脚310可以包括第一内引脚320和第一外引脚330。第二引脚315可以包括第二内引脚325和第二外引脚335。
在图11A和图14C中，再分布结构可以传输以下命令信号，例如，芯片使能(CE)、地址锁存使能(ALE)、命令锁存使能(CLE)、写入使能(WE)、读取使能(RE)、写保护(WP)、就绪/繁忙输出(RnB)和/或电源(Vdd、Vcc、Vss或地)。
在图11A至图14C中，再分布结构可以传输数据信号和/或电源(Vdd、Vcc、Vss或地)。在这种情况下，逻辑芯片可以是缓冲芯片。所述缓冲芯片可以临时储存所述命令或数据。例如，缓冲芯片可以包括DRAM、RRAM、PRAM、MRAM或SRAM芯片。
图15是根据本发明构思的包括多种实施例的半导体封装件10A至半导体封装件10V中的至少一个的半导体模块2200的示图。参照图15，根据本发明构思的一些实施例的半导体模块2200可以包括根据本发明构思的多种实施例的安装在半导体模块基板2210上的半导体封装件10A至半导体封装件10V之一。半导体模块2200还可以包括安装在模块基板2210上的微处理器2220。输入/输出终端2240可以设置在模块基板2210的至少一个侧部的周围。半导体模块2200可以包括存储器卡或固态盘(SSD)。
图16是根据本发明构思的多种实施例的包括半导体封装件10A至半导体封装件10V中的至少一个的电子系统2300的框图。参照图16，根据本发明构思的一些实施例，半导体封装件可以应用到电子系统2300。电子系统2300可以包括主体2310。主体2310可以包括微处理器单元2320、电源2330、功能单元2340和显示控制器单元2350。主体2310可以是由PCB形成的系统板或主板。微处理器单元2320、电源2330、功能单元2340和显示控制单元2350可以安装或安置在主体2310上。显示单元2360可以安装在主体2310中或安装在主体2310上。例如，显示单元2360可以设置在主体2310的表面上以显示由显示控制器单元2350处理的图像。向电源2330供应来自外部电源的预定电压，并将所述电压分压成所需的电压电平以供应到微处理器单元2320、功能单元2340和显示控制器单元2350。微处理器单元2320可以被供应有来自电源2330的电压以控制功能单元2340和显示单元2360。功能单元2340可以执行电子系统2300的各种功能。例如，当电子系统2300被包括在蜂窝式电话中时，功能单元2340可以包括可以用作蜂窝式电话的各种元件，诸如拨号、作为与外部设备2370进行通信的结果而在显示单元2360上输出图像、以及通过扬声器输出声音。另外，当外部设备2370包括相机时，功能单元2340可用作相机图像处理器。在其他实施例中，当电子系统2300连接到用于容量扩展的存储器卡时，功能单元2340可以是存储器卡控制器。功能单元2340可以通过有线或无线通信单元2380将信号发送到外部设备2370或接收来自外部设备2370的信号。此外，当电子系统2300需要用于功能扩展的通用串行总线(USB)时，功能单元2340可用作接口控制器。功能单元2340中可包括根据本发明构思的多种实施例的半导体封装件10A至半导体封装件10V。
图17是根据本发明构思的多种实施例的具有半导体封装件10A至半导体封装件10V中的至少一个的电子系统2400的示意性框图。
参照图17，电子系统2400可以包括根据本发明构思的多种实施例的半导体封装件10A至半导体封装件10V中的至少一个。电子系统2400可以包括移动装置或计算机。例如，电子系统2400可以包括利用微处理器2414执行数据通信的用户接口2418。微处理器2414可以对电子系统2400进行编程或控制电子系统2400。存储器2416可以用作临时存储微处理器2414的数据或操作记录的高速缓冲存储器。例如，存储器2416可以包括根据本发明构思的实施例的半导体封装件10A至半导体封装件10V中的至少一个。微处理器2414、存储器2416和/或其他元件可以组装在单个的封装件中。用户接口2418可以用于将数据输入到电子系统2400中或输出来自电子系统2400的数据。存储系统2412可储存用于操作微处理器2414的代码、由微处理器2414处理的数据或外部输入的数据。微处理器2414可以包括控制器和存储器。存储系统2414可以包括根据本发明构思的多种实施例的半导体封装件10A至半导体封装件10V之一。
图18是根据本发明构思的多种实施例的包括半导体封装件10A至半导体封装件10V中的至少一个的移动电话2500的示意图。移动电话2500可被解释为平板型PC。另外，根据本发明构思的多种实施例的半导体封装件10A至半导体封装件10V中的至少一个可以用于便携式计算机(例如，笔记本)、平板型PC、mpeg-1音频层3(MP3)播放器、MP4播放器、导航装置、固态盘(SSD)、桌上型计算机、机动车及其他家用电器。
根据本发明构思的一些实施例的半导体封装件可以包括在没有根据复杂的引脚或芯片焊盘的构造的限制的情况下而实现的电连接线路。由于根据本发明构思的一些实施例的半导体封装件具有对称的信号结构，并减少了由信号的路径的差异引起的信号斜交，因此可增强运行稳定性。即使布置引脚和芯片焊盘的顺序不同，但是根据半导体本发明构思的一些实施例的半导体封装件可以包括通过再分布而彼此电连接的恰当的连接线路。在本说明书中将描述出其他效果。
前述是实施例的举例说明，且不被解释为限制于实施例。尽管已经描述了一些实施例，但本领域技术人员应容易理解的是，可在没有实质地背离新颖性教导和优点的情况下进行多种修改。因此，在如权利要求中限定的本发明构思的范围中意图包括所有这些修改。在权利要求中，手段加功能条款意图覆盖执行所述功能的在这里描述的结构，并且不仅意图覆盖结构等同物而且意图覆盖等同的结构。

Claims (20)

1.一种半导体封装件，该半导体封装件具有第一侧面、第二侧面以及与第一侧面和第二侧面垂直的第三侧面，所述半导体封装件包括：
第一引脚，与第一侧面相邻；
第二引脚，与第二侧面相邻；
半导体芯片堆叠件，在第一引脚和第二引脚之间且包括多个半导体芯片；以及
再分布结构，在半导体芯片堆叠件上，
其中，半导体堆叠件中的至少一个半导体芯片包括设置成接近第三侧面的多个第一芯片焊盘，
其中，所述再分布结构包括：
第一再分布焊盘，与第一侧面相邻且电连接到第一引脚；
第二再分布焊盘，与第二侧面相邻且电连接到第二引脚；以及
第三再分布焊盘，与第三侧面相邻且电连接到第一芯片焊盘中的第一个和第一再分布焊盘。
2.如权利要求1所述的半导体封装件，其中，第一引脚包括具有在半导体芯片堆叠件下面经过且延伸为与第三侧面相邻的一端的第一内引脚。
3.如权利要求2所述的半导体封装件，其中，半导体芯片堆叠件中的至少一个半导体芯片包括与第三侧面相邻且电连接到第一内引脚的一端的第二芯片焊盘。
4.如权利要求3所述的半导体封装件，其中，第二引脚包括具有在半导体芯片堆叠件下面经过且延伸为与第三侧面相邻的一端的第二内引脚。
5.如权利要求4所述的半导体封装件，其中，半导体芯片堆叠件中的至少一个半导体芯片包括与第三侧面相邻且电连接到第二内引脚的一端的第三芯片焊盘。
6.如权利要求1所述的半导体封装件，其中，再分布结构包括与第三侧面相邻且电连接到第二再分布焊盘和第一芯片焊盘中的第二个的第四再分布焊盘。
7.如权利要求1所述的半导体封装件，其中，再分布结构包括将第一再分布焊盘电连接到第一芯片焊盘中的第一个的水平延伸的第一再分布互连件。
8.如权利要求7所述的半导体封装件，其中，再分布结构包括三维连接第一再分布互连件的部分的第一再分布引线。
9.如权利要求1所述的半导体封装件，其中，再分布结构包括：
上互连件；
下互连件，以及
再分布通孔，垂直地将上互连件连接到下互连件。
10.如权利要求1所述的半导体封装件，所述半导体封装件还包括安装在半导体芯片堆叠件上的插入件，其中，再分布结构设置在插入件上。
11.如权利要求10所述的半导体封装件，其中，插入件包括：
插入件基板，以及
金属互连件，形成在插入件基板中，
其中，金属互连件的部分限定第一再分布焊盘、第二再分布焊盘和/或第三再分布焊盘。
12.如权利要求1所述的半导体封装件，其中，以俯视图观看，半导体芯片堆叠件中的每个半导体芯片的芯片焊盘对齐，其中，所述半导体封装件还包括电连接对齐的芯片焊盘的芯片间引线。
13.如权利要求1所述的半导体封装件，所述半导体封装件还包括设置在再分布结构上的逻辑芯片，其中，逻辑芯片包括电连接到第一再分布焊盘的第一逻辑芯片焊盘。
14.如权利要求13所述的半导体封装件，其中，逻辑芯片包括电连接到第一芯片焊盘中的一个的第二逻辑芯片焊盘。
15.一种半导体封装件，该半导体封装件具有第一侧面、第二侧面以及与第一侧面和第二侧面垂直的第三侧面，所述半导体封装件包括：
多个第一引脚，与第一侧面相邻；
多个第二引脚，与第二侧面相邻；
半导体芯片堆叠件，设置在第一引脚和第二引脚之间，半导体芯片堆叠件包括下面的半导体芯片和上面的半导体芯片；以及
再分布结构，在半导体芯片堆叠件上，
其中，下面的半导体芯片包括与第三侧面相邻的下面的芯片焊盘，
其中，上面的半导体芯片包括与第三侧面相邻的上面的芯片焊盘，
其中，第一引脚包括具有与第一侧面相邻的一端和另一端的第一外引脚以及具有与第一侧面相邻的一端和在半导体芯片堆叠件下面经过且延伸为与第三侧面相邻以电连接到下面的芯片焊盘的另一端的第一内引脚，以及
其中，再分布结构包括：
第一再分布焊盘，与第一侧面相邻且电连接到第一外引脚；
第二再分布焊盘，与第二侧面相邻且电连接到第二引脚中的一个；
第三再分布焊盘，与第三侧面相邻且电连接到上面的芯片焊盘；以及
第一再分布互连件，将第一再分布焊盘电连接到第三再分布焊盘。
16.一种集成电路装置封装件，所述集成电路装置封装件包括：
第一引脚和第二引脚，分别与所述封装件的相对的第一侧面和第二侧面相邻；
芯片堆叠件，包括位于所述封装件的第一侧面和第二侧面之间的多个集成电路芯片，其中，至少一个芯片包括与所述封装件的在第一侧面和第二侧面之间的第三侧面相邻的多个芯片焊盘；以及
再分布结构，在芯片堆叠件上且延伸为与芯片堆叠件的外围边缘相邻，其中，再分布结构包括将第一引脚和第二引脚电连接到与第三侧面相邻的对应的芯片焊盘的导电互连件，
其中，再分布结构的导电互连件是对称的，以提供从第一引脚和第二引脚至对应的芯片焊盘的电学长度相似的信号路径。
17.如权利要求16所述的封装件，其中，再分布结构包括：
第一再分布焊盘、第二再分布焊盘和多个第三再分布焊盘，分别与在所述封装件的第一侧面处、第二侧面处和第三侧面处的芯片堆叠件的外围边缘相邻，其中，导电互连件将第一再分布焊盘和第二再分布焊盘电连接到对应的第三再分布焊盘；
第一再分布引线，将第一引脚连接到第一再分布焊盘；
第二再分布引线，将第二引脚连接到第二再分布焊盘；以及
第三引线，将对应的芯片焊盘连接到对应的第三再分布焊盘。
18.如权利要求17所述的封装件，其中，第一引脚和第二引脚包括与芯片堆叠件的外围边缘相邻的第一外引脚和第二外引脚，且第一引脚和第二引脚还包括：
第一内引脚和第二内引脚，在芯片堆叠件下面分别从相邻的芯片堆叠件的在第一侧面和第二侧面处的外围边缘延伸到相邻的芯片堆叠件的在第三侧面处的外围边缘，
其中，第一内引脚和第二内引脚电连接到与第三侧面相邻的对应的芯片焊盘。
19.如权利要求17所述的封装件，其中，导电互连件包括沿再分布结构的表面延伸的平面的导电互连件、中间再分布引线和/或通孔。
20.如权利要求17所述的封装件，
其中，再分布结构设置在芯片堆叠件中的最上面的芯片上，或者
其中，再分布结构设置在芯片堆叠件上的插入件基板上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105070671A (zh) * 2015-09-10 2015-11-18 中芯长电半导体（江阴）有限公司 一种芯片封装方法
CN108288616A (zh) * 2016-12-14 2018-07-17 成真股份有限公司 芯片封装
CN112466835A (zh) * 2019-09-06 2021-03-09 爱思开海力士有限公司 半导体封装及其制造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
KR20140135319A (ko) * 2013-05-15 2014-11-26 삼성전자주식회사 와이어 본딩 방법 및 이를 이용하여 제조된 반도체 패키지
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
KR102150111B1 (ko) * 2014-10-01 2020-08-31 에스케이하이닉스 주식회사 반도체 적층 패키지
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10490528B2 (en) * 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US11171114B2 (en) * 2015-12-02 2021-11-09 Intel Corporation Die stack with cascade and vertical connections
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10679949B2 (en) * 2016-03-11 2020-06-09 Mediatek Inc. Semiconductor package assembly with redistribution layer (RDL) trace
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
KR102554415B1 (ko) * 2016-11-18 2023-07-11 삼성전자주식회사 반도체 패키지
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR20210090521A (ko) * 2020-01-10 2021-07-20 에스케이하이닉스 주식회사 본딩 와이어 분지 구조를 포함한 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332194A (ja) 1999-05-20 2000-11-30 Nec Ic Microcomput Syst Ltd マルチチップパッケージ
JP2001127246A (ja) 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
JP3590039B2 (ja) 2002-07-24 2004-11-17 沖電気工業株式会社 半導体装置及びその製造方法
KR100498488B1 (ko) 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
KR20050079325A (ko) 2004-02-05 2005-08-10 주식회사 하이닉스반도체 반도체 패키지
JP2005303185A (ja) 2004-04-15 2005-10-27 Toshiba Corp 半導体装置
US7592691B2 (en) 2006-09-01 2009-09-22 Micron Technology, Inc. High density stacked die assemblies, structures incorporated therein and methods of fabricating the assemblies
KR20100127923A (ko) 2009-05-27 2010-12-07 엘지이노텍 주식회사 리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105070671A (zh) * 2015-09-10 2015-11-18 中芯长电半导体（江阴）有限公司 一种芯片封装方法
WO2017041519A1 (zh) * 2015-09-10 2017-03-16 中芯长电半导体（江阴）有限公司 一种芯片封装方法
US10553458B2 (en) 2015-09-10 2020-02-04 Sj Semiconductor (Jiangyin) Corporation Chip packaging method
CN108288616A (zh) * 2016-12-14 2018-07-17 成真股份有限公司 芯片封装
CN108288616B (zh) * 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
CN112466835A (zh) * 2019-09-06 2021-03-09 爱思开海力士有限公司 半导体封装及其制造方法
CN112466835B (zh) * 2019-09-06 2024-01-26 爱思开海力士有限公司 半导体封装及其制造方法

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Publication number Publication date
CN103187376B (zh) 2017-04-26
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KR20130078221A (ko) 2013-07-10

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