KR20130078221A - 재배선 구조를 갖는 반도체 패키지 - Google Patents

재배선 구조를 갖는 반도체 패키지 Download PDF

Info

Publication number
KR20130078221A
KR20130078221A KR1020110147034A KR20110147034A KR20130078221A KR 20130078221 A KR20130078221 A KR 20130078221A KR 1020110147034 A KR1020110147034 A KR 1020110147034A KR 20110147034 A KR20110147034 A KR 20110147034A KR 20130078221 A KR20130078221 A KR 20130078221A
Authority
KR
South Korea
Prior art keywords
redistribution
pad
lead
chip
semiconductor chip
Prior art date
Application number
KR1020110147034A
Other languages
English (en)
Other versions
KR101924388B1 (ko
Inventor
박철
강선원
백중현
김길수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110147034A priority Critical patent/KR101924388B1/ko
Priority to US13/610,077 priority patent/US8791580B2/en
Priority to CN201210583995.XA priority patent/CN103187376B/zh
Publication of KR20130078221A publication Critical patent/KR20130078221A/ko
Application granted granted Critical
Publication of KR101924388B1 publication Critical patent/KR101924388B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

제1 면, 상기 제1면과 대향하는 제2 면, 및 상기 제1 면 및 제2 면과 수직하는 제3 면을 갖는 다이 패드반도체 패키지에 있어서, 상기 제1 면과 가깝게 배치된 제1 리드, 상기 제2 면과 가깝게 배치된 제2 리드, 상기 제1 리드와 상기 제2 리드의 사이에 배치되고 다수 개의 반도체 칩을 포함하는 반도체 칩 적층, 및 상기 반도체 칩 적층 상에 배치된 재배선 구조를 포함하고, 상기 반도체 칩 적층의 적어도 하나의 반도체 칩은, 상기 제3 면과 가깝게 배치된 다수 개의 제1 칩 패드들을 포함하고, 상기 재배선 구조는, 상기 제1 면에 가깝게 배치되고, 상기 제1 리드와 전기적으로 연결된 제1 재배선 패드, 상기 제2 면에 가깝게 배치되고, 상기 제2 리드와 전기적으로 연결된 제2 재배선 패드, 및 상기 제3 면에 가깝게 배치되고, 상기 제1 칩 패드들 중 어느 하나(first one of the first chip pads) 및 상기 제1 재배선 패드와 전기적으로 연결된 제3 재배선 패드를 포함한다.

Description

재배선 구조를 갖는 반도체 패키지{Semiconductor Package having a redistribution structure}
본 발명은 재배선 구조를 갖는 반도체 패키지에 관한 것이다.
반도체 패키지의 고속 동작, 대용량, 저전력 소비 등에 대한 요구가 증가하고 있다. 이에, 반도체 패키지의 리드들과 반도체 칩의 칩 패드를 전기적으로 연결하는 기술이 매우 복잡하고 어려워지고 있다.
본 발명이 해결하고자 하는 과제는, 재배선 구조를 갖는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 대칭적인 신호선 구조를 갖는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 다양한 모양의 재배선 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 재배선 구조 및 로직 칩을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 재배선 구조를 갖는 반도체 패키지를 포함하는 다양한 전자 시스템들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 패키지는, 제1 면, 상기 제1면과 대향하는 제2 면, 및 상기 제1 면 및 제2 면과 수직하는 제3 면을 갖는 다이 패드반도체 패키지에 있어서, 상기 제1 면과 가깝게 배치된 제1 리드, 상기 제2 면과 가깝게 배치된 제2 리드, 상기 제1 리드와 상기 제2 리드의 사이에 배치되고 다수 개의 반도체 칩을 포함하는 반도체 칩 적층, 및 상기 반도체 칩 적층 상에 배치된 재배선 구조를 포함하고, 상기 반도체 칩 적층의 적어도 하나의 반도체 칩은, 상기 제3 면과 가깝게 배치된 다수 개의 제1 칩 패드들을 포함하고, 상기 재배선 구조는, 상기 제1 면에 가깝게 배치되고, 상기 제1 리드와 전기적으로 연결된 제1 재배선 패드, 상기 제2 면에 가깝게 배치되고, 상기 제2 리드와 전기적으로 연결된 제2 재배선 패드, 및 상기 제3 면에 가깝게 배치되고, 상기 제1 칩 패드들 중 어느 하나(first one of the first chip pads) 및 상기 제1 재배선 패드와 전기적으로 연결된 제3 재배선 패드를 포함할 수 있다.
상기 제1 리드는 일 단부가 상기 반도체 칩의 하부를 지나 상기 제3 면과 가깝도록 연장하는 제1 연장 리드이너 리드를 포함할 수 있다.
상기 반도체 칩 적층의 적어도 하나의 반도체 칩은 상기 제3 면과 가깝게 배치되고 상기 제1 연장 리드이너 리드의 일 단부와 전기적으로 연결된 제2 칩 패드를 포함할 수 있다.
상기 제2 리드는 일 단부가 상기 반도체 칩의 하부를 지나 상기 제3 면과 가깝도록 연장하는 제2 연장 리드이너 리드를 포함할 수 있다.
상기 반도체 칩 적층의 적어도 하나의 반도체 칩은 상기 제3 면과 가깝게 배치되고 상기 제2 연장 리드이너 리드의 일 단부와 전기적으로 연결된 제3 칩 패드를 포함할 수 있다.
상기 재배선 구조는 상기 제3 면에 가깝게 배치되고 상기 제2 재배선 패드 및 상기 제1 칩 패드들 중의 다른 하나와 전기적으로 연결된 제4 재배선 패드를 포함할 수 있다.
상기 재배선 구조는 상기 제1 재배선 패드와 상기 제1 칩 패드들의 상기 하나를 전기적으로 연결하는 수평으로 연장하는 제1 재배선 배선을 포함할 수 있다.
상기 재배선 구조는 상기 제1 재배선 배선을 3차원적으로 연결하는 제1 재배선 와이어를 포함할 수 있다.
상기 재배선 구조는 상부 배선, 하부 배선, 및 상기 상부 배선과 상기 하부 배선을 수직으로 연결하는 재배선 비아를 포함할 수 있다.
상기 반도체 패키지는 상기 반도체 칩 적층 상에 탑재된 인터포저를 포함하고, 상기 재배선 구조는 상기 인터포저 상에 구현될 수 있다.
상기 인터포저는 인터포저 기판, 상기 인터포저 기판 내에 형성된 금속 배선을 포함하고, 상기 제1 재배선 패드, 상기 재2 재배선 패드, 및 상기 제3 재배선 패드는 상기 금속 배선의 일부일 수 있다.
상기 반도체 칩 적층의 각 반도체 칩들은 동일한 위치에 해당하도록 배치된 칩 패드들을 포함하고, 상기 동일한 위치에 해당하도록 배치된 칩 패드들을 전기적으로 연결하는 칩 간 와이어들을 더 포함할 수 있다.
상기 반도체 패키지는 상기 재배선 구조 상에 배치된 로직 칩을 더 포함하고, 상기 로직 칩은 상기 제1 재배선 패드와 전기적으로 연결되는 제1 로직 칩 패드를 포함할 수 있다.
상기 로직 칩은 상기 제1 칩 패드들 중의 어느 하나와 전기적으로 연결되는 제2 로직 칩 패드를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 면과 가깝게 배치된 다수 개의 제1 리드들, 상기 제1 면과 대향하는 제2 면과 가깝게 배치된 다수 개의 제2 리드들, 상기 제1 리드들과 상기 제2 리드들의 사이에 배치된 반도체 칩 적층, 상기 반도체 칩 적층은 하부 반도체 칩 및 상부 반도체 칩을 포함하고, 및 상기 반도체 칩 적층 상에 배치된 재배선을 포함하고, 상기 하부 반도체 칩은 상기 제1 면 및 상기 제2 면과 수직하는 제3 면에 가깝게 배치된 하부 칩 패드를 포함하고, 상기 상부 반도체 칩은 상기 제3 면에 가깝게 배치된 상부 칩 패드를 포함하고, 상기 제1 리드들은, 타 단부가 상기 제1 면과 가깝게 배치된 제1 단축 리드아우터 리드, 및 타 단부가 상기 반도체 칩의 하부를 지나 상기 제3 면과 가깝게 연장하고 상기 하부 칩 패드와 전기적으로 연결되는 제1 연장 리드이너 리드를 포함하고, 상기 재배선 구조는, 상기 제1 면에 가깝게 배치되고 상기 제1 단축 리드아우터 리드와 전기적으로 연결되는 제1 재배선 패드, 상기 제2 면에 가깝게 배치되고 상기 제2 리드들 중의 하나와 전기적으로 연결되는 제2 재배선 패드, 상기 제3 면에 가깝게 배치되고 상기 상부 칩 패드와 전기적으로 연결되는 제3 재배선 패드, 및 상기 제1 재배선 패드를 상기 제3 재배선 패드와 전기적으로 연결하는 제1 재배선 배선을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 복잡해지는 리드 또는 칩 패드들의 구성에 따라 자유롭게 구현된 전기적 연결들을 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 대칭적인 신호선 구조를 가지므로 신호들이 경로 차이에 의한 신호 스큐(skew)가 작아지므로 동작 안정성이 개선될 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 리드들의 배열 순서와 칩 패드들의 배열 순서가 서로 다를지라도 재배선을 통해 전기적으로 연결된 올바른 연결들을 포함할 수 있다. 기타 효과들은 본문 내에서 언급될 것이다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 개념적인 분해 사시도이고, 1b는 내부 사시도이고, 1c은 내부 평면도이고, 및 1d 및 1e는 측면도 또는 종단면도이다.
도 1f 및 1g는 본 발명의 다양한 실시예들에 의한 인터포저들의 재배선 구조의 배선 개념들을 설명하기 위한 개념적인 종단면도들이다.
도 2a 및 2b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 개념적인 내부 사시도 및 측면도이다.
도 2c 및 2d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 인터포저들의 재배선 구조의 배선 개념을 설명하기 위한 개념적인 종단면도들이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 개념적인 내부 사시도이고 도 3b는 본 발명의 기술적 사상의 일 실시예에 의한 인터포저의 종단면도이다.
도 4a 및 4b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 개념적으로 도시한 내부 사시도 및 상면도이다.
도 4c 및 4d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 인터포저들을 개념적으로 도시한 상면도들이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 개념적으로 도시한 내부 사시도이다.
도 5b 내지 5d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 칩 적층들의 재배선 구조들을 보다 상세하게 설명하기 위한 개념적인 종단면도들이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 개념적으로 도시한 내부 사시도이다.
도 6b 내지 6d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 칩 적층들의 재배선 구조들을 보다 상세하게 설명하기 위한 개념적인 종단면도들이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 개념적으로 도시한 내부 사시도이다.
도 7b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층의 재배선 구조를 보다 상세하게 설명하기 위한 최상부 반도체 칩의 개념적인 종단면도이다.
도 8 내지 10은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지(10H)를 개념적으로 도시한 내부 사시도이다.
도 11a 내지 14c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들을 개념적으로 도시한 내부 사시도 및 측면도이다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 17은 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들중 적어도 하나를 포함하는 가진 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서, "가깝다" 또는 "인접한다"는 표현은 유사한 구성 요소들 중 어느 하나와 상대적으로 가깝거나 인접하게 위치한다는 의미로 이해될 수 있다. 예를 들어, 구성 요소가 제1면과 가깝다는 표현은 특정한 구성 요소가 제2면 내지 제4면보다 제1면과 가장 가깝게 위치한다는 것으로 이해될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 개념적인 분해 사시도이고, 1b는 내부 사시도이고, 1c은 내부 평면도이고, 및 1d 및 1e는 측면도 또는 종단면도이다.
도 1a 내지 1e를 참조하면, 반도체 패키지(10A)는 리드들(310, 315, leads), 반도체 칩 적층(400A, semiconductor chip stack), 및 인터포저(500A, interposer)를 포함할 수 있다. 반도체 패키지(10A)는 다이 패드(200)를 더 포함할 수 있다.
다이 패드(200)는 절연성 물질을 포함할 수 있다. 예를 들어, 알루미나 평판, 세라믹스 평판, 또는 에폭시 수지를 포함할 수 있다. 리드들(310, 315)은 다이 패드(200) 상에 탑재될 수 있다. 반도체 칩 적층(400A)은 리드들(310, 315) 상에 탑재될 수 있다. 반도체 칩 적층(400A) 상에 인터포저(500A)가 탑재될 수 있다.
반도체 패키지(10A)는 제1 면(S1, first side) 내지 제4 면(S4, fourth side)을 가질 수 있다. 예를 들어, 반도체 패키지(10A)의 제3 면(S3)은 반도체 칩 적층(400A)의 칩 패드들(410A-410D)과 인접할 수 있다. 반도체 패키지(10A)의 제1 면(S1) 및 제2 면(S2)은 각각 제3 면(S3)과 수직할 수 있다. 예를 들어, 제1 면(S1)과 제2 면(S2)은 서로 대향할 수 있다. 제4 면(S4)은 제3 면(S3)과 대향할 수 있다. 예를 들어, 제4 면(S4)은 제1 면(S1) 및 제2 면(S2)과 수직할 수 있다. 제1 면(S1) 내지 제4 면(S4)은 다이 패드(200)의 4면들을 의미할 수도 있다. 예를 들어, 본 명세서에서, 제1 면 내지 제4 면은 반도체 패키지(10A) 또는 다이 패드(200)의 외면들을 의미할 수 있다.
리드들(310, 315)은 제1 면(S1)과 인접하게 배치된 제1 리드들(310) 및 제2 면(S2)과 인접하게 배치된 제2 리드들(315)을 포함할 수 있다. 제1 리드들(310)은 제1 연장 리드이너 리드(320) 및 제1 단축 리드아우터 리드(330)를 포함할 수 있다. 제2 리드들(315)은 제2 연장 리드이너 리드(325) 및 제2 단축 리드아우터 리드(335)를 포함할 수 있다. 제1 연장 리드이너 리드(320)의 일 단부는 제1 면(S1)에 가깝게 위치하고, 타 단부는 제3 면(S3)에 가깝게 위치할 수 있다. 예를 들어, 제1 연장 리드이너 리드(320)의 타 단부는 제1 면(S1)으로부터 제3 면(S3)을 향하도록 연장하여, 반도체 칩 적층(400A)의 최하부 반도체 칩(401A)의 하부를 지나 최하부 칩 패드들(410A)의 일부에 대응하도록 정렬될 수 있다. 제2 연장 리드이너 리드(325)의 일 단부는 제2 면(S2)에 가깝게 위치하고, 타 단부는 제3 면(S3)에 가깝게 위치할 수 있다. 예를 들어, 제2 연장 리드이너 리드(325)의 타 단부는 제2 면(S2)으로부터 제3 면(S3)을 향하도록 연장하여, 반도체 칩 적층(400A)의 최하부 반도체 칩(401A)의 하부를 지나 최하부 칩 패드들(410A)의 일부에 대응하도록 정렬될 수 있다. 제1 연장 리드이너 리드(320) 및 제2 연장 리드이너 리드(325)는 동일한 레벨에 배치될 수 있다. 예를 들어, 제1 연장 리드이너 리드(320) 및 제2 연장 리드이너 리드(325)는 서로 교차하지 않고, 서로 평행하거나 독립적으로 배열될 수 있다. 제1 단축 리드아우터 리드(330)의 일 단부는 및 타 단부는 제1면(S1)과 인접한 위치에 배열될 수 있다. 제2 단축 리드아우터 리드(335)의 일 단부 및 타 단부는 제2면(S2)과 인접한 위치에 배열될 수 있다.
반도체 칩 적층(400A)은 계단형 캐스캐이드(cascade), 지그재그, 또는 오버 행 형태로 적층된 다수 개의 반도체 칩들(401A-401D)을 포함할 수 있다. 본 실시예에서, 예시적으로 4개의 반도체 칩들(401A-401D)이 계단형 캐스캐이드 형태로 적층된 것이 도시되었다. 본 발명의 기술적 사상에 의하면, 반도체 칩 적층(400A)은 8개, 16개, 32개, 64개 등, 2의 제곱 개의 반도체 칩들(401x)을 포함할 수 있다. 각 반도체 칩들(401A-401D)은 어느 한 변에 집중 배열된 칩 패드들(410A-410D)을 포함할 수 있다. 예를 들어, 각 반도체 칩들(401A-401D)은 제 3면(S3)과 가깝게 배열된 칩 패드들(410A-410D)을 포함할 수 있다. 반도체 칩들(401A-401D)이 캐스캐이드 형태로 적층되었으므로, 칩 패드들(410A-410D)은 노출될 수 있다. 다수 개의 반도체 칩들(401A-401D)은 동일한 낸드 플래시 메모리를 포함할 수 있다. 예를 들어, 각 반도체 칩들(401A-401D)의 동일한 위치에 배열된 칩 패드들(410A-410D)은 칩간 와이어들(620, inter-chip wires)을 통하여 서로 전기적으로 연결될 수 있다. 제3면(S3)과 인접하도록 연장한 제1 연장 리드이너 리드(320) 및 제2 연장 리드이너 리드(320, 325)는 각각 다수 개의 반도체 칩들(401A-401D)과 다이렉트 와이어들(610, direct wires)을 통하여 전기적으로 연결될 수 있다.
인터포저(500A)는 재배선 구조를 포함할 수 있다. 인터포저(500A)의 재배선 구조는 제1 면(S1)과 가깝도록 배열된 제1 재배선 패드(510), 제2 면(S2)과 가깝도록 배열된 제2 재배선 패드(510), 제3 면(S3)과 가깝도록 배열된 제3 재배선 패드(530), 및 재배선 배선(570)을 포함할 수 있다. 재배선 배선(570)은 수평으로 연장할 수 있다. 예를 들어, 수평으로 연장하는 모양을 가질 수 있다.
제1 재배선 패드(510)는 제1 단축 리드아우터 리드(330)와 제1 재배선 와이어(640)를 통하여 직접적/전기적으로 연결될 수 있다.
제2 재배선 패드(520)는 제2 단축 리드아우터 리드(335)와 제2 재배선 와이어(650)를 통하여 직접적/전기적으로 연결될 수 있다.
제3 재배선 패드(530)는 칩 패드들(410A-410D) 중 어느 하나는 제3 재배선 와이어(630)를 통하여 직접적/전기적으로 연결될 수 있다. 예를 들어, 제3 재배선 패드(530)는 반도체 칩 적층(400A)의 최상부에 적층된 반도체 칩(401D)의 칩 패드(410D)와 제3 재배선 와이어(630)를 통하여 직접적/전기적으로 연결될 수 있다.
재배선 배선(570)은 제1 재배선 패드(510)와 제3 재배선 패드(530)를 전기적으로 연결할 수 있다. 또는, 재배선 배선(570)은 제2 재배선 패드(520)와 제3 재배선 패드(530)를 전기적으로 연결할 수 있다.
인터포저(500A)는 PCB(printed circuit board)를 포함할 수 있다. 예를 들어, 제1 재배선 패드(510), 제2 재배선 패드(520), 제3 재배선 패드(530) 및 재배선 배선(570)은 PCB의 금속 배선의 일부들일 수 있다.
예를 들어, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10A)는 다음과 같은 전기적 연결들을 포함할 수 있다.
제1 연결: 제1 단축 리드아우터 리드(330) - 제1 재배선 와이어(640) - 제1 재배선 패드(510) - 재배선 배선(570) - 제3 재배선 패드(530) - 제3 재배선 와이어(630) - 칩 패드들(410A-401D) 중의 어느 하나
제2 연결: 제2 단축 리드아우터 리드(335) - 제2 재배선 와이어(650) - 제2 재배선 패드(520) - 재배선 배선(570) - 제3 재배선 패드(530) - 제3 재배선 와이어(630) - 칩 패드들(410A-410D) 중의 어느 하나
제3 연결: 제1 연장 리드이너 리드(320) - 다이렉트 와이어(610) - 칩 패드들(410A-410D) 중의 어느 하나
제4 연결: 제2 연장 리드이너 리드(325) - 다이렉트 와이어(610) - 칩 패드들(410A-410D) 중의 어느 하나
모든 연결들에서, 칩 패드들(410A-410D)은 칩 간 와이어들(620)을 통하여 전기적으로 연결될 수 있다.
도 1f 및 1g는 본 발명의 다양한 실시예들에 의한 인터포저들(500Aa, 500Ab)의 재배선 구조의 배선 개념들(routing concept)을 설명하기 위한 개념적인 종단면도들이다.
도 1f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500Aa)의 재배선 구조는 인터포저 기판(501) 내에 매몰된 매몰 배선(570a)을 포함할 수 있다. 매몰 배선(570a)의 일부는 외부로 노출될 수 있다. 매몰 배선(570a)의 외부로 노출된 부분들은 제1 재배선 와이어(640), 제2 재배선 와이어(650) 및/또는 제3 재배선 와이어(630)와 전기적으로 연결될 수 있다. 예를 들어, 매몰 배선(570a)이 외부로 노출된 부분들은 각각 제1 재배선 패드(510), 제2 재배선 패드(520), 및 제3 재배선 패드(530)로 이용될 수 있다. 예를 들어, 본 발명의 기술적 사상에서, 매몰 배선(570a), 제1 재배선 패드(510), 제2 재배선 패드(520), 및/또는 제3 재배선 패드(530)는 일체형이거나 물질적으로 연속하는 구성 요소들일 수 있다.
도 1g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500Ab)의 재배선 구조는 인터포저 기판(501)의 표면에 노출된 노출 배선(570b)을 포함할 수 있다. 노출 배선(570b)은 제1 재배선 와이어(640), 제2 재배선 와이어(650) 및/또는 제3 재배선 와이어(630)와 전기적으로 연결될 수 있다. 예를 들어, 노출 배선(570b)의 일부가 각각 제1 재배선 패드(510), 제2 재배선 패드(520), 및 제3 재배선 패드(530)로 이용될 수 있다. 예를 들어, 본 발명의 기술적 사상에서, 매몰 배선(570a), 제1 재배선 패드(510), 제2 재배선 패드(520), 및/또는 제3 재배선 패드(530)들은 일체형이거나 물질적으로 연속하는 구성 요소들일 수 있다.
본 발명의 기술적 사상에 의하면, 제1 리드들(310) 또는 제2 리드들(315)을 통하여 외부로부터 수신된 신호들은 다양한 구성 요소들을 통하여 다양한 위치에 전달될 수 있다. 예를 들어, 제1 리드들(310) 또는 제2 리드들(315)의 배열 순서와 반도체 칩들(410A-401D)의 칩 패드들(401A-401D)의 기능적인 배열 순서가 서로 다른 경우, 반도체 패키지(10A)의 외부로부터 수신된 신호들은 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500A)의 재배선 구조를 이용하여 임의의 다양한 위치로 전달될 수 있다. 또한, 반도체 패키지(10A)의 내부로부터 외부로 송신될 신호들도 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500A)의 재배선 구조를 이용하여 임의의 다양한 위치로 전달될 수 있다.
본 발명의 기술적 사상에 의하면, 재배선 구조는 명령 신호들 또는 데이터 신호들을 전달할 수 있다. 예를 들어, 재배선 구조는 CE(chip enable), ALE(address latch enable), CLE(command latch enable), WE(write enable), RE(read enable), 제(write protect), RnB(ready/busy output) 또는 파워 (Vdd, Vcc, Vss or ground)를 전달할 수 있다. 또는, 재배선 구조는 데이터 신호들을 전달할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10A)는 대칭적인 신호선 구조를 가질 수 있다. 예를 들어, 제1 리드들(310)이 반도체 패키지(10A)의 제1면(S1)에 가깝게 배치되고, 제2 리드들(315)이 반도체 패키지(10A)의 제2면(S2)에 가깝게 배치됨으로써 전체적으로 신호선들이 대칭적인 모양을 가질 수 있다. 또한, 반도체 칩들(401A-401T)의 칩 패드들(410A-410D)이 제3면을 향함으로써, 제1 리드들(310) 및 제2 리드들(315)까지의 거리가 대칭적으로 유지될 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10A)는 대칭적인 신호선 구조를 가지므로, 전체적인 신호 스큐(skew)가 작아지고 동작 안정성이 개설될 수 있다. 이러한 본 발명의 기술적 사상의 효과는 본 명세서에 설명된 모든 실시예들서 얻어질 수 있다.
도 2a 및 2b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10B)의 개념적인 내부 사시도 및 측면도이다.
도 2a 및 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10B)는, 리드들(310, 315), 반도체 칩 적층(400A), 및 재배선 구조를 가진 인터포저(500B)를 포함할 수 있고, 인터포저(500B)의 재배선 구조는 인터 재배선 와이어(660)를 포함할 수 있다. 예를 들어, 인터 재배선 와이어(660)는 재배선 배선(570)을 전기적으로 연결할 수 있다. 또한, 예를 들어, 재배선 배선(570)은 중간 패드들(540)을 포함할 수 있고, 중간 패드들(540)은 인터 재배선 와이어(660)를 통하여 전기적으로 연결될 수 있다. 인터 재배선 와이어(660)는 재배선 배선(570)을 크로스(cross)하거나 넘거나(jump over) 또는 3차원적으로 연결할 수 있다. 설명되지 않은 구성 요소들은 도 1a 내지 1g를 참조하여 이해될 수 있을 것이다.
예를 들어, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10B)는 다음과 같은 전기적 연결들을 더 포함할 수 있다.
제5 연결: 제1 단축 리드아우터 리드(330) - 제1 재배선 패드(510) - 재배선 배선(570) - 중간 패드(540) - 인터 재배선 와이어(660) - 중간 패드(540) - 재배선 배선(570) - 제3 재배선 패드(530) - 제3 재배선 와이어(630) - 칩 패드들(410A-401D) 중의 어느 하나
제6 연결: 제2 단축 리드아우터 리드(335) - 제2 재배선 패드(520) - 재배선 배선(570) - 중간 패드(540) - 인터 재배선 와이어(660) - 중간 패드(540) - 재배선 배선(570) - 제3 재배선 패드(530) - 제3 재배선 와이어(630) - 칩 패드들(410A-401D) 중의 어느 하나
제5 연결 및 제6 연결에서, 중간 패드들(540)은 생략될 수도 있다. 예를 들어, 다음과 같은 전기적 연결들을 더 포함할 수 있다.
제7 연결: 제1 단축 리드아우터 리드(330) - 제1 재배선 패드(510) - 재배선 배선(570) - 인터 재배선 와이어(660) - 재배선 배선(570) - 제3 재배선 패드(530) - 제3 재배선 와이어(630) - 칩 패드들(410A-401D) 중의 어느 하나
제8 연결: 제2 단축 리드아우터 리드(335) - 제2 재배선 패드(520) - 재배선 배선(570) - 인터 재배선 와이어(660) - 재배선 배선(570) - 제3 재배선 패드(530) - 제3 재배선 와이어(630) - 칩 패드들(410A-401D) 중의 어느 하나
도 2c 및 2d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 인터포저들(500Ba, 500Bb)의 재배선 구조의 배선 개념(routing concept)을 설명하기 위한 개념적인 종단면도들이다.
도 2c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500Ba)의 재배선 구조는 인터포저 기판(501) 내에 매몰된 매몰 배선(570a)을 포함할 수 있다. 매몰 배선(570a)의 일부는 외부로 노출될 수 있다. 매몰 배선(570a)의 외부로 노출된 부분들은 제1 재배선 와이어(640), 제2 재배선 와이어(650), 제3 재배선 와이어(630) 및/또는 인터 재배선 와이어(660)와 전기적으로 연결될 수 있다. 예를 들어, 매몰 배선(570a)이 외부로 노출된 부분들은 각각 제1 재배선 패드(510), 제2 재배선 패드(520), 제3 재배선 패드(530), 및/또는 제4 재배선 패드(540)로 이용될 수 있다. 예를 들어, 본 발명의 기술적 사상에서, 매몰 배선(570a), 제1 재배선 패드(510), 제2 재배선 패드(520), 제3 재배선 패드(530), 및/또는 제4 재배선 패드(540)는 일체형이거나 물질적으로 연속하는 구성 요소들일 수 있다.
도 2d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500Bb)의 재배선 구조는 인터포저 기판(501)의 표면에 노출된 노출 배선(570b)을 포함할 수 있다. 노출 배선(570b)은 제1 재배선 와이어(640), 제2 재배선 와이어(650), 제3 재배선 와이어(630), 및/또는 인터 재배선 와이어(660)와 전기적으로 연결될 수 있다. 예를 들어, 노출 배선(570b)의 일부가 각각 제1 재배선 패드(510), 제2 재배선 패드(520), 제3 재배선 패드(530), 및/또는 제4 재배선 패드(540)로 이용될 수 있다. 예를 들어, 본 발명의 기술적 사상에서, 매몰 배선(570a), 제1 재배선 패드(510), 제2 재배선 패드(520), 제3 재배선 패드(530), 및/또는 제4 재배선 패드(540)들은 일체형이거나 물질적으로 연속하는 구성 요소들일 수 있다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10C)의 개념적인 내부 사시도이고 도 3b는 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500C)의 종단면도이다.
도 3a 및 3b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10C)는, 리드들(310, 315), 반도체 칩 적층(400A), 및 인터포저(500C)를 포함할 수 있고, 인터포저(500C)는 재배선 비아(550)를 더 포함할 수 있다. 재배선 배선(570)은 상부 배선(570u) 및 하부 배선(570l)을 포함할 수 있다. 재배선 비아(550)는 상부 배선(570u)과 하부 배선(570l)을 전기적으로 연결할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500C)는 인터포저 기판(501) 내에 배치된 코어층(505), 상부 배선(570u), 하부 배선(570l), 및 재배선 비아(550)를 포함할 수 있다. 코어층(505)은 단단한 평판형 절연물을 포함할 수 있다. 예를 들어, 코어층(505)은 플라스틱, 세라믹, 알루미나 또는 고분자물 등을 포함할 수 있다. 상부 배선(570u)은 코어층(505)의 상부에 이격되도록 배치될 수 있다. 하부 배선(570l)은 코어층(505)의 하부에 이격되도록 배치될 수 있다. 재배선 비아(550)는 코어층(505)을 수직으로 관통하여 상부 배선(570u)과 하부 배선(570l)을 전기적으로 연결할 수 있다.
예를 들어, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10C)는 다음과 같은 전기적 연결들을 더 포함할 수 있다.
제9 연결: 제1 단축 리드아우터 리드(330) - 제1 재배선 패드(510) - 상부 배선(570u) - 재배선 비아(550) - 하부 배선(570l) - 상부 배선(570u) - 제3 재배선 패드(530) - 칩 패드들(410A-410D) 중의 어느 하나
제10 연결: 제2 단축 리드아우터 리드(335) - 제2 재배선 패드(520) - 상부 배선(570u) - 재배선 비아(550) - 하부 배선(570l) - 상부 배선(570u) - 제3 재배선 패드(530) - 칩 패드들(410A-410D) 중의 어느 하나
도 4a 및 4b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10D)를 개념적으로 도시한 내부 사시도 및 상면도이다.
도 4a 및 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10D)는 제1 면(S1)에 가깝게 배치된 제1 단축 리드아우터 리드들(330), 제2 면(S2)에 가깝게 배치된 제2 단축 리드아우터 리드들(335), 반도체 칩 적층(400A), 및 인터포저(500Da)를 포함할 수 있다. 예를 들어, 제1 연장 리드이너 리드들(320) 및 제2 연장 리드이너 리드들(325)이 생략될 수 있다. 제1 단축 리드아우터 리드들(330)은 제1 면(S1)과 가깝게 배치된 제1 재배선 패드들(510)과 제1 재배선 와이어들(640)을 통하여 전기적으로 연결될 수 있다. 제2 단축 리드아우터 리드들(335)은 제2 면(S2)과 가깝게 배치된 제2 재배선 패드들(520)과 제2 재배선 와이어들(650)을 통하여 전기적으로 연결될 수 있다. 제1 재배선 패드들(510) 및 제2 재배선 패드들(520)은 재배선 배선(570)을 통하여 제3 면(S3)과 가깝게 배치된 제3 재배선 패드들(530)과 전기적으로 연결될 수 있다. 제3 재배선 패드들(530)은 칩 패드들(410A-410D)과 제3 재배선 와이어들(630)을 통하여 전기적으로 연결될 수 있다.
도 4c 및 4d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 인터포저들(500Db, 500Dc)를 개념적으로 도시한 상면도들이다.
도 4c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500Db)는 인터 재배선 와이어(660)를 더 포함할 수 있다. 인터 재배선 와이어(660)를 통한 재배선 배선(570) 간의 연결은 도 2a 내지 2d를 참조하여 이해될 수 있을 것이다. 점선은 하부 배선(570l)을 의미할 수 있다. 도 4d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 인터포저(500Dc)는 재배선 비아(550)를 더 포함할 수 있다. 재배선 비아들(550)를 이용한 재배선 배선(570) 간의 연결은 도 3a 및 3b를 참조하여 이해될 수 있을 것이다. 도 4c 및 4d에 설명된 배선 개념들은 조합될 수 있다. 예를 들어, 인터포저(500)가 인터 재배선 와이어(660) 및 재배선 비아(550)을 모두 포함할 수 있다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10E)를 개념적으로 도시한 내부 사시도이다.
도 5a를 참조하면, 반도체 패키지(10E)는 리드들(310, 315) 및 반도체 칩 적층(400B)을 포함할 수 있다. 반도체 패키지(10E)는 다이 패드(200)를 더 포함할 수 있다. 리드들(310, 315) 및 반도체 칩 적층(400B)은 다이 패드(200) 상에 탑재될 수 있다. 반도체 칩 적층(400B)은 재배선 구조(700A, redistribution structure)를 포함할 수 있다. 예를 들어, 반도체 칩 적층(400B)의 최상부 적층 반도체 칩(401T)이 재배선 구조(700A)를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조(700A)는 제1 면(S1)과 가깝도록 배치된 제1 재배선 패드(710), 제2 면(S2)과 가깝도록 배치된 제2 재배선 패드(720), 및 재배선 배선(770)을 포함할 수 있다. 최상부 반도체 칩(401T)의 최상부 칩 패드(410T)는 제1 재배선 패드(710) 및/또는 제2 재배선 패드(720)와 재배선 배선(770)을 통하여 전기적으로 연결될 수 있다. 제1 단축 리드아우터 리드(330)와 제1 재배선 패드(710)는 제1 재배선 와이어(640)를 통하여 전기적으로 연결될 수 있다. 제2 단축 리드아우터 리드(335)와 제2 재배선 패드(720)는 제2 재배선 와이어(650)를 통하여 전기적으로 연결될 수 있다.
예를 들어, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10E)는 다음과 같은 전기적 연결들을 더 포함할 수 있다.
제11 연결: 제1 단축 리드아우터 리드(330) - 제1 측면 와이어(640) - 제1 재배선 패드(710) - 재배선 배선(770) - 최상부 칩 패드(410T)
제12 연결: 제2 단축 리드아우터 리드(335) - 제2 측면 와이어(650) - 제2 재배선 패드(720) - 재배선 배선(770) - 최상부 칩 패드(410T)
제13 연결: 제1 단축 리드아우터 리드(330) - 제1 측면 와이어(640) - 제1 재배선 패드(710) - 재배선 배선(770) - 칩 패드들(410A-410C) 중의 어느 하나
제14 연결: 제2 단축 리드아우터 리드(335) - 제2 측면 와이어(650) - 제2 재배선 패드(720) - 재배선 배선(770) - 칩 패드들(410A-410C) 중의 어느 하나
모든 연결들에서, 칩 간 와이어들(620)을 통한 연결들, 예를 들어, 칩 패드들(410A-410C, 410T)의 연결은 선택적으로 형성될 수 있다.
도 5b 내지 5d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 칩 적층들(400Ba-400Bc)의 재배선 구조들(700Aa-700Ac)을 보다 상세하게 설명하기 위한 개념적인 종단면도들이다.
도 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400Ba)은 적층된 다수 개의 반도체 칩들(401A-401C, 401T)을 포함하고, 최상부 반도체 칩(401T)은 제1 형의 재배선 구조(700Aa)를 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 제1 형의 재배선 구조(700Aa)는 제1 재배선 패드(710), 제2 재배선 패드(720), 및 최상부 반도체 칩(401T)의 상부 표면 내에 매몰된 제1 재배선 배선(770A)을 포함할 수 있다. 제1 재배선 패드(710) 및 제2 재배선 패드(720)는 각각 제1 재배선 와이어(640) 또는 제2 재배선 와이어(650)를 통하여 제1 단축 리드아우터 리드(330) 또는 제2 단축 리드아우터 리드(335)와 전기적으로 연결될 수 있다. 최상부 칩 패드(410T)는 제1 재배선 배선(770A)을 통하여 제1 재배선 패드(710) 또는 제2 재배선 패드(720)와 전기적으로 연결될 수 있다. 제1 칩 패드(410A), 제2 칩 패드(410B), 제3 칩 패드(410C), 및 최상부 칩 패드(410T)는 칩 간 와이어(620)을 통하여 전기적으로 연결될 수 있다.
도 5c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400Bb)은 적층된 다수 개의 반도체 칩들(401A-401C, 401T)을 포함하고, 최상부 반도체 칩(401T)은 제2 형의 재배선 구조(700Ab)를 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 제2 형의 재배선 구조(700Ab)는 최상부 반도체 칩(401T)의 상부 표면 내에 형성된 제1 재배선 패드(710), 제2 재배선 패드(720), 및 최상부 반도체 칩(401T)의 상부 표면 상에 노출된 제2 재배선 배선(770B)을 포함할 수 있다. 제2 재배선 배선(770B)은 최상부 칩 패드(410T), 제1 재배선 패드(710), 및/또는 제2 재배선 패드(720)들의 표면의 전부 또는 일부를 덮을 수 있다.
도 5d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400Bc)은 적층된 다수 개의 반도체 칩들(401A-401C, 401T)을 포함하고, 최상부 반도체 칩(401T)은 제3 형의 재배선 구조(700Ac)를 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 제3 형의 재배선 구조(700C)는 최상부 반도체 칩(401T)의 상부 표면 상에 노출된 제1 재배선 패드(711), 제2 재배선 패드(721), 및 제2 재배선 배선(770B)을 포함할 수 있다. 제3 형의 재배선 구조(700Ac)는 제1 형의 재배선 구조(700Aa) 및 제2 형의 재배선 구조(700Ac)를 참조하여 이해될 수 있을 것이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10F)를 개념적으로 도시한 내부 사시도이다.
도 6a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10F)는 리드들(310, 315) 및 반도체 칩 적층(400C)을 포함할 수 있다. 반도체 패키지(10F)는 다이 패드(200)를 더 포함할 수 있다. 리드들(310, 315) 및 반도체 칩 적층(400C)은 다이 패드(200) 상에 탑재될 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400C)은 재배선 구조(700B)를 포함할 수 있다. 예를 들어, 반도체 칩 적층(400C)의 최상부 적층 반도체 칩(401T)이 재배선 구조(700B)를 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조(700B)는 인터 재배선 와이어(760)를 포함할 수 있다. 인터 재배선 와이어(760)는 두 개의 재배선 배선들(770)을 전기적으로 연결할 수 있다. 인터 재배선 와이어(760)는 하나 이상의 재배선 배선(770)을 크로스(cross)하거나 넘거나(jump over) 또는 3차원적으로 연결할 수 있다.
따라서, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10F)는 다음과 같은 전기적 연결들을 더 포함할 수 있다.
제15 연결: 제1 단축 리드아우터 리드(330) - 제1 재배선 와이어(640) - 제1 재배선 패드(710) - 재배선 배선(770) - 인터 재배선 와이어(760) - 재배선 배선(770) - 최상부 칩 패드(410T)
제16 연결: 제2 단축 리드아우터 리드(335) - 제2 재배선 와이어(650) - 제2 재배선 패드(720) - 재배선 배선(770) - 인터 재배선 와이어(760) - 재배선 배선(770) - 최상부 칩 패드(410T)
제15 연결 및 제 16 연결에서, 최상부 칩 패드(410T)는 다른 반도체 칩들(401A-401C)의 칩 패드들(410A-410C)과 칩 간 와이어들(620)을 통하여 전기적으로 연결될 수 있다.
도 6b 내지 6d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 칩 적층들(400Ca, 400Cb, 400Cc)의 재배선 구조들(700Ba, 700Bb, 700Bc)을 보다 상세하게 설명하기 위한 개념적인 종단면도들이다.
도 6b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400Ca)은 적층된 다수 개의 반도체 칩들(401A-401C, 401T)을 포함하고, 최상부 반도체 칩(401T)은 제4 형의 재배선 구조(700Ba)를 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 제4 형의 재배선 구조(700Ba)는 제1 재배선 패드(710), 제2 재배선 패드(720), 최상부 반도체 칩(401T)의 상부 표면 내에 매몰된 제1 재배선 배선(770A), 및 인터 재배선 와이어(760)를 포함할 수 있다. 인터 재배선 와이어(760)는 제1 재배선 배선(770A)을 크로스(cross)하거나 넘거나(jump over) 또는 3차원적으로 연결할 수 있다.
도 6c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400Cb)은 적층된 다수 개의 반도체 칩들(401A-401C, 401T)을 포함하고, 최상부 반도체 칩(401T)은 제5 형의 재배선 구조(700Bb)를 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 제5 형의 재배선 구조(700Bb)는 제1 재배선 패드(710), 제2 재배선 패드(720), 최상부 반도체 칩(401T)의 상부 표면 상에 노출된 제2 재배선 배선(770B), 및 인터 재배선 와이어(760)를 포함할 수 있다. 제2 재배선 배선(770B)은 최상부 칩 패드(410T), 제1 재배선 패드(710), 및/또는 제2 재배선 패드(720)들의 표면의 전부 또는 일부를 덮을 수 있다.
도 6d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400Cc)은 적층된 다수 개의 반도체 칩들(401A-401C, 401T)을 포함하고, 최상부 반도체 칩(401T)은 제6 형의 재배선 구조(700Bc)를 포함할 수 있다. 제6 형의 재배선 구조(700Bc)는 최상부 반도체 칩(401T)의 상부 표면 상에 노출된 제1 재배선 패드(711), 제2 재배선 패드(721), 및 제2 재배선 배선(770B)을 포함할 수 있다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10G)를 개념적으로 도시한 내부 사시도이다.
도 7a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10G)는 리드들(310, 315) 및 반도체 칩 적층(400D)을 포함할 수 있다. 반도체 패키지(10G)는 다이 패드(200)를 더 포함할 수 있다. 리드들(310, 315) 및 반도체 칩 적층(400D)은 다이 패드(200) 상에 탑재될 수 있다. 반도체 칩 적층(400D)은 재배선 구조(700C)를 포함할 수 있다. 예를 들어, 반도체 칩 적층(400D)의 최상부 적층 반도체 칩(401T)이 재배선 구조(700C)를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조(700C)는 제2 면(S1)과 가깝도록 배치된 제1 재배선 패드들(710), 제2 면(S2)과 가깝도록 배치된 제2 재배선 패드들(720), 재배선 배선(770), 및 재배선 비아들(750)을 포함할 수 있다. 최상부 반도체 칩(401T)의 칩 패드들(410T)은 제1 재배선 패드들(710) 및 제2 재배선 패드들(720)과 재배선 배선(770) 및 재배선 비아들(750)을 통하여 전기적으로 연결될 수 있다. 점선은 도 7b의 하부 배선(770l)을 의미한다.
도 7b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400D)의 재배선 구조(700C)를 보다 상세하게 설명하기 위한 최상부 반도체 칩(401T)의 개념적인 종단면도이다.
도 7b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 칩 적층(400D)은 적층된 다수 개의 반도체 칩들(401A-401C, 401T)을 포함하고, 최상부 반도체 칩(401T)은 제7 재배선 구조(700C)를 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 제7 재배선 구조(700C)는 제1 재배선 패드(710), 제2 재배선 패드(720), 상부 재배선 배선(770u), 하부 재배선 배선(770l), 및 재배선 비아(750)를 포함할 수 있다. 재배선 비아(750)는 상부 재배선 배선(770U)과 하부 재배선 배선(770l)을 수직으로 연결할 수 있다.
예를 들어, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10G)는 다음과 같은 전기적 연결들을 포함할 수 있다.
제17 연결: 제1 단축 리드아우터 리드(330) - 제1 재배선 와이어(640) - 제1 재배선 패드(710) - 상부 재배선 배선(770u) - 재배선 비아(750) - 하부 재배선 배선(770l) - 재배선 비아(750) - 상부 재배선 배선(770u) - 최상부 칩 패드(410T)
제18 연결: 제2 단축 리드아우터 리드(335) - 제2 재배선 와이어(650) - 제2 재배선 패드(720) - 상부 재배선 배선(770u) - 재배선 비아(750) - 하부 재배선 배선(770l) - 재배선 비아(750) - 상부 재배선 배선(770u) - 최상부 칩 패드(410T)
제17 연결 및 제18 연결에서, 최상부 칩 패드(410T)는 칩 간 와이어(620)를 통하여 다른 반도체 칩들(401A-401C)의 칩 패드들(410A-410C)과 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조들(700A-700C)은 웨이퍼 레벨에 형성될 수 있다. 예를 들어, 상부 배선(770u) 및 하부 배선(770l)은 웨이퍼 레벨의 금속 배선일 수 있고, 재배선 비아(750)는 웨이퍼 레벨의 금속 비아 플러그일 수 있다. 최상부 칩 패드(401T), 제1 재배선 패드(710), 및 제2 재배선 패드(720)는 각각 웨이퍼 레벨의 입출력 패드 또는 본딩 패드들일 수 있다.
도 8 내지 10은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지(10H)를 개념적으로 도시한 내부 사시도이다.
도 8을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10H)는 제1 면(S1)에 가깝게 배치된 제1 단축 리드아우터 리드들(330), 제2 면(S2)에 가깝게 배치된 제2 단축 리드아우터 리드들(335), 및 반도체 칩 적층(400B)을 포함하고, 반도체 칩 적층(400B)은 재배선 구조(700A)를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조(700A)는 도 5b 내지 5d를 참조하여 이해될 수 있을 것이다.
도 9를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10I)는 제1 면(S1)에 가깝게 배치된 제1 단축 리드아우터 리드들(330), 제2 면(S2)에 가깝게 배치된 제2 단축 리드아우터 리드들(335), 및 반도체 칩 적층(400C)을 포함하고, 반도체 칩 적층(400C)은 재배선 구조(700B)를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조(700B)는 도 6b 내지 6d를 참조하여 이해될 수 있을 것이다.
도 10을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(10J)는 제1 면(S1)에 가깝게 배치된 제1 단축 리드아우터 리드들(330), 제2 면(S2)에 가깝게 배치된 제2 단축 리드아우터 리드들(335), 및 반도체 칩 적층(400D)을 포함하고, 반도체 칩 적층(400D)은 재배선 구조(700C)를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 재배선 구조(700C) 도 7b를 참조하여 이해될 수 있을 것이다 .
도 11a 내지 16c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10K-10V)를 개념적으로 도시한 내부 사시도 및 측면도이다.
도 11a 내지 12c를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10K-10O)은 인터포저(500) 상에 배치된 로직 칩(800)을 더 포함할 수 있다.
로직 칩(800)은 재배선 배선(570)과 전기적으로 연결되는 제1 내지 제3 로직 칩 패드들(810, 820, 830)을 포함할 수 있다. 제1 로직 칩 패드(810)는 제1 로직 칩 와이어(840)를 통하여 제1 리드(310), 제1 재배선 와이어(640), 제1 재배선 패드(510) 및/또는 재배선 배선(570)과 전기적으로 연결될 수 있다. 제2 로직 칩 패드(820)는 제2 로직 칩 와이어(850)를 통하여 제2 리드(315), 제2 재배선 와이어(650), 제2 재배선 패드(520) 및/또는 재배선 배선(570)과 전기적으로 연결될 수 있다. 제3 로직 칩 패드(830)는 제3 로직 칩 와이어(860)를 통하여 제3 재배선 패드(530) 및/또는 재배선 배선(570)과 전기적으로 연결될 수 있다. 로직 칩(800)은 적층된 반도체 칩들(410A-401D, 401T)을 제할 수 있다.
도 13a 내지 14c를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10P-10V)은 재배선 구조(700) 상에 배치된 로직 칩(800)을 더 포함할 수 있다.
로직 칩(800)은 재배선 배선(770)과 전기적으로 연결되는 제1 내지 제3 로직 칩 패드들(810, 820, 830)을 포함할 수 있다. 제1 로직 칩 패드(810)는 제1 로직 칩 와이어(840)를 통하여 제1 리드(310), 제1 재배선 와이어(640), 제1 재배선 패드(710) 및/또는 재배선 배선(770)과 전기적으로 연결될 수 있다. 제2 로직 칩 패드(820)는 제2 로직 칩 와이어(850)를 통하여 제2 리드(315), 제2 재배선 와이어(650), 제2 재배선 패드(720) 및/또는 재배선 배선(770)과 전기적으로 연결될 수 있다. 제3 로직 칩 패드(830)는 제3 로직 칩 와이어(860)를 통하여 제3 재배선 패드(530) 및/또는 재배선 배선(770)과 전기적으로 연결될 수 있다.
도 11a 내지 14c에서, 재배선 구조들이 CE(chip enable), ALE(address latch enable), CLE(command latch enable), WE(write enable), RE(read enable), 제(write protect), RnB(ready/busy output) 또는 파워 (Vdd, Vcc, Vss or ground) 같은 명령 신호들을 전달할 수 있다.
도 11a 내지 14c에서, 재배선 구조들이 데이터 신호들 또는 파워 (Vdd, Vcc, Vss or ground)를 전달할 수 있다. 이 경우, 로직 칩(800)은 버퍼 칩일 수 있다. 버퍼 칩은 일시적으로 명령 또는 데이터를 저장할 수 있다. 예를 들어, 버퍼 칩은 디램(DRAM) 칩, 알램(RRAM) 칩, 피램(PRAM) 칩, 엠램(MRAM) 칩, 또는 에스램(SRAM) 칩을 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10V) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 15를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10V) 중 하나를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다. 반도체 모듈(2200)은 메모리 카드 또는 SSD(solid state disk)를 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10V) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 16을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)에 적용될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급 유닛(Power Unit; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급 유닛(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급 유닛(2330)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급 유닛(2330)으로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러 또는 메모리 유닛일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 패키지들(10A-10V)은 기능 유닛(2340)에 포함될 수 있다.
도 17은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10V) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 17을 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10T) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 포함할 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 메모리(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 재배선페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 캐시 메모리(2416)는 마이크로프로세서(2414)의 동작 메모리 또는 데이터 일시 저장용 메모리로 사용될 수 있다. 예를 들어, 캐시 메모리(2416)은 본 발명의 실시예들에 의한 반도체 패키지들(10A-10V)들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 메모리(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 재배선페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다. 메모리 시스템(2412)은 본 발명의 다양한 실시예들에 의한 반도체 패키지들(10A-10V) 중 하나를 포함할 수 있다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10V) 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10A-10V) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10A-10V: 반도체 패키지
S1: 제1면 S2: 제2면
S3: 제3면 S4: 제4면
200: 다이 패드
310: 제1 리드 315: 제2 리드
320: 제1 연장 리드이너 리드 325: 제2 연장 리드이너 리드
330: 제1 단축 리드아우터 리드 335: 제2 단축 리드아우터 리드
400: 반도체 칩 적층
401A-401D: 반도체 칩들 410A-410D: 칩 패드들
500: 인터포저 501: 인터포저 기판
510: 제1 재배선 패드 520: 제2 재배선 패드
530: 제3 재배선 패드 540: 중간 패드
550: 인터비아들 570: 배선들
610: 다이렉트 와이어 620: 칩간 와이어
630: 제3 재배선 와이어 640: 제1 재배선 와이어
650: 제2 재배선 와이어 660: 제4 재배선 와이어
700: 재배선 구조
710: 제1 재배선 패드 720: 제2 재배선 패드
750: 재배선 비아 760: 인터 재배선 와이어
770: 재배선 배선
800: 로직 칩
810: 제1 로직 칩 패드 810: 제2 로직 칩 패드
830: 제3 로직 칩 패드 840: 제1 로직 칩 와이어
850: 제2 로직 칩 와이어 860: 제3 로직 칩 와이어

Claims (10)

  1. 제1 면, 상기 제1면과 대향하는 제2 면, 및 상기 제1 면 및 제2 면과 수직하는 제3 면을 갖는 다이 패드;반도체 패키지에 있어서,
    상기 제1 면과 가깝게 배치된 제1 리드;
    상기 제2 면과 가깝게 배치된 제2 리드;
    상기 제1 리드와 상기 제2 리드의 사이에 배치되고 다수 개의 반도체 칩을 포함하는 반도체 칩 적층; 및
    상기 반도체 칩 적층 상에 배치된 재배선 구조를 포함하고,
    상기 반도체 칩 적층의 적어도 하나의 반도체 칩은,
    상기 제3 면과 가깝게 배치된 다수 개의 제1 칩 패드들을 포함하고,
    상기 재배선 구조는,
    상기 제1 면에 가깝게 배치되고, 상기 제1 리드와 전기적으로 연결된 제1 재배선 패드;
    상기 제2 면에 가깝게 배치되고, 상기 제2 리드와 전기적으로 연결된 제2 재배선 패드; 및
    상기 제3 면에 가깝게 배치되고, 상기 제1 칩 패드들 중 어느 하나(first one of the first chip pads) 및 상기 제1 재배선 패드와 전기적으로 연결된 제3 재배선 패드를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 리드는,
    일 단부가 상기 반도체 칩의 하부를 지나 상기 제3 면과 가깝도록 연장하는 제1 연장 리드이너 리드를 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 반도체 칩 적층의 적어도 하나의 반도체 칩은,
    상기 제3 면과 가깝게 배치되고 상기 제1 연장 리드이너 리드의 일 단부와 전기적으로 연결된 제2 칩 패드를 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제2 리드는,
    일 단부가 상기 반도체 칩의 하부를 지나 상기 제3 면과 가깝도록 연장하는 제2 연장 리드이너 리드를 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체 칩 적층의 적어도 하나의 반도체 칩은,
    상기 제3 면과 가깝게 배치되고 상기 제2 연장 리드이너 리드의 일 단부와 전기적으로 연결된 제3 칩 패드를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 재배선 구조는,
    상기 제3 면에 가깝게 배치되고 상기 제2 재배선 패드 및 상기 제1 칩 패드들 중의 다른 하나(second one of the first chip pads)와 전기적으로 연결된 제4 재배선 패드를 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 재배선 구조는,
    상기 제1 재배선 패드와 상기 제1 칩 패드들의 상기 하나(the first one of the first chip pads)를 전기적으로 연결하는 수평으로 연장하는 제1 재배선 배선을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 재배선 구조는,
    상기 제1 재배선 배선을 3차원적으로 연결하는 제1 재배선 와이어를 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 칩 적층 상에 탑재된 인터포저를 포함하고,
    상기 재배선 구조는 상기 인터포저 상에 구현되는 반도체 패키지.
  10. 제1 면, 상기 제1 면과 대향하는 제2면, 상기 제1 면 및 제2 면과 수직하는 제3 면을 갖는 다이 패드;반도체 패키지에 있어서,
    상기 다이 패드 상에 상기 제1 면과 가깝게 배치된 다수 개의 제1 리드들;
    상기 다이 패드 상에 상기 제2 면과 가깝게 배치된 다수 개의 제2 리드들;
    상기 다이 패드 상에 상기 제1 리드들과 상기 제2 리드들의 사이에 배치된 반도체 칩 적층, 상기 반도체 칩 적층은 하부 반도체 칩 및 상부 반도체 칩을 포함하고; 및
    상기 반도체 칩 적층 상에 배치된 재배선을 포함하고,
    상기 하부 반도체 칩은 상기 제3 면에 가깝게 배치된 하부 칩 패드를 포함하고, 및
    상기 상부 반도체 칩은 상기 제3 면에 가깝게 배치된 상부 칩 패드를 포함하고,
    상기 제1 리드들은,
    일 단부 및 타 단부가 상기 제1 면과 가깝게 배치된 제1 단축 리드아우터 리드, 및
    일 단부가 상기 제1 면과 가깝게 배치되고 타 단부가 상기 반도체 칩의 하부를 지나 상기 제3 면과 가깝게 연장하여 상기 하부 칩 패드와 전기적으로 연결되는 제1 연장 리드이너 리드를 포함하고,
    상기 재배선 구조는,
    상기 제1 면에 가깝게 배치되고 상기 제1 단축 리드아우터 리드와 전기적으로 연결되는 제1 재배선 패드;
    상기 제2 면에 가깝게 배치되고 상기 제2 리드들 중의 하나와 전기적으로 연결되는 제2 재배선 패드;
    상기 제3 면에 가깝게 배치되고 상기 상부 칩 패드와 전기적으로 연결되는 제3 재배선 패드; 및
    상기 제1 재배선 패드를 상기 제3 재배선 패드와 전기적으로 연결하는 제1 재배선 배선을 포함하는 반도체 패키지.
KR1020110147034A 2011-12-30 2011-12-30 재배선 구조를 갖는 반도체 패키지 KR101924388B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110147034A KR101924388B1 (ko) 2011-12-30 2011-12-30 재배선 구조를 갖는 반도체 패키지
US13/610,077 US8791580B2 (en) 2011-12-30 2012-09-11 Integrated circuit packages having redistribution structures
CN201210583995.XA CN103187376B (zh) 2011-12-30 2012-12-28 具有再分布结构的集成电路封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110147034A KR101924388B1 (ko) 2011-12-30 2011-12-30 재배선 구조를 갖는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20130078221A true KR20130078221A (ko) 2013-07-10
KR101924388B1 KR101924388B1 (ko) 2018-12-04

Family

ID=48678469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110147034A KR101924388B1 (ko) 2011-12-30 2011-12-30 재배선 구조를 갖는 반도체 패키지

Country Status (3)

Country Link
US (1) US8791580B2 (ko)
KR (1) KR101924388B1 (ko)
CN (1) CN103187376B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
KR20140135319A (ko) * 2013-05-15 2014-11-26 삼성전자주식회사 와이어 본딩 방법 및 이를 이용하여 제조된 반도체 패키지
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
KR102150111B1 (ko) * 2014-10-01 2020-08-31 에스케이하이닉스 주식회사 반도체 적층 패키지
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
CN105070671B (zh) * 2015-09-10 2019-05-10 中芯长电半导体（江阴）有限公司 一种芯片封装方法
US10490528B2 (en) * 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
WO2017095401A1 (en) * 2015-12-02 2017-06-08 Intel Corporation Die stack with cascade and vertical connections
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10679949B2 (en) * 2016-03-11 2020-06-09 Mediatek Inc. Semiconductor package assembly with redistribution layer (RDL) trace
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
KR102554415B1 (ko) * 2016-11-18 2023-07-11 삼성전자주식회사 반도체 패키지
CN108288616B (zh) * 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
CN108336056A (zh) * 2018-04-12 2018-07-27 苏州震坤科技有限公司 用于半导体封装结构的万用转接电路层
KR20210029447A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20210090521A (ko) * 2020-01-10 2021-07-20 에스케이하이닉스 주식회사 본딩 와이어 분지 구조를 포함한 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000332194A (ja) 1999-05-20 2000-11-30 Nec Ic Microcomput Syst Ltd マルチチップパッケージ
JP2001127246A (ja) 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
JP3590039B2 (ja) 2002-07-24 2004-11-17 沖電気工業株式会社 半導体装置及びその製造方法
KR100498488B1 (ko) 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
KR20050079325A (ko) 2004-02-05 2005-08-10 주식회사 하이닉스반도체 반도체 패키지
JP2005303185A (ja) 2004-04-15 2005-10-27 Toshiba Corp 半導体装置
US7592691B2 (en) 2006-09-01 2009-09-22 Micron Technology, Inc. High density stacked die assemblies, structures incorporated therein and methods of fabricating the assemblies
KR20100127923A (ko) 2009-05-27 2010-12-07 엘지이노텍 주식회사 리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법

Also Published As

Publication number Publication date
US8791580B2 (en) 2014-07-29
KR101924388B1 (ko) 2018-12-04
CN103187376A (zh) 2013-07-03
US20130168842A1 (en) 2013-07-04
CN103187376B (zh) 2017-04-26

Similar Documents

Publication Publication Date Title
KR101924388B1 (ko) 재배선 구조를 갖는 반도체 패키지
US9633973B2 (en) Semiconductor package
KR102320046B1 (ko) 캐스케이드 칩 스택을 갖는 반도체 패키지
KR101485972B1 (ko) 옵셋 적층된 다이를 구비한 집적회로 패키지 시스템
US8643175B2 (en) Multi-channel package and electronic system including the same
US8791554B2 (en) Substrates for semiconductor devices including internal shielding structures and semiconductor devices including the substrates
US8890330B2 (en) Semiconductor packages and electronic systems including the same
KR20100117977A (ko) 반도체 패키지
US20100314740A1 (en) Semiconductor package, stack module, card, and electronic system
US8218346B2 (en) Multi-chip packages including extra memory chips to define additional logical packages and related devices
US9559079B2 (en) Semiconductor stack packages
KR20120035725A (ko) 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
US10008476B2 (en) Stacked semiconductor package including a smaller-area semiconductor chip
TW201618238A (zh) 適用於小佔用空間cpu及記憶體主機板設計的bga記憶體封裝中之晶粒堆疊技術
KR20160025945A (ko) 전자부품이 내장된 반도체 패키지
US20170018527A1 (en) Semiconductor package having a plurality of semiconductor chips stacked therein
US9466593B2 (en) Stack semiconductor package
US9171819B2 (en) Semiconductor package
US9087883B2 (en) Method and apparatus for stacked semiconductor chips
US11682627B2 (en) Semiconductor package including an interposer
KR20160047841A (ko) 반도체 패키지
US11322475B2 (en) Stack semiconductor packages having wire-bonding connection structure
CN102420208A (zh) 半导体封装件
WO2021189300A1 (zh) 存储芯片堆叠封装及电子设备
KR20130079093A (ko) 재배선 층을 갖는 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant