CN105070671B - 一种芯片封装方法 - Google Patents

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Abstract

本发明提供一种芯片封装方法，包括以下步骤：S1：提供一载体，在所述载体表面形成粘合层；S2：在所述粘合层表面形成第一介质层，并在所述第一介质层中形成若干与半导体芯片电性引出所对应的第一通孔；S3：将半导体芯片正面朝下附着于所述第一介质层表面；S4：在所述第一介质层表面形成覆盖所述芯片的塑封层；S5：分离所述粘合层及第一介质层，以去除所述载体及粘合层；S6：基于所述第一介质层及所述第一通孔对所述半导体芯片形成再分布引线层。本发明不仅避免了粘合层与半导体芯片直接粘合而造成半导体芯片被污染的问题，而且解决了芯片粘合后在第一介质层中形成通孔较为困难的问题。本发明工艺步骤简单，可有效提高产品良率及电性能。

Description

一种芯片封装方法
技术领域
本发明属于半导体制造领域，涉及一种芯片封装方法。
背景技术
传统的扇出型晶圆级封装(Fan-out wafer level packaging，FOWLP)一般包括如下几个步骤：首先从晶圆切下单个微芯片，并采用标准拾放设备将芯片正面朝下粘贴到载体的粘胶层上；然后形成塑封层，将芯片嵌入塑封层内；在塑封层固化后，去除载体及粘胶层，然后进行再分布引线层工艺及植球回流工艺，最后进行切割和测试。
再分布引线层(Redistribution Layers，RDL)是倒装芯片组件中芯片与封装之间的接口界面。再分布引线层是一个额外的金属层，由核心金属顶部走线组成，用于将裸片的I/O焊盘向外绑定到诸如凸点焊盘等其它位置。凸点通常以栅格图案布置，每个凸点都浇铸有两个焊盘(一个在顶部，一个在底部)，它们分别连接再分布引线层和封装基板。
现有的扇出型芯片封装技术中，通常在粘合层去除工艺中将粘合层与芯片分离，但是，仍然不可避免会有一部分粘合物残留，造成芯片污染。
目前已有很多方法被用来克服这种缺陷。现有的一种解决方法是将再分布引线层直接形成在Si支撑晶圆上，并在半导体芯片表面制作焊接凸点，然后将半导体芯片与形成有再分布引线层的Si支撑晶圆键合，后续再形成塑封层、进行Si衬底减薄及去除。这种方法可以有效避免粘合层残留导致的芯片污染问题，但由于其需要在芯片键合前于芯片表面进行凸块加工，并且Si衬底减薄和去除也较困难，使得工艺复杂性增加。现有的另一种解决方法是在粘合层表面形成介质层，这种方法可以克服粘合胶残留导致的芯片污染问题，简化工艺步骤，但是，后续在所述介质层中形成通孔很难实现。
因此，如何提供一种芯片方法，以克服粘胶层导致的芯片污染问题，并简化工艺步骤，实现良好的封装效果，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种芯片封装方法，用于解决现有技术中半导体芯片封装过程中存在粘胶层残留，导致芯片污染、降低产品良率的问题。
为实现上述目的及其他相关目的，本发明提供一种芯片封装方法，包括以下步骤：
S1：提供一载体，在所述载体表面形成粘合层；
S2：在所述粘合层表面形成第一介质层，并在所述第一介质层中形成若干与半导体芯片电性引出所对应的第一通孔；
S3：将半导体芯片正面朝下附着于所述第一介质层表面；
S4：在所述第一介质层表面形成覆盖所述芯片的塑封层；
S5：分离所述粘合层及第一介质层，以去除所述载体及粘合层；
S6：基于所述第一介质层及所述第一通孔对所述半导体芯片形成再分布引线层。
可选地，还包括步骤S7：在所述再分布引线层表面形成凸点下金属层，并在所述凸点下金属层表面形成焊球凸点。
可选地，所述步骤S7包括：
S7-1：在所述第一介质层表面形成覆盖所述再分布引线层的第二介质层，并在所述第二介质层中形成若干第二通孔；
S7-2：基于所述第二介质层及所述第二通孔形成所述凸点下金属层及所述焊球凸点。
可选地，所述载体的材料选自金属、半导体、聚合物或玻璃中的至少一种。
可选地，所述粘合层的材料选自胶带或通过旋涂工艺制作的粘合胶。
可选地，分离所述粘合层及第一介质层的方法选自化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光、及湿法剥离中的至少一种。
可选地，所述第一介电层选自光敏聚酰亚胺、光敏苯并环丁烯及光敏聚苯并恶唑中的任意一种。
可选地，于所述步骤S2中，以所述第一介电层作为光刻胶层，通过曝光、显影，在所述第一介电层中形成所述第一通孔。
可选地，于所述步骤S4中，所述塑封层选用热固性材料；形成所述塑封层的方法选自压缩成形、印刷、转送成形、液体密封成形、真空压合及旋涂中的任意一种。
可选地，于所述步骤S6中，形成所述再分布引线层的方法包括物理气相沉积法、化学气相沉积法、电镀及化学镀中的至少一种；所述再分布引线层为单层或多层，其材料选自铝、铜、锡、镍、金及银中的至少一种。
如上所述，本发明的芯片封装方法，具有以下有益效果：本发明的芯片封装方法通过在粘合层与半导体芯片之间制作第一介质层，并在所述第一介质层中形成若干与半导体芯片电性引出所对应的第一通孔，不仅避免了粘合层与半导体芯片直接粘合而造成半导体芯片被污染的问题，而且解决了芯片粘合后在第一介质层中形成通孔较为困难的问题。所述第一介质层可采用光敏材料，其在作为介电材料的同时作为光刻胶层，可直接通过光刻、显影等步骤在其中得到所述第一通孔，工艺更为简单。通过本发明的芯片封装方法，封装过程中半导体芯片被污染的情况将得到很好的控制，并且本发明工艺步骤简单，可有效提高产品良率及电性能。
附图说明
图1显示为本发明的芯片封装方法的工艺流程图。
图2显示为本发明的芯片封装方法在载体表面形成粘合层的示意图。
图3显示为本发明的芯片封装方法在所述粘合层表面形成第一介质层，并在所述第一介质层中形成第一通孔的示意图。
图4显示为本发明的芯片封装方法将半导体芯片正面朝下附着于所述第一介质层表面的示意图。
图5显示为本发明的芯片封装方法在所述第一介质层表面形成覆盖所述芯片的塑封层的示意图。
图6显示为本发明的芯片封装方法去除所述载体及粘合层的示意图。
图7显示为本发明的芯片封装方法基于所述第一介质层及所述第一通孔对所述半导体芯片形成再分布引线层的示意图。
图8显示为本发明的芯片封装方法在所述第一介质层表面形成覆盖所述再分布引线层的第二介质层，并在所述第二介质层中形成若干第二通孔的示意图。
图9显示为本发明的芯片封装方法基于所述第二介质层及所述第二通孔形成凸点下金属层及焊球凸点的示意图。
图10显示为本发明的芯片封装方法切割出分立的芯片的示意图。
元件标号说明
S1～S6 步骤
1 载体
2 粘合层
3 第一介质层
4 第一通孔
5 半导体芯片
6 塑封层
7 再分布引线层
8 凸点下金属层
9 焊球凸点
10 第二介质层
11 第二通孔
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种芯片封装方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一载体，在所述载体表面形成粘合层；
S2：在所述粘合层表面形成第一介质层，并在所述第一介质层中形成若干与半导体芯片电性引出所对应的第一通孔；
S3：将半导体芯片正面朝下附着于所述第一介质层表面；
S4：在所述第一介质层表面形成覆盖所述芯片的塑封层；
S5：分离所述粘合层及第一介质层，以去除所述载体及粘合层；
S6：基于所述第一介质层及所述第一通孔对所述半导体芯片形成再分布引线层。
首先请参阅图2，执行步骤S1：提供一载体1，在所述载体1表面形成粘合层2。
具体的，所述载体1可以为后续制作粘合层2以及第一介质层3提供刚性的结构或基体，其材料可选自金属、半导体(例如Si)、聚合物或玻璃中的至少一种。作为示例，所述载体1选用玻璃。
所述粘合层2在后续工艺中作为第一介质层3与载体1之间的分离层，其最好选用具有光洁表面的粘合材料制成，并且能够在其表面制作第一介质层3，其必须与第一介质层3具有一定的结合力，以保证介质层3在后续工艺中不会产生自动脱落等情况，另外，其与载体1亦具有较强的结合力，一般来说，其与载体1的结合力需要大于与介质层3的结合力。作为示例，所述粘合层2的材料选自胶带或通过旋涂工艺制作的粘合胶等。所述胶带优选采用UV胶带，其在UV光照射后很容易被撕离。
然后请参阅图3，执行步骤S2：在所述粘合层2表面形成第一介质层3，并在所述第一介质层3中形成若干与半导体芯片电性引出所对应的第一通孔。
具体的，可采用涂布等多种沉积方法形成所述第一介质层3。所述第一介电层3的材料可选自光敏聚酰亚胺、光敏苯并环丁烯及光敏聚苯并恶唑中的任意一种。所述光敏聚酰亚胺、光敏苯并环丁烯及光敏聚苯并恶唑均为低K介质，是适用于集成电路的良好介电材料。
特别的，由于所述第一介质层可采用光敏材料，其在作为介电材料的同时又可作为光刻胶层，可直接通过曝光、显影等步骤在其中得到所述第一通孔4，大大简化了IC的制程，节约了成本。
作为示例，所述第一介电层3优选采用光敏聚酰亚胺。聚酰亚胺是含有亚胺基的有机高分子材料，具有良好的热稳定性、化学稳定性、电绝缘性和优良的机械强度等，是新一代集成电路多层布线和多片组件的绝缘层、α-粒子阻挡层、电路封装的主要聚合物。但标准的聚酰亚胺不具有感光功能。本发明中，光敏聚酰亚胺本身既起光刻作用又是介电材料，不需要配合光阻剂便可直接曝光显影，做成线路图。本实施例中，所述光敏聚酰亚胺既可采用正性光敏聚酰亚胺，又可采用负性光敏聚酰亚胺。
形成所述第一通孔4之后，后续还可进一步进行清洗工艺，以去除所述第一通孔4内的杂质。
接着请参阅图4，执行步骤S3：将半导体芯片5正面朝下附着于所述第一介质层3表面。
具体的，所述半导体芯片5包括但不限于存储器件、显示器件、输入组件、分立元件、电源、稳压器等器件。所述半导体芯片5的数量可以为一个或多个，在本实施例中，所述半导体芯片5的数量为一个晶圆所能承载的半导体芯片5数量。各半导体芯片5的电性引出分别与相应的所述第一通孔4对准。
再请参阅图5，执行步骤S4：在所述第一介质层3表面形成覆盖所述芯片的塑封层6。
具体的，所述塑封层6选用热固性材料，例如硅胶、环氧树脂等常用塑封材料。形成所述塑封层6的方法可选自但不限于压缩成形(compressive molding)、印刷(pasteprinting)、转送成形(transfer molding)、液体密封成形(liquid encapsulantmolding)、真空压合(vacuum lamination)、旋涂(spin coating)等方法中的任意一种。
例如，转送成形(transfer molding)是塑料的成形方法之一，它是将闭合后的金属模型加热，从细管浇口压入熔融状树脂使之硬化成形的方法，较压缩成形的成形精度高，并可生成非常复杂形状的成形品。而且在一处装入树脂进行一次操作可以同时在连通的金属模中取得数个成形品。这一成形方法主要用于酚醛树脂、尿素树脂、密胺、环氧树脂与聚酯等热固性树脂的成形，所以也称之为热固性树脂的注压成形。
通过形成所述塑封层6，所述半导体芯片5可以被进一步地固定在所述塑封层6以及所述第一介质层3之间，大大增强其稳定性。并且所述塑封层6可以保护所述半导体芯片5，将其与外界元素及污染物隔离。
然后请参阅图6，执行步骤S5：分离所述粘合层2及第一介质层3，以去除所述载体1及粘合层2。
具体的，分离所述粘合层2及第一介质层3的方法选自但不限于化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光、及湿法剥离中的至少一种。例如，若所述粘合层2采用UV胶带，则可首先采用紫外光照射使所述UV胶带粘性降低，然后通过撕离的方式使所述载体1及所述粘合层2脱离所述第一介质层，相对于减薄工艺，如研磨、腐蚀等来说，这种分离方法更为简单，易于操作，可以大大降低工艺成本。
最后请参阅图7，执行步骤S6：基于所述第一介质层3及所述第一通孔4对所述半导体芯片5形成再分布引线层7。
具体的，形成所述再分布引线层7的方法包括但不限于物理气相沉积法、化学气相沉积法、电镀及化学镀中的至少一种；所述再分布引线层7可以为单层或多层，其材料选自但不限于铝、铜、锡、镍、金及银中的至少一种。
如图7所示，所述再分布引线层7包括填充于所述第一通孔4内的导电柱及形成于所述第一介质层3表面的金属线路。所述导电柱与所述金属线路可分别形成，也可一起形成。作为示例，首先通过沉积、电镀等工艺在所述第一通孔4内填充金属导体，形成导电柱；然后在所述第一介质层3表面制作光刻胶图形，并基于所述光刻胶图形在所述第一介质层3表面沉积或溅射种子层(例如Ti/Cu种子层)；再基于所述种子层电镀金属导体形成所述金属线路；最后去除所述光刻胶图形，得到所述再分布引线层7。
进一步的，本发明的芯片封装方法还包括步骤S7：如图8及图9所示，在所述再分布引线层7表面形成凸点下金属层8，并在所述凸点下金属层8表面形成焊球凸点9。
具体的，所述步骤S7包括：
步骤S7-1：如图8所示，在所述第一介质层3表面形成覆盖所述再分布引线层7的第二介质层10，并在所述第二介质层10中形成若干第二通孔11；
步骤S7-2：基于所述第二介质层10及所述第二通孔11形成所述凸点下金属层8及所述焊球凸点9。
所述第二介质层10可与所述第一介质层采用不同的材料，例如二氧化硅、氮化硅等。所述凸点下金属层8可以阻止焊球凸点9与集成电路之间的扩散，并实现更低的接触电阻。通常，所述凸点下金属层8可以为单层或多层金属。作为示例，所述凸点下金属层8为Ti/Cu复合层。所述焊球凸点9的材料包括但不限于Ag、Cu等导电金属。
如图10所示，最后可通过切割工艺分离各个半导体芯片。
综上所述，本发明的芯片封装方法通过在粘合层与半导体芯片之间制作第一介质层，并在所述第一介质层中形成若干与半导体芯片电性引出所对应的第一通孔，不仅避免了粘合层与半导体芯片直接粘合而造成半导体芯片被污染的问题，而且解决了芯片粘合后在第一介质层中形成通孔较为困难的问题。所述第一介质层可采用光敏材料，其在作为介电材料的同时作为光刻胶层，可直接通过光刻、显影等步骤在其中得到所述第一通孔，工艺更为简单。通过本发明的芯片封装方法，封装过程中半导体芯片被污染的情况将得到很好的控制，并且本发明工艺步骤简单，可有效提高产品良率及电性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种芯片封装方法，其特征在于，包括以下步骤：
S1：提供一载体，在所述载体表面形成粘合层；
S2：在所述粘合层表面形成第一介质层，并以所述第一介电层作为光刻胶层，通过曝光、显影，在所述第一介质层中形成若干与半导体芯片电性引出所对应的第一通孔；所述第一介质层选自光敏聚酰亚胺、光敏苯并环丁烯及光敏聚苯并恶唑中的任意一种，所述光敏聚酰亚胺、光敏苯并环丁烯及光敏聚苯并恶唑均为低K介质；
S3：将半导体芯片正面朝下附着于所述第一介质层表面；
S4：在所述第一介质层表面形成覆盖所述芯片的塑封层；
S5：分离所述粘合层及第一介质层，以去除所述载体及粘合层；
S6：基于所述第一介质层及所述第一通孔对所述半导体芯片形成再分布引线层。
2.根据权利要求1所述的芯片封装方法，其特征在于：还包括步骤S7：在所述再分布引线层表面形成凸点下金属层，并在所述凸点下金属层表面形成焊球凸点。
3.根据权利要求2所述的芯片封装方法，其特征在于：所述步骤S7包括：
S7-1：在所述第一介质层表面形成覆盖所述再分布引线层的第二介质层，并在所述第二介质层中形成若干第二通孔；
S7-2：基于所述第二介质层及所述第二通孔形成所述凸点下金属层及所述焊球凸点。
4.根据权利要求1所述的芯片封装方法，其特征在于：所述载体的材料选自金属、半导体、聚合物或玻璃中的至少一种。
5.根据权利要求1所述的芯片封装方法，其特征在于：所述粘合层的材料选自胶带或通过旋涂工艺制作的粘合胶。
6.根据权利要求1所述的芯片封装方法，其特征在于：分离所述粘合层及第一介质层的方法选自化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光、及湿法剥离中的至少一种。
7.根据权利要求1所述的芯片封装方法，其特征在于：于所述步骤S4中，所述塑封层选用热固性材料；形成所述塑封层的方法选自压缩成形、印刷、转送成形、液体密封成形、真空压合及旋涂中的任意一种。
8.根据权利要求1所述的芯片封装方法，其特征在于：于所述步骤S6中，形成所述再分布引线层的方法包括物理气相沉积法、化学气相沉积法、电镀及化学镀中的至少一种；所述再分布引线层为单层或多层，其材料选自铝、铜、锡、镍、金及银中的至少一种。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105070671B (zh) 2015-09-10 2019-05-10 中芯长电半导体（江阴）有限公司 一种芯片封装方法
CN105810593B (zh) * 2016-05-09 2019-01-04 中芯长电半导体（江阴）有限公司 一种扇出型封装结构及其封装方法
CN106252239A (zh) * 2016-08-30 2016-12-21 南通富士通微电子股份有限公司 一种电路基板及其制造方法
WO2018165817A1 (zh) * 2017-03-13 2018-09-20 深圳修远电子科技有限公司 电路制造方法
US11211687B2 (en) * 2017-12-07 2021-12-28 Sj Semiconductor (Jiangyin) Corporation Method of fabricating a semiconductor structure with an antenna module
CN109686671B (zh) * 2018-12-21 2020-12-18 中芯集成电路（宁波）有限公司 半导体器件制作方法
CN109872979A (zh) * 2019-02-14 2019-06-11 南通通富微电子有限公司 一种扇出型封装器件
CN110035625B (zh) * 2019-03-07 2021-07-06 武汉迈斯卡德微电子科技有限公司 一种讯号量测介质软板的制作方法
CN110085973A (zh) * 2019-05-23 2019-08-02 中芯长电半导体（江阴）有限公司 天线封装结构及封装方法
KR20220006931A (ko) 2020-07-09 2022-01-18 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
CN111785700A (zh) * 2020-09-07 2020-10-16 成都知融科技股份有限公司 一种超宽带互连结构
CN112530798A (zh) * 2020-12-04 2021-03-19 广东省科学院半导体研究所 一种半导体结构及其制作、减薄方法
CN112582366A (zh) * 2020-12-11 2021-03-30 矽磐微电子(重庆)有限公司 半导体封装结构及其制备方法
CN112713100A (zh) * 2020-12-30 2021-04-27 四川德骏智造科技有限公司 一种高性能射频芯片的封装方法
CN113628980B (zh) * 2021-10-13 2022-02-08 华宇华源电子科技（深圳）有限公司 一种板级封装的方法
CN117812845B (zh) * 2024-02-29 2024-05-14 钰泰半导体股份有限公司 被动元器件的封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101621116A (zh) * 2008-06-30 2010-01-06 比亚迪股份有限公司 一种有机电致发光器件的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828802B1 (en) * 2011-11-01 2014-09-09 Amkor Technology, Inc. Wafer level chip scale package and method of fabricating wafer level chip scale package
KR101924388B1 (ko) * 2011-12-30 2018-12-04 삼성전자주식회사 재배선 구조를 갖는 반도체 패키지
US9881894B2 (en) * 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration
KR101488608B1 (ko) * 2013-07-19 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
CN105206539A (zh) * 2015-09-01 2015-12-30 华进半导体封装先导技术研发中心有限公司 扇出型封装制备方法
CN105070671B (zh) * 2015-09-10 2019-05-10 中芯长电半导体（江阴）有限公司 一种芯片封装方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101621116A (zh) * 2008-06-30 2010-01-06 比亚迪股份有限公司 一种有机电致发光器件的制备方法

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Publication number Publication date
US20190035642A1 (en) 2019-01-31
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