CN112582366A - 半导体封装结构及其制备方法 - Google Patents

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Abstract

本申请提供一种半导体封装结构及其制备方法。本申请中，该半导体封装结构，包括待封装裸片、第一绝缘层、布线层、限位结构与锡球，待封装裸片包括相对的正面与背面；待封装裸片的正面设置有焊垫；第一绝缘层位于待封装裸片的正面，第一绝缘层包括第一开口以暴露焊垫；布线层位于第一绝缘层远离待封装裸片的一侧，布线层通过第一开口与焊垫电连接；限位结构位于布线层远离待封装裸片的一侧，限位结构包括容纳空间；锡球位于限位结构的容纳空间中，并与布线层电连接。本申请实施例提供的技术方案，可以防止植球时锡球的位置偏移，提高半导体封装结构的电学性能。

Description

半导体封装结构及其制备方法
技术领域
本申请涉及半导体技术领域，特别涉及一种半导体封装结构及其制备方法。
背景技术
相关技术中，在封装过程中，植球类半导体封装结构的制作方法是做完导电凸柱(外引脚)后通过绝缘介质胶膜(ABF膜)压平，然后通过植球钢网一次性将锡球直接放置到导电凸柱中心，然后取下钢网，将半导体封装结构的锡球通过加热回流焊工艺固定。
上述的植球方式需要在通过钢网将锡球放置在对应的导电凸柱上后取下钢网，然后将半导体封装结构放在设备里加热，使锡球加热回焊吸附在导电凸柱上。在锡球加热融化回焊的过程中，锡球会因其流动性产生位置上的偏移，影响半导体封装结构的电学性能。
然而，如何防止锡球在回流焊过程中的位置偏移是有待解决的一个技术问题。
发明内容
本申请实施例提供一种半导体封装结构及其制备方法，可以防止植球时锡球的位置偏移，提高半导体封装结构的电学性能。
本申请实施例提供了一种半导体封装结构，包括：
待封装裸片，包括相对的正面与背面；所述待封装裸片的正面设置有焊垫；
第一绝缘层，位于所述待封装裸片的正面，所述第一绝缘层包括第一开口以暴露所述焊垫；
布线层，位于所述第一绝缘层远离所述待封装裸片的一侧，所述布线层通过所述第一开口与所述焊垫电连接；
限位结构，位于所述布线层远离所述待封装裸片的一侧，所述限位结构包括容纳空间；
锡球，位于所述限位结构的容纳空间中，并与所述布线层电连接。
在一个实施例中，所述限位结构为环状结构，所述容纳空间暴露所述布线层。
在一个实施例中，所述限位结构的材料为金属。
在一个实施例中，所述限位结构的材料为铜。
在一个实施例中，所述限位结构的高度为50微米～150微米。
在一个实施例中，所述限位结构为位于所述布线层上的盲孔，所述锡球位于所述盲孔中。
在一个实施例中，所述的半导体封装结构，还包括：
第二绝缘层，与所述布线层位于同一层；
封装层，包裹住所述待封装裸片与所述第一绝缘层，且所述第一绝缘层面向所述布线层的表面从所述封装层中露出。
本申请部分实施例还提供了一种半导体封装的制备方法，用于制备上述的半导体封装结构，所述方法，包括：
在待封装裸片的正面形成第一绝缘层，所述待封装裸片的正面设置有焊垫，所述第一绝缘层包括第一开口以暴露所述焊垫；
在所述第一绝缘层远离所述待封装裸片的一侧形成布线层，所述布线层通过所述第一开口与所述焊垫电连接；
在所述布线层远离所述待封装裸片的一侧形成限位结构，所述限位结构包括容纳空间；
将锡球放置在所述限位结构的容纳空间中，并将所述锡球与所述布线层进行焊接，以使所述锡球与所述布线层电连接。
在一个实施例中，所述限位结构为环状结构，所述容纳空间暴露所述布线层；
所述在所述布线层远离所述待封装裸片的一侧形成限位结构，包括：
在所述布线层远离所述待封装裸片的一侧形成所述环状结构。
在一个实施例中，所述限位结构为位于所述布线层上的盲孔，所述锡球位于所述盲孔中；
所述在所述布线层远离所述待封装裸片的一侧形成限位结构，包括：
采用打孔工艺在所述布线层远离所述待封装裸片的一侧制备所述盲孔。
在本申请实施例中，由于在布线层远离待封装裸片的一侧设置有限位结构，锡球位于限位结构的容纳空间中，因此，可以防止植球时锡球的位置偏移，提高半导体封装结构的电学性能。
附图说明
图1是根据本申请一实施例示出的半导体封装结构的结构示意图。
图2是根据本申请另一实施例示出的半导体封装结构的结构示意图。
图3是根据本申请一实施例示出的半导体封装结构的制备方法的流程示意图。
图4～图13是根据本申请一实施例示出的在制备半导体封装结构的过程中产生的中间结构的结构示意图。
图14是根据本申请另一实施例示出的半导体封装结构的制备方法的流程示意图。
图15～图16是根据本申请另一实施例示出的在制备半导体封装结构的过程中产生的中间结构的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
下面结合附图，对本申请的一些实施例作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本申请的实施例提供一种半导体封装结构。该半导体封装结构即为芯片封装体。该半导体封装结构可应用于电子设备，例如手机、电脑等等。如图1所示，该半导体封装结构包括待封装裸片11、第一绝缘层12、布线层13、限位结构14、锡球15、第二绝缘层16以及封装层17。
在本实施例中，待封装裸片11包括相对的正面和背面，即待封装裸片11的正面和待封装裸片11的背面相对。待封装裸片11的正面为活性面，待封装裸片11的正面设置有焊垫(未示出)，焊垫用于和外界进行电连接。
如图1所示，第一绝缘层12位于待封装裸片11的正面，第一绝缘层12包括第一开口121以暴露待封装裸片11的焊垫。其中，第一绝缘层12的材料可以为有机材料，也可以为无机材料。
在本实施例中，第一绝缘层12的材料为有机材料，例如，第一绝缘层12的材料为PI(聚酰亚胺)或环氧树脂，但不限于此。第一开口121可以采用激光开孔工艺制备。
在本实施例中，布线层13位于第一绝缘层12远离待封装裸片11的一侧，布线层13通过第一开口121与待封装裸片11的焊垫电连接。
在本实施例中，布线层13的材料可以为铜。当然，在其他实施例中，布线层13的材料也可以为其他金属。
如图1所示，第二绝缘层16与布线层13位于同一层，第二绝缘层16位于布线层13的间隙中，以实现绝缘的作用，避免布线层13在原本不应该电连接之处电连接。第二绝缘层16远离待封装裸片11的表面与布线层13远离待封装裸片11的表面齐平。其中，第二绝缘层16的材料可以为有机材料，也可以为无机材料。
在本实施例中，第二绝缘层16的材料为有机材料，例如，第二绝缘层16的材料为PI(聚酰亚胺)或环氧树脂，但不限于此。
如图1所示，限位结构14位于布线层13远离待封装裸片11的一侧，限位结构14包括容纳空间141。
在本实施例中，限位结构14为环状结构，容纳空间141暴露布线层13。环状结构可为圆环或N边形环。N为大于2的整数，例如，N为3、4、6或8，但不限于此。
在本实施例中，限位结构14的材料与布线层13的材料相同，均为铜。换句话说，限位结构14可为铜环。当然，在其他实施例中，限位结构14的材料也可以是其他金属。
在本实施例中，环状结构可采用电镀工艺制备，这样，环状结构与布线层13的结合力更好，进而使半导体封装结构的结合力更好。
在本实施例中，限位结构14的高度为50微米～150微米，例如，限位结构14的高度为50微米、100微米或150微米，但不限于此。
在本实施例中，锡球15位于限位结构14的容纳空间141中，并与布线层13电连接。由于限位结构14可以防止锡球15的位置移动，因此，可以在对锡球进行加热融化回焊的过程中，防止锡球的位置偏移，提高半导体封装结构的电学性能。
在本实施例中，由于限位结构14的材料与锡球15的材料均为金属，锡球15与限位结构14的结合力更好，加固了锡球15的稳定性。
在本实施例中，由于限位结构14为环形凸起结构，限位结构14的尺寸与锡球15的尺寸大致相当，布线层13上其他未覆盖锡球15的部分没有被其他膜层覆盖，有利于散热，提高了半导体封装结构的散热性能。
如图1所示，封装层17包裹住待封装裸片11与第一绝缘层12，且第一绝缘层12面向布线层13的表面从封装层17中露出。换句话说，封装层17从三面包裹住了待封装裸片11与第一绝缘层12。
在本实施例中，封装层17的材料可以为PI(聚酰亚胺)或环氧树脂，但不限于此。
在本申请实施例中，由于在布线层远离待封装裸片的一侧设置有限位结构，锡球位于限位结构的容纳空间中，因此，可以防止植球时锡球的位置偏移，提高半导体封装结构的电学性能。
本申请的实施例还提供一种半导体封装结构。如图2所示，与上述实施例不同的是，在本实施例中，限位结构14为位于布线层13上的盲孔。盲孔未贯穿布线层13。锡球15位于盲孔中。其中，盲孔中的空间为容纳空间141。
在本实施例中，可在布线层13上的植球位置通过激光烧孔工艺制备盲孔，无需考虑结合力的问题。
本申请的实施例还提供一种半导体封装方法，用于制备如图1所示的半导体封装结构。如图3所示，该半导体封装方法包括以下步骤301～311：
在步骤301中，在待封装裸片11的正面形成第一绝缘材料层41。
在本实施例中，可以在待封装裸片11的正面形成第一绝缘材料层41，得到如图4所示的中间结构。
其中，第一绝缘材料层41的材料可以为有机材料，也可以为无机材料。在本实施例中，第一绝缘材料层41的材料为有机材料，例如，第一绝缘材料层41的材料可为PI(聚酰亚胺)或环氧树脂，但不限于此。
在步骤302中，采用打孔工艺在第一绝缘材料层41上制备第一开口121以暴露待封装裸片11的焊垫，得到第一中间过渡结构51。
在本实施例中，可以采用激光打孔工艺在第一绝缘材料层41上制备第一开口121，得到如图5所示的第一中间过渡结构51。
在步骤303中，将第一中间过渡结构51放置在第一载板61上，并在待封装裸片11与第一绝缘层12上形成包覆层62，其中，第一绝缘层12远离待封装裸片11的表面面向第一载板61。
在本实施例中，第一载板61用于起支撑作用。
在本实施例中，包覆层62的材料可以为PI(聚酰亚胺)或环氧树脂，但不限于此。
在本实施例中，在形成包覆层62后，可以得到如图6所示的中间结构。
在步骤304中，对包覆层62进行减薄，得到封装层17。
在本实施例中，可以采用机械研磨工艺对包覆层62进行减薄，得到封装层17，以使封装层17远离待封装裸片11的表面平整。当然，也可以采用其他工艺减薄包覆层62。
在本实施例中，对包覆层62进行减薄后，得到如图7所示的中间结构。
在步骤305中，去除第一载板61，得到第二中间过渡结构81。
在本实施例中，去除第一载板61，得到如图8所示的第二中间过渡结构81。
在步骤306中，将第二中间过渡结构81放置在第二载板91上，并在第一绝缘层12远离待封装裸片11的一侧形成布线层13，布线层13通过第一开口121与焊垫电连接，其中，封装层17远离待封装裸片11的表面面向第二载板91。
在本实施例中，形成布线层13后得到如图9所示的中间结构。
在步骤307中，在布线层13远离待封装裸片11的一侧形成第二绝缘材料层1001，第二绝缘材料层1001覆盖布线层13。
在本实施例中，第二绝缘材料层1001不但填充于布线层13的间隙，还覆盖布线层13。
其中，第二绝缘材料层1001的材料可以为有机材料，也可以为无机材料。在本实施例中，第二绝缘材料层1001的材料为有机材料，例如，第二绝缘材料层1001的材料为PI(聚酰亚胺)或环氧树脂，但不限于此。
在本实施例中，形成第二绝缘材料层1001后得到如图10所示的中间结构。
在步骤308中，减薄第二绝缘材料层1001，得到第二绝缘层16。
在本实施例中，可以采用机械研磨工艺对第二绝缘材料层1001进行减薄，得到第二绝缘层16，以使第二绝缘层16远离待封装裸片11的表面与布线层13远离待封装裸片11的表面齐平。当然，也可以采用其他工艺减薄第二绝缘材料层1001。
在本实施例中，减薄第二绝缘材料层1001后得到如图11所示的中间结构。
在步骤309中，在布线层13远离待封装裸片11的一侧形成限位结构14，限位结构14包括容纳空间141。
在本实施例中，限位结构14为环状结构，容纳空间141暴露布线层13。环状结构可为圆环或N边形环。N为大于2的整数，例如，N为3、4、6或8，但不限于此。
在本实施例中，限位结构14的材料与布线层13的材料相同，均为铜。
在本实施例中，可以采用电镀工艺在布线层13远离待封装裸片11的一侧形成环状结构，环状结构与布线层13的结合力更好，进而使半导体封装结构的结合力更好。
当然，也可以通过如下方法制备限位结构14：先在布线层13远离待封装裸片11的一侧形成金属层，然后采用构图工艺对金属层进行处理，得到限位结构14。当然，还可以采用其他方法制备限位结构14。
在本实施例中，形成限位结构14后得到如图12所示的中间结构。
在步骤310中，将锡球15放置在限位结构14的容纳空间141中，并将锡球15与布线层13进行焊接，以使锡球15与布线层13电连接。
在本实施例中，可以采用植球钢网将锡球15放置在限位结构14的容纳空间141中，然后采用回流焊工艺将锡球15与布线层13进行焊接，以使锡球15与布线层13电连接。
在本实施例中，将锡球15与布线层13进行焊接后得到如图13所示的中间结构。
在步骤311中，去除第二载板91，得到半导体封装结构。
在本实施例中，去除第二载板91后，得到如图1所示的半导体封装结构。
本申请的实施例还提供一种半导体封装方法，用于制备如图2所示的半导体封装结构。如图14所示，该半导体封装方法包括以下步骤1401～1411：
在步骤1401中，在待封装裸片的正面形成第一绝缘材料层41。
在本实施例中，可以在待封装裸片的正面形成第一绝缘材料层41，得到如图4所示的中间结构。
其中，步骤1401与上述的步骤301相似，在此不再赘述。
在步骤1402中，采用打孔工艺在第一绝缘材料层41上制备第一开口121以暴露待封装裸片11的焊垫，得到第一中间过渡结构51。
在本实施例中，可以采用激光打孔工艺在第一绝缘材料层41上制备第一开口121，得到如图5所示的第一中间过渡结构51。
在步骤1403中，将第一中间过渡结构51放置在第一载板61上，并在待封装裸片11与第一绝缘层12上形成包覆层62，其中，第一绝缘层12远离待封装裸片11的表面面向第一载板61。
在本实施例中，在形成包覆层62后，可以得到如图6所示的中间结构。
在步骤1404中，对包覆层62进行减薄，得到封装层17。
在本实施例中，对包覆层62进行减薄后，得到如图7所示的中间结构。
其中，步骤1404与上述的步骤304相似，在此不再赘述。
在步骤1405中，去除第一载板61，得到第二中间过渡结构81。
在本实施例中，去除第一载板61，得到如图8所示的第二中间过渡结构81。
在步骤1406中，将第二中间过渡结构81放置在第二载板91上，并在第一绝缘层12远离待封装裸片11的一侧形成布线层13，布线层13通过第一开口121与焊垫电连接，其中，封装层17远离待封装裸片11的表面面向第二载板91。
在本实施例中，形成布线层13后得到如图9所示的中间结构。
在步骤1407中，在布线层13远离待封装裸片11的一侧形成第二绝缘材料层1001，第二绝缘材料层1001覆盖布线层13。
在本实施例中，形成第二绝缘材料层1001后得到如图10所示的中间结构。
其中，步骤1407与上述的步骤307相似，在此不再赘述。
在步骤1408中，减薄第二绝缘材料层1001，得到第二绝缘层16。
在本实施例中，减薄第二绝缘材料层1001后得到如图11所示的中间结构。
其中，步骤1408与上述的步骤308相似，在此不再赘述。
在步骤1409中，采用打孔工艺在布线层13远离待封装裸片11的一侧制备盲孔。
在本实施例中，如图15所示，可以采用激光打孔工艺在布线层13远离待封装裸片11的一侧制备盲孔，盲孔未贯穿布线层13，盲孔中的空间为容纳空间141。
在本实施例中，制备盲孔后得到如图15所示的中间结构。
在步骤1410中，将锡球15放置在盲孔中，并将锡球15与布线层13进行焊接，以使锡球15与布线层13电连接。
在本实施例中，可以采用植球钢网将锡球15放置在盲孔中，然后采用回流焊工艺将锡球15与布线层13进行焊接，以使锡球15与布线层13电连接。
在本实施例中，将锡球15与布线层13进行焊接后得到如图16所示的中间结构。
在步骤1411中，去除第二载板91，得到半导体封装结构。
在本实施例中，去除第二载板91后，得到如图2所示的半导体封装结构。
在本申请中，装置实施例与方法实施例在不冲突的情况下，可以互为补充。以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本申请方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：
待封装裸片，包括相对的正面与背面，所述待封装裸片的正面设置有焊垫；
第一绝缘层，位于所述待封装裸片的正面，所述第一绝缘层包括第一开口以暴露所述焊垫；
布线层，位于所述第一绝缘层远离所述待封装裸片的一侧，所述布线层通过所述第一开口与所述焊垫电连接；
限位结构，位于所述布线层远离所述待封装裸片的一侧，所述限位结构包括容纳空间；
锡球，位于所述限位结构的容纳空间中，并与所述布线层电连接。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述限位结构为环状结构，所述容纳空间暴露所述布线层。
3.根据权利要求2所述的半导体封装结构，其特征在于，所述限位结构的材料为金属。
4.根据权利要求2所述的半导体封装结构，其特征在于，所述限位结构的材料为铜。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述限位结构的高度为50微米～150微米。
6.根据权利要求1所述的半导体封装结构，其特征在于，所述限位结构为位于所述布线层上的盲孔，所述锡球位于所述盲孔中。
7.根据权利要求1所述的半导体封装结构，其特征在于，还包括：
第二绝缘层，与所述布线层位于同一层；
封装层，包裹住所述待封装裸片与所述第一绝缘层，且所述第一绝缘层面向所述布线层的表面从所述封装层中露出。
8.一种半导体封装结构的制备方法，其特征在于，用于制备权利要求1至7任一项所述的半导体封装结构，所述方法，包括：
在待封装裸片的正面形成第一绝缘层，所述待封装裸片的正面设置有焊垫，所述第一绝缘层包括第一开口以暴露所述焊垫；
在所述第一绝缘层远离所述待封装裸片的一侧形成布线层，所述布线层通过所述第一开口与所述焊垫电连接；
在所述布线层远离所述待封装裸片的一侧形成限位结构，所述限位结构包括容纳空间；
将锡球放置在所述限位结构的容纳空间中，并将所述锡球与所述布线层进行焊接，以使所述锡球与所述布线层电连接。
9.根据权利要求8所述的半导体封装结构的制备方法，其特征在于，所述限位结构为环状结构，所述容纳空间暴露所述布线层；
所述在所述布线层远离所述待封装裸片的一侧形成限位结构，包括：
在所述布线层远离所述待封装裸片的一侧形成所述环状结构。
10.根据权利要求8所述的半导体封装结构的制备方法，其特征在于，所述限位结构为位于所述布线层上的盲孔，所述锡球位于所述盲孔中；
所述在所述布线层远离所述待封装裸片的一侧形成限位结构，包括：
采用打孔工艺在所述布线层远离所述待封装裸片的一侧制备所述盲孔。
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Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010011777A1 (en) * 2000-02-09 2001-08-09 Hideki Kano Semiconductor device using a BGA package and method of producing the same
US20020074655A1 (en) * 1999-03-30 2002-06-20 Kenji Uchiyama Semiconductor device and method of manufacturing the same
JP2005197406A (ja) * 2004-01-06 2005-07-21 Funai Electric Co Ltd Ｂｇａ型ｉｃパッケージの取付構造
JP2008153696A (ja) * 2008-03-06 2008-07-03 Fujikura Ltd 半導体パッケージ及びその製造方法
US20100096754A1 (en) * 2008-10-17 2010-04-22 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor module, and method for fabricating the semiconductor package
US20100109160A1 (en) * 2008-11-04 2010-05-06 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
JP2012074487A (ja) * 2010-09-28 2012-04-12 Toppan Printing Co Ltd 半導体パッケージの製造方法
CN103383927A (zh) * 2012-05-03 2013-11-06 三星电子株式会社 半导体封装及其形成方法
CN104952744A (zh) * 2015-05-20 2015-09-30 南通富士通微电子股份有限公司 晶圆级封装结构的制造方法
CN105225965A (zh) * 2015-11-03 2016-01-06 中芯长电半导体（江阴）有限公司 一种扇出型封装结构及其制作方法
US20170011983A1 (en) * 2015-07-09 2017-01-12 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
WO2017041519A1 (zh) * 2015-09-10 2017-03-16 中芯长电半导体（江阴）有限公司 一种芯片封装方法
CN107887366A (zh) * 2017-12-04 2018-04-06 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法
US20180151393A1 (en) * 2016-11-29 2018-05-31 Pep Innovation Pte Ltd. Method of packaging chip and chip package structure
CN108962773A (zh) * 2018-07-26 2018-12-07 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法
US20190067144A1 (en) * 2017-08-29 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, package-on-package structure, and manufacturing method thereof
US10283473B1 (en) * 2017-11-03 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
US20190333879A1 (en) * 2017-10-25 2019-10-31 Sj Semiconductor(Jiangyin) Corporation Fan-out antenna packaging structure and preparation method thereof
CN210093654U (zh) * 2019-03-29 2020-02-18 东莞联桥电子有限公司 一种具有稳固焊盘结构的双面pcb板
CN111348613A (zh) * 2018-12-21 2020-06-30 中芯集成电路（宁波）有限公司 封装方法及封装结构

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074655A1 (en) * 1999-03-30 2002-06-20 Kenji Uchiyama Semiconductor device and method of manufacturing the same
US20010011777A1 (en) * 2000-02-09 2001-08-09 Hideki Kano Semiconductor device using a BGA package and method of producing the same
JP2005197406A (ja) * 2004-01-06 2005-07-21 Funai Electric Co Ltd Ｂｇａ型ｉｃパッケージの取付構造
JP2008153696A (ja) * 2008-03-06 2008-07-03 Fujikura Ltd 半導体パッケージ及びその製造方法
US20100096754A1 (en) * 2008-10-17 2010-04-22 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor module, and method for fabricating the semiconductor package
US20100109160A1 (en) * 2008-11-04 2010-05-06 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
JP2012074487A (ja) * 2010-09-28 2012-04-12 Toppan Printing Co Ltd 半導体パッケージの製造方法
CN103383927A (zh) * 2012-05-03 2013-11-06 三星电子株式会社 半导体封装及其形成方法
CN104952744A (zh) * 2015-05-20 2015-09-30 南通富士通微电子股份有限公司 晶圆级封装结构的制造方法
US20170011983A1 (en) * 2015-07-09 2017-01-12 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
WO2017041519A1 (zh) * 2015-09-10 2017-03-16 中芯长电半导体（江阴）有限公司 一种芯片封装方法
CN105225965A (zh) * 2015-11-03 2016-01-06 中芯长电半导体（江阴）有限公司 一种扇出型封装结构及其制作方法
US20180151393A1 (en) * 2016-11-29 2018-05-31 Pep Innovation Pte Ltd. Method of packaging chip and chip package structure
CN108231606A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构
US20190067144A1 (en) * 2017-08-29 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package, package-on-package structure, and manufacturing method thereof
US20190333879A1 (en) * 2017-10-25 2019-10-31 Sj Semiconductor(Jiangyin) Corporation Fan-out antenna packaging structure and preparation method thereof
US10283473B1 (en) * 2017-11-03 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
CN107887366A (zh) * 2017-12-04 2018-04-06 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法
CN108962773A (zh) * 2018-07-26 2018-12-07 华进半导体封装先导技术研发中心有限公司 扇出型封装结构及其制造方法
CN111348613A (zh) * 2018-12-21 2020-06-30 中芯集成电路（宁波）有限公司 封装方法及封装结构
CN210093654U (zh) * 2019-03-29 2020-02-18 东莞联桥电子有限公司 一种具有稳固焊盘结构的双面pcb板

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