KR100649036B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

표면에 범프를 가지며 범프의 간극이 수지 밀봉된 반도체 장치의 다이싱 단계에서, 웨이퍼 상의 절단 마진으로 되는 절단선에 정확하게 위치를 맞춰 웨이퍼를 절단할 수 있는 반도체 장치의 제조 방법을 제공한다. 제1 영역에서 반도체 칩의 회로 패턴이 형성되고, 제1 영역과 제2 영역에 걸쳐 반도체 칩 사이의 절단선(16)이 형성되어 있는 반도체 웨이퍼(10) 상에, 반도체 칩의 회로 패턴에 접속하도록 범프를 형성하고, 제1 영역에서는 범프의 간극부를 밀봉하면서 소정의 막 두께로, 제2 영역 중 적어도 절단선의 일부를 포함하는 영역(16a)에서는 절단선의 일부의 위치를 확인할 수 있는 막 두께로, 반도체 웨이퍼의 범프 형성면 상에 수지 피막(15)을 형성하고, 제2 영역의 절단선의 일부를 포함하는 영역에서 확인되는 절단선을 기준 위치로 하여, 절단선을 따라 반도체 웨이퍼를 절단한다.
반도체 패키지, 반도체 칩, 반도체 웨이퍼, 회로 패턴, 반도체 칩 절단, 절단선

Description

반도체 장치의 제조 방법{METHOD OF PRODUCTION OF SEMICONDUCTOR DEVICE}
도 1a 내지 1b는 제1 종래 기술에 따른 반도체 장치 및 이를 마더 보드에 실장하는 방법을 설명하기 위한 단면도로서, 도 1a는 반도체 장치를 마더 보드에 실장하는 단계까지의 상태를 도시하고 도 1b는 리플로우 단계까지의 상태를 도시하는 도면.
도 2a 내지 2b는 제2 종래 기술에 따른 반도체 장치 및 이를 마더 보드에 실장하는 방법을 설명하기 위한 단면도로서, 도 2a는 반도체 장치를 마더 보드에 실장하는 단계까지의 상태를 도시하고 도 2b는 리플로우 단계까지의 상태를 도시하는 도면.
도 3a 내지 3b는 제2 종래 기술에 따른 반도체 장치의 제조 방법 단계의 단면도로서, 도 3a는 범프를 형성하기 위한 단계까지 상태를 도시하고 도 3b는 수지 피막을 형성하기 위한 단계까지의 상태를 도시하는 도면.
도 4a 내지 4c는 도 3a 내지 3b로부터의 연속 단계로서, 도 4a는 수지 피막의 두께를 감소시키기 위한 단계까지 상태를 도시하고, 도 4b는 범프에 땜납 볼의 전사 단계까지의 상태를 도시하며, 도 4c는 절단선을 따라 반도체 웨이퍼를 절단하기 위한 단계까지 상태를 도시하는 도면.
도 5a 내지 도 5b는 제2 종래 기술에 따른 반도체 장치의 제조 방법의 단계시 반도체 웨이퍼의 투시도로서, 도 5a는 범프를 형성하는 단계후 상태를 도시하고 도 5b는 수지 피막을 형성하는 단계후 상태를 도시하는 도면.
도 6a 내지 6b는 제1 실시예에 따른 반도체 장치 및 이를 마더 보드에 실장하는 방법을 설명하는 단면도로서, 도 6a는 반도체 장치를 마더 보드에 실장하는 단계까지의 상태를 도시하고 도 6b는 리플로우 단계까지의 상태를 도시하는 도면.
도 7a 내지 7c는 제1 실시예에 따른 반도체 장치의 제조 방법 단계의 단면도로서, 도 7a는 범프를 형성하기 위한 단계까지 상태를 도시하고 도 7b는 수지 피막을 형성하기 위한 단계까지의 상태를 도시하며, 도 7c는 제2 영역의 일부분에 수지 피막의 두께를 감소시키기 위한 단계까지의 상태를 도시하는 도면.
도 8a 내지 8c는 도 7a 내지 7c로부터의 연속 단계로서, 도 8a는 제1 영역의 수지 피막의 두께를 감소시키기 위한 단계까지 상태를 도시하고, 도 8b는 범프에 땜납 볼의 전사 단계까지의 상태를 도시하며, 도 8c는 절단선을 따라 반도체 웨이퍼를 절단하기 위한 단계까지 상태를 도시하는 도면.
도 9는 제1 실시예에 따른 반도체 장치의 제조 방법의 단계시 범프를 형성하는 단계후 반도체 웨이퍼의 투시도.
도 10a 내지 10b는 제1 실시예에 따른 반도체 장치의 제조 방법의 단계시 제2 영역의 일부분에 얇은 영역을 형성하기 위한 단계후 반도체 웨이퍼의 투시도.
도 11a 내지 11c는 제2 실시예에 따른 반도체 장치의 제조 방법 단계의 단면도로서, 도 11a는 범프를 형성하기 위한 단계까지의 상태를 도시하고, 도 11b는 몰드 상에 반도체 웨이퍼를 배치하기 위한 단계까지 상태를 도시하며, 도 11c는 수지 피막을 형성하기 위한 단계까지 상태를 도시하는 도면.
도 12a 내지 12c는 도 11a 내지 도 11c에 연속하는 단계로서, 도 12a는 제1 영역의 수지 피막의 두께를 감소시키기 위한 단계를 도시하고, 도 12b는 범프에 땜납 볼의 전사 단계까지를 도시하며, 도 12c는 절단선을 따라 반도체 웨이퍼를 절단하기 위한 단계까지를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 마더 보드
3 : 불필요 부분
10 : 반도체 웨이퍼
12 : 범프
15 : 수지 피막
16 : 절단선
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 크기가 작고 밀도가 큰 패키지 형태의 반도체 장치 제조 방법에 관한 것이다.
최근 VLSI 등의 반도체 장치에 있어서, 크기가 3년새 70%까지 감소되고 보다 고밀도 및 고성능이 달성되어 왔다. 이와 함께, 반도체 장치의 패키지 형태도 크기가 감소하고 밀도가 증가되어 왔다.
종래 기술에서, 반도체 장치의 패키지 형태으로, DIP(Dual Inline Package) 또는 PGA(Pin Grid Array) 및 인쇄 회로 기판에 제공되는 스루 홀(through holes)로 리드 선을 삽입함으로써 실장하기 위한 스루 홀 실장 장치(THD) 및 QFP(Quad Flat (L-Leaded) Package) 또는 TCP(Tape Carrier Package) 또는 기판의 표면에 리드 선을 땜납링함으로써 실장하기 위한 표면 실장 장치(SMD)가 사용되어 왔다. 또한, 그리드 어레이 상태로 출력 단자를 형성하는 BGA(Ball Grid Array) 패키지와 같은 패키지 형태으로 산업이 변천하고 있다.
한편, 반도체 장치의 소형화, 고밀도화에 대한 요구는 더욱 높아져, 상기의 QFP 등의 패키지 형태로서는 대응할 수 없게 되어 있다. 이 때문에, 가능한한 패키지 크기를 반도체 칩에 가깝게 하여 한층 더 소형화, 고밀도화를 실현하는 칩 사이즈 패키지(CSP: Chip Size Package, FBGA(Fine-Pitch BGA)로도 불림)라고 불리는 패키지 형태가 주목을 모으고 있고, 현재 활발하게 연구가 이루어져, 많은 제안이 제시되어 있다.
상기 CSP 형태의 반도체 장치 및 이를 실장하기 위한 방법이 설명된다. 예를 들면, 도 1a의 단면도에 도시된 바와 같이, 반도체 칩(10a)의 도시되지 않은 전극 패드 및 베이스 보드(인터포저, interposer)(11)가 땝납 등의 범프(12)에 의해 기계적, 전기적으로 접속되어 있다. 또한, 반도체 칩(10a) 및 베이스 보드(11) 간의 공간은 범프(12)에 의한 접속을 보호하기 위한 밀봉 수지(13)로 채워지고 밀봉된다. 또한, 베이스 보드(11)의 반도체 칩(10a)과 접속되어 있는 면의 반대측의 면에는, 마더 보드와 접속하기 위한 땜납 등의 범프(14)가 형성되어 있다. 범프(14)는 반도체 칩(10a)의 패드 전극과 베이스 보드(11)를 접속하고 있는 범프(12)에 대하여, 베이스 보드(11) 중에 형성된 도시하지 않은 스루 홀 등의 배선을 통해 접속되어 있다. 이로 인해, CSP 형태의 반도체 장치(100)가 형성된다.
상기의 반도체 장치(100)를 실장하기 위한 마더 보드(2)는, 예를 들면 글래스 에폭시계 재료로 이루어지는 보드(20)의 상면에서, 실장하는 반도체 장치(100)의 범프(14)의 형성 위치에 대응하는 위치에 형성된 랜드(전극)(21)와, 랜드(21)에 접속하며 보드(20)의 표면상 혹은 이면 상, 혹은 양면 상에 형성되어 있는 도시하지 않은 프린트 배선부를 갖고 있다. 상기의 반도체 장치(100)를 상기의 마더 보드(2)에 실장하기 위해서는, 마더 보드(2)의 랜드(21) 형성면에 대하여, 반도체 장치(100)의 범프(14)의 형성면에서, 각각 대응하는 랜드(21)와 범프(14)를 위치 정렬하여 마운트하고, 도 1b에 도시한 바와 같이 범프(14)를 리플로우시키는 등의 방법에 의해, 반도체 장치(100)와 마더 보드(2)의 랜드(21)를 범프(14)를 통하여 기계적, 전기적으로 접속한다.
상기 반도체 장치(100)는 반도체 칩(10a) 및 마더 보드(2) 간에 버퍼로서 작용하는 베이스 보드(인터포저)(11)를 구비하지만, 상기 베이스 보드(인터포저)(11)를 사용하지 않고 웨이퍼 수준에서 패키지를 적용하는 형태의 CSP에 대한 연구와 개발이 현재 크기의 감소, 비용 절감, 및 전자 회로의 처리 속도 향상을 위해 활발히 수행되고 있다.
다음 상기 베이스 보드(인터포저)를 이용하지 않는 CSP 형태의 반도체 장치 및 이를 실장하는 방법을 설명한다. 예를 들어, 도 2a의 단면도에 도시된 바와 같이, 반도체 장치(10a)의 도시되지 않은 전극 패드에 연결된 땝납 등의 범프(12)가 형성된다. 범프(12) 간의 공간에 있는 반도체 칩(10a)의 표면은 수지 코팅(15)에 의해 밀봉된다. 이로써, CSP 형태의 반도체 장치(1)가 형성된다. 한편, 반도체 장치(1)를 실장하기 위한 마더 보드(2)는 상기 설명과 동일한 방식으로 예를 들어 글래스 에폭시계 물질로 이루어진 보드(20)의 상부 표면 상에 랜드(전극)(21) 및 도시되지 않은 프린트 배선부를 구비한다. 상기 반도체 장치(1)를 마더 보드(2)에 실장하기 위해서는, 마더 보드(2)의 랜드(21) 형성면에 대하여, 반도체 장치(1)의 범프(12)의 형성면에서, 각각 대응하는 랜드(21)와 범프(12)를 위치 정렬하여 마운트하고, 도 2b에 도시된 바와 같이, 범프(12)를 리플로우시키는 등의 방법에 의해, 반도체 장치(1)와 마더 보드(2)의 랜드(21)를 범프(12)를 통해 기계적, 전기적으로 접속한다.
도면을 참조함으로써 CSP 형태의 상기 반도체 장치(1)의 다음 제조 방법이 설명된다. 먼저, 도 3a에 도시한 바와 같이, 반도체 칩의 회로 패턴이 형성된 반도체 웨이퍼(10) 상에, 반도체 칩의 회로 패턴에 접속하도록 땜납 등의 범프(12a)를 형성한다.
다음으로, 도 3b에 도시한 바와 같이, 상기의 반도체 웨이퍼(10) 전체를 용융 수지중에 침지하여, 범프(12a)의 간극부를 밀봉하면서, 범프(12a)를 완전하게 매립하는 막 두께로, 반도체 웨이퍼(10)의 범프(12a) 형성면 상에 수지 피막(15)을 형성한다. 여기서, 용융 수지 중에 침지하는 방법(디핑법)으로, 반도체 웨이퍼(10)의 양면에 수지 피막(15)이 형성된다.
다음으로, 도 4a에 도시한 바와 같이, 반도체 웨이퍼(10)의 범프(12a) 형성면 상으로부터, 범프(12a)의 일부가 노출될 때까지 수지 피막(15)을 연삭하여 박막화한다.
다음으로, 도 4b에 도시한 바와 같이, 땜납 볼(12b)이 범프들(12a)에 전사 접속된다. 범프(12)는 범프(12a) 및 땜납 볼(12b)로 구성된다.
다음, 도 4c에 도시된 바와 같이, 반도체 웨이퍼(10) 상에 형성된 반도체 칩의 회로 패턴의 사이의 영역이며, 반도체 웨이퍼(10)의 절단 마진으로 되는 영역인 절단선을 따라, 반도체 웨이퍼(10)를 절단하고(다이싱 단계), 개개로 절단된 반도체 칩(1Oa)을 갖는 CSP 형태의 각 반도체 장치(1)와, 반도체 웨이퍼(10)의 외주부분으로, 완전한 회로 패턴을 갖고 있지 않은 불필요한 부분(3)으로 분할한다.
상기 제조 방법에 의해 생성된 반도체 장치(1)는 반도체 웨이퍼(10)를 다이싱한 후 그대로 마더 보드 상에 실장될 수 있고, 종래의 베이스 보드(인터포저)를 이용한 반도체 장치에 비해 비용 절감할 수 있고 납기를 단축할 수 있다.
그러나, 상기의 반도체 장치의 제조 방법에서는, 반도체 웨이퍼 상의 절단 마진으로 되는 절단선을 따라, 정확하게 위치를 맞추어 반도체 웨이퍼를 절단하는 것이 어렵다. 이것은, 예를 들면 도 5a에 도시한 바와 같은 회로 패턴과, 각 패턴에 접속하는 범프(12)를 갖고, 각 회로 패턴의 사이의 영역이 절단선(16)으로 되는 반도체 웨이퍼(10)에 대하여, 수지 피막을 형성하면, 도 5b에 도시한 바와 같이 반도체 웨이퍼(10) 상의 전 영역에서 각 회로 패턴의 사이의 영역인 절단선(16)이 피복되어 버리기 때문에, 이 상태에서 X1 내지 X6 및 Y1 내지 Y6의 각 절단선을 따라 절단하려고 하여도, 절단선의 위치를 확인할 수 없게 되기 때문이다. 또한, 절단한 위치가 실제로 상기의 절단선을 따라 있는지를 확인하는 것도 곤란하여, 반도체 장치의 제조 단계의 품질 관리 상에서도 정확한 관리가 곤란하게 되어 있었다.
본 발명은 상기 문제를 고려하여 행해졌다. 본 발명은, 표면에 범프를 갖는 반도체 칩의 범프 형성면 상의 범프의 간극부가 수지로 밀봉된 패키지 형태의 반도체 장치를 제조하기 위한 다이싱 단계에서, 반도체 웨이퍼 상의 절단 마진으로 되는 절단선에 정확하게 위치를 맞춰 반도체 웨이퍼를 절단할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은, 표면에 범프를 갖는 반도체 칩의 범프 형성면 상에서, 상기 범프의 간극부가 수지로 밀봉된 패키지 형태의 반도체 장치의 제조 방법으로서, 제1 영역과 제2 영역을 갖고, 적어도 상기 제1 영역에서 상기 반도체 칩의 회로 패턴이 형성되고, 상기 제1 영역과 제2 영역에 걸쳐 상기 반도체 칩사이의 절단선이 형성되어 있는 반도체 웨이퍼 상에, 적어도 상기 제1 영역에서, 상기 반도체 칩의 회로 패턴에 접속하도록 범프를 형성하는 단계와, 상기 제1 영역에서는 상기 범프의 간극부를 밀봉하면서 소정의 막 두께로, 상기 제2 영역 중 적어도 상기 절단선의 일부를 포함하는 영역에서는 상기 절단선의 일부의 위치를 확인할 수 있는 막 두께로, 상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계와, 상기 제2 영역의 상기 절단선의 일부를 포함하는 영역에서 확인되는 절단선을 기준 위치로 하여, 상기 절단선을 따라 상기 반도체 웨이퍼를 절단하는 단계를 포함한다.
본 발명의 반도체 장치의 제조 방법에 따르면, 제1 영역과 제2 영역을 갖고, 적어도 제1 영역에서 반도체 칩의 회로 패턴이 형성되고, 제1 영역과 제2 영역에 걸쳐 반도체 칩사이의 절단선이 형성되어 있는 반도체 웨이퍼 상에, 적어도 제1 영역에서, 반도체 칩의 회로 패턴에 접속하도록 범프를 형성한다. 다음으로, 제1 영역에서는 범프의 간극부를 밀봉하면서 소정의 막 두께로, 제2 영역 중 적어도 절단선의 일부를 포함하는 영역에서는 절단선의 일부의 위치를 확인할 수 있는 막 두께로, 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성한다. 다음으로, 제2 영역의 상기 절단선의 일부를 포함하는 영역에서 확인되는 절단선을 기준 위치로 하여, 절단선을 따라 반도체 웨이퍼를 절단한다.
본 발명의 반도체 장치의 제조 방법에 따르면, 제1 영역에서는 범프의 간극부를 밀봉하면서 소정의 막 두께로, 제2 영역 중 적어도 절단선의 일부를 포함하는 영역에서는 절단선의 일부의 위치를 확인할 수 있는 막 두께로, 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하기 때문에, 후단계에서 반도체 웨이퍼를 절단할 때에, 제2 영역 중 적어도 절단선의 일부를 포함하는 영역에서 절단선의 위치를 확인하는 것이 가능하여, 반도체 웨이퍼 상의 절단 마진으로 되는 절단선에 정확하게 위치를 맞추어 반도체 웨이퍼를 절단할 수 있다.
상기의 본 발명의 반도체 장치의 제조 방법은, 상기 제1 영역을 상기 반도체 웨이퍼의 중앙부의 영역으로 하고, 상기 제2 영역을 상기 반도체 웨이퍼의 외주측의 영역으로 하는 것이 바람직하다. 제2 영역 중 적어도 일부 상에서는 수지 피막의 막 두께를 얇게 형성하기 때문에, 반도체 장치로서는 사용하지 못하는 영역으로 되어 버리지만, 반도체 웨이퍼의 외주측의 영역은 원래 완전한 회로 패턴을 갖고 있지 않은 불필요한 부분이기 때문에, 이 영역을 이용하여 제2 영역으로 할 수 있다.
상기의 본 발명의 반도체 장치의 제조 방법은, 상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계가, 상기 제1 영역 및 상기 제2 영역에서 소정의 막 두께로 수지 피막을 형성하는 단계와, 상기 제2 영역 중 적어도 상기 절단선의 일부를 포함하는 영역에서 상기 절단선의 일부의 위치를 확인할 수 있는 막 두께로 될 때까지 상기 수지 피막을 박막화하는 단계를 포함한다. 제2 영역에서 후막으로 형성하더라도, 박막화함으로써 절단선의 일부의 위치를 확인할 수 있도록 할 수 있다.
상기의 본 발명의 반도체 장치의 제조 방법은, 상기 제1 영역 및 상기 제2 영역에서 소정의 막 두께로 수지 피막을 형성하는 단계에서는, 상기 반도체 웨이퍼를 용융 수지중에 침지하여 상기 수지 피막을 형성하는 것이 바람직하다. 이에 의해, 제1 영역 및 제2 영역에서 소정의 막 두께로 수지 피막을 형성할 수 있다.
상기의 본 발명의 반도체 장치의 제조 방법은, 상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계에서는, 상기 제1 영역에서는 소정의 막 두께로 되고, 상기 제2 영역 중 적어도 상기 절단선의 일부를 포함하는 영역에서는 상기 절단선의 일부의 위치를 확인할 수 있는 막 두께로 된 형태를 이용하여 상기 수지 피막을 형성하는 것이 바람직하다. 이에 의해, 제2 영역에서 절단선의 일부의 위치를 확인할 수 있도록 박막으로 형성할 수 있다.
본 발명의 반도체 장치의 상기 제조 방법은 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계에서, 제2 영역 중 적어도 상기 절단선의 일부를 포함하는 영역에 30㎛ 이하의 두께로 형성되는 수지 피막을 갖는 것이 바람직하다. 이로 인해, 절단선의 일부 위치가 확인될 수 있는 두께를 제공할 수 있다.
상기의 본 발명의 반도체 장치의 제조 방법은, 상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계에서는, 상기 제1 영역에서 상기 범프를 완전하게 매립하는 막 두께로 상기 수지 피막을 형성하고, 상기 반도체 웨이퍼를 절단하는 단계 전에, 상기 제1 영역에서, 적어도 상기 범프의 일부를 노출시키게 할 때까지 상기 수지 피막을 박막화하는 단계를 더 포함하는 것이 바람직하다. 이에 의해, 범프의 일부가 노출되어, 마더 보드에 실장할 때에 전기적으로 접속하는 것이 가능하게 된다.
상기의 본 발명의 반도체 장치의 제조 방법은, 바람직하게는, 상기 반도체 웨이퍼를 절단하는 단계에서는, 상기 반도체 웨이퍼의 화상을 촬영하여, 컴퓨터 상에서 화상 처리하여 상기 절단선의 위치를 확인한다. 반도체 장치의 설계 룰이, 예를 들면 0.35μm 내지 0.25μm 혹은 0.18μm로 점점 더 미세화됨에 따라, 상기의 반도체 칩 사이에 절단선도 폭이 좁혀져 가서, 눈으로 확인하는 것에 의해 확인하는 것이 곤란해지더라도, 컴퓨터 상에서 화상 처리를 행함으로써 확실하게 절단선의 위치를 확인할 수 있다.
본 발명의 상기 목적 및 다른 목적과 특징들은 첨부 도면을 참조하여 바람직한 실시예의 다음 설명으로부터 명백해진다.
이하, 도면을 참조하여 본 발명의 반도체 제조 방법의 실시예에 대해 설명된다.
제1 실시예
본 실시예에 따른 반도체 장치는, 도 6a의 단면도에 도시한 바와 같이 반도체 칩(1Oa)의 도시하지 않은 패드 전극에 접속하여 땜납 등의 범프(12)가 형성되어 있고, 범프(12)의 간극부에서의 반도체 칩(10a) 표면은, 수지 피막(15)에 의해 밀봉되어 있다. 반도체 칩(10a)의 범프(12) 형성면과 반대측의 표면 상도 수지 피막으로 피복되어 있어도 된다. 이들에 의해, CSP 형태의 반도체 장치(1)가 형성되어 있다.
상기의 반도체 장치(1)를 실장하기 위한 마더 보드(2)로서는, 도 6a 중에 도시한 바와 같이, 예를 들면 글래스 에폭시계 재료로 이루어지는 보드(20)의 상면에 랜드(전극)(21)와, 도시하지 않은 프린트 배선부를 갖고 있다. 상기의 반도체 장치(1)를 상기의 마더 보드(2)에 실장하기 위해서는, 마더 보드(2)의 랜드(21) 형성면에 대하여, 반도체 장치(1)의 범프(12)의 형성면에서, 각각 대응하는 랜드(21)와 범프(12)를 위치 정렬하여 마운트하여, 도 6b에 도시한 바와 같이 범프(12)를 리플로우시키는 등의 방법에 의해, 반도체 장치(1)와 마더 보드(2)의 랜드(21)를 범프(12)를 통하여 기계적, 전기적으로 접속한다.
상기의 CSP 형태의 반도체 장치(1)의 제조 방법에 대하여 도면을 참조하여 설명한다. 우선, 도 7a에 도시한 바와 같이 반도체 웨이퍼(10) 상에 반도체 칩의 회로 패턴(도시 생략)과, 반도체 칩사이의 절단선(도시 생략)을 형성한다. 여기서, 반도체 칩의 완전한 회로 패턴이 형성되어 있는 반도체 웨이퍼(10)의 중앙부의 영역을 제1 영역 A로 하고, 완전한 회로 패턴을 가지고 있지 않고 불필요한 영역으로 되는 반도체 웨이퍼(10)의 외주측의 영역을 제2 영역 B로 한다. 반도체 칩 사이의 절단선은, 제1 영역 A에서 제2 영역 B에 걸쳐 형성한다. 다음으로, 적어도 제1 영역 A에서, 반도체 칩의 회로 패턴에 접속하도록, 증착법 혹은 전사법 등에 의해, 땜납 혹은 금 등으로 이루어지는 범프(12a)를 형성한다.
다음으로, 도 7b에 도시한 바와 같이 상기의 반도체 웨이퍼(10) 전체를 용융 수지중에 침지하여, 제1 영역 A에서 범프(12a)의 간극부를 밀봉하면서, 범프(12a)를 완전하게 매립하는 막 두께로, 제1 영역 A 및 제2 영역 B에서, 반도체 웨이퍼(10)의 범프(12a) 형성면 상에 수지 피막(15)을 형성한다. 여기서, 용융 수지 중에 침지하는 방법(디핑법)에서는, 반도체 웨이퍼(10)의 양면에 수지 피막(15)이 형성되지만, 범프(12a) 형성면의 이면측의 수지 피막은 반드시 형성하지 않아도 된다.
다음으로, 도 7c에 도시한 바와 같이 제2 영역 B 중 적어도 절단선의 일부를 포함하는 영역에서, 절단선의 일부의 위치를 확인할 수 있는 막 두께로 될 때까지 수지 피막(15)을 박막화한다. 제2 영역 B의 일부인 박막 영역(16a)에서는, 수지 피막(15)의 막 두께가 예를 들면 20∼30μm으로 되어 있어, 수지 피막의 하층의 패턴이 들여다보이기 때문에, 절단선의 일부의 위치를 확인할 수 있다.
이어서, 도 8a에 도시된 바와 같이, 제1 영역 A에서, 수지 피막(15)은 연마되어 범프(12a)의 적어도 일부분이 노출될 때까지 두께가 감소된다.
이어서, 도 8b에 도시된 바와 같이, 제1 영역 A에서, 땜납 볼(12b)은 범프(12a)에 전사 접속된다. 범프(12)는 범프(12a)와 땜납 볼(12b)로 구성된다.
다음으로, 도 8c에 도시한 바와 같이 제1 영역 A 및 제2 영역 B에서 반도체 웨이퍼(10) 상에 형성된 반도체 칩의 회로 패턴의 사이의 영역으로, 반도체 웨이퍼(10)의 절단 마진으로 되는 영역인 절단선을 따라, 반도체 웨이퍼(10)를 절단하여(다이싱 단계), 개개로 절단된 반도체 칩(1Oa)을 갖는 CSP 형태의 각 반도체 장치(1)와, 반도체 웨이퍼(10)의 외주 부분으로, 완전한 회로 패턴을 갖고 있지 않은 불필요한 부분(3)으로 분할한다. 여기서, 절단선을 따라 반도체 웨이퍼(10)를 절단하는 데에 있어서는, 제2 영역 B 중에 형성된 박막 영역(16a)에서, 얇은 수지 피막(15)을 통해서 들여다보이는 하층의 패턴으로부터 절단선의 위치를 눈으로 확인함에 의해서 확인하거나, 혹은 반도체 웨이퍼(1O)의 화상을 CCD 카메라 등으로 촬영하여, 얻어진 화상을 컴퓨터 상에서 화상 처리하여, 절단선의 위치를 확인하여, 확인된 절단선을 기준 위치로 하여 절단선을 따라 반도체 웨이퍼(10)를 절단한다.
상기의 반도체 장치의 제조 방법에서는, 예를 들면 도 9에 도시한 바와 같은 회로 패턴과, 각 패턴에 접속하는 범프(12)를 갖고, 각 회로 패턴의 사이의 영역이 절단선(16)으로 되는 반도체 웨이퍼(10)에 대하여, 수지 피막(15)을 형성하지만, 도 10a 혹은 도 10b에 도시한 바와 같이 반도체 웨이퍼(10) 상의 완전한 회로 패턴을 갖고 있지 않은 불필요한 부분으로 되는 영역 중의 절단선의 일부를 포함하는 영역(예를 들면 도 10a 및 10b에 도시한 바와 같이 반도체 웨이퍼 상에서 4개소 선택)에서, 절단선의 일부의 위치를 확인할 수 있는 막 두께로 될 때까지 수지 피막(15)을 박막화하여 형성함으로써, 이 박막 영역(16a)에서는, 수지 피막의 하층의 패턴이 들여다 보이기 때문에, 절단선(16)의 위치를 확인할 수가 있어, X1 내지 X6 및 Y1 내지 Y6의 각 절단선을 따라 반도체 웨이퍼(10)를 절단할 때에, 반도체 웨이퍼(10) 상의 절단 마진으로 되는 절단선(16)에 정확하게 위치를 맞춰 반도체 웨이퍼(10)를 절단할 수 있다.
제2 실시예
본 실시예에 따른 반도체 장치는 실질적으로 제1 실시예에 따른 반도체 장치와 동일하므로 그 설명은 생략한다.
본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 우선, 도 11a에 도시한 바와 같이 반도체 웨이퍼(10) 상에 반도체 칩의 회로 패턴(도시 생략)과, 반도체 칩 사이의 절단선(도시 생략)을 형성한다. 여기서, 반도체 칩이 완전한 회로 패턴이 형성되어 있는 반도체 웨이퍼(10)의 중앙부의 영역을 제1 영역 A로 하고, 완전한 회로 패턴을 갖지 않으며 불필요한 영역으로 되는 반도체 웨이퍼(10)의 외주측의 영역을 제2 영역 B로 한다. 반도체 칩 사이의 절단선은, 제1 영역 A에서 제2 영역 B에 걸쳐 형성한다. 다음으로, 적어도 제1 영역 A에서, 반도체 칩의 회로 패턴에 접속하도록, 증착법 혹은 전사법 등에 의해, 땜납 혹은 금 등으로 이루어지는 범프(12a)를 형성한다.
다음으로, 도 11b에 도시한 바와 같이 제1 금형(30) 상에 상기의 반도체 웨이퍼를 재치하고, 그 위에 수지 타블랫(15a)을 재치한다. 그 상측에서 제2 금형(31)을 압박하여, 타블랫 형상의 수지를 용융하여, 제1 영역 A에서 범프(12a)의 간극부를 밀봉하면서 재고화시켜, 반도체 웨이퍼(10)의 범프(12a) 형성면 상에 수지 피막(15)을 형성한다. 여기서, 상기의 반도체 웨이퍼(10)의 제1 영역 A에서는 범프(12a)를 완전하게 매립하는 막 두께로, 제2 영역 B 중 적어도 절단선의 일부를 포함하는 영역에서는, 절단선의 일부의 위치를 확인할 수 있는 막 두께로 된 제1 금형(30) 및 제2 금형(31)의 쌍을 이용함으로써 도 11c에 도시한 바와 같이 제2 영역 B의 일부인 박막 영역(16a)에서의 수지 피막(15)의 막 두께를 20∼30μm으로 할 수 있어, 수지 피막의 하층의 패턴이 들여다 볼 수 있기 때문에, 절단선의 일부의 위치를 확인할 수 있다.
이어서, 도 12a에 도시된 바와 같이, 제1 영역 A에서, 수지 피막(15)은 연마되어 범프(12a)의 적어도 일부분이 노출될 때까지 두께가 감소된다.
이어서, 도 12b에 도시된 바와 같이, 제1 영역 A에서, 땜납 볼(12b)은 범프(12a)에 전사 접속된다. 범프(12)는 범프(12a)와 땜납 볼(12b)로 구성된다.
이어서, 도 12c에 도시된 바와 같이, 제1 영역 A 및 제2 영역 B에서 반도체 웨이퍼(10) 상에 형성된 반도체 칩의 회로 패턴의 사이의 영역으로, 반도체 웨이퍼(10)의 절단 마진으로 되는 영역인 절단선을 따라, 반도체 웨이퍼(10)를 절단하여(다이싱 단계), 개개로 절단된 반도체 칩(1Oa)을 갖는 CSP 형태의 각 반도체 장치(1)와, 반도체 웨이퍼(10)의 외주 부분으로, 완전한 회로 패턴을 갖고 있지 않은 불필요한 부분(3)으로 분할한다. 여기서, 절단선을 따라 반도체 웨이퍼(10)를 절단하는 데에 있어서는, 제2 영역 B 중에 형성된 박막 영역(16a)에서, 얇은 수지 피막(15)을 통해서 들여다보이는 하층의 패턴으로부터 절단선의 위치를 확인하거나, 혹은, 반도체 웨이퍼(1O)의 화상을 CCD 카메라 등으로 촬영하여, 얻어진 화상을 컴퓨터 상에서 화상 처리하여, 확인된 절단선을 기준 위치로 하여 절단선을 따라 반도체 웨이퍼(10)를 절단한다.
상기의 반도체 장치의 제조 방법에서는, 제1 실시예와 마찬가지로, 상기의 박막 영역(16a)에서, 수지 피막의 하층의 패턴이 들여다보이기 때문에, 절단선(16)의 위치를 확인할 수가 있어, X1 내지 X6 및 Y1 내지 Y6의 각 절단선을 따라 반도체 웨이퍼(10)를 절단할 때에, 반도체 웨이퍼(10) 상의 절단 마진으로 되는 절단선(16)에 정확하게 위치를 맞춰 반도체 웨이퍼(10)를 절단할 수 있다. 금형을 이용하여 형성하는 박막 영역으로서는, 도 10a 혹은 도 10b에 도시한 바와 같은 패턴으로 할 수 있다.
본 발명의 반도체 장치는 MOS 트랜지스터 형 반도체 장치, 바이폴라 반도체 장치, BiCMOS 반도체 장치, 로직 회로 및 메모리를 가진 반도체 장치, 및 다른 반도체 장치에 적용될 수 있다.
본 발명의 반도체 장치는 상기 실시예로 제한되지 않는다. 예를 들면, 제2 영역에서, 절단선을 확인할 수 있도록 수지 피막을 박막화할 때에, 박막 영역에서는 수지 피막을 완전하게 제거해도 된다. 수지 피막은 처음부터 범프의 일부가 노출되는 막 두께로 형성하는 것도 가능하다. 그 외, 본 발명의 요지를 일탈하지 않은 범위에서 여러가지의 변경이 가능하다.
상술한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, 제1 영역에서는 범프의 간극부를 밀봉하면서 소정의 막 두께로, 제2 영역 중 적어도 절단선의 일부를 포함하는 영역에서는 절단선의 일부의 위치를 확인할 수 있는 막 두께로, 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하기 때문에, 후단계에서 반도체 웨이퍼를 절단할 때에, 제2 영역 중 적어도 절단선의 일부를 포함하는 영역에서 절단선의 위치를 확인하는 것이 가능하여, 반도체 웨이퍼 상의 절단 마진으로 되는 절단선에 정확하게 위치를 맞추어 반도체 웨이퍼를 절단할 수 있다.
이제까지, 예시를 위해서 선택된 특정한 실시예를 참조하여 본 발명을 설명하였지만, 본 기술 분야에 숙련된 자는 본 발명의 기본적인 개념 및 범위을 벗어나지 않고 여러 가지 변형 실시예가 이루어 질 수 있음을 알 수 있을 것이다.

Claims (8)

  1. 표면에 범프를 갖는 반도체 칩의 범프 형성면 상에서, 상기 범프의 간극부가 수지로 밀봉된 패키지 형태의 반도체 장치의 제조 방법에 있어서,
    제1 영역과 제2 영역을 갖고, 적어도 상기 제1 영역에서 상기 반도체 칩의 회로 패턴이 형성되고, 상기 제1 영역과 제2 영역에 걸쳐 상기 반도체 칩 사이의 절단선이 형성되어 있는 반도체 웨이퍼 상에, 적어도 상기 제1 영역에서, 상기 반도체 칩의 회로 패턴에 접속하도록 범프를 형성하는 단계와,
    상기 제1 영역에서는 상기 범프의 간극부를 밀봉하면서 소정의 막 두께로, 상기 제2 영역의 적어도 상기 절단선의 일부를 포함하는 영역에서는 상기 절단선의 일부의 위치를 확인할 수 있는 막 두께로, 상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계와,
    상기 제2 영역의 상기 절단선의 일부를 포함하는 영역에서 확인되는 절단선을 기준 위치로 하여, 상기 절단선을 따라 상기 반도체 웨이퍼를 절단하는 단계를
    포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1 영역을 상기 반도체 웨이퍼의 중앙부의 영역으로 하고,
    상기 제2 영역을 상기 반도체 웨이퍼의 외주측의 영역으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계는,
    상기 제1 영역 및 상기 제2 영역에서 소정의 두께로 수지 피막을 형성하는 단계와,
    상기 제2 영역 중 적어도 상기 절단선의 일부를 포함하는 영역에서 상기 절단선의 일부의 위치를 확인할 수 있는 막 두께로 될 때까지 상기 수지 피막을 박막화하는 단계를 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 제1 영역 및 상기 제2 영역에서 소정의 막 두께로 수지 피막을 형성하는 단계에서는, 상기 반도체 웨이퍼를 용융 수지 중에 침지시켜 상기 수지 피막을 형성하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계에서는, 상기 제1 영역에서는 소정의 막 두께로 되고, 상기 제2 영역 중 적어도 상기 절단선의 일부를 포함하는 영역에서는 상기 절단선의 일부의 위치를 확인할 수 있는 막 두께로 된 형태를 이용하여 상기 수지 피막을 형성하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계에서는, 상기 제2 영역 중 적어도 상기 절단선의 일부를 포함하는 영역에서 막 두께가 30μm 이하로 되도록 상기 수지 피막을 형성하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 반도체 웨이퍼의 범프 형성면 상에 수지 피막을 형성하는 단계에서는, 상기 제1 영역에서 상기 범프를 완전하게 매립하는 막 두께로 상기 수지 피막을 형성하고,
    상기 반도체 웨이퍼를 절단하는 단계 전에, 상기 제1 영역에서, 적어도 상기 범프의 일부를 노출시키게 할 때까지 상기 수지 피막을 박막화하는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 반도체 웨이퍼를 절단하는 단계에서는, 상기 반도체 웨이퍼의 화상을 촬영하여, 컴퓨터 상에서 화상 처리하여 상기 절단선의 위치를 확인하는 반도체 장치 제조 방법.
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