KR20000023475A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

표면에 범프를 가지고 수지로 밀봉된 범프 형성면 상의 범프들 간의 공간을 갖는 반도체 장치의 제조 방법은 반도체 장치의 다이싱 단계시 웨이퍼 상에 절단 마진을 제공하는 절단선에 정확하게 위치 설정된 웨이퍼를 절단할 수 있는 제조 방법을 제공한다. 반도체 칩의 회로 패턴이 제1 영역에 형성되고 반도체 칩 간의 절단선(16)이 제1 영역 및 제2 영역을 가로질러 연장하여 형성되는 반도체 웨이퍼(10) 상에, 반도체 칩의 회로 패턴에 접속되도록 범프가 형성되고, 범프들 간의 공간을 밀봉하는 동안 소정의 두께로 제1 영역의 반도체 웨이퍼의 범프 형성면 및 절단선의 일부분의 위치를 확인할 수 있는 임의의 두께로 제2 영역의 절단선의 적어도 일부분을 포함하는 영역(16a)에 수지 코팅부(15)가 형성되며, 제2 영역의 절단선의 일부분을 포함하는 영역에서 확인된 절단선을 기준 위치로서 사용하여 절단선을 따라 반도체 웨이퍼가 절단된다.

Description

반도체 장치의 제조 방법{METHOD OF PRODUCTION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 크기가 작고 밀도가 큰 패키지 형태의 반도체 장치 제조 방법에 관한 것이다.
최근 VLSI 및 다른 반도체 장치에 있어서, 크기가 3년새 70%까지 감소되고 보다 고밀도 및 고성능이 달성되어 왔다. 이와 함께, 반도체 장치의 패키지 형태도 크기가 감소하고 밀도가 증가되어 왔다.
종래 기술에서, 반도체 장치의 패키지 형태로, DIP(Dual Inline Package) 또는 PGA(Pin Grid Array) 및 인쇄 회로 기판에 제공되는 스루 홀(through holes)로 리드 선을 삽입함으로써 실장하기 위한 스루 홀 실장 장치(THD) 및 QFP(Quad Flat (L-Leaded) Package) 또는 TCP(Tape Carrier Package) 또는 기판의 표면에 리드 선을 솔더링함으로써 실장하기 위한 표면 실장 장치(SMD)가 사용되어 왔다. 또한, 그리드 어레이 상태로 출력 단자를 형성하는 BGA(Ball Grid Array) 패키지와 같은 패키지 형태로 산업이 변천하고 있다.
반면에, 반도체 장치의 크기의 감소 및 밀도의 증가에 대한 요구가 보다 높아지고 있다. 이는 상기 QFP 및 다른 패키지 형태와 더 이상 부합될 수 없다. 이러한 이유로, 가능한 한 패키지 크기를 반도체 칩의 크기에 가깝도록 하는 크기의 감소 및 밀도의 증가를 보다 더 실현하기 위해 "칩 사이즈 패키지(CSP는 또한 "FBGA(Fine-Pitch BGA)"로 지칭됨))"로서 지칭되는 패키지 형태에 대해 주목되고 있다. 현재 활발한 연구가 진행 중에 있으며, 많은 제안이 제시되어 왔다.
상기 CSP 형태의 반도체 장치 및 이를 실장하기 위한 방법이 설명된다. 예를 들면, 도 1a의 단면도에 도시된 바와 같이, 반도체 칩(10a)의 도시되지 않은 전극 패드 및 베이스 보드(인터포저, interposer)(11)가 솔더 또는 다른 범프(12)에 의해 기계적이고 전기적으로 연결되어 있다. 또한, 반도체 칩(10a) 및 베이스 보드(11) 간의 공간은 범프(12)에 의한 접속을 보호하기 위한 봉합 수지(13)로 채워지고 봉합된다. 또한, 반도체 칩(10a)에 연결된 표면에 대항하는 베이스 보드(11)의 표면이 솔더 또는 마더 보드로의 연결을 위한 다른 범프(14)로 형성된다. 범프(14)는 베이스 보드(11)에 형성된 도시되지 않은 스루 홀 또는 다른 배선을 통해 반도체 칩(10a)의 전극 패드와 베이스 보드(11)를 연결하는 범프(12)에 연결되어 있다. 이로 인해, CSP 형태의 반도체 장치(100)가 형성된다.
상기 반도체 장치(100)를 실장하기 위한 마더 보드(2)는, 예를 들어 글래스 에폭시계 물질로 이루어진 보드(20)의 상부 표면 상에 실장되도록 반도체 장치(100)의 범프(14)의 형성 위치에 대응하는 위치에 형성된 랜드(전극)(21) 및 랜드(21)에 연결된 보드(20)의 전면, 배면 또는 양면 상에 형성된 도시되지 않은 인쇄 회로를 갖는다. 반도체 장치(100)는 대응하는 랜드(21) 및 범프(14)를 정렬시키면서 반도체 장치(100)의 범프 형성면을 마더 보드(2)의 랜드 형성면에 마주치게 함으로써 마더 보드(2) 상에 실장되고, 도 1b에 도시된 바와 같이, 범프 리플로우 등을 행하는 방법을 이용함으로써, 반도체 장치(100) 및 마더 보드(2)의 랜드(21)가 범프(14)를 통해 기계적이고 전기적으로 접속된다.
상기 반도체 장치(100)는 반도체 칩(10a) 및 마더 보드(2) 간에 버퍼로서 작용하는 베이스 보드(인터포저)(11)를 구비하지만, 상기 베이스 보드(인터포저)(11)를 사용하지 않고 웨이퍼 수준에서 패키지를 적용하는 형태의 CSP에 대한 연구와 개발이 현재 크기의 감소, 비용 절감, 및 전자 회로의 처리 속도 향상을 위해 활발히 수행되고 있다.
다음 상기 베이스 보드(인터포저)를 이용하지 않는 CSP 형태의 반도체 장치 및 이를 실장하는 방법을 설명한다. 예를 들어, 도 2a의 단면도에 도시된 바와 같이, 반도체 장치(10a)의 도시되지 않은 전극 패드에 연결된 솔더 또는 다른 범프(12)가 형성된다. 범프(12) 간의 공간에 있는 반도체 칩(10a)의 표면은 수지 코팅(15)에 의해 봉합된다. 이로써, CSP 형태의 반도체 장치(1)가 형성된다. 반면에, 반도체 장치(1)를 실장하기 위한 마더 보드(2)는 상기 설명과 동일한 방식으로 예를 들어 글래스 에폭시계 물질로 이루어진 보드(20)의 상부 표면 상에 랜드(전극)(21) 및 도시되지 않은 인쇄 회로를 구비한다. 상기 반도체 장치(1)는 대응하는 랜드(21) 및 범프(12)를 정렬시키면서 반도체 장치(1)의 범프 형성면을 마더 보드(2)의 랜드 형성면에 마주치게 함으로써 마더 보드(2) 상에 실장되고, 도 2b에 도시된 바와 같이, 범프(12) 리플로우 등을 행하는 방법을 이용함으로써, 반도체 장치(1) 및 마더 보드(2)의 랜드(21)가 범프(12)를 통해 기계적이고 전기적으로 접속된다.
다음, 도 4c에 도시된 바와 같이, 반도체 웨이퍼를 절단된 반도체 칩(10a)을 각각 갖는 CSP 형태의 반도체 장치(1) 및 완전한 회로 패턴을 갖지 않는 반도체 웨이퍼(10)의 외부 주변으로 구성된 불필요한 부분(3)으로 분할하도록, 반도체 웨이퍼(10) 상에 형성된 반도체 칩의 회로 패턴 간의 영역들로 이루어지고 반도체 웨이퍼(10)의 절단 마진을 두고 절단선을 따라 반도체 웨이퍼(10)가 절단된다(다이싱 단계).
상기 제조 방법에 의해 생성된 반도체 장치(10는 반도체 웨이퍼(10)를 다이싱한 후 사실상 마더 보드 상에 실장될 수 있고, 베이스 보드(인터포저)를 이용하여 종래 반도체 장치에 비해 비용 절감할 수 있고 납기를 단축할 수 있다.
그러나, 반도체 장치의 상기 제조 방법에서, 반도체 웨이퍼 상에 절단 마진으로서 역할하는 절단선을 따르는 위치에서 반도체 웨이퍼를 정확하게 절단하기가 어렵다. 이는 예를 들어 도 5a에 도시된 바와 같이 회로 패턴과 패턴에 접속된 범프(12)를 갖고 도 5b에 도시된 바와 같이 인접하는 회로 패턴 간의 영역이 절단선(16)이 되는 반도체 웨이퍼에 대해 수지 코팅부가 형성되면, 인접하는 회로 패턴 간의 영역에 의해 형성된 절단선(16)이 반도체 웨이퍼(10) 상의 전체 영역에 걸쳐 덮히게 되어, 이 상태에서 반도체 웨이퍼를 절단선 X1내지 X6및 Y1내지 Y6을 따라 절단하려고 해도, 절단선의 위치를 더 이상 확일할 수 없게 된다. 또한, 절단 위치가 정확하게 절단선을 따르는지를 확인하기 어려워서, 반도체 장치의 제조 공정의 품질 제어시 정확한 관리가 어렵게 된다.
본 발명은 상기 문제를 고려하여 행해졌다. 본 발명은 수지로 밀봉된 범프 형성면 상의 범프들 간의 공간과 그 표면에 범프를 가진 반도체 칩으로 구성되는 패키지 형태의 반도체 장치의 제조 방법을 제공하는데 그 목적이 있으며, 반도체 장치를 제조하기 위한 다이싱 단계시 반도체 웨이퍼 상에 절단 마진을 형성하는 절단선으로 정확하게 정렬된 반도체 웨이퍼를 절단할 수 있다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은 수지로 밀봉된 범프 형성면 상의 범프들 간의 공간과 그 표면에 범프를 가진 반도체 칩으로 구성되는 패키지 형태의 반도체 장치의 제조 방법을 제공하는 것으로, 제1 영역 및 제2 영역을 가지며, 적어도 제1 영역에서 반도체 칩의 회로 패턴으로 형성되고, 제1 영역과 제2 영역을 가로질러 연장하는 반도체 칩들 간의 절단선으로 형성되는 반도체 웨이퍼 상에 반도체 칩의 회로 패턴에 접속되도록 적어도 제1 영역에 범프를 형성하는 단계, 범프들 간의 공간을 밀봉하는 동안 소정의 두께로 제1 영역의 반도체 웨이퍼의 범프 형성면 및 절단선의 일부분의 위치를 확인할 수 있는 임의의 두께로 제2 영역의 절단선의 적어도 일부분을 포함하는 영역에 수지 코팅부를 형성하는 단계, 및 제2 영역의 절단선의 일부분을 포함하는 영역에서 확인된 절단선을 기준 위치로서 사용하여 절단선을 따라 반도체 웨이퍼를 절단하는 단계를 포함한다.
본 발명의 반도체 장치의 제조 방법에 따르면, 제1 영역 및 제2 영역을 가지며, 적어도 제1 영역에서 상기 반도체 칩의 회로 패턴으로 형성되고, 제1 영역과 제2 영역을 가로질러 연장하는 반도체 칩들 간의 절단선으로 형성되는 반도체 웨이퍼 상에, 반도체 칩의 회로 패턴에 접속되도록 적어도 제1 영역에 범프가 형성된다. 다음, 범프들 간의 공간을 밀봉하는 동안 소정의 두께로 제1 영역의 반도체 웨이퍼의 범프 형성면 및 절단선의 일부분의 위치를 확인할 수 있는 임의의 두께로 제2 영역의 절단선의 적어도 일부분을 포함하는 영역에 수지 코팅부가 형성된다. 다음, 제2 영역의 절단선의 일부분을 포함하는 영역에서 확인된 절단선을 기준 위치로서 사용하여 절단선을 따라 반도체 웨이퍼가 절단된다.
본 발명의 반도체 장치의 제조 방법에 따르면, 범프들 간의 공간을 밀봉하는 동안 소정의 두께로 제1 영역의 상기 반도체 웨이퍼의 범프 형성면 및 절단선의 일부분의 위치를 확인할 수 있는 임의의 두께로 상기 제2 영역의 절단선의 적어도 일부분을 포함하는 영역에 수지 코팅부가 형성되기 때문에, 후속 공정에서 반도체 웨이퍼를 절단할 때, 제2 영역의 절단선의 적어도 일부분을 포함하는 영역에 절단선의 위치를 확인할 수 있고, 반도체 웨이퍼 상의 절단 마진을 제공하는 절단선에 대해 위치 설정된 반도체 웨이퍼를 정확하게 절단할 수 있다.
본 발명의 반도체 장치의 상기 제조 방법은 반도체 웨이퍼의 중심 영역에 형성된 제1 영역과 상기 반도체 웨이퍼의 외주면의 한 영역에 형성된 제2 영역을 갖는다. 수지 코팅부가 제2 영역의 적어도 일부분 상에 얇게 형성되기 때문에, 수지는 반도체 장치에 쓸모없게 되지만, 반도체 장치의 외부 영역이 완전 회로 패턴을 갖지 않으며 불필요하기 때문에, 그 영역은 제2 영역으로 사용될 수 있다.
본 발명의 반도체 장치의 상기 제조 방법은 제1 영역 및 제2 영역에 소정의 두께로 수지 코팅부를 형성하는 단계, 및 제2 영역의 절단선의 적어도 일부를 포함하는 영역의 수지 코팅부의 두께를 절단선의 일부의 위치를 확인할 수 있는 두께로 감소시키는 단계를 포함하여 반도체 웨이퍼의 범프 형성면 상에 수지 코팅부를 형성하는 단계를 갖는다. 제2 영역에 두께가 형성되더라도, 절단선의 일부의 위치가 확일될 수 있는 두께로 감소시킬 수 있다.
본 발명의 반도체 장치의 상기 제조 방법은 제1 영역 및 제2 영역에서 소정의 두께로 수지 코팅부를 형성하는 단계에서, 반도체 웨이퍼를 용융된 수지에 침지함으로써 형성된 수지 코팅부를 갖는다. 이로 인해, 제1 영역 및 제2 영역에서 소정의 두께의 수지 코팅부를 형성할 수 있다.
본 발명의 반도체 장치의 상기 제조 방법은 상기 반도체 웨이퍼의 범프 형성면 상에 수지 코팅부를 형성하는 단계에서, 설계된 몰드를 사용하여 제1 영역에 소정의 두께를 제공하고 제2 영역의 상기 절단선의 적어도 일부를 포함하는 한 영역에 절단선의 일부의 위치를 확인할 수 있는 두께로 형성되는 수지 코팅부를 갖는다. 이로 인해, 절단선의 일부 위치를 제2 영역에서 확인할 수 있는 박막을 형성할 수 있다.
본 발명의 반도체 장치의 상기 제조 방법은 반도체 웨이퍼의 범프 형성면 상에 수지 코팅부를 형성하는 단계에서, 제2 영역의 절단면의 적어도 일부분을 포함하는 한 영역에 30㎛ 이하의 두께로 형성되는 수지 코팅부를 갖는다. 이로 인해, 절단선의 일부 위치가 확인될 수 있는 두께를 제공할 수 있다.
본 발명의 반도체 장치의 상기 제조 방법은 반도체 웨이퍼의 범프 형성면 상에 수지 코팅부를 형성하는 단계에서, 제1 영역의 범프를 완전히 매립하기 위한 두께로 형성되는 수지 코팅부를 가지며, 반도체 웨이퍼를 절단하는 단계 이전에 상기 범프들의 적어도 일부분이 제1 영역에서 노출될 때까지 수지 코팅부의 두께를 감소시키는 단계를 더 포함한다. 이로 인해, 범프의 일부가 노출되고 마더 보드 상에 실장할 때 전기적으로 접속될 수 있다.
본 발명의 반도체 장치의 상기 제조 방법은 반도체 웨이퍼를 절단하는 단계에서, 절단선의 위치를 확인하기 위해서 컴퓨터 상에 촬상 처리되는 반도체 웨이퍼의 이미지를 갖는다. 반도체 장치의 디자인 룰의 감소를 예를 들어, 0.35 ㎛ 에서 0.25 ㎛ 또는 0.18 ㎛ 까지 증가시킴에 따라, 반도체 칩 간의 절단선의 폭이 점점 작아져 시각적으로 확인하기 어렵다. 그럼에도 불구하고, 컴퓨터 상의 화상 처리로 절단선의 위치를 용이하게 확인할 수 있다.
도 1a 내지 1b는 제1 종래 기술에 따른 반도체 장치 및 이를 마더 보드에 실장하는 방법을 설명하기 위한 단면도로서, 도 1a는 반도체 장치를 마더 보드에 실장하는 공정까지의 상태를 도시하고 도 1b는 리플로우 단계까지의 상태를 도시하는 도면.
도 2a 내지 2b는 제2 종래 기술에 따른 반도체 장치 및 이를 마더 보드에 실장하는 방법을 설명하기 위한 단면도로서, 도 2a는 반도체 장치를 마더 보드에 실장하는 공정까지의 상태를 도시하고 도 2b는 리플로우 단계까지의 상태를 도시하는 도면.
도 3a 내지 3b는 제2 종래 기술에 따른 반도체 장치의 제조 방법 단계의 단면도로서, 도 3a는 범프를 형성하기 위한 단계까지 상태를 도시하고 도 3b는 수지 코팅부를 형성하기 위한 단계까지의 상태를 도시하는 도면.
도 4a 내지 4c는 도 3a 내지 3b로부터의 연속 단계로서, 도 4a는 수지 코팅부의 두께를 감소시키기 위한 단계까지 상태를 도시하고, 도 4b는 범프에 솔더 볼의 전사 단계까지의 상태를 도시하며, 도 4c는 절단선을 따라 반도체 웨이퍼를 절단하기 위한 단계까지 상태를 도시하는 도면.
도 5a 내지 도 5b는 제2 종래 기술에 따른 반도체 장치의 제조 방법의 단계시 반도체 웨이퍼의 투시도로서, 도 5a는 범프를 형성하는 단계후 상태를 도시하고 도 5b는 수지 코팅부를 형성하는 단계후 상태를 도시하는 도면.
도 6a 내지 6b는 제1 실시예에 따른 반도체 장치 및 이를 마더 보드에 실장하는 방법을 설명하는 단면도로서, 도 6a는 반도체 장치를 마더 보드에 실장하는 단계까지의 상태를 도시하고 도 6b는 리플로우 단계까지의 상태를 도시하는 도면.
도 7a 내지 7c는 제1 실시예에 따른 반도체 장치의 제조 방법 단계의 단면도로서, 도 7a는 범프를 형성하기 위한 단계까지 상태를 도시하고 도 7b는 수지 코팅부를 형성하기 위한 단계까지의 상태를 도시하며, 도 7c는 제2 영역의 일부분에 수지 코팅부의 두께를 감소시키기 위한 단계까지의 상태를 도시하는 도면.
도 8a 내지 8c는 도 7a 내지 7c로부터의 연속 단계로서, 도 8a는 제1 영역의 수지 코팅부의 두께를 감소시키기 위한 단계까지 상태를 도시하고, 도 8b는 범프에 솔더 볼의 전사 단계까지의 상태를 도시하며, 도 8c는 절단선을 따라 반도체 웨이퍼를 절단하기 위한 단계까지 상태를 도시하는 도면.
도 9는 제1 실시예에 따른 반도체 장치의 제조 방법의 단계시 범프를 형성하는 단계후 반도체 웨이퍼의 투시도.
도 10a 내지 10b는 제1 실시예에 따른 반도체 장치의 제조 방법의 단계시 제2 영역의 일부분에 얇은 영역을 형성하기 위한 단계후 반도체 웨이퍼의 투시도.
도 11a 내지 11c는 제2 실시예에 따른 반도체 장치의 제조 방법 단계의 단면도로서, 도 11a는 범프를 형성하기 위한 단계까지의 상태를 도시하고, 도 11b는 몰드 상에 반도체 웨이퍼를 배치하기 위한 단계까지 상태를 도시하며, 도 11c는 수지 코팅부를 형성하기 위한 단계까지 상태를 도시하는 도면.
도 12a 내지 12c는 도 11a 내지 도 11c에 연속하는 단계로서, 도 12a는 제1 영역의 수지 코팅부의 두께를 감소시키기 위한 단계를 도시하고, 도 12b는 범프에 솔더 볼의 전사 단계까지를 도시하며, 도 12c는 절단선을 따라 반도체 웨이퍼를 절단하기 위한 단계까지를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 마더 보드
3 : 불필요 부분
10 : 반도체 웨이퍼
12 : 범프
15 : 수지 코팅부
16 : 절단선
본 발명의 상기 목적 및 다른 목적과 특징들은 첨부 도면을 참조하여 바람직한 실시예의 다음 설명으로부터 명백해진다.
이하, 도면을 참조하여 본 발명의 반도체 제조 방법의 실시예에 대해 설명된다.
제1 실시예
도 6a의 단면도에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 반도체 칩(10a)의 도시되지 않은 전극 패드에 접속되는 솔더 또는 다른 범프(12)로 형성되어 있다. 범프 간의 공간에서의 반도체 칩(10a)의 표면은 수지 코팅부(15)로 밀봉되어 있다. 범프(12) 형성 면에 대향하는 측에서의 반도체 칩(10a)의 표면이 또한 수지 코팅부에 의해 덮혀질 수 있다. 이로 인해, CSP 형태의 반도체 장치(1)가 형성된다.
도 6a에 도시된 바와 같이, 반도체 장치(1)를 실장하기 위한 마더 보드(2)는 그의 상부에 랜드(전극)(21) 및 도시되지 않은 인쇄 회로가 제공되는 예를 들면 유리 에폭시계 재료로 이루어진 보드(20)로 구성된다. 반도체 장치(1)는 대응하는 랜드(21) 및 범프(12)를 정렬시킬 때에 상기 반도체 장치(1)의 범프 형성면을 마더 보드(2)의 랜드 형성면에 대면하도록 함으로써 마더 보드(2)상에 실장되며, 도 6b에 도시된 바와 같이, 범프(12)를 리플로우하게 하는 방법을 사용함으로써 반도체 장치(1) 및 마더 보드(2)의 랜드(21)가 기계적으로 접속되어 범프(12)를 통해서 전기적으로 접속된다.
이어서, 도면을 참조하여 CSP 포맷의 반도체 장치(1)의 제조 방법에 대하여 설명한다. 먼저, 도 7a에 도시된 바와 같이, 반도체 칩의 회로 패턴(도시 생략) 및 반도체 칩들 간의 절단선(도시 생략)이 반도체 웨이퍼(10)상에 형성된다. 여기에서, 그 위에서 반도체 칩들의 완성된 회로 패턴이 형성되는 반도체 웨이퍼(10)의 중심 영역은 제1 영역 A로서 규정되고, 완성된 회로 패턴을 갖지 않으며 불필요하게 되는 반도체 웨이퍼(10)의 다른 주변 영역은 제2 영역 B로서 규정된다. 반도체 칩들 간의 절단선은 제1 영역 A로부터의 한 영역을 가로질러 제2 영역 B까지 연장하여 형성된다. 이어서, 땜납, 금 또는 다른 범프(12a)는 반도체 칩의 회로 패턴에 접속되도록 기상 증착 처리 혹은 전사 처리 등에 의해서 적어도 제1 영역 A에 형성된다.
이어서, 도 7b에 도시된 바와 같이, 전체 반도체 웨이퍼(10)가 제1 영역 A의 범프(12a)간의 공간을 밀봉하고, 제1 영역 A 및 제2 영역 B의 반도체 웨이퍼(10)의 범프(12a) 형성면 상의 수지 코팅부(15)를 범프(12a)를 완전히 매립하는 두께로 형성하기 위해서 용융된 수지내에 딥핑된다. 여기서, 용융된 수지에 딥핑하는 방법(딥핑 처리)에 의해서, 수지 코팅부(15)가 반도체 웨이퍼(10)의 양면에 형성되게 도지만, 범프(12a) 형성면에 대향하는 배면의 수지 코팅부를 형성하는 것이 반드시 필요한 것은 아니다.
이어서, 도 7c에 도시한 바와 같이, 수지 코팅부(15)는 제2 영역 B의 절단선의 적어도 일부를 포함하는 영역에서 절단선의 일부분의 위치를 확인할 수 있을 정도까지 두께가 감소된다. 제2 영역 B의 일부분의 박막 영역(16a)에서, 수지 코팅부(15)의 두께는 예를 들면, 20 내지 30㎛가 된다. 수지 코팅부 아래의 패턴을 볼수 있기 때문에 절단선의 부분들의 위치를 확인할 수 있다.
이어서, 도 8a에 도시된 바와 같이, 제1 영역 A에서, 수지 코팅부(15)는 접지되어 범프의 적어도 일부분이 노출될 때까지 두께가 감소된다.
이어서, 도 8b에 도시된 바와 같이, 제1 영역 A에서, 땜납볼(12b)은 범프(12a)에 전사 접속된다. 범프(12)는 범프(12a)와 땜납볼(12b)로 구성된다.
이어서, 도 8c에 도시된 바와 같이, 반도체 웨이퍼(10)는 제1 영역 A 및 제2 영역 B의 반도체 웨이퍼(10)상에 형성된 반도체 칩의 회로 패턴간의 영역들로 구성되고, 반도체 웨이퍼(10)의 절단 마진을 제공하여 반도체 웨이퍼를, 각각이 완료된 회로 패턴을 갖지 않는 반도체 웨이퍼의 외주부로 이루어진 불필요한 부분과 절단된 반도체 칩(10a)을 갖는 CSP 포맷의 반도체 장치(1)로 분할하는 절단선을 따라 절단된다(다이싱 단계). 여기서, 절단선을 따라서 반도체 웨이퍼(10)를 절단하는데 있어서, 절단선의 위치들은 박막 수지 코팅부(15)를 통하여 보여지는 하부 패턴으로부터 시각적으로 확인되거나, 혹은 반도체 웨이퍼(10)의 이미지는 CCD 카메라 등에 나타나며 얻어진 이미지는 절단선의 위치를 확인하기 위해서 컴퓨터로 처리되고, 이어서 반도체 웨이퍼(10)는 확인된 절단선을 기준 위치로서 사용하여 절단선을 따라서 절단된다.
반도체 장치의 상술한 제조 방법에 있어서, 수지 코팅부(15)는 예를 들면 도 9에 도시된 회로 패턴 및 이 회로 패턴에 접속된 범프(12)을 가진 반도체 웨이퍼(10)상에 형성되고, 수지 코팅부(15)에서 인접하는 회로 패턴간의 영역은 절단선(16)이 되지만, 도 10a 또는 도 10b에 도시된 바와 같이, 수지 코팅부(15)의 두께를 반도체 웨이퍼(10) 상의 완료된 회로 패턴을 갖지 않아서 불필요하게 되는 영역(예를 들면, 도 10a 및 도 10b에 도시된 바와 같이, 반도체 웨이퍼로부터 4개의 부분이 선택됨)의 절단선의 일부분의 위치를 확인할 수 있는 두께로 감소시킴에 의해서 수지 코팅부의 하부 패턴이 박막 영역(16a)에서 수지 코팅부를 통하여 보여질 수 있으므로, 절단선(16)의 위치가 확인될 수 있으며, X1내지 X6및 Y1내지 Y6의 절단선을 따라서, 반도체 웨이퍼(10)를 절단할 때에 반도체 웨이퍼(10)가 절단되어 반도체 웨이퍼(10)상에 절단 마진을 제공하는 절단선(16)에 정확히 위치 설정될 수 있다.
제2 실시예
본 실시예에 따른 반도체 장치는 실질적으로 제1 실시예에 따른 반도체 장치와 동일하므로 그 설명은 생략한다.
설명은 도면을 참조하여 본 실시예에 따른 반도체 장치의 제조 방법에 관한 것이다. 먼저, 도 11a에 도시된 바와 같이, 반도체 칩의 회로 패턴(도시 생략) 및 반도체 칩 간의 절단선(도시 생략)이 반도체 웨이퍼(10)상에 형성된다. 여기에서, 그 위에서 반도체 칩들의 완성된 회로 패턴이 형성되는 반도체 웨이퍼(10)의 중심 영역은 제1 영역 A로서 규정되고, 완성된 회로 패턴을 갖지 않으며 불필요하게 되는 반도체 웨이퍼(10)의 다른 주변의 영역은 제2 영역 B로서 규정된다. 반도체 칩들 간의 절단선은 제1 영역 A으로부터의 한 영역을 가로질러 제2 영역 B까지 연장하여 형성된다. 이어서, 땜납, 금 또는 다른 범프(12a)는 반도체 칩의 회로 패턴에 접속되도록 기상 증착 처리 혹은 전사 처리 등에 의해서 적어도 제1 영역 A에 형성된다.
이어서, 도 11b에 도시된 바와 같이, 반도체 웨이퍼가 제1 몰드(30)상에 배치되고, 이어서 수지 타블랫(15a)이 제1 몰드 위에 배치된다. 제2 몰드(31)는 위로부터 제1 몰드를 가압한다. 타블랫 형 수지가 용융된 후에 범프 간의 공간을 밀봉하는 동안 제1 영역 A에서 재응고되며 그것에 의해서 수지 코팅부(15)는 반도체 웨이퍼(10)의 범프(12a) 형성면 상에 형성된다. 여기서, 반도체 웨이퍼(10)의 제1 영역 A의 범프(12a)를 완전히 매립하는 두께를 제공하고, 도 11c에 도시된 바와 같이 제2 영역 B의 절단선의 적어도 일부분을 포함하는 영역의 절단선의 일부분의 위치를 확인할 수 있는 두께를 제공하도록 선택된 제1 몰드(30) 및 제2 몰드(31)의 쌍을 사용함으로써, 제2 영역 B의 일부분을 구성하는 박막 수지(16a)의 수지 코팅부(15)의 두께가 20 내지 30㎛로 형성될 수 있고, 수지 코팅부의 하부 패턴은 수지 코팅부를 통하여 보여 질 수 있으므로 절단선의 일부분의 위치들이 확인될 수 있다.
이어서, 도 12a에 도시된 바와 같이, 제1 영역 A에서, 수지 코팅부(15)는 접지되어 범프(12a)의 적어도 일부분이 노출될 때까지 두께가 감소된다.
이어서, 도 12b에 도시된 바와 같이, 제1 영역 A에서, 땜납볼(12b)은 범프(12a)에 전사 접속된다. 범프(12)는 범프(12a)와 땜납볼(12b)로 구성된다.
이어서, 도 12c에 도시된 바와 같이, 반도체 웨이퍼(10)는 제1 영역 A 및 제2 영역 B의 반도체 웨이퍼(10)상에 형성된 반도체 칩의 회로 패턴간의 영역들로 구성되고, 반도체 웨이퍼(10)의 절단 마진을 제공하여 반도체 웨이퍼를, 각각이 완료된 회로 패턴을 갖지 않는 반도체 웨이퍼의 외주부로 이루어진 불필요한 부분과 절단된 반도체 칩(10a)을 갖는 CSP 포맷의 반도체 장치(1)로 분할하는 절단선을 따라 절단된다(다이싱 스텝). 여기서, 절단선을 따라서 반도체 웨이퍼(10)를 절단하는데 있어서, 절단선의 위치들은 박막 수지 코팅부(15)를 통하여 보여지는 하부 패턴으로부터 시각적으로 확인되거나, 혹은 반도체 웨이퍼(10)의 이미지는 CCD 카메라 등에 나타나며 얻어진 이미지는 절단선의 위치를 확인하기 위해서 컴퓨터로 처리되고, 이어서 반도체 웨이퍼(10)는 확인된 절단선을 기준 위치로서 사용하여 절단선을 따라서 절단된다.
반도체 장치의 상술한 제조 방법에 있어서, 제1의 실시예에서와 같이, 수지 코팅부의 하부 패턴은 박막 영역(16a)에서 수지 코팅부를 통하여 보여 질 수 있으므로, 절단선(16)의 위치들은 확인될 수 있으며, X1내지 X6및 Y1내지 Y6의 절단선을 따라서, 반도체 웨이퍼(10)를 절단할 때에 반도체 웨이퍼(10)가 절단되어 반도체 웨이퍼(10)상에 절단 마진을 제공하는 절단선(16)에 정확히 위치 설정될 수 있다. 몰드를 사용하여 형성된 박막 영역으로서 도 10a 또는 도 10b에 도시된 패턴이 사용될 수 있다.
본 발명의 반도체 장치는 MOS 트랜지스터 형 반도체 장치, 바이폴라 반도체 장치, BiCMOS 반도체 장치, 로직 회로 및 메모리를 가진 반도체 장치, 및 다른 반도체 장치에 적용될 수 있다.
본 발명의 반도체 장치는 상기 실시예로 제한되지 않는다. 예를 들면, 절단선이 확인될 수 있도록 제2 영역의 수지 코팅부의 두께를 감소시킬 때에, 수지 코팅부가 박막 영역에서 완전히 제거되도록 종단되는 경우에도 수용될 수 있다. 또한, 수지 코팅부를 범프의 일부분이 제1 영역에서 노출되도록 하는 두께로 형성하는 것이 가능하다. 이 뿐만이 아니라, 본 발명의 요지를 벗어나지 않는 범위 내에서 여러가지 변형이 가능하다.
상술한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, 수지 코팅부는 범프 간의 공간을 밀봉하는 동안 반도체 웨이퍼의 범프 형성면 상에 소정의 두께 및 제2 영역의 절단선의 적어도 일부분을 포함하는 영역의 절단선의 일부분의 위치를 확인할 수 있는 두께로 형성되므로, 후자의 공정에서 반도체 웨이퍼를 절단할 때에 제2 영역의 절단선의 적어도 일부분을 포함하는 영역에서 절단선의 위치를 확인하는 것이 가능하며, 반도체 웨이퍼가 반도체 웨이퍼 상에 절단 마진을 제공하는 절단선에 정확히 위치설정되도록 절단하는 것이 가능하다.
이제까지, 본 발명을 예시를 위해서 선택된 특정한 실시예를 참조하여 설명하였지만, 본 기술 분야에 숙련된 자는 본 발명의 기본적인 개념 및 영역을 벗어나지 않고 여러 가지 변형 실시예가 이루어 질 수 있음을 알 수 있을 것이다.

Claims (8)

  1. 수지로 밀봉된 범프 형성면 상의 범프들 간의 공간과 그 표면에 범프를 가진 반도체 칩으로 구성되는 패키지 포맷의 반도체 장치의 제조 방법에 있어서,
    상기 반도체 장치의 상기 제조 공정은
    제1 영역 및 제2 영역을 가지며, 적어도 상기 제1 영역에서 상기 반도체 칩의 회로 패턴으로 형성되고, 상기 제1 영역과 상기 제2 영역을 가로질러 연장하는 반도체 칩들 간의 절단선으로 형성되는 반도체 웨이퍼 상에 상기 반도체 칩의 회로 패턴에 접속되도록 적어도 상기 제1 영역에 범프를 형성하는 단계,
    상기 범프들 간의 공간을 밀봉하는 동안 소정의 두께로 상기 제1 영역의 상기 반도체 웨이퍼의 상기 범프 형성면 및 상기 절단선의 일부분의 위치를 확인할 수 있는 임의의 두께로 상기 제2 영역의 절단선의 적어도 일부분을 포함하는 영역에 수지 코팅부를 형성하는 단계, 및
    상기 제2 영역의 절단선의 일부분을 포함하는 영역에서 확인된 절단선을 기준 위치로서 사용하여 상기 절단선을 따라 상기 반도체 웨이퍼를 절단하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1 영역은 상기 반도체 웨이퍼의 중심 영역에 형성되며, 상기 제2 영역은 상기 반도체 웨이퍼의 외주면의 한 영역에 형성되는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 반도체 웨이퍼의 범프 형성면 상에 수지 코팅부를 형성하는 단계는,
    상기 제1 영역 및 상기 제2 영역에 소정의 두께로 수지 코팅부를 형성하는 단계, 및
    상기 제2 영역의 절단선의 적어도 일부를 포함하는 영역의 상기 수지 코팅부의 두께를 상기 절단선의 일부의 위치를 확인할 수 있는 두께로 감소시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 제1 영역 및 상기 제2 영역에서 소정의 두께로 수지코팅부를 형성하는 단계에서, 상기 수지 코팅부는 상기 반도체 웨이퍼를 용융된 수지에 침지함으로써 형성되는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 반도체 웨이퍼의 범프 형성면 상에 상기 수지 코팅부를 형성하는 단계에서, 상기 수지 코팅부는 설계된 몰드를 사용하여 상기 제1 영역에 소정의 두께를 제공하고 상기 제2 영역의 상기 절단선의 적어도 일부를 포함하는 한 영역에 상기 절단선의 일부의 위치를 확인할 수 있는 두께로 형성되는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 반도체 웨이퍼의 범프 형성면 상에 수지 코팅부를 형성하는 단계에서, 상기 수지 코팅부는 상기 제2 영역의 절단면의 적어도 일부분을 포함하는 한 영역에 30㎛ 이하의 두께로 형성되는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 반도체 웨이퍼의 범프 형성면 상에 수지 코팅부를 형성하는 단계에서, 상기 수지 코팅부는 제1 영역의 범프를 완전히 매립하기 위한 두께로 형성되며,
    상기 반도체 웨이퍼를 절단하는 단계 이전에 상기 범프들의 적어도 일부분이 제1 영역에서 노출될 때 까지 상기 수지 코팅부의 두께를 감소시키는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서, 상기 반도체 웨이퍼를 절단하는 단계에서, 상기 반도체 웨이퍼의 이미지가 촬상되며 상기 절단선의 위치를 확인하기 위해서 컴퓨터로 처리되는 반도체 장치 제조 방법.
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