CN1190837C - 半导体装置 - Google Patents

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Abstract

半导体装置是由包含在电路形成面(1X)上具有电极(1C)的半导体芯片(1)，覆盖上述半导体芯片(1)的电路形成面(1X)的树脂(7)，和覆盖与上述半导体芯片(1)的电路形成面(1X)相对的背面(1Y)的树脂薄膜(2)构成的。通过这样的构成，可以防止半导体芯片的龟裂。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及适用于TCP(Tape CarrierPackage，载带封装)型的半导体装置。
背景技术
我们知道作为半导体装置有称为TCP型的半导体装置。这种TCP型半导体装置，因为是用对贴附在柔韧性薄膜表面的金属膜实施刻蚀加工形成引线的载带制造的，所以与用对金属板实施冲压加工或刻蚀加工形成引线的引线框架制造的半导体装置比较能够实现薄型化和多引脚化的目的。
上述TCP型半导体装置是由主要有在电路形成面上(一个主面)形成电极的半导体芯片，与半导体芯片的电极电连结的引线，与引线连接的柔韧性薄膜，和覆盖半导体芯片的电路形成面的树脂构成的。引线的一端通过突起与半导体芯片的电极连接，将引线的另一端引出到半导体芯片外围的外侧。引线的一端和半导体芯片的电极之间的连接是通过热压接来实现的。在将引线的一端与半导体芯片的电极连接起来前的阶段中，在半导体芯片的电极或引线的一端的连接部分上预先形成突起，用作为将引线的一端与半导体芯片的电极连接起来的接合材料。
另一方面，为了实现存储器模块的大容量化，我们知道有以两段重叠的方式在安装基片上安装内藏DRAM(Dynamic Random Access Memory，动态随机存取存储器)的TCP型半导体装置的层积型存储器模块。这种层积型存储器模块，因为以两段重叠的方式安装适合于薄型化的TCP型半导体装置，所以能够实现与安装了用树脂密封材料将整个半导体芯片密封起来的形成组件构造的半导体装置，例如TSOP型的半导体装置的存储器模块大致有相同的厚度而实质上有两倍的存储容量。
上述层积型模块是由在安装基片的前面和背面(彼此相对的一个主面和另一个主面)上并列地以两段重叠的方式安装多个TCP型半导体装置，并用金属性的封盖部件覆盖这些TCP型半导体装置构成的。例如将封盖部件设置在安装基片的前面和背面中的每个面上，并安装在安装基片上。作为TCP型半导体装置有用于下段和用于上段的两种类型，无论那种类型都以与半导体芯片的电路形成面相对的背面(另一个主面)面对封盖部件的状态进行安装。又，在用于下段和用于上段的任何一种类型中，引线都是面安装型中的一种，形成鸥翼型的引线。形成鸥翼型的引线是由有在半导体芯片的内外延伸的第1个引线部分，从这个第1个引线部分向半导体芯片的厚度方向弯曲的第2个引线部分，和从这个第2个引线部分沿与第1个引线部分相同方向延伸的第3个引线部分构成的，第3个引线部分用作当通过焊接将半导体装置安装在安装基片上时的用于连接的端子部分。用于上段的TCP型半导体装置的引线的第1个引线部分比用于下段的TCP型半导体装置的引线的第1个引线部分向半导体芯片的外侧引出较长的长度，用于上段的TCP型半导体装置的引线的第2个引线部分也比用于下段的TCP型半导体装置的引线的第2个引线部分长。
此外，关于TCP型半导体装置，例如，在日经BP公司于1993年5月31日发行的“VLSI封装技术(下)”，第71页到第103页中有记载。
又，关于以两段重叠的方式安装TCP型半导体装置的层积型存储器模块，例如，在日立股份有限公司的制作所的半导体事业部于1997年3月11日发行的“GAIN”，第19页和第20页中有记载。
本发明者等对上述TCP型半导体装置和层积型存储器模块进行了研讨，结果发现下列问题。
(1)TCP型半导体装置，因为形成用浇注树脂覆盖半导体芯片的电路形成面，露出半导体芯片的背面的构成，所以由于浇注树脂的硬化收缩有收缩力作用在半导体芯片的电路形成面上，容易使半导体芯片产生弯曲。又，因为露出半导体芯片的背面，所以半导体芯片的背面容易受到损伤。
当半导体芯片的背面受到损伤时，由于半导体芯片的弯曲产生的应力集中在损伤处，在半导体芯片上容易发生以损伤处作为起点的龟裂。半导体芯片，一般地，有以由单晶硅制成的半导体基片，在这个半导体基片的电路形成面上形成的绝缘层和配线层为主体的构成，但是因为为了实现半导体装置的薄型化，倾向于使半导体基片的厚度变薄，所以与此相伴地使半导体芯片容易发生弯曲。
又，存在为了提高与浇注树脂的粘合性，用树脂在半导体芯片的电路形成面上形成表面保护膜的情形，在这样的半导体芯片上更容易发生弯曲。
又，在内藏DRAM的半导体芯片上，由于为了提高耐α射线的强度，增加由树脂形成的表面保护膜的厚度，所以使这样的半导体芯片更容易发生弯曲。
又，因为内藏DRAM，SRAM(Static Random Access Memory，静态随机存取存储器)，称为闪速存储器的EEPROM(Electrically ErasableProgrammable Read Only Memery，电可擦可编程只读存储器)等的存储电路系统的半导体芯片的平面形状一般地是长方形状的，所以使这样的半导体芯片更容易发生弯曲。
(2)即便在TCP型半导体装置的制造过程中也会对半导体芯片的背面造成损伤。通过对贴附在切割带上的半导体晶片进行切割，分割成各个半导体芯片后，因为用拾取装置的向上突起的针使半导体芯片向上突起，然后，用吸取夹头将半导体芯片传送到下一个工序或传送到收藏托盘，所以由于向上突起的针使半导体芯片的背面受到损伤。
又，在通过切割而被分割形成的半导体芯片上，在背面一侧的周围的边缘部分(切断面和背面相交形成的角)上生成无数的碎屑，存在附着没有完全分离的碎屑(Si碎屑)，由于这些碎屑使半导体芯片的背面受到损伤的情形。例如，因为在半导体芯片的电极上用丝焊法形成突起的工序中将半导体芯片安装在加热台上，所以这时存在附着在半导体芯片的背面一侧的周围边缘部分的碎屑落到加热台上，由于落下的碎屑使半导体芯片的背面受到损伤的情形。
又，即便在通过热压接使引线的一端经过突起与半导体芯片的电极连接的工序中，因为将半导体芯片安装在加热台上，所以这时存在附着在半导体芯片的背面一侧的周围边缘部分的碎屑落到加热台上，由于落下的碎屑使半导体芯片的背面受到损伤的情形。
因为在这样地使半导体芯片的背面受到损伤的情形中，由于涂敷在半导体芯片的电路形成面上的浇注树脂的硬化收缩使半导体芯片产生弯曲时，容易在半导体芯片上发生龟裂，所以这成为当制造TCP型半导体装置时使产量降低的主要原因。
(3)另一方面，落在加热台上的碎屑再次附着在安装在加热台上的半导体芯片的背面，存在即便在TCP型半导体装置的制造过程结束时仍然附着在那里的情形。当将这样的TCP型半导体装置用于制造层积型存储器模块时，形成碎屑夹持在半导体芯片的背面和封盖部件之间的状态，当将用于装运的密封材料贴附在封盖部件上的工序中压下封盖部件时，在半导体芯片上发生以附着碎屑的部分为起点的龟裂。发生这种半导体芯片的龟裂成为当制造存储器模块时使产量降低的主要原因。
发明内容
本发明的目的是提供一种可以防止半导体芯片龟裂、增强其电和机械部件强度的半导体装置。
通过本说明书的记述和所附的诸图我们能够了解本发明的上述和其它目的以及新的特征。
如果简单地说明在本专利申请中揭示的发明中有代表性的发明概要，则有如下所述的内容。
(1)半导体装置，它的特征是包含在电路形成面上有电极的半导体芯片，覆盖在上述半导体芯片的电路形成面上的树脂，和覆盖与上述半导体芯片的电路形成面相对的背面的树脂薄膜。
(2)半导体装置，它的特征是包含在电路形成面上有电极和由树脂形成的表面保护膜的半导体芯片，覆盖上述半导体芯片的电路形成面的树脂，和由热硬化性树脂形成的，覆盖与上述半导体芯片的电路形成面相对的背面的树脂薄膜。
(3)半导体装置，它的特征是包含在电路形成面上有电极的半导体芯片，与通过突起与上述半导体芯片的电极电连接的引线粘合的柔韧性薄膜，覆盖上述半导体芯片的电路形成面的树脂，和覆盖与上述半导体芯片的电路形成面相对的背面的树脂薄膜。
(4)半导体装置的制造方法，它的特征是备有
将由热硬化性树脂形成的树脂薄膜热压接并贴附在与上述半导体晶片的电路形成面相对的背面上的工序，
通过切割上述半导体晶片和上述树脂薄膜，形成在电路形成面上有电极，上述树脂薄膜和与上述电路形成面相对的背面粘合的半导体芯片的工序。
(5)半导体装置的制造方法，它的特征是备有
将由热硬化性树脂形成的树脂薄膜热压接并贴附在与半导体晶片的电路形成面相对的背面上的工序，
通过切割上述半导体晶片和上述树脂薄膜，形成在电路形成面上有电极，上述树脂薄膜和与上述电路形成面相对的背面粘合的半导体芯片的工序，和
将上述半导体芯片安装在加热台上，通过突起将引线热压接在上述半导体芯片的电极上的工序。
(6)半导体装置的制造方法，它的特征是备有
将由热硬化性树脂形成的树脂薄膜热压接并贴附在与半导体晶片的电路形成面相对的背面上的工序，
通过切割上述半导体晶片和上述树脂薄膜，形成在电路形成面上有电极，上述树脂薄膜和与上述电路形成面相对的背面粘合的半导体芯片的工序，和
将上述半导体芯片安装在加热台上，用丝焊法在上述半导体芯片的电极上形成突起的工序。
(7)半导体装置的制造方法，它的特征是备有
将由热硬化性树脂形成的树脂薄膜热压接并贴附在与半导体晶片的电路形成面相对的背面上的工序，
通过切割上述半导体晶片和上述树脂薄膜，形成在电路形成面上有电极，上述树脂薄膜和与上述电路形成面相对的背面粘合的半导体芯片的工序，和
在上述半导体芯片的电路形成面上涂敷树脂的工序。
(8)电子装置，它的特征是它包含
有在电路形成面上有电极的半导体芯片，覆盖在上述半导体芯片的电路形成面上的树脂，和覆盖与上述半导体芯片的电路形成面相对的背面的树脂薄膜的半导体装置，
安装了上述半导体装置的安装基片，和
为了覆盖上述半导体装置安装在上述安装基片上的封盖部件，
以上述半导体芯片的背面面对上述封盖部件的状态安装上述半导体装置。
(9)电子装置，它的特征是包含
有在电路形成面上有电极的半导体芯片，与通过突起与上述半导体芯片的电极电连接的引线粘合的柔韧性薄膜，覆盖上述半导体芯片的电路形成面的树脂，和覆盖与上述半导体芯片的电路形成面相对的背面的树脂薄膜的半导体装置，
安装了上述半导体装置的安装基片，和
为了覆盖上述半导体装置安装在上述安装基片上的封盖部件，
以上述半导体芯片的背面面对上述封盖部件的状态安装上述半导体装置。
附图说明
第1图是作为本发明的实施形态1的TCP半导体装置的模式平面图。
第2图是第1图的模式截面图。
第3图是将第2图的一部分放大后的模式截面图。
第4图是表示在制造实施形态1的半导体装置中的半导体晶片的模式平面图。
第5图是表示在制造实施形态1的半导体装置中的半导体晶片的一部分的模式截面图。
第6图是表示在制造实施形态1的半导体装置中的半导体晶片的一部分的模式截面图。
第7图是表示在制造实施形态1的半导体装置中的半导体晶片的一部分的模式截面图。
第8图是表示在制造实施形态1的半导体装置中使用的薄膜贴附装置的概略构成的方框图。
第9图是表示在制造实施形态1的半导体装置中切割半导体晶片的状态的模式截面图。
第10图是将第9图的一部分放大后的模式截面图。
第11图是表示在制造实施形态1的半导体装置中拾取半导体晶片的状态的模式截面图。
第12图是表示在制造实施形态1的半导体装置中形成突起的状态的模式截面图。
第13图是表示在制造实施形态1的半导体装置中将半导体芯片安装在加热台上的状态的模式截面图。
第14图是表示在制造实施形态1的半导体装置中的连接状态的模式截面图。
第15图是表示在制造实施形态1的半导体装置中的标记状态的模式截面图。
第16图是表示组入了实施形态1的半导体装置的存储器模块(电子装置)的概略构成的模式平面图。
第17图是第16图的模式截面图。
第18图是作为本发明的实施形态2的TCP型半导体装置的模式平面图。
第19图是第18图的模式截面图。
第20图是表示组入了实施形态2的半导体装置的CF卡(电子装置)的概略构成的模式平面图。
第21图是作为本发明的实施形态3的BGA型半导体装置的模式截面图。
第22图是作为本发明的实施形态4的CSP型半导体装置的模式截面图。
具体实施方式
下面，我们参照附图详细地说明本发明的实施形态。此外，在用于说明本发明的实施形态的所有的图中，在有相同功能的部件上加上相同的标号，并省略它们的重复说明。
(实施形态1)
在本实施形态中，我们说明适用本发明的TCP型半导体装置和将它们组合起来的存储器模块(电子装置)的例子，该TCP型半导体装置是用对贴附在柔韧性薄膜表面的金属膜进行刻蚀形成引线的载带制造的。此外，TCP型半导体装置的制造技术，由于它的组装方法也被称为TAB(Tape Automated Bonding，载带自动键合)技术。
第1图是作为本发明的实施形态1的TCP半导体装置的模式平面图，第2图是第1图的模式截面图，第3图是将第2图的一部分放大后的模式截面图。
如第1图和第2图所示，本实施形态的TCP型半导体装置10构成为具有：半导体芯片1，覆盖半导体芯片1的电路形成面1X的树脂7，在柔韧性薄膜5的表面上形成多条引线4的载带6。
上述载带6有沿着载带6的长度方向在一定宽度的柔韧性薄膜5的表面上重复形成的多条引线4组成的单位引线图案的构成，但是在第1图中，只表示了一个引线图案的区域。多条引线4是在用粘合剂将金属箔贴附在柔韧性薄膜5的表面上后，对该金属箔进行刻蚀形成的。作为柔韧性薄膜5，例如可以用由厚度75[μm]的聚酰亚胺系树脂形成的柔韧性薄膜。作为金属箔，例如可以用厚度35[μm]的铜箔。
在上述柔韧性薄膜5的两侧，以一定的间隔设置用于移动操作载带6的穿孔5A。又，在柔韧性薄膜5的两侧，设置用于在制造工序中决定柔韧性薄膜5的位置的位置决定孔5B。
上述半导体芯片1的平面形状形成方的形状，在本实施形态中，例如形成8.4[mm]×13.4[mm]的长方形。在半导体芯片1上，例如内藏64兆位的DRAM作为存储电路系统。
将上述多条引线4的各条引线分割成两个引线组。一个引线组的引线4沿半导体芯片1的彼此相对的两个长边中的一个长边配列，另一个引线组的引线4沿半导体芯片1的彼此相对的两个长边中的另一个长边配列。多条引线4的各条引线的一端通过柔韧性薄膜5在半导体芯片1的电路形成面1X上延伸，多条引线4的各条引线的另一端在半导体芯片1的外周的外侧引出。多条引线4的各条引线的另一端横切设置在半导体芯片1外侧的柔韧性薄膜5上的长孔5C那样地进行延伸，各条引线的另一端的前端部分被支持在柔韧性薄膜5上。
在上述半导体芯片1的电路形成面1X的中央部分上，形成电极(键合焊盘)1C。沿半导体芯片1的长边方向配列多个这样的电极1C。
多条引线4的各条引线的一端的前端部分，通过突起(突起状电极)3与半导体芯片1的各个电极1C实施电连接和机械连接。作为突起3，不限于此，例如可以用按照球焊法在半导体芯片1的电极1C上形成的Au突起。多条引线4的各条引线的一端的前端部分与各个电极1C的连接是通过热压接来实现的。
上述半导体芯片1，如第3图所示，例如有以由单晶硅制成的半导体基片1A，在这个半导体基片1A的电路形成面上多段重叠各个绝缘层，配线层的多层配线层1B，用于覆盖这个多层配线层1B而形成的表面保护膜1D为主体的构成。表面保护膜1D，例如，能够达到提高存储器上的耐α射线强度的目的，并且是用能够提高与树脂7的粘合性的聚酰亚胺系的树脂形成的。本实施形态的表面保护膜1D形成比内藏逻辑电路系统的半导体芯片的表面保护膜厚的厚度，例如10[μm]左右的厚度。对于逻辑电路系统的情形，半导体芯片的表面保护膜厚形成例如2.5[μm]左右的厚度。伴随着TCP型半导体装置10的薄型化我们倾向于使半导体基片1A的厚度变薄，在本实施形态中例如形成280[μm]左右的厚度。
上述电极1C是在半导体芯片1的多层配线层1B中的最上层的配线层上形成的，并且是例如由铝(Al)膜或铝合金膜等的金属膜形成的。上述突起3通过在表面保护膜1D上形成的键合开口与电极1C连接。
上述树脂7例如是用浇注法将在环氧树脂中添加有机溶剂的热硬化性树脂涂敷在半导体芯片1的电路形成面1X上，然后，通过进行热处理使热硬化性树脂硬化形成的。即，树脂7是由环氧树脂系的热硬化性树脂形成的。树脂7的厚度在半导体芯片1的电极1C上例如约为0.1～0.25[mm]。
在与上述半导体芯片1的电路形成面1X相对的背面1Y上，用于覆盖这个背面1Y的树脂薄膜2与背面1Y粘合在一起。这样，因为通过使用于覆盖这个背面1Y的树脂薄膜2与半导体芯片1的背面1Y粘合在一起，由树脂薄膜2对半导体芯片1的背面1Y进行保护，所以半导体芯片1的背面1Y不会受到损伤。结果，即便由于覆盖半导体芯片1的电路形成面1X的树脂7的硬化收缩在半导体芯片1的电路形成面1X上作用着收缩力，使半导体芯片1产生弯曲，也能够防止发生以损伤处作为起点的半导体芯片1的龟裂。特别是，如在本实施形态中，因为为了实现TCP型半导体装置10的薄型化使半导体基片1A的厚度变薄时，使半导体芯片1的平面形状成为长方形时，为了提高与树脂7的粘合性用环氧树脂系的树脂形成表面保护膜1D时，和为了达到提高存储器的耐α射线强度的目的使表面保护膜1D的厚度加厚时，使半导体芯片1更容易产生弯曲，所以不使半导体芯片1的背面1Y受到损伤是很重要的。
上述树脂薄膜2例如是由环氧树脂系的热硬化性树脂形成的。这种树脂薄膜2，在后面要予以详细的说明，是通过热压接同时进行贴附实现粘合的。所以，在半导体芯片1的背面1Y上作用着由于树脂薄膜2的硬化收缩引起的收缩力。这样，因为用热硬化性树脂形成树脂薄膜2，由于树脂薄膜2的硬化在半导体芯片1的背面上作用着收缩力，所以能够抑制由于覆盖半导体芯片1的电路形成面1X的树脂7的硬化收缩产生的半导体芯片1的弯曲。作用在半导体芯片1的背面1Y的收缩力由于树脂薄膜2的厚度加厚能够增大，但是使树脂薄膜2的厚度过分加厚时抑制半导体芯片1的弯曲的效果变小，所以，我们希望树脂薄膜2的厚度比表面保护膜1D的厚度厚，比半导体芯片1的电极1C上的树脂7的厚度薄那样地形成树脂薄膜2。在本实施形态中，树脂薄膜2例如形成25[μm]左右的厚度。
又，因为由环氧树脂系的热硬化性树脂形成树脂薄膜2，环氧树脂系的热硬化性树脂与硅的粘合性很高，所以树脂薄膜2很难剥离。
下面，我们用第4图到第1 5图说明上述TCP型半导体装置10的制造方法。
第4图是表示在制造半导体装置中的半导体晶片的模式平面图，
第5图到第7图是表示在制造半导体装置中的半导体晶片的一部分的模式截面图，
第8图是表示在制造半导体装置中使用的薄膜贴附装置的概略构成的方框图，
第9图是表示在制造半导体装置中切割半导体晶片的状态的模式截面图，
第10图是将第9图的一部分放大后的模式截面图，
第11图是表示在制造半导体装置中拾取半导体晶片的状态的模式截面图，
第12图是表示在制造半导体装置中形成突起的状态的模式截面图，
第13图是表示在制造半导体装置中将半导体芯片安装在加热台上的状态的模式截面图，
第14图是表示在制造半导体装置中的连接状态的模式截面图，
第15图是表示在制造上述半导体装置1中的标记状态的模式截面图。
首先，作为半导体晶片，我们准备了例如由厚度为720[μm]左右的单晶硅制成的半导体晶片(半导体基片)20。
其次，在上述半导体晶片20的电路形成面20X上，形成半导体元件，绝缘层，配线层，电极(1C)，表面保护膜(1D)，键合开口等，将构成实质上是相同的存储电路系统的DRAM的芯片形成区域21做成多个行列的形状。以通过用于切断半导体晶片20的划片区域(切断区域)22而相互分开的状态配列多个芯片形成区域21的各个区域。到此为止的工序如第4图和第5图所示。
下面，研磨与半导体晶片20的电路形成面20X相对的背面20Y使半导体晶片20的厚度变薄。在本实施形态中，研磨半导体晶片20的厚度，直到使它的厚度达到例如280[μm]左右。到此为止的工序如第6图所示。
下面，如第7图所示，将树脂薄膜2贴附在上述半导体晶片20的背面20Y上。用第8图所示的薄膜贴附装置实施树脂薄膜2的贴附。
薄膜贴附装置形成有从卷轴30A顺次地供给传送带30的传送带供给装置，将传送带30卷在卷轴30B上的传送带收纳装置，用各个加热滚筒31A，加热滚筒31B将树脂薄膜2热压接并贴附在半导体晶片20的背面上的贴附装置，沿着半导体晶片20的周边用切割装置32切割树脂薄膜的切割装置，用吸附臂33传送经过切割处理的半导体晶片20的晶片传送装置，从盒式器具34A将半导体晶片20供给传送带30的晶片供给装置，将用吸附臂33传送的半导体晶片20收纳在盒式器具34B中的晶片收纳装置，从卷轴35A顺次地将树脂薄膜2和隔离带36供给贴附装置的薄膜供给装置，将从树脂薄膜2剥离下来的隔离带36顺次地卷在卷轴35B上的隔离带收纳装置的构成。在这个薄膜贴附装置中，既可以真正进行树脂薄膜2的贴附，也可以进行试验性的贴附。在试验性的贴附时，也可以用其它的热处理装置每次在一个半导体晶片上或每次在多块半导体晶片上进行贴附。通过这个工序，实现了将热硬化后的树脂薄膜2粘合在半导体晶片20的背面上的状态。
下面，进行各个芯片的存储电路系统是否实施所希望工作的电学试验(所谓的探查试验)，这种试验在图中未表示出来的。结果，对于各个芯片，能够判别它们是优良的，不优良的，和工作频率等电特性的等级。
下面，将上述半导体晶片20安装在切割片41的粘合层41A一侧上。半导体晶片20的安装是以半导体晶片20的电路形成面20X向上的状态进行的。
下面，用切割装置将上述半导体晶片20和树脂薄膜2切割成各个芯片形成区域21，如第9图和第10图所示，在电路形成面1X上形成有电路系统(DRAM)，多层配线层1B，电极1C，表面保护层1D，键合开口等，并将树脂薄膜2粘合在背面1Y上的半导体芯片1。这时，在经过切割而分开的半导体芯片1上，存在着产生处在与背面1Y侧的周围边缘部分(切断面和背面1Y相交的角)没有完全分离的状态中的碎屑的情形，但是因为即便发生这样的碎屑由于树脂薄膜2仍然保持着，所以能够防止在以后的工序中碎屑落到安装着半导体芯片1的加热台等上。
又，因为树脂薄膜2不比由硅制成的半导体基片1A硬(即较软)，所以能够容易地进行半导体晶片20的切割，并且，能够容易地形成与半导体芯片1的外形尺寸相符的树脂薄膜2。
下面，如第11图所示，由于从切割片41的下方，拾取装置的向上突出的针42使半导体芯片1向上方突出，此后，用拾取装置的吸附夹头43将向上突出的半导体芯片1传送到下一个工序。这时，因为半导体芯片1的背面1Y受到硬化了的树脂薄膜2的保护，所以使半导体芯片1向上方突出的向上突出的针42的前端不与半导体芯片1的背面1Y接触，而是与树脂薄膜2接触。从而，能够防止由于向上突出的针42的接触对半导体芯片1的背面1Y造成损伤。
下面，如第12图所示，用球焊法在半导体芯片1的电极1C上形成突起3。球焊法，是将在由例如Au构成的金属线的前端部分上形成的球热压接在半导体芯片的电极上，然后，将金属线从球的部分切断形成突起的方法。所以，如第13图所示，将半导体芯片1安装和吸引固定在加热台44上。通过加热台44对被吸引固定的半导体芯片1进行加热。这时，因为担心树脂薄膜2粘附在加热台44上，所以通过对加热台44的芯片安装面实施涂氟处理，能够抑制加热台44与树脂薄膜2之间的粘附。又，通过增大吸引孔44A的平面方向的面积，减小加热台44与树脂薄膜2之间的接触面积，能够抑制加热台44与树脂薄膜2之间的粘附。
又，当将半导体芯片1安装在加热台44上时，因为即便产生处在与半导体芯片1的背面1Y侧的周围边缘部分没有完全分离的状态中的碎屑，由于树脂薄膜2能保持住这些碎屑，防止碎屑落到加热台44上，所以能够防止由于碎屑落到加热台44上损伤半导体芯片1的背面1Y。
又，因为半导体芯片1的背面1Y受到树脂薄膜2的保护，所以例如即便落下碎屑，也不会对半导体芯片1的背面1Y造成损伤。
又，因为防止了碎屑落到加热台44，所以即便将半导体芯片1安装在加热台44上，碎屑也不会再附着在半导体芯片1的背面1Y上。
下面，如图14所示，用键合工具46对引线4的一端的前端部分进行热压接，使它通过突起3与半导体芯片1的电极1C连接起来。在这个工序中，将半导体芯片1安装并吸引固定在加热台45上。通过加热台45对被吸引固定的半导体芯片1进行加热。这时，因为担心树脂薄膜2粘附在加热台45上，所以通过对加热台45的芯片安装面实施涂氟处理，能够抑制加热台45与树脂薄膜2之间的粘附。又，通过增大吸引孔45A的平面方向的面积，减小加热台45与树脂薄膜2之间的接触面积，能够抑制加热台45与树脂薄膜2之间的粘附。
又，当将半导体芯片1安装在加热台45上时，因为即便产生处于与半导体芯片1的背面1Y侧的周围边缘部分没有完全分离的状态中的碎屑，由于树脂薄膜2能保持住这些碎屑，防止碎屑落到加热台45，所以能够防止由于碎屑落到加热台45损伤半导体芯片1的背面1Y。
又，因为半导体芯片1的背面1Y受到树脂薄膜2的保护，所以例如即便落下碎屑，也不会对半导体芯片1的背面1Y造成损伤。
又，因为防止了碎屑落到加热台45，所以即便将半导体芯片1安装在加热台45上，碎屑也不会再附着在半导体芯片1的背面1Y上。
下面，形成覆盖半导体芯片1的电路形成面1X的树脂7。树脂7例如是用浇注法将在环氧树脂系的树脂中添加有机溶剂的热硬化性树脂涂敷在半导体芯片1的电路形成面1X上，然后，通过进行热处理使热硬化性树脂硬化形成的。在这个工序中，由于树脂7的硬化收缩在半导体芯片1的电路形成面1X上作用着收缩力，使半导体芯片1产生弯曲，但是因为不会对半导体芯片1的背面1Y造成损伤，所以能够防止发生以损伤处作为起点的半导体芯片1的龟裂。
又，因为树脂薄膜2粘合在半导体芯片1的背面1Y上，以便对半导体芯片1的背面1Y进行覆盖，由于树脂薄膜2的硬化收缩在半导体芯片1的背面1Y上作用着收缩力，所以能够抑制由于覆盖半导体芯片1的电路形成面1X的树脂7的硬化收缩引起的半导体芯片1的弯曲。
下面，用激光标记法在半导体芯片1的背面1Y的树脂薄膜2上形成品名，公司名，品种，制造批号等的识别标记。具体地说，如第15图所示，使用形成识别标记图案的掩模46，用激光47通过这个掩模46照射树脂薄膜2，除去受到激光照射的树脂薄膜2的表面，形成识别标记。因为激光标记法通过除去受到激光照射的部分形成识别标记，所以不易发生识别标记消失这种不合适的情形，但是用激光标记法在半导体芯片1的背面1Y，即半导体基片上形成识别标记是困难的。这个理由是因为对半导体基片造成损伤，所以容易在半导体芯片1上产生龟裂。所以，用已有的激光标记法在半导体芯片1的背面一侧形成识别标记是困难的，但是通过如本实施形态那样地在半导体芯片1的背面1Y上设置树脂薄膜2，能够用激光标记法在半导体芯片1的背面1Y侧形成识别标记。
通过这个工序，大致完成了如第1图，第2图和第3图所示的TCP型半导体装置10。
下面，我们用第16图和第17图说明组入上述TCP型半导体装置10的存储器模块(电子装置)。
第16图是表示组入TCP型半导体装置的存储器模块的概略构成的模式平面图，第17图是第16图的模式截面图。
如第16图和第17图所示，本实施形态的存储器模块50是由并列地两层重叠地将多个TCP型半导体装置10安装在安装基片51的前面和背面(彼此相对的一个主面和另一个主面)上，并用金属性的封盖部件52覆盖这些TCP型半导体装置10构成的。例如将封盖部件52设置在安装基片51的前面和背面的每个面上，并安装在安装基片51上。作为TCP型半导体装置10有用于下段的和用于上段的两种类型，无论那种类型都以与半导体芯片1的电路形成面1X相对的背面1Y面对封盖部件52的状态进行安装。又，用于下段的和用于上段的任何一种类型的TCP型半导体装置的引线4都是面安装型的，形成鸥翼型的引线。形成鸥翼型的引线形成有在半导体芯片1的内外延伸的第1个引线部分，从这个第1个引线部分向半导体芯片1的厚度方向弯曲的第2个引线部分，和从这个第2个引线部分沿与第1个引线部分相同方向延伸的第3个引线部分的构成，第3个引线部分用作当通过焊接将TCP型半导体装置10安装在安装基片51时的用于连接的端子部分。用于上段的TCP型半导体装置10B的引线4的第1个引线部分比用于下段的TCP型半导体装置10A的引线4的第1个引线部分向半导体芯片1的外侧引出较长的长度，用于上段的TCP型半导体装置10B的引线4的第2个引线部分也比用于下段的TCP型半导体装置10A的引线4的第2个引线部分长。
下面，我们用第1图，第16图和第17图说明上述存储器模块50的制造方法。
首先，准备好第1图所示的TCP型半导体装置10。
其次，切断引线4的另一端，然后，使引线4形成鸥翼型，然后，切开柔韧型薄膜4，并从载带5取出TCP型半导体装置10。这样，形成用于下段的TCP型半导体装置10A和用于上段的TCP型半导体装置10B。
下面，在将各个用于下段的TCP型半导体装置10A和用于上段的TCP型半导体装置10B重叠起来的状态中将各条引线4的第3部分焊接在安装基片51的电极(配线的一部分)上，将各个用于下段的TCP型半导体装置10A和用于上段的TCP型半导体装置10B安装在安装基片51的前面和背面。
下面，使封盖部件52覆盖TCP型半导体装置10那样地将封盖部件52安装在安装基片51上，然后，在将用于装运的封印粘贴在封盖部件52上，大致完成存储器模块50。当粘贴用于装运的封印时，对封盖部件52施加了压力，但是在TCP型半导体装置10的制造工序中，因为防止了碎屑再附着在半导体芯片1的背面1Y上，所以能够防止以碎屑附着部分成为起点在半导体芯片上发生的龟裂。
这样，如果根据本实施例，能够得到下列的效果。
(1)在TCP型半导体装置10中，覆盖半导体芯片1的背面1Y的树脂薄膜2与半导体芯片1的背面1Y粘合。因为通过这样的构成，半导体芯片1的背面1Y受到树脂薄膜2的保护，所以不会对半导体芯片1的背面1Y造成损伤。结果，由于覆盖半导体芯片1的电路形成面1X的树脂7的硬化收缩有收缩力作用在半导体芯片1的电路形成面1X上，即便使半导体芯片1产生弯曲，也能够防止发生以损伤处作为起点的半导体芯片1的龟裂。
(2)在TCP型半导体装置10中，树脂薄膜2是由环氧树脂系的热硬化性树脂形成的。因为由于这种构成，在半导体芯片1的背面上作用着由于树脂薄膜2的硬化收缩引起的收缩力，所以能够抑制由于覆盖半导体芯片1的电路形成面1X的树脂7的硬化收缩引起的半导体芯片1的弯曲。
又，因为用环氧树脂系的热硬化性树脂形成树脂薄膜2，环氧树脂系的热硬化性树脂与硅的粘合性很高，所以很难剥离树脂薄膜2。
(3)当制造TCP型半导体装置10时，将由环氧树脂系的热硬化性树脂形成的树脂薄膜2热压接并贴附在与半导体晶片20的电路形成面20X相对的背面20Y上，然后，切割半导体晶片20和树脂薄膜2，形成在电路形成面1X上有电极1C和表面保护膜1D，在与电路形成面1X相对的背面1Y上粘合着树脂薄膜2的半导体芯片1。由于这种构成，在通过切割而分开的半导体芯片1上，在背面1Y侧的周围边缘部分(切断面和背面1Y相交形成的角)上产生处在与周围边缘部分没有完全分离状态中的碎屑，但是因为即便发生这样的碎屑树脂薄膜2也能够保持住这些碎屑，所以能够防止在以后的工序中，碎屑落到安装了半导体芯片1的加热台等上。
又，因为能够防止碎屑落到加热台等上，所以用丝焊法在半导体芯片1的电极1C上形成突起3的工序和将引线的一端的前端部分热压接在半导体芯片1的电极1C上的工序中，能够防止由于落下的碎屑引起的对半导体芯片1的背面1Y的损伤。又，因为半导体芯片1的背面1Y受到树脂薄膜2的保护，所以例如即便落下碎屑，也不会对半导体芯片1的背面1Y造成损伤。所以，即便由于覆盖半导体芯片1的电路形成面1X的树脂7的硬化收缩在半导体芯片1的电路形成面1X上作用着收缩力，使半导体芯片1产生弯曲，因为不会对半导体芯片1的背面1Y造成损伤，所以也能够防止发生以损伤处作为起点的半导体芯片1的龟裂。结果，能够提高制造TCP型半导体装置10时的成品率。
又，因为树脂薄膜2不比由硅制成的半导体基片1A硬，所以能够容易地进行半导体晶片20的切割，并且，能够容易地形成与半导体芯片1的外形尺寸相符的树脂薄膜2。
又，因为在半导体芯片1的背面1Y上粘合着覆盖半导体芯片1的背面1Y的树脂薄膜2，在半导体芯片1的背面1Y上作用着由于这个树脂薄膜2的硬化收缩引起的收缩力，所以能够抑制由于覆盖半导体芯片1的电路形成面1X的树脂7的硬化收缩引起的半导体芯片1的弯曲。
(4)当制造TCP型半导体装置10时，将由环氧树脂系的热硬化性树脂形成的树脂薄膜2热压接并贴附在与半导体晶片20的电路形成面20X相对的背面20Y上，然后，切割半导体晶片20和树脂薄膜2，形成在电路形成面1X上有电极1C和表面保护膜1D，在与电路形成面1X相对的背面1Y上粘合着树脂薄膜2的半导体芯片1，然后，因为用激光标记法在树脂薄膜2上形成识别标记。因为由于这种构成，用激光标记法在树脂薄膜2上形成识别标记，所以不会对半导体芯片1的背面1Y，即半导体基片造成损伤，能够用激光标记法在半导体芯片1的背面1Y侧上形成识别标记。
(5)在存储器模块50上，包含有半导体芯片1，覆盖半导体芯片1的电路形成面1X的树脂7，和覆盖与半导体芯片1的电路形成面1X相对的背面1Y的树脂薄膜2的TCP型半导体装置10，安装了TCP型半导体装置10的安装基片51，和为了覆盖TCP型半导体装置10那样地安装在安装基片51上的封盖部件52，并且以半导体芯片1的背面1Y面对封盖部件52的状态安装TCP型半导体装置10。由于这种构成，在制造存储器模块50时，当粘贴用于装运的封印时，对封盖部件52施加了压力，但是在TCP型半导体装置10的制造工序中，因为防止了碎屑再附着在半导体芯片1的背面1Y上，所以能够防止碎屑附着部分成为起点在半导体芯片1上发生的龟裂。结果，能够提高制造存储器模块50时的成品率。
此外，在本实施形态中，我们说明了用激光标记法形成识别标记的例子，但是也可以用油墨标记法形成识别标记。这时，因为树脂薄膜2比半导体基片1A能更好地附着油墨，所以识别标记不易脱落。
(实施形态2)
在本实施形态中，我们说明适用于本发明的TCP型半导体装置和将它组合进来的CF(Compact Flash，紧凑闪速)卡(电子装置)的例子。
第18图是本发明的实施形态2的TCP型半导体装置的模式平面图，第19图是第18图的模式截面图。
如第19图和第18图所示，本实施形态2的TCP型半导体装置60有与上述实施形态1基本上相同的构成，只有以下的构成是不同的。
即，半导体芯片1的电极1C，配置在半导体芯片1的两条彼此相对的长边的各条边上，沿着各条边配列多个电极。又，在半导体芯片1上，作为存储电路系统，内藏着称为闪速存储器的EEPROM(电可擦可编程只读存储器)。这样构成的TCP型半导体装置60能够用上述实施形态1的制造方法进行制造。
下面，我们用图20说明将上述TCP型半导体装置60组合进来的CF(Compact Flash，紧凑闪速)卡(电子装置)70。
第20图是表示将TCP型半导体装置60组合进来的CF卡的概略构成的模式平面图。
如第20图所示，本实施形态的CF卡70形成在安装基片72的前面和背面(彼此相对的一个主面和另一个主面)上并列地以两层重叠的方式安装多个TCP型半导体装置60，用金属性的封盖部件73覆盖这些TCP型半导体装置60的构成。将封盖部件73设置在安装基片72的前面和背面中的每个面上，并安装在盒本体71上。将安装基片72安装在盒本体71上。作为TCP型半导体装置60有用于下段的和用于上段的两种类型，在无论那种类型中以面对封盖部件73的状态安装与半导体芯片1的电路形成面相对的背面。又，用于下段的和用于上段的任何一条引线4都是面安装型的，形成鸥翼型的引线。形成鸥翼型的引线4形成有在半导体芯片1的内外延伸的第1个引线部分，从这个第1个引线部分向半导体芯片的厚度方向弯曲的第2个引线部分，和从这个第2个引线部分沿与第1个引线部分相同方向延伸的第3个引线部分的构成，第3个引线部分用作当通过焊接将TCP型半导体装置60安装在安装基片72上时的用于连接的端子部分。用于上段的TCP型半导体装置60的引线4的第1个引线部分比用于下段的TCP型半导体装置60的引线4的第1个引线部分向半导体芯片1的外侧引出较长的长度，用于上段的TCP型半导体装置60的引线4的第2个引线部分也比用于下段的TCP型半导体装置60的引线4的第2个引线部分长。
下面，我们用第18图和第20图说明上述CF卡70的制造方法。
首先，准备好如第18图所示的TCP型半导体装置60。
其次，切断引线4的一端，然后，使引线4形成鸥翼型，然后，切开柔韧性薄膜4，并从载带5取出TCP型半导体装置60。这样，形成用于下段的TCP型半导体装置60和用于上段的TCP型半导体装置60。
下面，在将各个用于下段的TCP型半导体装置60和用于上段的TCP型半导体装置60重叠起来的状态中将各条引线4的第3部分焊接在安装基片72的电极上，将各个用于下段的TCP型半导体装置60和用于上段的TCP型半导体装置60安装在安装基片72的前面和背面。
下面，将安装基片72安装在盒本体71上，然后，使封盖部件73覆盖TCP型半导体装置60那样地将封盖部件73安装在盒本体71上。然后，将用于装运的封印粘贴在封盖部件73上，大致完成CF卡(电子装置)70。
这样，即便在本实施形态2中，也能够得到与上述实施形态1相同的效果。
又，对CF卡70实施冲击试验，但是也能够防止由于这个冲击试验时的冲击在半导体芯片1发生龟裂。
(实施形态3)
在本实施形态中，我们说明适用于本发明的用作配线基片的柔韧性薄膜的BGA(Ball Grid Array，球栅阵列)型半导体装置。
第21图是表示作为本发明的实施形态3的BGA型半导体装置的概略构成的模式截面图。
如第21图所示，本实施形态的BGA型半导体装置80构成为主要包含有：半导体芯片1，覆盖半导体芯片1的电路形成面1X的树脂7，在一个主面上形成引线4和接合面4A的柔韧性薄膜81，通过绝缘性的粘合剂粘合在与柔韧性薄膜81的一个主面相对的另一个主面上的增强部件83，与接合面4A连接的球形突起82，为了覆盖半导体芯片1的背面1Y那样地粘合在半导体芯片1的背面1Y上的树脂薄膜2的构成。引线4的一端通过突起3与半导体芯片1的电极1C电连接，引线4的另一端与接合面4A一体化。树脂7是用浇注法形成的。
这样，本实施形态的BGA型半导体装置80，因为形成用树脂7覆盖半导体芯片1的电路形成面1X的构成，所以通过使树脂薄膜2覆盖半导体芯片1的背面1Y那样地将树脂薄膜2粘合在半导体芯片1的背面1Y上，能够得到与上述实施形态1相同的效果。
(实施形态4)
在本实施形态中，我们说明适用于本发明的用作配线基片的柔韧性薄膜的CSP(Chip Size Package，芯片尺寸封装)型半导体装置的例子。
第22图是表示本发明的实施形态4的CSP型半导体装置的概略构成的模式截面图。
如第22图所示，本实施形态的CSP型半导体装置85构成为主要包含有：半导体芯片1，覆盖半导体芯片1的电路形成面1X的树脂7，在一个主面上形成引线4和接合面4A的柔韧性薄膜81，介于柔韧性薄膜81和半导体芯片1的主面之间的低弹性体(elastomer)86，为了覆盖半导体芯片1的背面1Y那样地粘合在半导体芯片1的背面1Y上的树脂薄膜2的构成。引线4的一端的前端部分通过突起3与半导体芯片1的电极1C电连接，引线4的另一端与接合面4A一体化。将低弹性体86的一个面粘合固定在半导体芯片1的电路形成面1X上，将它的另一个面粘合在柔韧性薄膜81的一个主面上。低弹性体86是由，例如，聚酰亚胺系，环氧树脂系或硅系的低弹性树脂形成的。
这样，本实施形态的CSP型半导体装置85，因为形成用树脂7和低弹性体86覆盖半导体芯片1的电路形成面1X的构成，所以通过使树脂薄膜2覆盖半导体芯片1的背面1Y那样地粘合在半导体芯片1的背面1Y上，能够得到与上述实施形态1相同的效果。
以上，我们根据上述实施形态具体地说明了由本发明者作出的发明，但是本发明不限定在上述实施形态中，在不脱离本发明要旨的范围内可以作出种种变更是不言而喻的。
例如，本发明能够适用于以曝露的状态将半导体芯片安装在安装基片上的裸露芯片安装技术。
又，本发明能够适用于在半导体晶片阶段，在半导体芯片的电路形成面的表面保护膜上形成用于再配置的引线和密封树脂层的半导体装置的制造技术。
可以防止半导体芯片的龟裂。
可以提高制造半导体装置时的成品率。
可以提高制造电子装置时的成品率。

Claims (6)

1.一种半导体装置，它的特征是包括：
(a)在一个表面上形成有多个配线层和多个电极焊盘的安装基片；
(b)载带封装，具备：
具有长方形孔的柔韧性薄膜；
具有电路形成面和与上述电路形成面相对的背面的半导体芯片，上述半导体芯片在上述电路形成面上形成有多个半导体元件和多个电极，并被置于上述柔韧性薄膜的上述孔中；
位于上述柔韧性薄膜上的多个引线，上述多个引线的一端在上述半导体芯片的上述电路形成面上延伸并与上述半导体芯片的上述电极电连接，上述多个引线的另一端从上述柔韧性薄膜向外延伸以提供外引线；和
密封上述半导体芯片的上述电路形成面和上述多个引线的上述一端的树脂元件；
上述载带封装安装于上述安装基片的上述一个表面上，以使上述外引线焊接于上述安装基片的上述电极焊盘，并使上述半导体芯片的上述电路形成面面对上述安装基片的上述一个表面；
(c)安装于上述安装基片以覆盖上述载带封装的封盖部件，以使上述封盖部件的内表面位于上述载带封装的上述半导体芯片的上述背面附近；和
(d)隔离带部件，覆盖上述半导体芯片的上述背面且位于上述半导体芯片的上述背面和上述封盖部件的上述内表面之间。
2.根据权利要求1所述的半导体装置，它的特征是：
在上述半导体芯片的厚度方向上，上述隔离带部件的厚度薄于覆盖上述半导体芯片的上述电路形成面的上述树脂元件的厚度；
比上述第一个树脂层厚的第二个树脂层。
3.根据权利要求2所述的半导体装置，它的特征是：
上述树脂元件包括由分配器涂敷的充填树脂且上述隔离带部件包括树脂粘接片。
4.根据权利要求3所述的半导体装置，它的特征是：
上述封盖部件由金属板构成，其中上述隔离带部件将上述半导体芯片电隔离于上述金属板。
5.根据权利要求4所述的半导体装置，它的特征是：
上述半导体芯片的上述背面通过上述隔离带部件获得机械保护。
6.根据权利要求5所述的半导体装置，它的特征是：
上述隔离带部件的尺寸基本与上述半导体芯片的尺寸相同。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6524881B1 (en) * 2000-08-25 2003-02-25 Micron Technology, Inc. Method and apparatus for marking a bare semiconductor die
JPWO2002050910A1 (ja) * 2000-12-01 2004-04-22 株式会社日立製作所 半導体集積回路装置の識別方法と半導体集積回路装置の製造方法及び半導体集積回路装置
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US7358618B2 (en) * 2002-07-15 2008-04-15 Rohm Co., Ltd. Semiconductor device and manufacturing method thereof
EP1447844A3 (en) * 2003-02-11 2004-10-06 Axalto S.A. Reinforced semiconductor wafer
JP2004247530A (ja) * 2003-02-14 2004-09-02 Renesas Technology Corp 半導体装置及びその製造方法
JP4188188B2 (ja) * 2003-05-21 2008-11-26 株式会社半導体エネルギー研究所 液晶表示装置
US20050112019A1 (en) * 2003-10-30 2005-05-26 Kabushiki Kaisha Kobe Seiko Sho(Kobe Steel, Ltd.) Aluminum-alloy reflection film for optical information-recording, optical information-recording medium, and aluminum-alloy sputtering target for formation of the aluminum-alloy reflection film for optical information-recording
JP4939002B2 (ja) * 2005-06-29 2012-05-23 ローム株式会社 半導体装置および半導体装置集合体
US8164201B2 (en) 2005-06-29 2012-04-24 Rohm Co., Ltd. Semiconductor device with front and back side resin layers having different thermal expansion coefficient and elasticity modulus
JP2007067272A (ja) * 2005-09-01 2007-03-15 Nitto Denko Corp Ｔａｂ用テープキャリアおよびその製造方法
KR101089395B1 (ko) * 2006-11-24 2011-12-07 올림푸스 메디칼 시스템즈 가부시키가이샤 캡슐형 내시경
JP2008178886A (ja) * 2007-01-23 2008-08-07 Disco Abrasive Syst Ltd 製品情報の刻印方法
JP2010016116A (ja) * 2008-07-02 2010-01-21 Disco Abrasive Syst Ltd 半導体デバイスの製造方法
DE102010028267A1 (de) * 2010-04-27 2011-10-27 Robert Bosch Gmbh Vorrichtung zur Erfassung einer Eigenschaft eines strömenden fluiden Mediums

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818812A (en) * 1983-08-22 1989-04-04 International Business Machines Corporation Sealant for integrated circuit modules, polyester suitable therefor and preparation of polyester
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH02244746A (ja) * 1989-03-17 1990-09-28 Hitachi Ltd 樹脂封止型半導体装置
JP2763639B2 (ja) * 1990-01-17 1998-06-11 ローム株式会社 半導体部品の樹脂被覆方法
JPH06275715A (ja) * 1993-03-19 1994-09-30 Toshiba Corp 半導体ウェハおよび半導体装置の製造方法
JPH07297224A (ja) * 1994-04-22 1995-11-10 Nec Corp 半導体装置
US5613296A (en) * 1995-04-13 1997-03-25 Texas Instruments Incorporated Method for concurrent formation of contact and via holes
US5668062A (en) * 1995-08-23 1997-09-16 Texas Instruments Incorporated Method for processing semiconductor wafer with reduced particle contamination during saw
US5783867A (en) * 1995-11-06 1998-07-21 Ford Motor Company Repairable flip-chip undercoating assembly and method and material for same
US5950070A (en) * 1997-05-15 1999-09-07 Kulicke & Soffa Investments Method of forming a chip scale package, and a tool used in forming the chip scale package
US6002168A (en) * 1997-11-25 1999-12-14 Tessera, Inc. Microelectronic component with rigid interposer
US6096566A (en) * 1998-04-22 2000-08-01 Clear Logic, Inc. Inter-conductive layer fuse for integrated circuits
JP3727172B2 (ja) * 1998-06-09 2005-12-14 沖電気工業株式会社 半導体装置
JP3982082B2 (ja) * 1998-09-28 2007-09-26 ソニー株式会社 半導体装置の製造方法

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