CN1167127C - 半导体器件 - Google Patents

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ɼɽ�Ͷ�
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Abstract

内引线部分被部分排列在半导体芯片主表面上的LOC(芯片上引线)结构封装件中，公开了一种用来减薄封装件并加快信号传输的技术。具体地说，借助于局部减小排列在半导体芯片主表面上的信号内引线的厚度，在确保了封装件的机械强度的同时，减小了密封树脂的厚度。而且，排列在半导体芯片主表面上的信号内引线被安置成离半导体芯片主表面有一预定的间距。馈送电源的内引线被键合于半导体芯片的主表面，从而提供一种降低了寄生电容的封装件。

Description

半导体器件
技术领域
本发明涉及到一种LOC(芯片上引线)结构的树脂密封型半导体器件，更确切地说是涉及到可用于TSOP(薄的小外形封装件)结构之类的薄的小尺寸半导体封装件的技术。
背景技术
如图22所示(见日本专利公开No.2-246125/1990)，现有技术的LOC结构的树脂密封型半导体器件，包含例如半导体衬底主表面上制作有电路和多个外部端子的半导体芯片1、各含有带信号内引线3A1(第一区域)和用来馈送电源及地电压的公共内引线3A2(第二区域：以下称为母线或固定电位线)的内引线部分3A以及与内引线部分3A制作成一个整体的外引线部分3B的多个引线、用来分别电连接外部端子(焊点)和内引线部分3A的信号内引线3A1和母线3A2的键合金属丝5、以及用来密封半导体芯片1、内引线部分3A和键合金属丝5的密封体2A。信号内引线3A1和母线3A2通过隔离膜4排列在半导体芯片1的主表面上，且母线3A2被排列成大体平行于半导体芯片1的主表面。
这里将描述公众所知文件(日本专利公开No.2-246125/1990)中未曾公开的本发明人曾研究过的内容。
当图22所示的LOC结构的树脂密封型半导体器件被用于图23和24(a)所示的薄的小尺寸半导体封装件(TSOP)时，整个封装件变薄(例如1.0mm)，以致内引线3A1上的树脂相应地变为薄至0.195mm。这就有必要将金属丝5的环高设定成小的数值。但键合金属丝5和信号金属丝的母线3A2可能接触，引起短路，从而难以减薄树脂。当金属丝的环高必须缩小时，就必须用新的办法来将隔离镀膜材料20涂于母线3A2。
此处将描述图23(TSOP结构的树脂密封型半导体器件的俯视平面图)和图24(图23主要部位的剖面图)的示意构造。在这种TSOP结构的树脂密封型半导体器件中，包含多个信号内引线3A1和其上表面涂有隔离镀膜材料20的母线3A2的内引线部分3A，通过隔离膜4被固定在制作有电路和多个外部端子的半导体芯片1的半导体衬底表面(以下称为“半导体芯片1的主表面”)上。内引线部分3A以及与前者制作成一个整体的外引线部分3B构成引线3。
如图23和24所示，内引线部分3A的信号线内引线3A1和上表面涂有隔离镀膜材料20的母线3A2，通过隔离膜4被排列在半导体芯片1的主表面上，而母线3A2被排列成大体平行于半导体芯片1的主表面。
多个信号内引线3A1、母线3A2以及半导体芯片1，通过键合金属丝5电连接，并用注模树脂(密封体)2A密封。借助于从引线框切去悬挂引线(芯片支持引线)3C和外引线部分3B，就成型了这样密封的薄型封装件2。
在本发明人曾研究的薄的小尺寸(TSOP结构的)半导体封装件中，如图24(a)所示，半导体芯片1上的注模树脂很薄，会出现金丝之类的键合金属丝5从封装件上表面露出且金属丝本身暴露到外面的缺陷问题。若这一厚度进一步减小(至大约0.5mm)，则如图24(b)所示，出现缺陷和金属丝暴露的问题更严重。
另一个问题是，当半导体芯片主表面上的注模树脂(密封体)2A被减薄时，会出现裂纹，从而使可靠性降低。
如图24(c)所示，为了降低金属丝环，可以不用隔离膜4，而用粘合剂直接将信号内引线3A1和母线3A2固定于半导体芯片1的主表面。但若半导体芯片1主表面与信号内引线3A1之间的距离(间距)变短，则半导体芯片1主表面与信号内引线3A1之间的寄生电容增大，引起电特性变坏的问题。
发明内容
本发明的一个目的是提供一种能够减薄半导体封装件而不会使电特性变坏的技术。
本发明的另一目的是提供一种即使减薄了半导体封装件，也能够抑制半导体芯片主表面与引线之间的寄生电容的技术。
本发明的又一目的是提供一种即使半导体封装件的整个厚度被减小了，也能够确保半导体封装件的半导体芯片上的密封体有恰当厚度的技术。
本发明的再一目的是提供一种即使半导体封装件的整个厚度被减小了，也能够平衡半导体芯片的上下密封体的数量的技术。
从参照附图的下列描述中，本发明的上述和其它的目的和新颖特点将变得明显。
下面扼要总结一下此处公开的本发明中有代表性的例子。
(1)半导体器件，包含半导体衬底主表面上制作有电路和多个外部端子的半导体芯片、多个引线(它们各包含内引线部分以及与此内引线部分制作成一个整体的外引线部分)、分别电连接各个外部端子与各个内引线部分的键合金属丝、以及用来密封半导体芯片、内引线部分和键合金属丝的密封体，其中的内引线部分以主表面与内引线之间预定的间距排列在半导体芯片的主表面上，且排列在主表面上的内引线部分比内引线的其它部分更薄。
(2)在上述发明(1)的树脂密封型半导体器件中，排列在半导体芯片主表面上的内引线部分在其前端部位处通过隔离膜被固定于半导体芯片的主表面。
(3)在上述发明(1)的树脂密封型半导体器件中，排列在半导体芯片主表面上的内引线部分在其前端部位处用粘合剂直接固定于半导体芯片的主表面。
(4)半导体器件，包含其主表面上制作有电路和多个外部端子的半导体芯片、多个引线(各包含带有第一区域的内引线部分、带有第二区域的内引线部分以及与此内引线部分制作成一个整体的外引线部分)、使外部端子分别与内引线部分的第一区域和第二区域电连接的键合金属丝、以及用来密封半导体芯片、内引线部分和键合金属丝的密封体，其中的内引线部分的第一区域和第二区域排列在半导体芯片的主表面上，其中的内引线部分的第一区域以主表面与内引线之间预定的间距排列，其中排列在主表面上的内引线部分，比内引线的其它部分更薄，且其中排列在主表面上的内引线，在其前端部位处通过隔离膜被固定于半导体芯片的主表面。
(5)在上述发明(4)的树脂密封型半导体器件中，半导体芯片是矩形的，内引线部分的第二区域带有大体平行于半导体芯片长边而排列的部分，且此平行排列的部分被排列在外部端子与内引线前端部位之间。
(6)半导体器件，包含其主表面上制作有电路和多个外部端子的半导体芯片、多个引线(各包含带有第一区域的内引线部分、带有第二区域的内引线部分、以及与此内引线部分制作成一个整体的外引线部分)、使外部端子分别与内引线部分的第一区域和第二区域电连接的键合金属丝、以及用来密封半导体芯片、内引线部分和键合金属丝的密封体，其中的内引线部分的第一区域和第二区域排列在半导体芯片的主表面上，其中的内引线部分的第一区域以主表面与内引线之间预定的间距排列，且其中排列在主表面上的内引线部分比内引线的其它部分更薄，而且在其前端部位处不固定于半导体芯片的主表面。
(7)在上述发明(4)或(6)的树脂密封型半导体器件中，内引线部分的第一区域是信号线，而第二区域是固定电位线。
(8)半导体器件，包含其主表面上制作有集成电路和多个外部端子的半导体芯片、多个引线(各包含内引线部分以及与内引线部分制作成一个整体的外引线部分，内引线部分排列在半导体芯片的主表面上且电连接于相应的外部端子)、以及用来密封多个引线的内引线部分及半导体芯片的树脂元件，其中的内引线部分各包含一个位于半导体芯片主表面侧上的第一表面、位于第一表面背侧的第二表面、位于半导体芯片主表面上的第一部分、以及与第一部分制作成一个整体且位于半导体芯片主表面外面的第二部分，其中内引线部分的第一部分，沿半导体芯片的厚度方向被制成比第二部分更薄，且其中内引线部分的第一部分的第一表面，比起内引线部分的第二部分的第一表面来，沿半导体芯片厚度方向离半导体芯片更远。
(9)在上述发明(8)的树脂密封型半导体器件中，内引线部分的第一部分通过隔离膜粘合于半导体芯片的主表面。
(10)在上述发明(8)的树脂密封型半导体器件中，内引线部分的第一部分通过粘合剂粘合于半导体芯片的主表面。
(11)在上述发明(8)的树脂密封型半导体器件中，内引线部分通过金属丝连接于相应的外部端子。
(12)在上述发明(11)的树脂密封型半导体器件中，多个引线包括信号线和固定电位线，固定电位线的内引线部分被部分地排列在多个外部端子和信号线内引线部分前端之间的半导体芯片的主表面上，且电连接信号线内引线部分与相应外部端子的金属丝排列成跨越固定电位线的内引线部分。
(13)半导体器件，包含半导体芯片主表面上制作有集成电路和多个外部端子的半导体芯片、多个信号线(各包含内引线部分以及与内引线部分制作成一个整体的外引线部分，此内引线部分排列在半导体芯片的主表面上且通过金属丝电连接于相应的外部端子)、固定电位线(各包含内引线部分以及与内引线部分制作成一个整体的外引线部分，此内引线部分部分地排列在半导体芯片的主表面上且电连接于相应的外部端子)、以及用来密封多个信号线的内引线部分、固定电位线的内引线部分和半导体芯片的树脂元件，其中信号线的内引线部分各包含一个位于半导体芯片的主表面侧上的第一表面、位于第一表面背侧的第二表面、位于半导体芯片主表面上的第一部分、以及与第一部分制作成一个整体且位于半导体芯片主表面外面的第二部分，其中信号线内引线部分的第一部分，沿半导体芯片的厚度方向被制成比第二部分更薄，其中信号线内引线部分的第一部分的第一表面，比起内引线部分的第二部分的第一表面来，沿半导体芯片厚度方向离半导体芯片更远，其中固定电位线的内引线部分被部分地排列在信号线的内引线部分的前端和多个外部端子之间的半导体芯片的主表面上，且其中固定电位线的内引线部分，比起信号线的内引线部分的前端来，沿半导体芯片的厚度方向被部分地排列在更低处。
(14)在上述发明(13)的树脂密封型半导体器件中，固定电位线的内引线部分用粘合剂部分地粘合于半导体芯片的主表面，而信号线的内引线部分在其前端处与半导体芯片的主表面分离。
(15)在上述发明(13)的树脂密封型半导体器件中，信号线的内引线部分在其前端处通过隔离膜粘合于半导体芯片的主表面。
(16)在上述发明(13)的树脂密封型半导体器件中，电连接信号线的内引线部分和相应外部端子的金属丝，排列成跨越固定电位线的内引线部分。
(17)半导体器件，包含半导体芯片主表面上制作有集成电路和多个外部端子的半导体芯片、多个信号线(各包含内引线部分以及与内引线部分制作成一个整体的外引线部分，此内引线部分排列在半导体芯片的主表面上且通过金属丝电连接于相应的外部端子)、固定电位线(各包含内引线部分以及与内引线部分制作成一个整体的外引线部分，此内引线部分部分地排列在半导体芯片的主表面上且电连接于相应的外部端子)、以及用来密封多个信号线的内引线部分、固定电位线的内引线部分和半导体芯片的树脂元件，其中信号线的内引线部分各包含一个位于半导体芯片的主表面侧上的第一表面、位于第一表面背侧的第二表面、位于半导体芯片主表面上的第一部分、以及与第一部分制作成一个整体且位于半导体芯片主表面外面的第二部分，其中信号线内引线部分的第一部分，沿半导体芯片的厚度方向被制成比第二部分更薄，其中信号线内引线部分的第一部分带有待要连接于金属丝的前端部位，其中信号线内引线部分的第一部分的第一表面，除了前端部位，比起内引线部分的第二部分的第一表面来，沿半导体芯片厚度方向离半导体芯片更远，其中信号线的内引线部分的第一部分的前端部位，比起信号线的内引线部分的第一部分除了前端部位以外，沿半导体芯片的厚度方向被排列在更低处，其中固定电位线的内引线部分被部分地排列在信号线内引线部分的第一部分的前端和多个外部端子之间的半导体芯片的主表面上，且其中固定电位线的内引线部分，比起信号线内引线部分的第一部分除了前端部位，沿半导体芯片的厚度方向被排列在更低处。
(18)在上述发明(17)的树脂密封型半导体器件中，固定电位线的内引线部分和信号线的内引线部分的前端部位，用粘合剂键合于半导体芯片的主表面。
(19)在上述发明(17)的树脂密封型半导体器件中，连接信号线内引线部分和相应外部端子的金属丝，排列成跨越固定电位线的内引线部分。
附图说明
图1是示意俯视平面图，示出了本发明实施例1的树脂密封型半导体器件的构造；
图2是图1主要部位的剖面图；其中图2(a)是A-A′线的剖面图，图2(b)是B-B′线的剖面图，图2(c)是C-C′线的剖面图；
图3是示意俯视平面图，示出了本发明实施例2的树脂密封型半导体器件的构造；
图4是沿图3中A-A’线的主要部位的剖面图；
图5是图4所示圆圈M包围部分的放大剖面图；
图6是沿图3中B-B’线的主要部位的剖面图；
图7解释了将金属丝键合到信号线内引线的方法；
图8解释了将金属丝键合到信号线内引线的另一方法；
图9是示意俯视平面图，示出了本发明实施例3的树脂密封型半导体器件的构造；
图10是图9主要部位的剖面图；
图11是示意俯视平面图，示出了本发明实施例4的树脂密封型半导体器件的构造；
图12是图11主要部位的剖面图；
图13是示意俯视平面图，示出了本发明实施例5的树脂密封型半导体器件的构造；
图14是沿图13中A-A’线的主要部位的剖面图；
图15是沿图13中B-B’线的主要部位的剖面图；
图16示出了区域H，其中内引线部分的背面被腐蚀了一半；
图17示出了一种外部引线(外引线)的形状；
图18是示意俯视平面图，示出了本发明实施例6的半导体储存器件组件的构造；
图19是图18的侧面图；
图20是示意俯视平面图，示出了本发明实施例7的电子器件的构造；
图21是图20的侧面图；
图22是局部剖面示意透视图，示出了现有技术的LOC结构树脂密封型半导体器件的整个构造；
图23是示意俯视平面图，示出了本发明人研究过的TSOP结构的树脂密封型半导体器件；而
图24是图23主要部位的剖面图。
具体实施方式
下面参照附图结合各个实施例来详细描述本发明。
在解释本发明各个实施例的所有附图中，用相同的参考号来表示功能相同的部位，并略去其重复的描述。
实施例1
图1是示意俯视平面图，示出了本发明实施例1的树脂密封型半导体器件的构造；图2(a)是沿图1中A-A’线的主要部位的剖面图；图2(b)是沿图1中B-B’线的主要部位的剖面图；图2(c)是沿图1中C-C’线的主要部位的剖面图。
在本发明的所有实施例中，半导体芯片都被密封在TSOP结构的树脂密封型封装件中。如图1所示，这种类型的树脂密封型封装件采用LOC(芯片上引线)结构，其中的内引线部分3A排列在矩形半导体芯片1上。
内引线部分3A在其一端处与外引线部分3B成一整体。加于外引线部分3B的信号分别与标准相符，外引线部分3B被相应地计数。在图1中，上左端是第1端，下左端是第16端。下右端是第17端，上右端是第32端。简而言之，此TSOP结构有32个端。
第1、第7和第16端用于电源电压Vcc，例如电路的5V或3V工作电压。第17、第27和第32端用于例如0V的参考电压Vss。
如图1和2所示，内引线部分3A各包含多个信号线内引线(第一区域)3A1和二个母线(第二区域)3A2。母线是用来向半导体芯片馈送电源电压和参考电压的，因此也称为“固定电位线”。
多个信号线内引线3A1跨越半导体芯片1的矩形的各个长边而延伸到半导体芯片1的中心侧。
如图2所示，信号线内引线(第一区域)3A1，以主表面和内引线3A12之间预定的间距S(预定距离)，被排列在半导体芯片1的主表面上(半导体衬底的主表面，其上制作有电路和多个外部端子)。此S做成比内引线3A1的其它部分更薄。
如图1和图2(b)与2(c)所示，减薄了的信号线内引线(第一区域)3A12的前端部位3A11，通过隔离膜4固定于半导体芯片1的主表面。
多个信号线内引线3A1的各个前端部位3A11，通过键合金属丝5分别被连接到排列在半导体芯片1的中心部位的键合焊点(外部端子)1A。
如图1所示，二个母线3A2制作在半导体芯片1的主表面上，它们各包含与芯片1的长边大体平行地排列的部位3A21和与芯片1的短边大体平行地排列且带有键合金属丝5键合于其上的区域并用相同材料制成一个整体的凸部3A22。在母线3A2的部位3A21处，凸部3A22与多个预定位置处的部位3A21制成一个整体。这些凸部3A22用隔离膜4固定。借助于制作台阶D，将部位3A21排列成低到以致于比凸部3A22更靠近芯片1的主表面。利用这些台阶，有可能防止母线与信号线的金属丝5相接触。将金属丝5键合到凸部3A22的目的是使金属丝的长度、键合性和电特性变得均匀。
信号内引线3A12的前端部位3A11和半导体芯片1的键合焊点1A、以及制作在母线3A2的平行部位3A21处的凸部3A22和半导体芯片1的键合焊点1A，用键合金属丝5分别键合并电连接。半导体芯片1、内引线部分3A和键合金属丝5，用注模树脂(密封体)2A密封。借助于从引线框切去悬挂引线(芯片支持引线)3C和外引线部分3B，就成型了这样密封的TSOP结构的封装件2。在此实施例中，部位3A21靠近于芯片主表面，但不用粘合剂之类键合。隔离条4的结构是在由聚酰亚胺树脂制成的基底的二侧涂以环氧树脂或聚酰亚胺粘合剂。
键合金属丝5可以是金丝。制作金属丝5的方法可以是超声热压键合方法的针头键合方法。可用铝丝、铜丝或用绝缘树脂涂覆金属丝表面的方法制备的涂覆金属丝，来代替金丝。
如图2所示，实施例1的树脂密封型半导体器件主要部位的尺寸如下(单位为mm)，树脂密封型半导体器件的厚度为0.5-0.6mm，半导体芯片1主表面上内引线部分3A上方的注模树脂(密封体)的厚度为0.06-0.11mm，而半导体芯片1主表面的背面下方的密封体2A的厚度为0.06-0.11mm，键合金属丝5顶峰上方的密封体2A的厚度为0.07mm或更大(最小值为0.07mm)。
半导体芯片1的厚度为0.2-0.28mm；排列在半导体芯片1主表面上的母线3A2的部位3A21的厚度为0.06-0.07mm；信号内引线3A12的厚度为0.06-0.07mm；隔离膜4的厚度为0.05mm；而内引线部分3A和外引线部分3B的厚度各为大约0.125mm。
下面简要描述一下在半导体芯片1主表面上安排内引线部分3A的装配步骤。
装配步骤：
①：制备一个平坦的框架，它包含带有多个信号线内引线3A1和二个母线3A2的内引线部分3A，以及与内引线部分3A制作成一个整体的外引线部分3B；
②：将绝缘带4粘于内引线部分3A的多个信号线内引线3A1，并成型二个母线3A2以形成台阶D；
③：在半导体芯片1上定位引线框，使多个信号线内引线3A1跨越半导体芯片1的矩形的各个长边并延伸到半导体芯片1的中心侧(见图1和2)；以及
④：在定位之后，执行热处理(400℃下1秒钟)以便通过绝缘带键合半导体芯片1的主表面和引线框。
稍后将描述使内引线3A12比内引线3A1其它部分更薄的制作方法。引线的台阶可在粘结绝缘带之前制作。绝缘带4的结构是在厚度为0.03mm的热塑聚酰亚胺带的二侧涂以厚度为0.015mm的热塑聚酰亚胺粘合剂，粘合剂的总厚度约为0.05mm。
在图24(a)所示的TSOP结构的树脂密封型半导体器件中，树脂密封型半导体器件的厚度为1.0mm；内引线部分3A上的注模树脂(密封体)的厚度为0.06-0.11mm；半导体芯片1主表面背面下方的注模树脂(密封体)的厚度为0.32mm；键合金属丝5顶峰上方的注模树脂(密封体)2A的厚度为0.07mm或更大(最小值为0.07mm)；半导体芯片1的厚度为0.28mm；母线3A2的厚度为0.125mm；信号内引线3A1和外引线3B的厚度各为0.125mm；而隔离膜4的厚度为0.08mm。
在实施例1中，如从图2和24(a)可见，在半导体芯片1的主表面上，在主表面和内引线3A12之间提供了预定的间距S，它比内引线3A1的其它部分更薄。结果，即使不在母线3A21涂绝缘涂覆材料20，半导体封装件2也能够做薄而不会在信号线的键合金属丝5与母线3A2之间引起短路。而且，由于金属丝连接于其上的内引线3A11的上表面可以降低，故可降低金属丝环的高度，从而减小封装件的厚度。外引线的厚度做成比内引线3A12更厚，使其机械强度足以防止引线变形并在封装件被表面安装时足以支持封装件的重量，否则就可能由于从封装件外部施加的不希望有的外力而引起形变。因此，可改善封装件的可靠性。
而且，即使半导体封装件2被做薄了，借助于在半导体芯片1主表面和内引线部分3A之间通过隔离膜4(厚度为0.05mm)提供预定间距S，仍然可以降低寄生电容，从而提高树脂密封型半导体器件的运行速度。
而且，即使半导体封装件2被做薄了，也有可能确保半导体封装件2的半导体芯片1主表面上的密封体有恰当厚度(大约0.06-0.11mm)。
另外，即使半导体封装件2被减薄了，借助于使内引线3A12比内引线3A1的其它部分更薄，半导体芯片1上方和下方的密封体数量也可以借助于使外引线部分3B的凸部沿半导体封装件2的厚度方向更靠近中心部位而得到平衡。这就使得有可能防止半导体封装件2由于热膨胀而弯曲。此时，内引线3A1的下表面最好不要排列在芯片1上方，而是置于半导体芯片1主表面的下方。
此外，在实施例1中，粘合剂可以取代隔离膜4而用来将内引线的前端部位3A11键合到芯片的主表面。虽然芯片和引线之间的寄生电容增大了，但可用隔离膜4的基底的厚度来降低前端部位3A11，以致可降低金属丝环。结果，有可能总体上减薄封装件。此封装件特别适用于运行速度不必太高的快速存储器。
实施例2
图3是示意俯视平面图，示出了本发明实施例2的树脂密封型半导体器件的构造；图4是沿图3中A-A’线的主要部位的剖面图；图5是图4所示圆圈M包围部分的放大图；图6是沿图3中B-B’线的主要部位的剖面图。
如图3-6所示，在实施例2的树脂密封型半导体器件中，与半导体芯片1的长边大体平行地排列的母线3A2的部位3A21，用粘合剂6直接固定。多个信号线内引线3A1在其前端3A11处被从芯片主表面提升，而且在半导体芯片1主表面和多个信号线内引线3A1的减薄了的部位3A12之间没有插入隔离膜来提供间距(0.05mm的距离)S。所用的粘合剂6是例如热塑聚酰亚胺粘合剂。此粘合剂6在涂覆之后的厚度约为0.01mm。
如图4所示，借助于将键合金属丝(金丝)5直接键合到半导体芯片1主表面上的键合焊点1A，多个信号内引线3A1被电连接到半导体芯片1。具体地说，借助于用引线框加压器将信号线内引线3A1的薄的提升部位A12压到半导体芯片1的主表面，以便将键合金属丝5键合到前端部位3A11，并借助于将键合金属丝5的另一端键合到半导体芯片1主表面上的键合焊点1A，半导体芯片1和信号线内引线3A1就被电连接起来。
同样，如图6所示，用键合金属丝5分别键合母线3A2的凸部3A22和连接部3A21’以及半导体芯片1主表面上的键合焊点1A，以便电连接半导体芯片1和母线3A2。然后，用密封体(树脂)2A将它们密封。
半导体芯片1主表面上的键合焊点1A的结构是，在硅衬底1B上的内电极1B1上制作隔离氧化膜1B2，并在其上相继制作第一钨(W)合金1B3、第二钨(W)合金1B4、铝(Al)合金1B5、第一钛(Ti)合金1B6、第二钛(Ti)合金1B7、第一隔离氧化膜1B8、第二隔离膜1B9和PiQ 1B10。而且，制作一个孔，将铝(Al)合金1B5的表面暴露出来。
如图5所示，即使用粘合剂6将内引线部分3A直接固定到半导体芯片1的主表面，绝缘聚酰亚胺树脂(PiQ)仍然制作在半导体芯片1主表面的最上层，以致能够确保内引线部分3A之外的部位与半导体芯片1的键合焊点1A之间的绝缘。
下面简要描述一下在实施例2的树脂密封型半导体器件的半导体芯片1主表面上安排内引线部分3A的装配步骤。
装配步骤：
①：制备一个带有多个引线3的平坦的框架；
②：将粘合剂6涂于二个母线3A2，并成型引线框以形成台阶D。此处可在制作台阶之后涂覆粘合剂6；
③：在半导体芯片1上定位引线框，使多个信号内引线3A1跨越半导体芯片1的矩形的各个长边并延伸到半导体芯片1的中心侧(见图3)；以及
④：在定位之后，用粘合剂6键合芯片和引线框。
图7解释了将键合金属丝5键合到信号线内引线的方法。图7(a)示出了金属丝键合之前的状态；图7(b)示出了金属丝键合时的状态；图7(c)示出了金属丝键合之后的状态。参考号21表示平台，参考号22表示引线框加压器。
如图7(a)所示，在借助于将信号线内引线3A1的提升的前端部位3A11压向半导体芯片1主表面而使键合金属丝5键合的方法中，半导体芯片1被置于平台21上以便对信号线内引线3A1的提升的前端部位3A11进行定位。然后，如图7(b)所示，在内引线定位之后，降低引线框加压器22，但升起平台21，以便在将信号线内引线3A1压向平台21上的半导体芯片1的主表面时，将键合金属丝5键合到前端部位3A11。之后，如图7(c)所示，升起引线框加压器22并降低平台21以释放压力，从而使信号线内引线3A1的前端部位3A11回到提升状态。
图8解释了将键合金属丝5键合到信号线内引线的另一方法。图8(a)示出了金属丝键合之前的状态；图8(b)示出了金属丝键合时的状态；图8(c)示出了金属丝键合之后的状态。在将键合金属丝5键合到信号线内引线的另一方法中，如图8(a)所示，半导体芯片1被置于固定的平台21上以便对信号线内引线3A1的提升的前端部位3A11进行定位。然后，如图8(b)所示，在内引线定位之后，降低引线框加压器22，以便在将信号线内引线3A1压向平台21上的半导体芯片1的主表面时，将键合金属丝5键合到前端部位3A11。之后，如图8(c)所示，升起引线框加压器22以释放压力，从而使信号线内引线3A1的前端部位3A11回到提升状态。
在实施例2中，与半导体芯片1的长边大体平行排列的母线3A2的部位3A21，用粘合剂6直接固定，使多个信号线内引线3A1在其前端处被提升，在半导体芯片1主表面和多个信号线内引线3A1之间没有插入隔离膜而提供了间距(距离为0.05mm)S。结果，可降低寄生电容，获得与实施例1相似的效果。而且，在半导体芯片1主表面和内引线部分3A之间没有插入隔离膜4(厚度为0.05mm)，以致能够相应地减少制造步骤和降低制造成本。
实施例3
图9是示意俯视平面图，示出了本发明实施例3的树脂密封型半导体器件的构造，图10是沿图9中A-A’线的主要部位的剖面图。
如图9和10所示，在实施例3的树脂密封型半导体器件中，本发明被用于不采用实施例1的与半导体芯片1的长边大体平行地排列的母线3A2的部位3A21的情况。其它部位的结构与实施例1的完全相同。
下面简要描述一下在前述半导体芯片1主表面上安排内引线部分3A的装配步骤。
装配步骤：
①：制备一个带有隔离膜4的平坦的框架；
②：在半导体芯片1上定位引线框，使多个信号线内引线3A1延伸到半导体芯片1的中心侧(见图9和10)；以及
③：在定位之后，通过隔离膜4将引线框键合到半导体芯片1的主表面。
用这种构造，有可能达到与实施例1相似的效果。而且，由于未使用母线3A2，故可相应地减少制造步骤和降低制造成本。
实施例4
图11是示意俯视平面图，示出了本发明实施例4的树脂密封型半导体器件的构造，图12是沿图11中A-A’线的主要部位的剖面图。
如图11和12所示，在实施例4的树脂密封型半导体器件中，实施例3的多个信号线内引线3A1的前端3A11用粘合剂6直接固定于半导体芯片1的主表面，且在半导体芯片1主表面与多个信号线内引线3A12之间没有插入隔离膜4，而提供了用来降低寄生电容的间距(距离为0.05mm)。
下面简要描述一下在实施例4的树脂密封型半导体器件的前述半导体芯片1主表面上安排内引线部分3A的装配步骤。
装配步骤：
①：制备一个框架，用来制作台阶，且其内引线部分3A的前端3A11用粘合剂6涂覆；
②：在半导体芯片1上定位引线框，使多个信号线内引线3A1延伸到半导体芯片1的中心侧(见图11和12)；以及
③：在定位之后，通过粘合剂6键合半导体芯片1的主表面和引线框。
用这种构造，有可能达到与实施例3相似的效果。而且，由于未使用母线3A2和隔离膜4，故可相应地减少制造步骤和降低制造成本。
实施例5
图13是示意俯视平面图，示出了本发明实施例5的树脂密封型半导体器件的构造；图14是沿图13中A-A’线的主要部位的剖面图；图15是沿图13中B-B’线的主要部位的剖面图。
如图13和14所示，在实施例5的树脂密封型半导体器件中，与半导体芯片1主表面大体平行地排列的母线3A2的部位3A21，用粘合剂6直接固定。多个信号线内引线3A1的各个前端，用粘合剂6直接固定于半导体芯片1的主表面，且在半导体芯片1主表面与多个信号线内引线3A1之间不用任何隔离膜而提供了用来确保恰当电容量的间距(距离为0.05mm)。
下面简要描述一下在实施例5的树脂密封型半导体器件的半导体芯片1主表面上安排内引线部分3A的装配步骤。
装配步骤：
①：制备一个平坦的框架，并成型框架以制作台阶D；
②：将粘合剂涂覆到与半导体芯片1的长边大体平行地排列的母线3A2的部位3A21、凸部A22、以及多个信号线内引线3A1的前端部位3A12；
③：在引线框的半导体芯片1上，对与半导体芯片1的长边大体平行地排列的母线3A2的部位3A21进行定位，使多个信号线内引线3A1的前端部位3A11延伸到半导体芯片1的中心侧(见图15)；以及
④：在定位之后，用粘合剂6将引线框键合到半导体芯片1的主表面。
在键合之后，借助于将键合金属丝5的一端键合到内引线3A12的前端部位3A11以及将键合金属丝5的另一端键合到半导体芯片1主表面上的键合焊点1A，使半导体芯片1与信号线内引线3A1实现电连接。同样，借助于通过键合金属丝5将与半导体芯片1的长边大体平行地排列的部位3A21成一整体的部位3A22和半导体芯片1主表面上的键合焊点1A连接起来，使半导体芯片1和母线3A2实现电连接。然后，用转移注模方法，用树脂进行密封。
用这种构造，有可能达到与实施例1相似的效果。而且，由于未使用隔离膜4，故有可能减少制造步骤和降低制造成本。而且，由于信号内引线3A1的前端部位3A11被安置得更靠近芯片主表面，故有可能降低金属丝环的高度。
在实施例1-5中，信号线内引线3A1的减薄了的部位3A11和3A12以及母线3A2的减薄了的部位3A21和3A21’，用半腐蚀或冲压提供在图16中虚线所包围的区域H(比芯片稍大的矩形区域)内的内引线部位的背面的方法来制作。
如图17(a)所示，外部引线(外引线)被制作成J(字母J)形，如有需要则作成图17(b)所示的平坦形、图17(c)所示的L形或图17(d)所示的Z形。
此处已描述了带有一个单层半导体芯片1的上述各种实施例的结构，但本发明的树脂密封型半导体器件也可以用于二个或更多个半导体芯片或半导体封装件堆叠起来以提高储存容量的情况。
实施例6
图18是示意俯视平面图，示出了本发明实施例6的半导体储存组件的构造，图19是图18的侧面图。参考号30表示安装板；参考号31表示堆叠有二个DRAM之类的半导体存储器的叠堆；32表示芯片电容器；33表示半导体存储组件的端子。实施例1-5中的任何一种封装件都可应用于构成叠堆31的各个封装件。
如图18和19所示，在实施例6的半导体存储组件中，各堆叠有二个DRAM之类的半导体存储器的8个叠堆被安装在板30的二面。芯片电容器32安装在安装板30的平面周边部位，而半导体存储组件的端点33安装在安装板30的一个边缘面上。用这种结构，有可能提供小尺寸、大容量的薄的半导体存储组件。叠堆31的厚度最大约为1.2-1.3mm。
实施例7
图20是示意俯视平面图，示出了本发明实施例7的电子器件的构造。图20(a)示出了一个表面的俯视平面图，图20(b)示出了另一个表面的俯视平面图，而图21是图20的侧面图。在图20和21中，参考号34表示安装有微计算机的QFP；参考号35表示安装有驱动IC的QFP；而36表示堆叠有二个快速存储器之类的半导体存储器的叠堆。实施例1-5中的任何一种封装件都可应用于构成叠堆36的各个封装件。
如图20和21所示，在实施例7的半导体存储组件中，在板30的一个表面(正面)上安装有3个其中堆叠有快速存储器之类的半导体存储器的叠堆36、微计算机(QFP)34、驱动器(QFP)35和芯片电容器32，而在另一表面(背面)上安装有8个叠堆36(每个叠堆中堆叠有二个快速存储器之类的半导体存储器)和芯片电容器32。用这种结构，有可能提供小尺寸的大储存容量的电子器件。结果，就有可能提供能够高度准确地处理大量信息的电子卡。叠堆36的厚度最大为1.2-1.3mm，大体等于QFP 34和35的厚度。
虽然结合其各个实施例已具体描述了本发明，但并不局限于此，而是可用各种方式进行修改而不超越其要旨。
下面扼要地描述一下此处公开的本发明的有代表性的效果。
(1)在带有母线的树脂密封型半导体器件中，信号内引线(内引线部分的第一区域)在半导体芯片主表面上排列成能在主表面和内引线之间提供预定间距，且部分内引线制成比其它部分更薄。结果，即使在母线上不涂以绝缘涂覆材料，也可以减薄半导体封装件的厚度而不会在信号线键合金属丝与母线之间引起任何短路。
(2)在带有母线的树脂密封型半导体器件中，即使减薄了半导体封装件，借助于在半导体芯片主表面和内引线部位之间夹入隔离膜以提供预定的间距，也能够确保恰当的电容量。结果，利用树脂密封型半导体器件的恰当的电容，就能够获得电特性。
(3)在带有母线的树脂密封型半导体器件中，即使减薄了半导体封装件，也有可能确保半导体封装件的半导体芯片主表面上的密封体的恰当厚度。
(4)在带有母线的树脂密封型半导体器件中，即使减薄了半导体封装件，借助于使外引线的凸部沿半导体封装件的厚度方向更靠近中心部位，也能够平衡半导体芯片上方和下方的密封体。结果，就有可能防止可能由半导体封装件热膨胀系数的差异引起的弯曲。
(5)在带有母线的树脂密封型半导体器件中，信号内引线(内引线部分的第一区域)在半导体芯片主表面上排列成能在主表面和内引线之间提供预定间距，且只有母线被用粘合剂直接固定于半导体芯片的主表面。结果，由于不用隔离膜，就能够相应地减少制造步骤和降低制造成本。
(6)在不带有母线的树脂密封型半导体器件中，信号内引线在半导体芯片主表面上排列成能在主表面和内引线之间提供预定间距，且部分内引线制成比其它部分更薄，并在其前端部位处通过隔离膜固定于半导体芯片的主表面。这就确保了半导体芯片和引线之间的绝缘。
(7)在不带有母线的树脂密封型半导体器件中，即使减薄了半导体封装件，借助于在半导体芯片主表面和内引线部分之间插入隔离膜以提供预定的间距，也能够确保恰当的电容量。结果，利用树脂密封型半导体器件的恰当的电容，就能够获得电特性。结果，由于不用隔离膜，能够相应地减少制造步骤和降低制造成本。
(8)在不带有母线的树脂密封型半导体器件中，即使减薄了半导体封装件，也有可能确保半导体封装件的半导体芯片主表面上的密封体的恰当厚度。
(9)在不带有母线的树脂密封型半导体器件中，预定的间距不是用在半导体芯片主表面与内引线部位之间插入隔离膜的方法而提供的，且只有内引线部分的前端部位被用粘合剂固定于半导体芯片的主表面。然而，半导体芯片主表面的最上层是能够确保半导体芯片与引线之间绝缘的隔离膜。结果，由于不用母线和隔离膜，就能够相应地减少制造步骤和降低制造成本。

Claims (19)

1.一种半导体器件，它包含：
其主表面上制作有电路和多个外部端子的半导体芯片，
多个引线，它们各含有内引线部分和与上述内引线部分制作成一个整体的外引线部分，
使上述外部端子分别与上述内引线部分电连接的键合金属丝，以及
用来密封上述半导体芯片、上述内引线部分和上述键合金属丝的树脂元件，
其中所述的内引线部分以上述主表面与上述内引线之间预定的间距排列在上述半导体芯片的主表面上，且
其中排列在上述主表面上的内引线部分，比上述内引线的其它部分更薄。
2.根据权利要求1的半导体器件，其中排列在上述半导体芯片主表面上的上述内引线部分，在其前端部位处通过隔离膜被固定于上述半导体芯片的主表面。
3.根据权利要求1的半导体器件，其中排列在上述半导体芯片主表面上的上述内引线部分，在其前端部位处用粘合剂直接固定于上述半导体芯片的主表面。
4.一种半导体器件，它包含：
其主表面上制作有电路和多个外部端子的半导体芯片，
多个引线，它们各包含带有第一区域的内引线部分、带有第二区域的内引线部分以及与上述内引线部分制作成一个整体的外引线部分，
使上述外部端子分别与上述内引线部分的第一区域和第二区域电连接的键合金属丝，以及
用来密封上述半导体芯片、上述内引线部分和上述键合金属丝的树脂元件，
其中所述的内引线部分的第一区域和第二区域排列在上述半导体芯片的主表面上，
其中所述的内引线部分的第一区域以上述主表面与上述内引线之间预定的间距排列，
其中排列在上述主表面上的内引线部分，比上述内引线的其它部分更薄，且
其中排列在上述主表面上的内引线，在其前端部位处通过隔离膜被固定于上述半导体芯片的主表面。
5.根据权利要求4的半导体器件，
其中所述的半导体芯片是矩形的，
其中所述的内引线部分的第二区域带有平行于上述半导体芯片长边而排列的部分，且
其中所述的平行排列部分被排列在上述外部端子与上述内引线前端部位之间。
6.一种半导体器件，它包含：
其主表面上制作有电路和多个外部端子的半导体芯片，
多个引线，它们各包含带有第一区域的内引线部分、带有第二区域的内引线部分以及与上述内引线部分制作成一个整体的外引线部分，
使上述外部端子分别与上述内引线部分的第一区域和第二区域电连接的键合金属丝，以及
用来密封上述半导体芯片、上述内引线部分和上述键合金属丝的树脂元件，
其中所述的内引线部分的第一区域和第二区域排列在上述半导体芯片的主表面上，
其中所述的内引线部分的第一区域以上述主表面与上述内引线之间预定的间距排列，且
其中排列在上述主表面上的内引线部分，比上述内引线的其它部分更薄，但在其前端部位不固定于上述半导体芯片的主表面。
7.根据权利要求4或6的半导体器件，其中所述的内引线部分的第一区域是信号线，而第二区域是固定电位线。
8.一种半导体器件，它包含：
其主表面上制作有集成电路和多个外部端子的半导体芯片，
多个引线，它们各包含内引线部分以及与上述内引线部分制作成一个整体的外引线部分，上述内引线部分排列在上述半导体芯片的主表面上且电连接于相应的外部端子，以及
用来密封上述多个引线的内引线部分和上述半导体芯片的树脂元件，
其中所述的内引线部分各包含一个位于上述半导体芯片的主表面侧上的第一表面、位于上述第一表面背侧的第二表面、位于上述半导体芯片主表面上的第一部分、以及与上述第一部分制作成一个整体且位于上述半导体芯片主表面外面的第二部分，
其中所述的内引线部分的第一部分，沿上述半导体芯片的厚度方向被制成比上述第二部分更薄，且
其中所述的内引线部分的第一部分的第一表面，比起上述内引线部分的第二部分的第一表面来，沿上述半导体芯片厚度方向离上述半导体芯片更远。
9.根据权利要求8的半导体器件，其中所述的内引线部分的第一部分，通过隔离膜粘合于上述半导体芯片的主表面。
10.根据权利要求8的半导体器件，其中所述的内引线部分的第一部分，通过粘合剂粘合于上述半导体芯片的主表面。
11.根据权利要求8的半导体器件，其中所述的内引线部分通过金属丝连接于相应的外部端子。
12.根据权利要求11的半导体器件，其中所述的多个引线包括信号线和固定电位线，
其中所述的固定电位线的内引线部分部分地排列在上述半导体芯片主表面上的上述信号线的内引线部分前端的上述多个外部端子之间，且
其中连接上述信号线的内引线部分和相应外部端子的金属丝，排列成跨越上述固定电位线的内引线部分。
13.一种半导体器件，它包含：
半导体芯片主表面上制作有集成电路和多个外部端子的半导体芯片，
多个信号线，它们各包含内引线部分以及与上述内引线部分制作成一个整体的外引线部分，上述内引线部分排列在上述半导体芯片的主表面上且通过金属丝电连接于相应的外部端子，
固定电位线，它们各包含内引线部分以及与上述内引线部分制作成一个整体的外引线部分，上述内引线部分部分地排列在上述半导体芯片的主表面上且电连接于相应的外部端子，以及
用来密封上述多个信号线的内引线部分、上述固定电位线的内引线部分以及上述半导体芯片的树脂元件，
其中所述的信号线的上述内引线部分备包含一个位于上述半导体芯片的主表面侧上的第一表面、位于上述第一表面背侧的第二表面、位于上述半导体芯片主表面上的第一部分、以及与上述第一部分制作成一个整体且位于上述半导体芯片主表面外面的第二部分，
其中所述的内引线部分的第一部分，沿上述半导体芯片的厚度方向被制成比上述第二部分更薄，
其中所述信号线的所述内引线部分的第一部分的第一表面，比起上述内引线部分的第二部分的第一表面来，沿上述半导体芯片厚度方向离上述半导体芯片更远，
其中所述的固定电位线的内引线部分被部分地排列在上述半导体芯片主表面上的上述信号线的内引线部分的前端和上述多个外部端子之间，且
其中所述的固定电位线的内引线部分，比起上述信号线的内引线部分的前端来，沿上述半导体芯片的厚度方向被部分地排列在更低处。
14.根据权利要求13的半导体器件，其中所述的固定电位线的内引线部分用粘合剂部分地粘合于上述半导体芯片的主表面，
其中所述的信号线的内引线部分在其前端处与上述半导体芯片的主表面分离。
15.根据权利要求13的半导体器件，其中所述的信号线的内引线部分，在其前端处，通过隔离膜粘合于上述半导体芯片的主表面。
16.根据权利要求13的半导体器件，其中用来连接上述信号线的内引线部分和相应外部端子的金属丝，排列成跨越上述固定电位线的内引线部分。
17.一种半导体器件，它包含：
半导体芯片主表面上制作有集成电路和多个外部端子的半导体芯片，
多个信号线，它们各包含内引线部分以及与上述内引线部分制作成一个整体的外引线部分，上述内引线部分排列在上述半导体芯片的主表面上且通过金属丝电连接于相应的外部端子，
固定电位线，它们各包含内引线部分以及与上述内引线部分制作成一个整体的外引线部分，上述内引线部分部分地排列在上述半导体芯片的主表面上且电连接于相应的外部端子，以及
用来密封上述多个信号线的内引线部分、上述固定电位线的内引线部分以及上述半导体芯片的树脂元件，
其中所述的信号线的上述内引线部分各包含一个位于上述半导体芯片的主表面侧上的第一表面、位于上述第一表面背侧的第二表面、位于上述半导体芯片主表面上的第一部分、以及与上述第一部分制作成一个整体且位于上述半导体芯片主表面外面的第二部分，
其中所述的信号线的上述内引线部分的第一部分，沿上述半导体芯片的厚度方向被制成比上述第二部分更薄，
其中所述的信号线的上述内引线部分的第一部分带有待要连接于上述金属丝的前端部位，
其中所述的信号线的上述内引线部分的第一部分的第一表面，而除了上述前端部位以外，比起上述内引线部分的第二部分的第一表面来，沿上述半导体芯片厚度方向离上述半导体芯片更远，
其中，上述信号线的上述内引线部分的第一部分的上述前端部位，比起上述信号线的上述内引线部分的第一部分而除了上述前端部位以外，沿上述半导体芯片的厚度方向被排列在更低处，
其中所述的固定电位线的内引线部分被部分地排列在上述半导体芯片主表面上的上述信号线的内引线部分的第一部分的前端和上述多个外部端子之间，且
其中所述的固定电位线的内引线部分，比起上述信号线的内引线部分的第一部分而除了上述前端部位以外，沿上述半导体芯片的厚度方向被部分排列在更低处。
18.根据权利要求17的半导体器件，其中所述的固定电位线的内引线部分和上述信号线的内引线部分的前端部位，用粘合剂粘合于上述半导体芯片的主表面。
19.根据权利要求17的半导体器件，
其中连接上述信号线的内引线部分和相应外部端子的金属丝，排列成跨越上述固定电位线的内引线部分。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768744B2 (ja) * 1999-09-22 2006-04-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100566781B1 (ko) * 1999-11-10 2006-04-03 삼성전자주식회사 리드 온 칩 타입 반도체 패키지
JP3403699B2 (ja) * 2000-05-31 2003-05-06 宮崎沖電気株式会社 半導体装置および半導体装置の製造方法
US7199477B1 (en) * 2000-09-29 2007-04-03 Altera Corporation Multi-tiered lead package for an integrated circuit
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
DE10158770B4 (de) * 2001-11-29 2006-08-03 Infineon Technologies Ag Leiterrahmen und Bauelement mit einem Leiterrahmen
US6621150B1 (en) * 2002-07-10 2003-09-16 Siliconware Precision Industries Co., Ltd. Lead frame adaptable to the trend of IC packaging
JP4387654B2 (ja) * 2002-10-10 2009-12-16 パナソニック株式会社 半導体装置およびその製造方法
AU2003261857A1 (en) * 2003-08-29 2005-03-29 Renesas Technology Corp. Semiconductor device manufacturing method
KR100635386B1 (ko) * 2004-11-12 2006-10-18 삼성전자주식회사 고속 신호 처리가 가능한 반도체 칩 패키지
KR100639948B1 (ko) * 2005-08-22 2006-11-01 삼성전자주식회사 이원 리드 배치 형태를 가지는 리드프레임 패키지
CN100421237C (zh) * 2005-08-08 2008-09-24 南茂科技股份有限公司 不对称铸模的芯片封装体
US7990727B1 (en) * 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
TWI301316B (en) * 2006-07-05 2008-09-21 Chipmos Technologies Inc Chip package and manufacturing method threrof
TWI420722B (zh) 2008-01-30 2013-12-21 Osram Opto Semiconductors Gmbh 具有封裝單元之裝置
US8067307B2 (en) * 2008-02-26 2011-11-29 Stats Chippac Ltd. Integrated circuit package system for stackable devices
JP2009289969A (ja) * 2008-05-29 2009-12-10 Nec Electronics Corp リードフレーム
DE102008048259A1 (de) * 2008-09-22 2010-04-08 Osram Opto Semiconductors Gmbh Gehäuse für ein optoelektronisches Bauteil
JP2013149779A (ja) * 2012-01-19 2013-08-01 Semiconductor Components Industries Llc 半導体装置
US20140374892A1 (en) * 2013-06-24 2014-12-25 Yit Meng LEE Lead frame and semiconductor device using same
ITTO20150230A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre componenti elettronici, componente e prodotto informatico corrispondenti
US11631623B2 (en) * 2018-09-06 2023-04-18 Mitsubishi Electric Corporation Power semiconductor device and method of manufacturing the same, and power conversion device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2702219B2 (ja) * 1989-03-20 1998-01-21 株式会社日立製作所 半導体装置及びその製造方法
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
JPH04120765A (ja) * 1990-09-12 1992-04-21 Seiko Epson Corp 半導体装置とその製造方法
JP3398198B2 (ja) 1993-11-24 2003-04-21 新光電気工業株式会社 リードフレーム及びその製造方法
US5532189A (en) * 1994-06-02 1996-07-02 International Business Machines Corporation Method of making semiconductor package
US5559366A (en) * 1994-08-04 1996-09-24 Micron Technology, Inc. Lead finger tread for a semiconductor lead package system
US5834831A (en) * 1994-08-16 1998-11-10 Fujitsu Limited Semiconductor device with improved heat dissipation efficiency
JP3499655B2 (ja) * 1994-08-16 2004-02-23 富士通株式会社 半導体装置
US5545921A (en) * 1994-11-04 1996-08-13 International Business Machines, Corporation Personalized area leadframe coining or half etching for reduced mechanical stress at device edge
JPH08162594A (ja) * 1994-12-02 1996-06-21 Hitachi Cable Ltd 複合リードフレーム及び半導体パッケージ
JPH08213529A (ja) 1995-02-01 1996-08-20 Dainippon Printing Co Ltd 樹脂封止型半導体装置
US5796158A (en) * 1995-07-31 1998-08-18 Micron Technology, Inc. Lead frame coining for semiconductor devices
KR19980026609A (ko) 1996-10-10 1998-07-15 김광호 리드 온 칩용 리드 프레임 및 그를 이용한 반도체 칩 패키지
JPH10214933A (ja) * 1997-01-29 1998-08-11 Toshiba Corp 半導体装置とその製造方法
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
JPH11251506A (ja) * 1998-02-27 1999-09-17 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
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US6285074B2 (en) 2001-09-04
KR100514023B1 (ko) 2005-11-25
US6153922A (en) 2000-11-28
SG106065A1 (en) 2004-09-30
SG68073A1 (en) 1999-10-19
JP2891692B1 (ja) 1999-05-17
US20010001504A1 (en) 2001-05-24
CN1213855A (zh) 1999-04-14
KR19990023533A (ko) 1999-03-25
TW469546B (en) 2001-12-21
MY118513A (en) 2004-11-30
US6297545B1 (en) 2001-10-02

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