KR100635386B1 - 고속 신호 처리가 가능한 반도체 칩 패키지 - Google Patents

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Abstract

본 발명은 신호 전극들과 전원 및 접지 전극패드들을 포함하는 복수의 전극패드들이 활성면에 형성된 반도체 칩과, 그 반도체 칩의 상기 전극패드들 주변에 열을 이루어 배치된 복수의 리드들과, 전극패드들과 리드들을 전기적으로 연결시키는 본딩와이어; 및 반도체 칩과 리드들의 소정 부분 및 본딩와이어를 봉지시키는 봉지부를 갖는 반도체 칩 패키지로서, 전원 및 접지 전극패드들에 연결된 리드들이 동일한 열에 위치하는 신호 전극패드들에 연결된 리드들보다 길이가 길게 형성되고, 전원 및 접지 전극패드들과 그에 대응되는 리드들을 연결하는 본딩와이어의 길이가 상기 신호 전극패드들과 그에 대응되는 리드들을 연결하는 본딩와이어의 길이보다 짧게 형성된 것을 특징으로 한다. 이에 의하면 커패시턴스 특성과 인덕턴스 특성이 좋아지기 때문에 신호전송 지연이나 노이즈와 같은 문제점이 발생되지 않아 패키지의 전기적 특성이 향상된다. 특히 신호 처리가 고속으로 이루어지는 메모리 반도체 칩 패키지의 구현이 가능하다.
반도체 칩 패키지, LOC, 메모리, 리드, 와이어본딩

Description

고속 신호 처리가 가능한 반도체 칩 패키지{Semiconductor chip package with high speed signal processing}
도 1은 종래 기술에 따른 반도체 칩 패키지의 일 예를 나타낸 횡단면도이다.
도 2는 종래 기술에 따른 반도체 칩 패키지의 일 예를 나타낸 종단면도이다.
도 3은 본 발명에 따른 반도체 칩 패키지의 제 1실시예를 나타낸 종단면도이다.
도 4는 본 발명에 따른 반도체 칩 패키지의 제 1실시예를 나타낸 횡단면도이다.
도 5는 본 발명에 따른 반도체 칩 패키지의 제 2실시예를 나타낸 종단면도이다.
도 6은 본 발명에 따른 반도체 칩 패키지의 제 2실시예의 요부 확대도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
110; 반도체 칩 패키지
111; 반도체 칩
113a; 신호 전극패드
113b; 전원 전극패드
113c; 접지 전극패드
121a,121b,121c; 리드
125; 접착테이프
131a,131b,131c; 본딩와이어
135; 봉지부
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 동작 특성의 향상을 위하여 반도체 칩과 전기적으로 연결되는 리드의 구조가 개선되어 고속 신호처리가 가능한 반도체 칩 패키지에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있으며, 전자기기의 주요 부품의 하나인 반도체 칩 패키지 또한 소형화 및 경량화되고 있다. 이와 같은 추세에 따라 리드프레임을 이용하는 패키지로서 리드 온 칩(Lead On Chip; 이하 "LOC"라 함) 구조의 반도체 칩 패키지가 많이 사용되고 있다.
LOC 구조의 반도체 칩 패키지는 통상적인 반도체 칩 패키지가 다이패드(die pad) 상에 반도체 칩이 실장되는 것과 달리 리드들 하부에 직접 반도체 칩이 부착된다. 그리고 반도체 칩으로서는 전극패드들이 칩 중앙 부분에 형성되어 있는 센터패드형(center pad type)의 반도체 칩이 사용된다. 이와 같은 반도체 칩 패키지의 구조를 도 1과 도 2를 참조하여 소개하기로 한다.
도 1과 도 2는 LOC 구조를 갖는 종래 기술에 따른 반도체 칩 패키지의 일 예를 나타낸 횡단면도와 종단면도이다. 도 1과 도 2에서 예시되는 반도체 칩 패키지(310)는 전형적인 LOC 구조의 반도체 칩 패키지(310)로서, 다이패드가 존재하지 않고 반도체 칩(311)의 전극패드(313)에 인접한 위치까지 길게 형성된 리드(321)의 내측 부분에 접착테이프(325)로 반도체 칩(311)이 부착되어 있는 구조이다. 반도체 칩(311)과 리드(321)는 와이어 본딩(wire bonding)에 의해 전기적으로 상호 연결되며, 반도체 칩(311)과 본딩와이어(331) 및 리드(321)가 에폭시 성형 수지로 형성되는 봉지부(335)에 의해 밀봉된다.
이 반도체 칩 패키지(310)에서 반도체 칩(311)은 전극패드들(313)이 활성면(active surface) 중앙에 일 열을 이루어 형성되어 있는 센터패드형의 반도체 칩이다. 전극패드들(313)은 기능에 따라 신호 전극패드들(313a)과 전원 전극패드(313b) 및 접지 전극패드(313c)로 구분될 수 있다.
그리고 리드들(321)은 전극패드들(313)이 이루는 열을 중심으로 양쪽에 이격되어 배치된다. 각각의 리드들(321)은 금선과 같은 본딩와이어(331)에 의해 전극패드들(313)과 연결된다. 신호 전극패드들(313a)과 본딩와이어(331a)로 연결된 리드들(321a)은 A0~A11등의 어드레스 단자와 DQ0~DQ15등의 데이터 입출력 단자, 및 DQML, WE, CAS, RAS, CS, CKL, CKE 등의 제어 단자로서의 기능을 수행하게 된다. 그리고 전원 전극패드들(313b)과 본딩와이어(331b)로 연결된 리드들(321b)은 전원 단자 Vss로서의 기능을 수행하게 되며, 접지 전극패드들(313c)과 본딩와이어(331c)로 연결 된 리드들(321c)은 접지 단자로서의 기능을 수행하게 된다.
여기서 전극패드들(313)에서부터 리드들(321)까지의 거리는 기능에 무관하게 모두 동일하다. 각각의 리드(321)는 일정 부분이 봉지부(335)에 의해 밀봉되며 나머지 부분이 봉지부(335)로부터 돌출되어 외부 회로기판(도시되지 않음)에 실장하기에 적합한 형태를 갖도록 절곡되어 있다.
전술한 예와 같이 LOC 구조를 갖는 종래 기술에 따른 반도체 칩 패키지는 리드들이 반도체 칩의 집적회로가 형성된 활성면(active surface) 상에 부착되기 때문에 패키지 내부에 수용 가능한 반도체 칩의 크기가 통상적인 반도체 칩 패키지에 비하여 상대적으로 크다. 동일한 크기의 반도체 칩을 사용하는 경우 통상적인 패키지에 비하여 패키지 크기가 작아질 수 있다. 그리고 리드프레임의 설계 자유도가 높을 뿐만 아니라 반도체 칩 패키지의 전기적 특성이 우수하다.
그러나 LOC 구조를 갖는 종래 기술에 따른 반도체 칩 패키지는 커패시턴스 특성과 인덕턴스 특성 등의 측면에 있어서 기능에 따른 기생 파라미터가 효과적으로 고려되었다고 볼 수는 없다. 리드들은 신호 전극패드와 연결되는 리드들과 전원 전극패드들이나 접지 전극패드들에 연결되는 리드들이 구분 없이 모두 전극패드에서부터 동일한 거리만큼 떨어진 곳에 위치하며 서로 비슷한 면적과 길이를 갖는다. 따라서 신호 전극패드들에 연결된 리드들이 패키지 내에서 차지하는 면적이 크기 때문에 커패시턴스 값이 커져서 신호전송 지연이 발생된다.
또한 신호 전극패드와 리드를 연결하는 본딩와이어의 길이와 전원 전극패드나 접지 전극패드와 리드를 연결하는 본딩와이어의 길이가 모두 동일하나, 전원 전 극패드나 접지 전극패드에 연결되는 본딩와이어의 경우 인덕턴스 값이 크기 때문에 노이즈(noise)가 발생된다. 이와 같은 이유로 반도체 칩 패키지, 특히 고속 신호 처리 속도를 갖는 메모리 반도체 칩 패키지의 동작 특성이 좋지 않게 나타난다.
이와 같은 문제점을 개선하기 위한 기술로서 US6,153,922에서 소개된 바와 같이 반도체 칩 패키지가 전원 전극패드에 연결되는 특정 리드로부터 연장되어 전극패드들과 리드 사이에 형성된 버스 바(bus bar)를 갖도록 하는 방안이 제시되었다. 버스 바가 공통 전원단자와 공통 접지단자로서 제공됨으로써 신호전송 지연이 어느 정도 해소되는 효과를 얻을 수 있었다. 그러나 버스 바를 갖는 반도체 칩 패키지는 전극패드들과 리드 사이에 버스 바가 형성되어야 하기 때문에 리드 배치 설계에 대한 제약이 따르며, 전원이 공급되는 버스 바가 본딩와이어 전체를 가로질러 형성되기 때문에 신호 전송에 전기적인 영향을 받게 되며, 신호 전극패드들에 연결되는 리드들로 인한 노이즈가 여전히 발생되는 등 여러 가지 문제점이 있다.
따라서 본 발명의 목적은 커패시턴스 특성과 인덕턴스 특성이 모두 고려된 리드 구조를 갖도록 하여 동작 특성을 향상시킬 수 있는 반도체 칩 패키지를 제공하는 데에 있다.
본 발명의 다른 목적은 인덕턴스 특성이 향상된 본딩와이어 길이를 갖도록 하여 고속 신호 처리가 가능한 반도체 칩 패키지를 제공하는 데에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩 패키지는, 신호 전극 패드들과 전원 전극패드들 및 접지 전극패드들을 포함하는 복수의 전극패드들이 활성면에 형성된 반도체 칩과; 전극패드들 주변에 배치된 복수의 리드들과; 전극패드들과 리드들을 전기적으로 연결시키는 본딩와이어; 및 반도체 칩과 리드들의 소정 부분 및 본딩와이어를 밀봉하는 봉지부;를 갖는 반도체 칩 패키지로서, 전원 전극패드들과 접지 전극패드들에 연결된 리드들이 신호 전극패드들에 연결된 리드들보다 전극패드로부터의 거리가 짧게 형성된 것을 특징으로 한다.
본 발명에 따른 반도체 칩 패키지에 있어서, 상기 리드들은 내측 끝단으로부터 소정 부분이 상기 반도체 칩에 부착되어 있는 것이 바람직하며, 상기 반도체 칩은 전극패드들이 칩 중앙 부분에 형성되어 있는 센터패드형 반도체 칩이 바람직하다. 상기 리드들은 마주보는 두 방향으로 배치되어 있는 것이 더욱 바람직하다. 물론 리드들 사이에 반도체 칩이 실장되는 다이패드를 가질 수 있으며, 칩 가장자리 네 변에 전극패드들이 형성되어 있는 반도체 칩의 적용도 가능하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 상기 본딩와이어는 신호 전극패드와 그에 대응되는 리드를 연결하는 본딩와이어의 길이가 전원 전극패드와 접지 전극패드와 그에 대응되는 리드를 연결하는 본딩와이어의 길이보다 길게 형성된 것이 바람직하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 상기 리드들은 상기 반도체 칩 상에서 신호 전극패드에 연결된 리드들의 길이가 전원 전극패드와 접지 전극패드에 연결된 리드들 길이보다 짧게 형성된 것이 바람직하다.
본 발명에 따른 반도체 칩 패키지에 있어서, 상기 반도체 칩은 메모리 반도 체 칩인 것이 바람직하다. 그리고 신호 전극패드에 연결된 리드들과 전원 전극패드와 접지 전극패드에 연결된 리드들이 각각 서로 다른 열에 위치하는 접착테이프에 의해 반도체 칩 상에 부착될 수 있다.
본 발명에 따른 반도체 칩 패키지에 있어서, 상기 전원 전극패드로부터 그에 연결되는 리드와 상기 접지 전극패드로부터 그에 연결되는 리드의 거리는 0.75㎜~1㎜인 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩 패키지의 실시예를 보다 상세하게 설명하고자 한다. 실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
제 1실시예
도 3과 도 4는 본 발명에 따른 반도체 칩 패키지의 실시예를 나타낸 종단면도와 횡단면도이다. 도 3과 도 4에서 예시되는 본 발명에 따른 반도체 칩 패키지(110)는 LOC구조의 반도체 칩 패키지로서, 고속 메모리 반도체 칩 패키지이다. 이 반도체 칩 패키지(110)는 센터패드형 반도체 칩(111)과, 그 반도체 칩 상에서 전극패드들(113a,113b,113c)에서부터의 거리가 서로 다른 리드들(121a,121b,121c)을 포 함한다. 본딩와이어(131a,131b,131c)에 의해 전극패드들(113a,113b,113c)과 그에 대응되는 리드들(121a,121b,121c)이 전기적으로 연결되어 있고 반도체 칩(111)과 본딩와이어(131a,131b,131c) 및 리드들((121a,121b,121c)의 일정 부분이 봉지부(135) 내에 밀봉된 구조이다.
이 반도체 칩 패키지(110)에서 반도체 칩(111)은 활성면의 칩 중앙 부분에 일 열을 이루며 형성된 다수의 전극패드들(113a,113b,113c)을 갖는 것이다. 전극패드들은 신호 전극패드들(113a)과 전원 전극패드들(113b) 및 접지 전극패드들(113d)을 포함한다. 신호 전극패드들(113a)은 반도체 칩(111)의 데이터 신호 입출력, 어드레스 신호 입출력, 제어 신호 입출력 등의 기능을 수행한다. 그리고 전원 전극패드들(113b)과 접지 전극패드들(113b)에 의해 전원 공급이 이루어진다. 여기서, 전극패드들(113a,113b,113c)은 일 열을 이루는데, 이에 한정되지 않고 다양한 전극패드 배치 구조를 가질 수 있다. 예를 들어 복수의 열을 이룰 수 있다.
반도체 칩(111)의 활성면에 부착된 리드들(121)은 리드 끝 부분이 서로 마주보며 전극패드들(113a,113b,113c)이 이루는 열을 중심으로 양측에 배치되어 있다. 반도체 칩(111) 상에서 신호 전극패드들(113a)에 연결된 리드들(121a)은 전원 전극패드들(113b)과 접지 전극패드들(113c)에 연결된 리드들(121b,121c)보다 짧게 형성되어 있다.
그리고 리드들(121a,121b,121c)은 대응되는 전극패드들(113a,113b,113c)의 기능에 따라 전극패드들(113a,113b,113c)로부터 서로 다른 거리에 위치한다. 전원 전극패드들(113b)과 접지 전극패드들(113c)에 연결된 리드들(121b,121c)이 전원 전 극패드들(114b)과 접지 전극패드들(114c)에 인접하고 신호 전극패드들(113a)에 연결된 리드들(121a)이 칩 가장자리에 위치한다.
신호 전극패드들(113a)에 연결된 리드들(121a)과 전원 전극패드들(113b)과 접지 전극패드들(113c)에 연결된 리드들(121b,121c)은 각각 다른 열에 위치하며 각각의 열에 대응되는 접착테이프(125,126)에 의해 반도체 칩(111) 상에 부착된다.
리드들(121a,121b,121c)은 본딩와이어(131a,131b,131c)에 의해 대응되는 전극패드들(113a,113b,113c)과 전기적으로 상호 연결된다. 전술한 바와 같은 리드 구조에 따라 신호 전극패드(113a)로부터 그에 연결되어 신호 단자로서의 기능을 수행하는 리드들(121a)까지의 본딩와이어(131a) 길이는 최대한 짧게 형성되고, 전원 전극패드(113b)와 접지 전극패드(113c)로부터 그에 연결되어 전원 단자 Vss와 접지 단자 Vdd의 기능을 수행하는 리드들(121b,121c)까지의 본딩와이어(131b,131c) 길이는 최대한 길게 형성된다.
여기서, 서로 대응되는 전원 전극패드(113b)와 리드(121b), 접지 전극패드(113c)와 리드(121c)간의 거리는 최소 와이어본딩 가능 거리를 갖는 것이 바람직한데, 0.75㎜~1㎜정도가 바람직하다. 0.75㎜ 이하가 되면 와이어본딩에 어려움이 있고 1㎜ 이상이면 인덕턴스 감소 효과가 떨어질 수 있다. 이 거리는 와이어본딩 장치의 와이어본딩 가능 정도나 패키지 종류에 따라 변화될 수 있다.
전술한 실시예와 같은 LOC형 구조의 본 발명에 따른 반도체 칩 패키지는 신호 전극패드와 연결되는 리드의 길이가 반도체 칩 상에서 최대한 짧도록 구성된다. 이에 따라 신호 전극패드에 연결되는 리드의 면적이 작아지기 때문에 커패시턴스가 감소된다. 그리고 전원 전극패드와 접지 전극패드에 연결되는 리드의 길이가 반도체 칩 상에서 최대한 길게 구성된다. 이에 따라 전원 전극패드와 접지 전극패드에 연결되는 리드들과의 거리가 최대한 가깝게 형성되기 때문에 본딩와이어의 길이가 짧아져 인덕턴스가 감소된다. 따라서 반도체 칩 패키지의 동작 특성이 향상된다.
제 2실시예
도 5와 도 6은 본 발명에 따른 반도체 칩 패키지의 제 2실시예를 나타낸 종단면도와 요부 확대도이다. 도 5와 도 6에서 예시되고 있는 제 2실시예의 본 발명에 따른 반도체 칩 패키지(210)는 다이패드(222) 상에 반도체 칩(211)이 실장되어 있고 그 주변에 리드(221a,221b,221c)가 4방향으로 배치되어 있는 QFP(Quad Flat Package) 형태의 반도체 칩 패키지이다. 이 반도체 칩 패키지(210)는 전극패드들(213a,213b,213c)이 가장자리에 형성된 에지패드형 반도체 칩(211)과, 그 반도체 칩 주변에서 전극패드들(213a,213b,213)로부터의 거리가 서로 다른 리드들(221a,221b,221c)을 포함한다. 그리고 본딩와이어(231a,231b,231c)에 의해 전극패드들(213a,213b,213c)과 그에 대응되는 리드들(221)이 전기적으로 연결되며, 반도체 칩(211)과 본딩와이어(231a,231b,231c) 및 봉지부(235) 내에 밀봉된다.
반도체 칩(211)은 활성면의 칩 가장자리 4변에 열을 이루며 형성된 다수의 전극패드들(213a,213b.123c)을 갖는다. 여기서 반도체 칩(211)은 칩 가장자리 4변에 가깝게 전극패드들(213a,213b,213c)이 형성되어 있는데 이에 한정되지 않고 2 가장자리에만 형성될 수 있으며 복수의 열을 이루는 것도 가능하다.
반도체 칩(211)의 주변에 배치되어 있는 리드들(221a,221b,221c)은 그 기능 에 따라 다른 길이를 갖는다. 신호 전극패드들(213a)에 연결된 리드들(221a)이 전원 전극패드들(213b)과 접지 전극패드들(213c)에 연결된 리드들(221c)보다 짧게 구성된다. 전원 전극패드(213b)와 접지 전극패드(213c)에서부터 그에 연결된 리드(221b)까지의 거리가 신호 전극패드(213a)에서부터 그에 연결된 리드들(221)까지의 거리보다 크며, 전원 전극패드(213b)와 접지 전극패드(213c)에 연결된 리드들(221b,221c)이 반도체 칩(211) 가까이 형성되어 있다.
전술한 바와 같은 제 2실시예에서와 같이 본 발명에 따른 반도체 칩 패키지는 LOC 구조에서뿐만 아니라 다이패드를 갖는 일반적인 구조의 반도체 칩 패키지로서 적용될 수 있다. 그리고 리드들이 4방향으로 형성된 형태뿐만 아니라 2방향으로 형성된 형태의 반도체 칩 패키지의 적용도 가능하다.
전술한 실시예들에서 알 수 있는 바와 같이 본 발명에 따른 반도체 칩 패키지는 신호 전극패드와 연결되는 리드의 길이가 최대한 짧도록 하고, 전원 전극패드와 접지 전극패드에 연결되는 리드의 길이가 최대한 길게 함과 아울러 전극패드에 인접하도록 구성된다. 이에 따라 신호 전극패드와 그에 연결되는 리드를 연결하는 본딩와이어의 길이는 길어지고, 전원 전극패드와 접지 전극패드와 그에 연결되는 본딩와이어의 길이가 짧아진다. 이에 의해 신호 전극패드에 연결되는 리드의 면적이 작기 때문에 커패시턴스는 감소된다. 그리고 전원 전극패드와 접지 전극패드에 연결되는 리드들과의 거리가 최대한 가깝게 형성되어 본딩와이어 길이가 짧아지도록 구성됨으로써 인덕턴스가 감소되어 안정적인 연결이 이루어진다. 따라서 전원 공급과 관련된 전극패드의 경우 인덕턴스에 의한 노이즈 발생이 크게 감소된다. 그 리고 신호 입출력 전극패드의 경우 커패시턴스에 의한 신호전송 지연이 크게 감소된다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 본 발명에 따른 반도체 칩 패키지는 복수의 반도체 칩이 수직으로 적층되어 하나의 단위 패키지로 구현되는 칩 스택 패키지로서 구현이 가능하다.
이상과 같은 본 발명에 따른 반도체 칩 패키지에 따르면, 리드의 구조 개선을 통하여 커패시턴스 특성과 인덕턴스 특성이 좋아지기 때문에 신호전송 지연이나 노이즈와 같은 문제점이 발생되지 않고 패키지의 전기적 특성이 향상된다. 특히 신호처리가 고속으로 이루어지는 메모리 반도체 칩 패키지의 구현이 가능하다.

Claims (11)

  1. 신호 전극들과 전원 및 접지 전극패드들을 포함하는 복수의 전극패드들이 활성면에 형성된 반도체 칩과; 상기 반도체 칩의 상기 전극패드들 주변에 열을 이루어 배치된 복수의 리드들과; 상기 전극패드들과 상기 리드들을 전기적으로 연결시키는 본딩와이어; 및 상기 반도체 칩과 상기 리드들의 소정 부분 및 상기 본딩와이어를 봉지시키는 봉지부;를 갖는 반도체 칩 패키지에 있어서,
    상기 전원 및 접지 전극패드들에 연결된 리드들이 동일한 열에 위치하는 상기 신호 전극패드들에 연결된 리드들보다 길이가 길게 형성되고,
    상기 전원 및 접지 전극패드들과 그에 대응되는 리드들을 연결하는 본딩와이어의 길이가 상기 신호 전극패드들과 그에 대응되는 리드들을 연결하는 본딩와이어의 길이보다 짧게 형성된 것을 특징으로 하는 반도체 칩 패키지.
  2. 제 1항에 있어서,
    상기 리드들은 내측 끝단으로부터 소정 부분이 상기 반도체 칩에 부착되며, 상기 반도체 칩 상에 부착된 상기 리드들 중 상기 전원 및 접지 전극패드들에 연결된 리드들이 동일한 열에 위치하는 상기 신호 전극패드들에 연결된 리드들보다 길이가 길게 형성된 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 1항에 있어서,
    상기 반도체 칩은 상기 전극패드들이 칩 중앙 부분에 형성되어 있는 센터패드형 반도체 칩인 것을 특징으로 하는 반도체 칩 패키지.
  4. 제 1항에 있어서,
    상기 리드들은 내측 끝단이 마주보게 2열로 배치된 것을 특징으로 하는 반도체 칩 패키지.
  5. 삭제
  6. 제 1항에 있어서,
    상기 리드들은 상기 반도체 칩 상에서 상기 신호 전극패드에 연결된 리드들의 길이가 상기 전원 전극패드와 상기 접지 전극패드에 연결된 리드들 길이보다 짧게 형성된 것을 특징으로 하는 반도체 칩 패키지.
  7. 제 1항에 있어서,
    상기 반도체 칩은 메모리 반도체 칩인 것을 특징으로 하는 반도체 칩 패키지.
  8. 제 1항에 있어서,
    상기 신호 전극패드에 연결된 리드들과 그와 동일한 열에 위치하는 상기 전원 및 접지 전극패드에 연결된 리드들이 각각 다른 열에 위치하는 접착테이프에 의해 반도체 칩 상에 부착된 것을 특징으로 하는 반도체 칩 패키지.
  9. 제 1항에 있어서,
    상기 전원 및 접지 전극패드로부터 그와 연결되는 리드까지의 거리는 0.75㎜~1㎜인 것을 특징으로 하는 반도체 칩 패키지.
  10. 제 1항에 있어서,
    상기 리드들이 내측 끝단이 마주보게 복수의 열을 이루어 형성되며, 상기 리드들의 내측 끝단이 마주보는 리드들 사이에 반도체 칩이 실장되는 다이패드를 갖는 것을 특징으로 하는 반도체 칩 패키지.
  11. 제 1항에 있어서,
    상기 반도체 칩은 활성면의 칩 가장자리 네 변 부분에 전극패드들이 형성되어 있는 에치 패드형 반도체 칩인 것을 특징으로 하는 반도체 칩 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US8097934B1 (en) 2007-09-27 2012-01-17 National Semiconductor Corporation Delamination resistant device package having low moisture sensitivity
KR20200081643A (ko) 2018-12-28 2020-07-08 박정우 휴대용 블루투스 헤드셋

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898213A (en) 1997-07-07 1999-04-27 Motorola, Inc. Semiconductor package bond post configuration

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4750089A (en) * 1985-11-22 1988-06-07 Texas Instruments Incorporated Circuit board with a chip carrier and mounting structure connected to the chip carrier
JPH0298655U (ko) * 1989-01-26 1990-08-06
JPH0425036A (ja) * 1990-05-16 1992-01-28 Mitsubishi Electric Corp マイクロ波半導体装置
DE69322334T2 (de) * 1992-09-09 1999-06-02 Texas Instruments Inc., Dallas, Tex. Leiterrahmen mit reduzierter Kapazitanz für Leiter-auf-Chip-Packung
JP3561821B2 (ja) * 1995-12-01 2004-09-02 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
CN1132244C (zh) * 1996-07-03 2003-12-24 精工爱普生株式会社 树脂封装型半导体装置及其制造方法
JP2891692B1 (ja) * 1997-08-25 1999-05-17 株式会社日立製作所 半導体装置
US6268643B1 (en) * 1997-12-22 2001-07-31 Texas Instruments Incorporated Lead frame device for delivering electrical power to a semiconductor die
TW518729B (en) * 2001-09-04 2003-01-21 Siliconware Precision Industries Co Ltd Quad flat non-leaded semiconductor package structure and manufacturing process
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898213A (en) 1997-07-07 1999-04-27 Motorola, Inc. Semiconductor package bond post configuration

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* Cited by examiner, † Cited by third party
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