KR101610326B1 - 플립 칩 마이크로 범프 제조방법 - Google Patents

Abstract

본 발명은 플립 칩 마이크로 범프 제조방법에 관한 것으로, 본 발명의 구성은 회로패턴이 형성된 코어 층에 복합 레지스트층을 형성하고 범프홀 영역을 형성하는 1단계와 상기 범프홀 영역에 솔더레지스트를 도포하는 2단계, 상기 솔더레지스트를 리플로우하는 3단계를 포함하여 이루어지는 것을 특징으로 한다.

본 발명에 따르면, 반도체 패키지 기판에서 다이 칩을 부착하는 솔더범프를 형성하되, 금속마스크를 사용하지 않고 드라이필름레지스트(DFR)를 사용한 범프를 형성할 수 있도록 해, 제조공정의 단순화, 양산성의 극대화 및 제조비용 극소화할 수 있는 효과가 있다.

플립 칩, DFR, SOP

Description

플립 칩 마이크로 범프 제조방법{Manufacturing Method of Flip chip-micro bump in Semiconductor package}

본 발명은 인쇄회로기판의 플립 칩 실장방법에서 솔더 온 패드(SOP; Solder on Pad)의 공법의 문제를 극복하기 위한 반도체 패키지의 제조방법에 관한 것으로, 구체적으로는 메탈마스크를 제거한 공정을 구현하며, 드라이필름레지스트(DFR)를 이용하여 미세피치범프를 구현할 수 있는 솔더범프의 제조방법에 관한 기술에 관한 것이다.

반도체의 칩이 소형화 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 패키징(packaging) 기술은 최종적으로 디바이스의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다. 패키징 기술이란 웨이퍼 공정에서 만들어진 개개의 칩을 최종적으로 제품화하는 일련의 공정을 의미한다. 최근에는 단위 체적당 실장효율을 더욱 높이기 위해 BGA(ball grid array), 칩 크기와 거의 같은 크기의 CSP(chip size package), 칩 위에 또 다른 칩을 적층(stack) 시켜 쌓아 올리거나, 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 다중 칩 모듈(mutli chip module, MCM) 등의 기술이 등장하고 있다.

특히, 최근 들어 전자기기의 소형화 박형화 추세에 따라 반도체 소자를 외부 환경으로부터 보호하는 패키징 기술에 있어서, 고속, 고동작, 고밀도 실장 등이 요구되고 있으며, 이러한 요구에 부응하여 웨이퍼에서 얻어진 베어 칩(bare chip)을 기판에 직접 접착하는 플립 칩 실장기술이 등장하고 있다. 즉 웨이퍼에서 절단된 개개의 반도체 칩을 패키징하는 것이 아니라, 웨이퍼 그대로 인쇄회로기판(PCB)에 접합(bonding)하여 실장하는 기술인 플립 칩 접합(FCB; Flip Chip Bonding) 기술이 칩의 크기로 기판에 실장 시킬 수 있어 CSP(chip size package)의 대표적인 방법으로 각광을 받고 있다.

이러한 플립 칩 접합 방법에 의한 실장 시, 반도체 칩의 패드에 부착된 범프 높이에 따른 고정력을 안정하게 확보하기 위해 액상 수지물질로 언더필(under fill) 층을 형성하고, 본딩 수행 능력을 향상시키며, 칩의 손상 및 열의 전달능력을 향상시키고 있다. 이러한 플립 칩 접합에 의한 실장 방식은 반도체 칩과 접속 패드 간의 접속거리가 매우 짧아 전기적 특성이 우수하며, 솔더볼(solder ball)의 자기정렬(self-alignment) 특성 때문에 접합이 용이하며, 소형, 경량화 및 칩 밑면에 입출력 단자가 있어 신호의 전송속도가 기존의 와이어(wire) 방식의 패키지보다 약 20배 정도 빠르다는 장점이 있다.

도 1a 내지 도 1c을 참조하여, 종래의 패키징 기술로 패드 위에 솔더링을 통해 칩을 실장하는 SOP(Solder on Pad) 공정에 따른 패키지 제조공정을 설명하기로 한다. 도 1a는 상술한 종래 SOP 공정의 공정흐름도이며, 이에 따른 구체적인 공정 개념도를 도 1b에 도시하였으며, 도 1c는 제조공정단계의 문제를 설명하기 위한 확대개념도를 도시하였다.

전체적인 공정 흐름은 우선 기판이 로딩 된다. 기판은 절연층(10)상에 회로패턴(30)을 형성하고, 본딩 패드로 사용될 회로패턴을 제외한 나머지 부분에 솔더레지스트층(20)이 형성된 구조를 구비하고 있다. 이후 회로패턴과 대응되는 위치에 소절의 홀이 형성된 메탈마스크(50)를 올리고, 상기 메탈마스크 상부 면에 솔더페이스트(60)를 스퀴지(40)로 인쇄하여 홀 내부에 상기 솔더페이스트(60)가 충진될 수 있도록 한다(S 1단계~S 2단계).

이후, 상기 메탈마스크(50)를 분리하는 공정이 수행된다(S 3단계).

이후 상기 솔더페이스트(60) 부분을 리플로우(reflow)시켜 도 1b의 S 4단계에 도시된 것과 같은 회로패턴(30) 상에 구형의 솔더범프(60a, 60b)를 형성하게 된다.

물론 이후에 상기 솔더범프를 압인(coining)하고, 칩을 어태치하게 되며, 별도의 리플로우 공정을 거쳐서 반도체 패키지를 완성하게 된다(S 5~S 8단계).

이러한 종래의 솔더범프 제조방법은 솔더페이스트를 인쇄한 후 메탈마스크(50)을 제거하고, 리플로우 공정을 통해 회로패턴 상에 솔더범프를 형성하게 되는바, 메탈마스크(50)의 제거시에 솔더페이스트(60)의 점성에 의한 금속마스크 표면과 솔더페이스트의 마찰에 의해 메탈마스크에 형성된 홀을 빠져나오는 솔더페이스트의 양이 불규칙하게 남게 되어 균일한 솔더페이스트의 인쇄가 어려운 단점이 있었다. 이러한 솔더페이스트의 도포량이 균일하지않는 경우에는 솔더범프의 크기 가 원하는 크기보다 작게 형성되거나, 아예 형성되지 않는 경우가 발생하게 되어, 기판의 신뢰성이 크게 저하되는 문제가 발생하게 되었다.

특히, 상술한 종래의 SOP 공정의 경우, 메탈마스크 위에 솔더 페이스트를 프린팅하는 제조단계(S 2)에서 범프피치가 미세해지는 경우에는 적용이 불가능한 문제가 발생하게 된다.

도 1c를 참조하여 구체적으로 설명하면, 범프피치가 미세하고 좁아질수록 메탈마스크의 두께 및 재질, 그리고 솔더 페이스트의 재질이 중요한 변수로 작용하게 된다. 즉 도시된 것처럼, 메탈마스크(50)를 솔더레지스트(20)의 상부 면에 형성한 후, 솔더페이스트(60)를 도포하고, 상술한 S 3단계에서 메탈마스크를 분리하는 공정을 진행하는 경우에, 상기 메탈마스크의 분리 후 미세한 영역에서의 솔더 볼륨 프린팅이 발생하게 되고, 이는 마스크 분리 후에 솔더페이스트(60)가 무너져, 솔더페이스트를 구성하는 입자(61)가 솔더페이스트 패턴 간의 간격 면에 쌓이게 되며, 이웃하는 솔더페이스트와 연결되어 버리는 범프브릿지(B)가 발생하여 제품의 불량률을 높이는 치명적인 문제로 작용하게 되었다.

이는 140㎛ 이하의 범프피치(bump pitch)가 구현되는 경우 더욱 극심하게 되며, 메탈마스크를 사용하는 SOP 공법에서는 미세 피치(fine pitch)를 구현하고자 하는 환경에서 큰 문제로 발생하게 된다. 아울러 피치가 좁아질수록 메탈마스크의 가공비 및 더욱 미세한 입자를 구비한 물질이 요구되는 솔더페이스트의 가격이 급격히 상승하게 되는 문제 역시 이러한 공법의 치명적인 단점으로 작용하고 있다.

본 발명은 상술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은 반도체 패키지 기판에서 다이 칩을 부착하는 솔더범프를 형성하되, 금속마스크를 사용하지 않고 드라이필름레지스트(DFR)을 사용한 범프를 형성할 수 있도록 해, 제조공정의 단순화, 양산성의 극대화 및 제조비용 극소화할 수 있는 범프 제조방법을 제공하는 데 있다.

상술한 과제를 해결하기 위한 본 발명에 따른 제조공정은 회로패턴이 형성된 코어층에 복합 레지스트층을 형성하고 범프홀 영역을 형성하는 1단계; 상기 범프홀 영역에 솔더레지스트를 도포하는 2단계; 상기 솔더레지스트를 리플로우하는 3단계; 를 포함하는 플립 칩 마이크로 범프 제조방법을 포함하여 이루어지는 것을 특징으로 한다.

특히, 상술한 상기 1단계는, a) 상기 코어층에 솔더레지스트와 드라이필름레지스트(DFR)를 적층하여 복합레지스트층을 형성하는 단계; b) 상기 복합레지스트 층을 동시에 노광 및 현상하는 단계로 형성할 수 있다.

또한, 상술한 예와는 다른 공정으로서 상기 1단계를, c) 상기 코어층에 솔더레지스트 층을 형성하여 범프홀 영역을 패터닝하는 단계; d) 상기 솔더레지스트 영역에 드라이필름레지스트(DFR)층을 형성하는 단계; e) 상기 드라이필름레지스트(DFR)층을 상기 범프홀 영역에 대응되는 패턴을 구비하도록 패터닝하는 단계; 로 이루어지는 것으로 형성할 수 있다.

상술한 경우의 제조공정에서는 상기 3단계 이후에, 상기 드라이필름레지스트(DFR)층을 박리하는 4단계를 더 포함하여 형성할 수 있으며, 이후에 상기 범프홀 영역에 형성된 범프를 압인하는 공정을 더 포함할 수 있다.

상술한 제조공정에 사용되는 상기 드라이필름레지스트(DFR)층은 폴리에스테르를 포함하여 구성되는 것이 바람직하다. 즉 내열성, 내산성, 내화학성이 강한 재질의 DFR을 포함하여 구성되도록 함으로써, 리플로우 공정에서 특성이 변하지 않도록 해 안정적인 공정을 수행할 수 있도록 함이 바람직하다.

또한, 상술한 단계 중 상기 a) 및 d) 단계는, 상기 솔더레지스트 층이 형성된 코어 층의 한 면 또는 양면에 형성할 수 있다.

아울러 상기 제 1단계에서 사용되는 코어 층은 동박복합체 상에 드라이 필름을 라미네이션하고 패터닝하여, 노광 현상을 통해 회로패턴을 형성하여 이루어질 수 있다.

본 발명에 따르면, 반도체 패키지 기판에서 다이 칩을 부착하는 솔더범프를 형성하되, 금속마스크를 사용하지 않고 드라이필름레지스트(DFR)을 사용한 범프를 형성할 수 있도록 해, 제조공정의 단순화, 양산성의 극대화 및 제조비용 극소화할 수 있는 효과가 있다.

특히, 130㎛ 피치 이하의 미세 범프를 구현할 수 있도록 해, 반도체 패키지 부품의 고밀도화를 구현할 수 있으며, 상호접속(interconnection)에 따른 품질 이 슈(issue) 및 안정적인 어셈블리(assembly)를 위한 SOP(solder in pad)를 구현할 수 있게 되는 효과도 있다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구체적인 구성 및 작용을 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 또한, 이하에서 설명하는 기판은 전자 부품 간 전기적 신호를 전달하기 위한 기판을 모두 포함하는 개념이다. (예를 들면, 본 발명에 따른 기판은 리지드(ligid)기판, 플렉스(flex) 기판, LCTT 기판, 단면/다면/다층 기판, 반도체 실장용 기판(BGA, FBGA, TBGA, CSP)등 Flip Chip을 이용하는 모든 제품군에 적용 가능하다. 이하에서는 플립 칩 접속용 반도체 패키지 기판을 일례로 설명하기로 한다. 본 발명은 기판 내 회로패턴을 형성하는 여러 타입에 다양하게 적용이 가능한 것으로, 예를 들면 SMD(Solder Mask Defined) 타입 또는 NSND(Non-Solder Mask Defined) 타입에 모두 적용이 가능하다.

도 2a 및 도 2b는 본 발명에 따른 바람직한 실시예를 도시한 순서도 및 이에 따른 공정도를 도시한 것이다.

본 발명은 기본적으로 회로패턴이 형성된 코어층에 복합레지스트층을 형성하고 범프홀 영역을 형성하는 1단계와 상기 범프홀 영역에 솔더레지스트를 도포하는 2단계, 상기 솔더레지스트를 리플로우하는 3단계를 포함하여 이루어진다.

구체적으로는 외층에 회로패턴(111)이 형성된 코어 층(110)의 상면에 솔더레 지스트(SR; 120)를 도포한다(P 1단계).

이후, 상기 솔더레지스트(120) 층 상에 드라이필름레지스트(DFR; 130)층을 형성한다(P 2단계). 이 경우 상기 드라이필름레지스트(DFR)층은 필름형상으로 라미네이션(lamination) 될 수 있다. 아울러 상기 드라이필름레지스트(DFR; 130)층은 상기 솔더레지스트(120)층의 한쪽 면 또는 양쪽 면에 형성이 가능하다. 이하에서는 상기 솔더레지스트(120)층과 드라이필름레지스트(130)층이 적층된 구조를 복합레지스트층(Q)라고 정의한다. 특히 상기 드라이필름레지스트 층의 두께나 높이는 솔더범프의 높이에 따라 다양하게 조절이 가능하다.

이후에 노광 마스크(M)를 이용해 상기 복합레지스트층(Q)을 동시에 노광하고 동시에 현상하는 공정을 수행하게 된다(P 3~P 4단계). 상기 노광 및 현상은 범프가 형성될 영역인 범프홀 영역(R)의 패터닝을 수행하게 된다.

이후, 상기 범프홀 영역(R)에 솔더페이스트(140)를 도포하고(P 5단계), 리플로우(Reflow)를 수행한 다음(P 6단계), 상기 드라이필름레지스트(130)층을 박리한다(P 7단계). 드라이필름레지스트(130) 박리 후에는 디플럭스(deflux) 공정이 수행될 수 있다. 물론 상기 디플럭스 공정은 박리공정과 동시 진행하는 것도 가능하다.

상기 P 7단계의 박리 후 에는 선택적으로 압인 공정(coining)이 추가될 수도 있다.

도 2c를 참조하여 상술한 실시예와는 다른 공정을 설명하기로 한다.

다른 실시예는 상술한 실시예와는 기본적인 공정순서는 동일하나, 범프홀 영역을 형성하는 과정에서 상이점이 발생하는바, 그 점을 중심으로 설명하면 다음과 같다.

우선 P 1단계는 상술한 공정과 동일하게, 회로 패턴(111)이 형성된 코어 층 (110)에 솔더레지스트(120)층을 형성한다.

이후, 상기 솔더레지스트(120) 층을 노광 마스크(M)를 이용하여 범프홀 영역(R)을 패터닝(노광 및 현상)한다(P11~P 22단계).

이후, 범프홀 영역이 형성된 솔더레지스트(120) 층 상부에 드라이필름레지스트(130)층을 형성한다. 제조방법은 다양하게 구현이 가능하며, 바람직하게는 필름형태의 DFR을 라미네이션하는 방식으로 구현될 수 있다(P 13단계).

이후 노광 마스크(M)를 이용하여 노광, 현상공정을 통해 범프홀 영역(R)과 대응되는 패턴의 홀을 형성한다(P 14~P 4).

이후 P 4단계 이후의 공정은 상술한 실시예와 동일한바 설명을 생략하기로 한다.

도 3은 상술한 공정에서 회로패턴이 구비된 코어 층을 형성하는 공정을 설명한 개념도이다.

본 발명에 따른 회로패턴이 형성된 코어 층은, 동박(111)이 형성된 절연물질(110)에 드릴가공을 통해 홀(H)을 형성하고, 홀의 내부를 Cu 등의 금속으로 도금처리하여 via를 형성한다(U1~U3). 이후, 상기 동박(111) 상에 드라이필름레지스트(DFR)를 도포하고, 노광 마스크(M)를 통해 노광, 현상을 통해 회로패턴을 형성한다(U4~U5).

본 발명에 따른 드라이필름 레지스트는 폴리에스테르를 포함하여 구성되는 것이 바람직하다. 즉 내열성, 내산성, 내화학성이 강한 재질의 DFR을 포함하여 구성되도록 함으로써, 리플로우 공정에서 특성이 변하지 않도록 해 안정적인 공정을 수행할 수 있도록 함이 바람직하다. 구체적으로는 300℃ 이하에서 수행되는 Reflow 공정에서 그 특성을 유지할 수 있도록 내열성, 내산성, 내화학성을 구비하여 그 특성이 고열, 산성에도 변하지 않는 DFR을 이용함이 더욱 바람직하다 할 것이다.

일례로는 본 발명에 따른 드라이필름레지스트(DFR)는 필름상에 가공한 감광성 수지를 두께 20~25㎛의 베이스 필름과 보호 필름의 사이에 끼워 형성한 3층 구조로 형성된 것을 이용할 수 있다. 특히, 본 발명에 따른 DFR은 내열성, 내산성, 내화학성이 강한 재질을 사용할 수 있으며, 특히 베이스 필름은 폴리에스테르 필름을 사용할 수 있다.

아울러 폴리에스테르 필름의 표면에, 분자 내에 불소를 포함한 집합체 성분 및 가교제 유래 성분을 포함한 도포층(도포층 표면의 최대 돌기 높이가 0.1~2.0μm임)을 갖게 하는 것으로, 이형성, 표면성이 뛰어난 DFR용 보호 필름이 적용될 수 있다. 도포제에 이용하는 불소 함유 집합체 성분은 플루오르 올레핀계 공중합 수지가 이용될 수 있다. 또한, 폴리에스테르필름에 일정한 돌기 높이를 부여하기 위해서, 필름 또는 코트 층에 미립자(투명성 등의 특성으로부터 유기 가교 고분자 입자, 비정질 실리카 입자)를 첨가시킬 수 있다.

본 발명에 따른 제조공정에서는 드라이필름(Dry flim)을 이용하여 고가의 메탈 마스크 없이 단일한 공정으로 솔더 범프를 형성할 수 있게 된다. 특히 내열성 드라이 필름을 이용하여 메탈마스크를 공정에서 제거하고, 솔더페이스트를 프린팅 하고, 드라이 필름을 라미네이션 후 동시에 노광 및 현상공정을 진행하여 회로공정을 단축할 수 있는 장점이 구현될 수 있다. 또한, 상술한 것처럼 메탈마스크를 사용하지 않으므로, 기존의 미세 피치(fine pitch) 형성시 범프 간에 접합이 이루어져 버리는 범프 브릿지의 발생 우려가 없어 130㎛ 이하의 미세 피치 이하의 SOP를 형성하는 것도 가능하며, 솔더페이스트의 입도를 줄이기 위한 비용의 증가를 배제하여 다양한 크기의 입자를 가진 솔더페이스트를 공정에 적용할 수 있어 품질 및 신뢰도가 확보되는 제품을 제공할 수 있게 된다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1a 내지 도 1c는 종래의 패키징 기술로 SOP(Solder on Pad) 공정에 따른 패키지 제조공정 및 이에 따른 문제점을 도시한 개념도이다.

도 2a 내지 도 2c는 본 발명에 따른 마이크로 범프의 형성 순서도 및 공정도를 도시한 것이다.

도 3은 본 발명에 따른 코어층의 제조공정을 예시한 공정도이다.

Claims (8)

1. 회로패턴이 형성된 코어층에 복합 레지스트층을 형성하고 범프홀 영역을 형성하는 1단계;

   상기 범프홀 영역에 솔더레지스트를 도포하는 2단계;

   상기 솔더레지스트를 리플로우하는 3단계;를 포함하고,

   상기 1단계는,

   a) 상기 코어층에 솔더레지스트, 그리고 폴리에스테르를 포함하는 드라이필름레지스트(DFR)를 적층하여 복합레지스트층을 형성하는 단계;

   b) 상기 복합레지스트 층을 동시에 노광 및 현상하는 단계;

   를 포함하고,

   상기 드라이필름레지스트(DFR)층을 박리하는 4단계;를 더 포함하는 플립 칩 마이크로 범프 제조방법.
2. 삭제
3. 청구항 1에 있어서,

   상기 1단계는,

   c) 상기 코어층에 솔더레지스트 층을 형성하여 범프홀 영역을 패터닝하는 단 계;

   d) 상기 솔더레지스트 영역에 드라이필름레지스트(DFR)층을 형성하는 단계;

   e) 상기 드라이필름레지스트(DFR)층을 상기 범프홀 영역에 대응되는 패턴을 구비하도록 패터닝하는 단계;

   로 이루어지는 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.
4. 삭제
5. 청구항 1에 있어서,

   상기 4단계 이후에,

   상기 범프홀 영역에 형성된 범프를 압인하는 공정을 더 포함하는 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.
6. 삭제
7. 청구항 3에 있어서,

   상기 a) 및 d) 단계는,

   상기 솔더레지스트 층이 형성된 코어 층의 한 면 또는 양면에 형성하는 단계인 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.
8. 청구항 1에 있어서,

   상기 1단계는,

   동박복합체 상에 드라이 필름을 라미네이션하고 패터닝하여,

   노광 현상을 통해 회로패턴을 형성하여 이루어지는 단계인 것을 특징으로 하는 플립 칩 마이크로 범프 제조방법.

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