KR20220138732A - 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법 - Google Patents

양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법 Download PDF

Info

Publication number
KR20220138732A
KR20220138732A KR1020210044806A KR20210044806A KR20220138732A KR 20220138732 A KR20220138732 A KR 20220138732A KR 1020210044806 A KR1020210044806 A KR 1020210044806A KR 20210044806 A KR20210044806 A KR 20210044806A KR 20220138732 A KR20220138732 A KR 20220138732A
Authority
KR
South Korea
Prior art keywords
semiconductor device
substrate
electrically conductive
bonding
hole
Prior art date
Application number
KR1020210044806A
Other languages
English (en)
Inventor
안범모
박승호
변성현
Original Assignee
(주)포인트엔지니어링
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)포인트엔지니어링 filed Critical (주)포인트엔지니어링
Priority to KR1020210044806A priority Critical patent/KR20220138732A/ko
Priority to PCT/KR2022/004064 priority patent/WO2022215907A1/ko
Priority to CN202280023322.0A priority patent/CN117136433A/zh
Priority to US18/285,389 priority patent/US20240112968A1/en
Priority to TW111111300A priority patent/TW202240030A/zh
Publication of KR20220138732A publication Critical patent/KR20220138732A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1414—Circular array, i.e. array with radial symmetry
    • H01L2224/14141—Circular array, i.e. array with radial symmetry being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive

Abstract

본 발명은 단자들간의 협피치에 대응가능하면서도 범프 접속부에 전류 밀도와 열에너지 밀도의 증가를 방지할 수 있는, 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법 및 다단 적층형 반도체 소자 및 그 제조방법을 제공한다.

Description

양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법{Anodized oxide layer - based interposer for electric conecting, and the method for producing the same, and semiconductor package and the method for producing the same, and semiconductor device and the method for producing the same, and display and the method for producing the same}
본 발명은 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법에 관한 것이다.
반도체 소자가 소형화 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 패키징(packaging) 기술은 최종적으로 제품의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다. 패키징 기술이란 웨이퍼 공정에서 만들어진 반도체 소자를 최종적으로 제품화하는 일련의 공정을 의미한다. 최근에는 단위 체적당 실장효율을 더욱 높이기 위해 BGA(ball grid array), 칩 크기와 거의 같은 크기의 CSP(chip size package), 칩 위에 또 다른 칩을 적층(stack) 시켜 쌓아 올리거나, 기능이 다른 여러 개의 반도체 소자들을 하나의 패키지 안에 배열하는 다중 칩 모듈(mutli chip module, MCM) 등의 기술이 등장하고 있다. 특히, 최근 들어 전자기기의 소형화 박형화 추세에 따라 반도체 소자를 외부 환경으로부터 보호하는 패키징 기술에 있어서, 고속, 고동작, 고밀도 실장 등이 요구되고 있으며, 이러한 요구에 부응하여 웨이퍼에서 얻어진 베어 소자(bare device)를 기판에 직접 접착하는 플립 칩(flip chip) 본딩 방식이 사용되고 있다.
기존의 솔더 범프(solder bump)를 이용한 플립 칩(flip chip) 본딩 방식은 와이어 본딩 방식에 비해 칩과 기판간의 접속부 길이가 최소되어 전기적 성능이 우수하고 입출력 단자의 집적도를 높일 수 있으며 열방출 경로를 분산시켜 내부의 열을 보다 빠르게 외부로 방출할 수 있다는 장점을 가지기 때문에 일반적으로 사용되어 왔다.
그러나 최근의 반도체 소자는 하나의 칩이 다양한 기능을 수행하고 처리속도도 점점 빨라지는 동시에 필연적으로 입출력단자 수가 증가하고 피치(pitch)는 점점 더 작아지는 추세이다.
단자 간의 피치가 더욱 감소하면서 자연스럽게 솔더 범프 간의 피치 간격도 더욱 협피치화되고 있다. 그런데 기존의 솔더 범프를 이용하는 방식의 경우에는 솔더 범프의 용융 시 인접한 솔더 범프와 단락될 가능성이 높아지는 문제가 발생하게 된다. 또한 구 형상의 솔더 범프의 크기가 감소하면서 범프 접속부에 전류 밀도와 열에너지 밀도가 증가하는 문제가 발생하게 된다.
한편 최근 마이크로 LED 디스플레이가 또 하나의 차세대 디스플레이로 부상하고 있다. LCD와 OLED의 핵심소재가 각각 액정(Liquid Crystal), 유기재료인데 반해, 마이크로 LED 디스플레이는 1~100 마이크로미터(㎛) 단위의 LED 칩 자체를 발광재료로 사용하는 디스플레이이다. 마이크로 LED는 마이크로미터(㎛) 단위의 단자 크기와 피치 간격을 가지고 있기 때문에, 이러한 마이크로 LED를 기판(회로 기판)에 기존의 솔더 범프(solder bump)방식을 이용하여 본딩 접합함에 있어서도 상술한 문제가 동일하게 발생하게 된다.
대한민국 등록번호 제10-1610326호 등록특허공보
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 단자들 간의 협피치에 대응가능하면서도 범프 접속부에 전류 밀도와 열에너지 밀도의 증가를 방지할 수 있는, 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명의 목적을 달성하기 위해, 본 발명에 따른 양극산화막 기반의 전기 연결용 인터포저의 제조방법, 하부에 시드층이 구비된 양극산화막 재질의 바디를 준비하는 단계; 상기 바디에 복수개의 관통홀을 형성하는 단계; 상기 시드층을 이용하여 전기 도금하여 제1접합재료를 상기 관통홀 내부에 형성하는 단계; 상기 제1접합재료를 이용하여 전기 도금하여 상기 제1접합재료의 상부에 전기 전도성 재료를 형성하는 단계; 상기 전기 전도성 재료를 이용하여 전기 도금하여 상기 전기 전도성 재료의 상부에 제2접합재료를 형성하는 단계; 및 상기 시드층을 제거하는 단계를 포함한다.
또한, 상기 전기 전도성 재료는, Cu, Al, W, Au, Ag, Mo, Ta 또는 이들을 포함하는 합금 중 적어도 어느 하나의 재질이고, 상기 접합재료는, Sn, AgSn, Au, PbSn, SnAgCu, SnAgBi, AuSn, In 및 InSn 또는 Sn을 포함하는 함금 중 적어도 어느 하나의 재질인이다.
또한, 상기 관통홀의 단면은 원형 단면이다.
한편, 본 발명에 따른 양극산화막 기반의 전기 연결용 인터포저는, 관통홀이 구비된 양극산화막 재질의 바디; 상기 관통홀 내부에 구비된 전기 전도성 재료; 및 상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함한다.
또한, 상기 전기 전도성 재료는, Cu, Al, W, Au, Ag, Mo, Ta 또는 이들을 포함하는 합금 중 적어도 어느 하나의 재질이고, 상기 접합재료는, Sn, AgSn, Au, PbSn, SnAgCu, SnAgBi, AuSn, In 및 InSn 또는 Sn을 포함하는 함금 중 적어도 어느 하나의 재질인이다.
또한, 상기 접합재료는, 상기 전기 전도성 재료의 하부에 구비되는 제1접합재료; 및 상기 전기 전도성 재료의 상부에 구비되는 제2접합재료를 포함한다.
또한, 상기 접합재료와 상기 전기 전도성 재료의 높이는 상기 바디의 높이와 동일 높이로 형성된다.
한편, 본 발명에 따른 반도체 패키지는, 반도체 소자; 상기 반도체 소자가 실장되는 기판; 및 상기 반도체 소자와 상기 기판 사이에 구비되는 전기 연결용 인터포저를 포함하되, 상기 전기 연결용 인터포저는, 관통홀이 구비된 양극산화막 재질의 바디; 상기 관통홀 내부에 구비된 전기 전도성 재료; 및 상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함한다.
한편, 본 발명에 따른 반도체 패키지는, 반도체 소자; 상기 반도체 소자가 실장되는 기판; 및 상기 기판 하부에 구비되는 전기 연결용 인터포저를 포함하되, 상기 전기 연결용 인터포저는, 관통홀이 구비된 양극산화막 재질의 바디; 상기 관통홀 내부에 구비된 전기 전도성 재료; 및 상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함한다.
한편, 본 발명에 따른 다단 적층형 반도체 소자는, 복수개의 반도체 소자; 및 상기 반도체 소자 사이에 구비되는 전기 연결용 인터포저를 포함하되, 상기 전기 연결용 인터포저는, 관통홀이 구비된 양극산화막 재질의 바디; 상기 관통홀 내부에 구비된 전기 전도성 재료; 및 상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함한다.
한편, 반도체 패키지의 제조방법은, 기판 상에 반도체 소자가 실장되어 형성되는 반도체 패키지의 제조방법에 있어서, 관통홀이 구비된 양극산화막 재질의 바디의 상기 관통홀 내부에 구비된 전기 전도성 재료와 상기 전기 전도성 재료의 상,하부에 형성된 제1,2접합 재료가 구비된 전기 연결용 인터포저를 상기 반도체 소자와 상기 기판 사이에 구비하는 단계; 및 상기 제1접합재료를 상기 기판의 단자와 연결하고 상기 제2접합재료를 상기 반도체 소자의 단자와 연결하는 단계를 포함한다.
한편, 반도체 패키지의 제조방법은, 기판 상에 반도체 소자가 실장되어 형성되는 반도체 패키지의 제조방법에 있어서, 관통홀이 구비된 양극산화막 재질의 바디의 상기 관통홀 내부에 구비된 전기 전도성 재료와 상기 전기 전도성 재료의 상,하부에 형성된 제1,2접합 재료가 구비된 전기 연결용 인터포저를 상기 기판의 하부에 구비하는 단계; 및 상기 제2접합재료를 상기 기판의 단자와 연결하는 단계를 포함한다.
또한, 상기 양극산화막 재질의 바디를 제거하는 단계를 더 포함한다.
한편, 다단 적층형 반도체 소자의 제조방법은, 복수개의 반도체 소자를 적층하여 다단 적층형 반도체 소자의 제조방법에 있어서, 관통홀이 구비된 양극산화막 재질의 바디의 상기 관통홀 내부에 구비된 전기 전도성 재료와 상기 전기 전도성 재료의 상,하부에 형성된 제1,2접합 재료가 구비된 전기 연결용 인터포저를 상기 반도체 소자들 사이에 구비하는 단계; 및 상기 제1접합재료를 상부에 위치하는 상기 반도체 소자의 단자와 연결하고 상기 제2접합재료를 하부에 위치하는 상기 반도체 소자의 단자와 연결하는 단계를 포함한다.
또한, 상기 양극산화막 재질의 바디를 제거하는 단계를 더 포함한다.
한편, 본 발명에 따른 반도체 패키지는, 반도체 소자; 상기 반도체 소자가 실장되는 기판; 및 상기 반도체 소자와 상기 기판 사이에 구비되는 마이크로 범프를 포함하되, 상기 마이크로 범프는 기둥 형상으로 형성되고, 상기 마이크로 범프의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치가 구비된다.
또한, 본 발명에 따른 반도체 패키지는, 반도체 소자; 상기 반도체 소자가 실장되는 기판; 및 상기 기판 하부에 구비되는 마이크로 범프를 포함하되, 상기 마이크로 범프는 기둥 형상으로 형성되고, 상기 마이크로 범프의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치가 구비된다.
또한, 본 발명에 따른 다단 적층형 반도체 소자는, 복수개의 반도체 소자; 및 상기 반도체 소자 사이에 구비되는 마이크로 범프를 포함하되, 상기 마이크로 범프는 기둥 형상으로 형성되고, 상기 마이크로 범프의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치가 구비된다.
또한, 본 발명에 따른 디스플레이는, 반도체 소자; 상기 반도체 소자가 실장되는 기판; 및 상기 반도체 소자와 상기 기판 사이에 구비되는 마이크로 범프를 포함하되, 상기 마이크로 범프는 기둥 형상으로 형성되고, 상기 마이크로 범프의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치가 구비된다.
본 발명은 단자들 간의 협피치에 대응가능하면서도 범프 접속부에 전류 밀도와 열에너지 밀도의 증가를 방지할 수 있는, 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법을 제공한다.
도 1은 본 발명의 바람직한 실시예에 따른 양극산화막 기반의 전기 연결용 인터포저의 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 양극산화막 기반의 전기 연결용 인터포저의 제조방법을 설명한 도면.
도 3은 본 발명의 본 발명의 바람직한 실시예에 따른 반도체 패키지의 단면도.
도 4 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 패키지의 제조방법을 설명한 도면.
도 15는 본 발명의 바람직한 실시예에 따른 반도체 패키지를 회로기판에 실장하는 것을 도시한 도면.
도 16은 본 발명의 바람직한 실시예에 따른 다단 적층형 반도체 소자의 단면도.
도 17 내지 도 20은 본 발명의 바람직한 실시예에 따른 디스플레이의 제조방법을 도시한 도면.
도 21 및 도 22는 본 발명의 바람직한 실시예에 따른 마이크로 범프를 촬영한 사진.
이하의 내용은 단지 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 발명의 원리를 구현하고 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시 예들은 원칙적으로, 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시 예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시 도인 단면도 및/또는 사시도들을 참고하여 설명될 것이다. 이러한 도면들에 도시된 막 및 영역들의 두께 등은 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 또한 도면에 도시된 마이크로 범프의 개수는 예시적으로 일부만을 도면에 도시한 것이다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 본 명세서에서 사용한 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "구비하다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 구체적으로 설명한다. 이하에서 다양한 실시예들을 설명함에 있어서, 동일한 기능을 수행하는 구성요소에 대해서는 실시예가 다르더라도 편의상 동일한 명칭 및 동일한 참조번호를 부여하기로 한다. 또한, 이미 다른 실시예에서 설명된 구성 및 작동에 대해서는 편의상 생략하기로 한다.
이하에서 설명하는 반도체 소자(10)는 미세한 피치를 갖는 칩 단자를 포함하는 메모리 칩, 마이크로 프로세서 칩, 로직 칩, 발광소자, 혹은 이들의 조합일 수 있다. 반도체 소자(10)는 특별히 제한되지 않으며 그 예는 로직 LSI(ASIC, FPGA 및 ASSP과 같은), 마이크로프로세서(CPU 및 GPU와 같은), 메모리(DRAM, HMC(Hybrid Memory Cube), MRAM(Magnetic RAM), PCM(Phase-Change Memory), ReRAM(Resistive RAM), FeRAM(강유전성 RAM) 및 플래쉬 메모리(NAND flash)), 반도체 발광소자(LED, 미니 LED, 마이크로 LED 등 포함), 전력 장치, 아날로그IC(DC-AC 컨버터 및 절연 게이트 2극 트랜지스터(IGBT)와 같은), MEMS(가속 센서, 압력 센서, 진동기 및 지로 센서와 같은), 무배선 장치(GPS, FM, NFC, RFEM, MMIC 및 WLAN과 같은), 별개 장치, BSI, CIS, 카메라 모듈, CMOS, 수동 장치, GAW 필터, RF 필터, RF IPD, APE 및 BB를 포함한다.
또한, 이하에서 설명하는 기판(20)은 회로 기판, 배선 기판, 패키지 기판, 임시 기판, 중간 기판 등을 포함하며, 또한 반도체 소자(10)와 직접적으로 또는 간접적으로 전기적으로 연결되는 기판을 모두 포함한다.
이하에서는 먼저 본 발명의 바람직한 실시예에 따른 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법에 대해 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 양극산화막 기반의 전기 연결용 인터포저(100)의 단면도이고, 도 2는 본 발명의 바람직한 실시예에 따른 양극산화막 기반의 전기 연결용 인터포저(100)의 제조방법을 설명한 도면이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 양극산화막 기반의 전기 연결용 인터포저(100)는, 관통홀(111)이 구비된 양극산화막 재질의 바디(110); 관통홀(111) 내부에 구비된 전기 전도성 재료(130); 및 관통홀(111) 내부에 구비되며 전기 전도성 재료(130)의 상부와 하부 중 적어도 일부에 구비되는 접합 재료(120)를 포함한다.
바디(110)는 양극산화막 재질로 구성된다.
바디(110)는 모재 금속을 양극산화한 후 모재 금속을 제거하여 형성되는 양극산화막만으로 이루어진다. 양극산화막은 모재 금속을 양극산화하여 형성된 막을 의미하고, 포어(112)는 모재 금속을 양극산화하여 양극산화막을 형성하는 과정에서 형성되는 구멍을 의미한다.
일 실시예로서, 모재 금속이 알루미늄(Al) 또는 알루미늄 합금인 경우, 모재 금속을 양극산화하면 모재 금속의 표면에 양극산화알루미늄(Al2O3) 재질의 양극산화막이 형성된다. 다만 모재 금속은 이에 한정되는 것은 아니며, Ta, Nb, Ti, Zr, Hf, Zn, W, Sb 또는 이들의 합금을 포함한다.
양극산화막은 내부에 포어(112)가 형성된 다공층(114)과 포어(112)의 일단부에서 포어(112)를 폐쇄하는 배리어층(113)을 포함하여 구성될 수 있다. 배리어층(113)은 양극산화시 모재의 상부에 위치하여 형성되고, 다공층(114)은 배리어층(113)의 일측에 위치하면서 형성된다. 구체적으로, 모재 금속을 양극산화할 경우, 모재 금속 상에 배리어층(113)이 먼저 형성되고, 배리어층(113)이 소정의 두께를 이루게 되면 다공층(114)이 배리어층(113) 상에 형성된다. 배리어층(113)의 두께는, 양극산화 공정 조건에 따라 달라질 수 있으나, 바람직하게는 수 십㎚ 이상 ~ 수 ㎛ 이하로 형성될 수 있고, 더욱 바람직하게는 100㎚이상 ~ 1㎛이하 사이로 형성될 수 있다. 다공층(114)의 두께 역시 양극산화 공정 조건에 따라 달라질 수 있으나, 바람직하게는 수 십㎚이상 ~ 수백 ㎛이하로 형성될 수 있다. 다공층(114)을 이루는 포어(112)의 직경은 수 ㎚이상 ~ 수백 ㎚이하로 형성될 수 있다. 양극산화 공정이 완료된 이후에 금속 모재를 제거하는 과정이 수행될 수 있다. 이와 같은 과정에 의해 양극산화알루미늄(Al2O3)재질의 양극산화막이 남게 된다. 바디(110)는 이러한 양극산화막을 이용한다.
바디(110)는 적어도 하나의 표면 측에 양극산화시 형성되어 포어(112)의 일단부를 밀폐하는 배리어층(113)이 구비된 바디(110)이거나, 적어도 하나의 표면 측에 양극산화시 형성된 배리어층(113)이 제거되어 포어(112)의 양 단부가 노출되는 바디(110)일 수 있다. 이처럼 바디(110)는 다공층(114)과 배리어층(121)이 함께 구비되는 구조이거나, 배리어층(121)이 제거되어 다공층(114)만으로 구비될 수 있다.
전기 전도성 재료(130)는, Cu, Al, W, Au, Ag, Mo, Ta 또는 이들을 포함하는 합금 중 적어도 어느 하나의 재질로 구성되고, 접합재료(120)는, Sn, AgSn, Au, PbSn, SnAgCu, SnAgBi, AuSn, In, InSn 또는 Sn을 포함하는 함금 중 적어도 어느 하나의 재질로 구성된다. 일 례로 전기 전도성 재료(130)는 구리(Cu) 또는 구리(Cu)를 주성분으로 하는 합금 재질이고, 접합재료(120)는 주석(Sn) 또는 주석(Sn)을 주성분으로 하는 합금 재질일 수 있다.
접합재료(120)와 전기 전도성 재료(130)의 높이는 바디(110)의 높이와 동일 높이로 형성된다. 접합재료(120)는 전기 전도성 재료(130)의 하부에 구비되는 제1접합재료(121)와 전기 전도성 재료(130)의 상부에 구비되는 제2접합재료(123)를 포함한다.
제1접합재료(121)와 제2접합재료(123)는 서로 동일 재질로 구성될 수 있다. 또는 제1접합재료(121)와 제2접합재료(123)는 서로 다른 재질로 구성될 수 있다. 또한 제1접합재료(121)와 제2접합재료(123)는 용융점이 서로 상이할 수 있다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 양극산화막 기반의 전기 연결용 인터포저(100)의 제조방법에 대해 설명한다.
전기 연결용 인터포저(100)의 제조방법은, 하부에 시드층(200)이 구비된 양극산화막 재질의 바디(110)을 준비하는 단계; 바디(110)에 복수개의 관통홀(111)을 형성하는 단계; 시드층(200)을 이용하여 전기 도금하여 제1접합재료(121)를 관통홀(111) 내부에 형성하는 단계; 제1접합재료(121)를 이용하여 전기 도금하여 제1접합재료(121)의 상부에 전기 전도성 재료(130)를 형성하는 단계; 전기 전도성 재료(130)를 이용하여 전기 도금하여 전기 전도성 재료(130)의 상부에 제2접합재료를 형성하는 단계; 및 시드층(200)을 제거하는 단계를 포함한다.
먼저, 도 2a를 참조하면, 하부에 시드층(200)이 구비된 양극산화막 재질의 바디(110)을 준비하는 단계를 수행한다.
양극산화막 재질의 바디(110)의 하부에 시드층(200)을 구비한다. 바디(110)는 모재 금속을 양극산화한 후 모재 금속을 제거하여 제작된다. 시드층(200)은 증착방법에 의해 바디(110)의 일면에 구비된다. 시드층(200)은 전기 도금시 도금 특성을 향상시키기 위해 구리(Cu) 재질로 형성되는 것이 바람직하다.
다음으로 도 2b를 참조하면, 바디(110)에 복수개의 관통홀(111)을 형성하는 단계를 수행한다.
바디(110)는 포어(112)와는 별도로 포어(112)의 폭보다 더 큰 폭을 갖는 관통홀(111)을 가진다. 관통홀(111)은 수 ㎛이상 ~ 수백 ㎛이하의 폭으로 형성될 수 있다. 관통홀(111)은 에칭 공정에 의해 구비될 수 있다. 관통홀(111)은 양극산화막에 습식 반응하는 에칭용액(예를 들어 알칼리 용액)을 이용하여 한번의 에칭 공정으로 다수의 관통홀(111)을 한꺼번에 형성할 수 있으므로 한 번에 하나의 비아홀을 형성하는 기술 대비 생산속도 및 제조원가 측면에서 유리하다.
관통홀(111)은 바디(110)의 일면에 포토레지스트를 형성하고 이를 패터닝하여 개구영역을 형성한 다음 개구영역을 통해 에칭 용액을 흘려보냄으로써 형성될 수 있다. 따라서 패터닝된 개구영역의 형상이 그대로 모사되어 관통홀(111)의 단면 형상이 제작된다.
패터닝된 포토레지스트를 마스크로 이용한 에칭 공정을 이용하여 관통홀(111)을 형성하기 때문에, 관통홀(111)의 단면 형상에는 제약이 없고 양극산화막이 에칭 용액과 반응하여 형성되는 관통홀(111)의 내측벽은 수직한 내측벽을 형성하게 된다.
관통홀(111)은 그 단면이 원형 단면으로 형성될 수 있다.
다음으로 도 2c를 참조하면, 시드층(200)을 이용하여 전기 도금하여 제1접합재료(121)를 관통홀(111) 내부에 형성하는 단계와, 제1접합재료(121)를 이용하여 전기 도금하여 제1접합재료(121)의 상부에 전기 전도성 재료(130)를 형성하는 단계와, 전기 전도성 재료(130)를 이용하여 전기 도금하여 전기 전도성 재료(130)의 상부에 제2접합재료(123)를 형성하는 단계를 수행한다.
이를 통해 바디(110)의 관통홀(111) 내부에 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)가 순차적으로 적층된 구조를 형성한다.
수직한 내측벽을 가지는 관통홀(111)의 내부에 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)가 순차적으로 충진되어 기둥 형상으로 형성되는 마이크로 범프(150)를 이루게 된다. 바디(110)의 하면에서 상면에 이르기까지 기둥 형상의 마이크로 범프(150)는 동일한 단면적을 가지게 되므로, 내측벽이 수직한 형상을 이루지 못하는, 예를 들어 구형 또는 원뿔형의 마이크로 범프에 비해 원활한 전기흐름 측면에서 유리하다. 내측벽이 수직한 형상을 이루지 못하고 하면에서 상면으로 갈수록 단면적이 작아지거나 중앙부로 갈수록 단면적이 작아지는 마이크로 범프의 경우에는 열적, 전기적으로 병목 구간을 형성하지만, 본 발명의 바람직한 실시예에 따른 마이크로 범프(150)는 하면에서 상면까지 그 단면적이 동일하므로 열적, 전기적으로 병목 구간이 없는 구성이 된다.
마이크로 범프(150)은 그 단면이 원형 단면인 원 기둥 형상으로 구성될 수 있다. 이를 통해 기존의 볼(ball) 형태의 솔더 범프보다 더 큰 체적을 가지기 때문에 전류 밀도와 열에너지 밀도를 감소시키는 효과를 가지게 된다.
또한 본 발명의 바람직한 실시예에 따르면, 접합재료(120)와 전기 전도성 재료(130)가 모두 도금 공정에 의해 형성되기 때문에 마이크로 범프(150)의 높이는 관통홀(111)의 높이로 한정되도록 하는 것이 가능하여 복수개의 마이크로 범프(150)들의 높이 편차를 줄일 수 있게 된다.
도 21 및 도 22는 본 발명의 바람직한 실시예에 따른 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)가 적층되어 형성된 마이크로 범프(150)를 촬영한 사진이다. 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)는 순차적으로 적층되어 전체적으로 원기둥 형상의 마이크로 범프(150)를 가진다.
도 21 및 도 22를 참조하면, 마이크로 범프(150)는 90㎛ 이상 110㎛ 이하의 높이를 가진다. 제1접합재료(121)와 제2접합재료는 10㎛ 이상 20㎛ 이하의 높이로 형성되고, 전기 전도성 재료(130)는 80㎛ 이상 100㎛이하의 높이로 형성된다. 또한 마이크로 범프(150)은 190 ㎛ 이상 210㎛ 이하의 직경을 가진다. 물론 이러한 수치는 하나의 예시에 불과하며 더 작은 수치로 마이크로 범프(150)는 형성될 수 있다.
마이크로 범프(150)의 측면에는 미세 트렌치(155)가 구비된다.
미세 트렌치(155)는 마이크로 범프(150)의 외주면에 형성된다. 미세 트렌치(155)는 마이크로 범프(150)의 측면에서 마이크로 범프(150)의 높이 방향으로 길게 연장되어 형성된다.
미세 트렌치(155)는 그 깊이가 20㎚ 이상 1㎛이하의 범위를 가지며, 그 폭 역시 20㎚ 이상 1㎛이하의 범위를 가진다. 여기서 미세 트렌치(155)는 양극산화막 재질의 바디(110)의 제조시 형성된 포어(112)에 기인한 것이기 때문에 미세 트렌치(155)의 폭과 깊이는 바디(110)의 포어(112)의 직경의 범위 이하의 값을 가진다. 한편, 바디(110)에 관통홀(111)을 형성하는 과정에서 에칭 용액에 의해 바디(110)의 포어(112)의 일부가 서로 뭉개지면서 양극산화시 형성된 포어(112)의 직경의 범위보다 보다 큰 범위의 깊이를 가지는 미세 트렌치(155)가 적어도 일부 형성될 수 있다.
바디(110)는 수많은 포어(112)들을 포함하고 이러한 바디(110)의 적어도 일부를 에칭하여 관통홀(111)을 형성하고, 관통홀(111) 내부로 전기 도금으로 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)를 형성하므로, 마이크로 범프(150)의 측면에는 바디(110)의 포어(112)와 접촉하면서 형성되는 미세 트렌치(155)가 구비되는 것이다.
위와 같은 미세 트렌치(155)는 원주방향으로 그 깊이가 20㎚ 이상 1㎛이하의 산과 골이 반복되는 주름진 형태가 되므로, 마이크로 범프(150)의 측면에 있어서 표면적으로 크게 할 수 있는 효과를 가진다. 다시 말해 본 발명의 바람직한 일 실시예에 따른 마이크로 범프(150)가 종래의 범프와 동일한 형상 및 치수를 가지더라도, 미세 트렌치(155)의 구성을 통해 마이크로 범프(150)의 측면에서의 표면적을 더욱 크게 할 수 있게 된다. 마이크로 범프(150)의 측면에 형성되는 미세 트렌치(155)의 구성을 통해, 마이크로 범프(150)에서 발생한 열을 빠르게 방출할 수 있으므로 마이크로 범프(150)의 온도 상승을 억제할 수 있게 된다.
다음으로 도 2d를 참조하면, 바디(110)의 하부에 구비되었던 시드층(200)을 제거한다. 구리(Cu) 에천트를 이용하여 시드층(200)을 제거할 수 있다.
본 발명의 바람직한 실시예에 따른 전기 연결용 인터포저(100)는 바디(110)가 양극산화막 재질로 구성되기 때문에 고온 조건에서 마이크로 범프(150)를 반도체 소자(10)의 단자(11) 또는 기판(20)의 단자(21)에 접합하는 공정에서 마이크로 범프(150)와 단자들(11, 21)간의 얼라인이 틀어지는 것을 방지할 수 있게 된다. 양극산화막 재질의 바디(110)는 2~3ppm/℃의 열팽창 계수를 갖는다. 이로 인해 고온의 환경에 노출될 경우, 온도에 의한 열변형이 적다. 따라서 접합 공정이 비록 고온 환경이라 하더라도 바디(110)의 열 변형량이 최소화되어 마이크로 범프(150)의 접합 위치에서의 위치 오차를 최소화하는 것이 가능하게 된다. 이를 통해 후술하는 반도체 패키지(400) 및/또는 다단 적층형 반도체 소자(500) 및/또는 디스플레이의 생산 효율을 향상시킬 수 있게 된다.
이하에서는 양극산화막 기반의 전기 연결용 인터포저(100)를 이용한 반도체 패키지(400) 및 그 제조방법에 대해 설명한다.
도 3은 본 발명의 본 발명의 바람직한 실시예에 따른 반도체 패키지의 단면도이고, 도 4 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 패키지의 제조방법을 설명한 도면이다.
도 3a을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 패키지(400)는, 반도체 소자(10); 반도체 소자(10)이 실장되는 기판(20); 및 반도체 소자(10)와 기판(20) 사이에 구비되는 전기 연결용 인터포저(100)를 포함한다. 전기 연결용 인터포저(100)는, 관통홀(111)이 구비된 양극산화막 재질의 바디(110); 관통홀(111) 내부에 구비된 전기 전도성 재료(130); 및 관통홀(111) 내부에 구비되며 전기 전도성 재료(130)의 상부와 하부 중 적어도 일부에 구비되는 접합 재료(120)를 포함한다.
도 3b에 도시된 바와 같이, 양극산화막 재질의 바디(110)가 제거된 채로, 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)가 순차적으로 적층되어 구성되는 마이크로 범프(150)의 구성을 통해 반도체 소자(10)이 기판(20)에 전기적으로 연결되는 반도체 패키지(400)를 구성할 수 있다.
즉, 반도체 패키지(400)는, 반도체 소자(10), 반도체 소자(10)가 실장되는 기판(20) 및 반도체 소자(10)와 기판(20) 사이에 구비되는 마이크로 범프(150)를 포함한다. 마이크로 범프(150)는 기둥 형상으로 형성되고, 마이크로 범프(150)의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치(1550)가 구비된다.
본 발명의 바람직한 실시예에 따른 반도체 패키지(400)는, 반도체 소자(10)의 단자(11)와 기판(20)의 단자(21)는 전기 전도성 재료(130)에 의해 전기적으로 연결되고, 제1접합재료(121)에 의해 전기 전도성 재료(130)와 기판(20)의 단자(21)가 접합되며, 제2접합재료(123)에 의해 전기 전도성 재료(130)와 반도체 소자(10)의 단자가 접합된다. 접합재료(120)와 단자(11,21)들간의 접합은 열 압착 공정 또는 리플로우 공정을 통해 수행될 수 있다.
반도체 소자(10)는 양극산화막 기반 인터포저(100) 상에 플립 칩 형태로 본딩될 수 있다. 전기 연결용 인터포저(100)의 하부에는 기판(20)이 구비된다. 여기서 기판(20)은 반도체 소자(10)를 지지하면서 몰딩층(300)이 그 상면에 구비되는 패키지 기판일 수 있다.
예컨대, 기판(20)은 기판 베이스(23), 그리고 상면 및 하면에 각각 형성된 상면 배선층(22) 및 하면 배선층(24)를 포함할 수 있다. 기판(20)의 기판 베이스(23)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(23)는 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), 비스말레이미드 트리아진(bismaleimide triazine, BT), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(liquid crystalline polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 하면 배선층(24)의 하부에는 외부접속단자(25)가 구비될 수 있다.
도 4 내지 도 14를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 패키지의 제조방법에 대해 설명한다.
기판(20) 상에 반도체 소자(10)이 실장되어 형성되는 반도체 패키지(400)의 제조방법은, 관통홀(111)이 구비된 양극산화막 재질의 바디(110)의 관통홀(111) 내부에 구비된 전기 전도성 재료(130)와 전기 전도성 재료(130)의 상, 하부에 형성된 제1,2접합 재료(121,123)가 구비된 전기 연결용 인터포저(100)를 반도체 소자(10)와 기판(20) 사이에 구비하는 단계; 및 제1접합재료(121)를 기판(20)의 단자(21)와 접합하고 제2접합재료(123)를 반도체 소자(10)의 단자(11)와 접합하는 단계를 포함한다.
먼저 도 4를 참조하면, 양극산화막 재질의 바디(110)을 준비한다.
바디(110)는 모재 금속을 양극 산화하는 과정을 통해 제작된다. 다공층(114)에 포함되는 포어(112)의 직경은 수 ㎚이상 ~ 수백 ㎚이하로 형성된다. 양극산화 공정을 통해 제작된 바디(100)는 적어도 하나의 표면 측에는 양극산화시 형성되어 포어(112)의 일단부를 밀폐하는 배리어층(113)이 구비되거나, 적어도 하나의 표면 측에는 양극산화시 형성된 배리어층(113)이 제거되어 포어(112)의 양 단부가 노출되는 구조로 형성될 수 있다. 바디(110)를 반도체 소자(10)를 제작하는 웨이퍼 크기 및 형상과 동일한 크기 및 형상으로 제작한 경우에는, 양극산화막 기반 인터포저(100)를 반도체 소자(10)와 기판(20) 사이에 구비시켜 웨이퍼 레벨 패키징이 가능하다.
또한, 양극산화막 재질의 바디(110)는 그 두께를 100㎛이상으로 형성하는 것이 가능하기 때문에 마이크로 범프(150)의 높이(두께)를 100㎛이상으로 균일하게 형성하는 것이 가능하게 된다.
바디(110)의 하부에는 시드층(200)이 구비된다. 바디(110)의 하부에 구비되는 시드층(200)은 추후 접합재료(120)와 전기 전도성 재료(130)의 도금 공정에서 이용된다.
다음으로 도 5를 참조하면, 바디(110)에 포어(113)와는 별도로 포어(113)의 폭보다 더 큰 폭을 갖는 관통홀(111)을 형성한다.
관통홀(111)은 수 ㎛이상 ~ 수십 ㎛이하의 폭으로 형성될 수 있다. 한번의 에칭 공정으로 다수의 관통홀(111)이 한꺼번에 형성된다. 또한, 에칭 공정을 이용하여 관통홀(111)을 형성하기 때문에 관통홀(111)의 형상에는 제약이 없고 양극산화막이 에칭 용액과 반응하여 형성되는 관통홀(111)의 내측벽은 수직한 내벽을 형성하게 된다. 수직한 내측벽을 가지는 관통홀(111)의 내부에 도전성 재료가 충진되어 마이크로 범프(150)를 이루게 되므로, 수직한 형상을 이루지 못하는 비아 도체에 비해 원활한 전기흐름 측면에서 유리하다. 관통홀(111)은 바디(110) 상면에 포토레지스트를 형성하고 이를 패터닝하여 개구영역을 형성한 다음 개구영역을 통해 에칭 용액을 흘려보냄으로써 형성될 수 있다. 따라서 패터닝된 개구영역의 형상과 대응되는 형상으로 관통홀(111)의 단면 형상이 제작된다. 관통홀(111)의 단면 형상은 원형 형상 뿐만 아니라 다각형 형상으로 제작될 수 있다.
다음으로 도 6 및 도 7을 참조하면, 관통홀(111)의 내부에 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)가 순차적으로 도금되어 마이크로 범프(150)를 형성한다. 제2접합재료(123)가 도금된 이후에 화학적 기계적 연마(CMP)공정을 통해 바디(110)의 상면으로 돌출되는 제2접합재료(123)의 일부를 제거한다.
관통홀(111)의 내부에 먼저 제1접합재료(121)를 도금하여 형성하고, 그 다음 전기 전도성 재료(130)를 도금하여 형성하며 그 다음으로 제2접합재료(123)를 도금하여 형성한다. 이를 통해 전기 전도성 재료(130)의 상,하에 각각 접합재료(120)가 구비된다. 전기 전도성 재료(130)는 상기 전기 전도성 재료는, Cu, Al, W, Au, Ag, Mo, Ta 중 적어도 어느 하나의 재질로 구성되고, 접합재료(120)는, Sn, AgSn, Au, PbSn, SnAgCu, SnAgBi, AuSn, In, InSn 또는 Sn을 포함하는 합금 중 적어도 어느 하나의 재질로 구성된다. 일 례로 전기 전도성 재료(130)는 구리(Cu) 또는 구리(Cu)를 주성분으로 하는 합금 재질이고, 접합재료(120)는 주석(Sn) 또는 주석(Sn)을 주성분으로 하는 합금 재질일 수 있다.
이처럼 관통홀(111) 내부에 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)가 구비되면 전기 연결용 인터포저(100)가 완성되게 된다. 전기 연결용 인터포저(100)는 관통홀(111)이 구비된 양극산화막 재질의 바디(110)과, 관통홀(111) 내부에 구비된 마이크로 범프(150)를 포함한다.
마이크로 범프(150)는 원기둥 형상으로 형성되기 때문에 구형 형상으로 형성되는 것에 비해 더 큰 체적을 가지게 되고, 전기 전도성 재료(130)가 원기둥 형상으로 구비되기 때문에 마이크로 범프(150)에 집중되는 전류 밀도와 열에너지 밀도를 감소시키는 효과를 가지게 된다.
관통홀(111)이 구비된 바디(110)는 마이크로 범프(150)를 제작함에 있어 전기 도금의 몰드로서 기능한다. 마이크로 범프(150)는 관통홀(111) 내부에 도금 공정을 통해 제작이 되기 때문에 전기 전도성 재료(130)의 밀한 특성이 향상된다. 그 결과 전류 저항이 줄어들어 신뢰성 높은 마이크로 범프(150)를 제작할 수 있게 된다. 또한 마이크로 범프(150)는 관통홀(111) 내부에 도금 공정을 통해 제작이 되기 때문에 형상의 정밀도가 향상되고 다양한 단면 형상의 구현이 가능하게 된다. 또한 바디(110)에 복수개의 마이크로 범프(150)를 형성하더라도 마이크로 범프(150)들 간의 높이 편차를 최소화할 수 있게 되고, 제1접합재료(121)와 제2접합재료(123)의 체적을 균일하게 하는 것이 가능하여 접합 신뢰성을 향상시킬 수 있게 된다.
양극산화막 재질의 바디(110)는 수많은 포어(112)들을 포함하고 이러한 바디(110)의 적어도 일부를 에칭하여 관통홀(111)을 형성하고, 관통홀(111) 내부로 전기 도금으로 제1접합재료(121), 전기 전도성 재료(130) 및 제2접합재료(123)를 형성하므로, 마이크로 범프(150)의 측면에는 바디(110)의 포어(112)와 접촉하면서 형성되는 미세 트렌치(155)가 구비된다. 이러한 미세 트렌치(155)의 구성을 통해 마이크로 범프(150)의 측면에서의 표면적을 더욱 크게 할 수 있게 된다.
다음으로 전기 연결용 인터포저(200)를 반도체 소자(10)와 기판(20) 사이에 구비하는 단계를 수행한다. 이 단계는 (i)반도체 소자(10)를 먼저 전기 연결용 인터포저(100)에 접합한 다음 기판(20)과 접합하거나(도 8 내지 도 10) (ii) 전기 연결용 인터포저(100)를 기판(20)에 접합한 다음 반도체 소자(10)를 전기 연결용 인터포저(100)에 접합하는 구성(도 11 및 도 12)에 의해 달성될 수 있다.
먼저 도 8을 참조하면, 전기 연결용 인터포저(100)의 상면에 반도체 소자(10)가 실장된다. 반도체 소자(10)의 각각의 단자(11)는 전기 연결용 인터포저(100)의 각각의 제2접합재료(123)에 대응되어 접합된다. 도 8에는 2개의 반도체 소자(10)가 전기 연결용 인터포저(100)의 상면에 실장되는 것으로 도시하였으나 반도체 소자(10)의 개수는 이에 한정되는 것은 아니고 반도체 소자(10)는 웨이퍼 레벨 패키징이 가능할 정도의 수로 실장 될 수 있다.
다음으로 도 9 및 도 10을 참조하면, 반도체 소자(10)가 실장된 전기 연결용 인터포저(100)는 기판(20) 측으로 이송되어 기판(20)의 상면에서 접합될 수 있다. 기판(20)의 상면에는 전기 연결용 인터포저(100)의 마이크로 범프(150)에 대응되는 위치에 미리 기판(20)의 단자(21)가 제작되어 마련되어 있다. 기판(20)의 단자(21)는 전기 연결용 인터포저(100)의 제1접합재료(121)에 대응되어 접합된다.
한편 도 11 및 도 12에 도시된 바와 같이, 전기 연결용 인터포저(100)가 기판(20)의 상면에 먼저 마련되고 이후에 전기 연결용 인터포저(100)의 상면으로 반도체 소자(10)이 이송되어 마련될 수 있다. 마이크로 범프(150)는 제1접합재료(121)를 통해 기판(20)의 단자(21)에 접합되고 제2접합재료(123)를 통해 반도체 소자(10)의 단자(11)에 접합된다. 이를 통해 반도체 패키지(400)는 반도체 패키지(400)는, 반도체 소자(10)와, 반도체 소자(10)이 실장되는 기판(20)과, 반도체 소자(10)와 기판(20) 사이에 구비되는 전기 연결용 인터포저(100)를 포함한다.
반도체 패키지(400)는 양극산화막 재질의 바디(110)가 구비된 채로 구성되거나 이와는 다르게 도 13에 도시된 바와 같이 바디(110)는 제거되고 마이크로 범프(150)만이 남아있는 상태로 구성될 수 있다. 바디(110)는 양극산화막에만 선택적으로 반응하는 용액에 의해 선택적으로 제거될 수 있다.
다음으로 도 14를 참조하면, 반도체 소자(10)를 밀봉하는 몰딩층(300)을 형성한다. 몰딩층(300)은 폴리머 재료를 포할 수 있다. 일부 실시예에서, 몰딩층(300)은 몰딩 컴파운드 층일 수 있다. 몰딩 컴파운드 층은 그 안에 필러가 분산되어 있는 에폭시계 수지를 포함할 수 있다. 필러는 절연 파이버, 절연 입자, 기타 적합한 요소, 또는 이들의 조합을 포함할 수 있다. 이후 화학적 기계적 연마(CMP)에 의하여 몰딩층(300)의 일부를 제거하여 반도체 소자(10)의 상면이 노출될 수 있다. 다음으로 절단예정라인을 따라 절단하여 개별화된 반도체 패키지(400)를 완성한다.
이상과 같이, 본 발명의 바람직한 실시예에 따른 반도체 패키지(400)는 전기 연결용 인터포저(100)를 이용하여 반도체 소자(10)와 기판(20)을 전기적으로 연결하게 된다. 종래에는 반도체 소자(10)의 각각의 단자(11) 상에 범프의 구성재료를 적층하면서 범프를 제작하기 때문에 제조공정이 번거롭게 생산 수율이 높지 않은 반면에 본 발명의 바람직한 실시예는 별도의 제작된 전기 연결용 인터포저(100)를 이용하여 반도체 소자(10)와 기판(20)간을 접합하므로 제조 공정이 간단하고 생산 수율이 향상되는 효과를 발휘하게 된다.
또한 솔더 범프만으로 반도체 소자(10)와 기판(20)을 접합할 경우에는 접합시 솔더 범프가 용융되면서 인접한 솔더 범프와 단락될 가능성이 높아진다. 반면에, 본 발명의 바람직한 실시예에 따르면 상,하의 접합재료(120) 사이에 도금 공정으로 구비되는 전기 전도성 재료(130)의 구성을 채택함으로써 상,하의 접합재료(120)가 용융되더라도 인접하는 마이크로 범프(150)간의 단락될 가능성을 최소화할 수 있게 된다.
또한 솔더 범프만으로 반도체 소자(10)와 기판(20)을 접합할 경우에는, 범프 접속부에 전류 밀도와 열에너지가 집중되는 문제가 발생한다. 반면에 본 발명의 바람직한 실시예에 따르면, 상,하의 접합재료(120) 사이에 구비되는 전기 전도성 재료(130)의 구성을 채택함으로써 마이크로 범프(150)에 전류 밀도와 열에너지가 집중되는 현상을 완화할 수 있게 된다.
이하에서는 양극산화막 기반의 전기 연결용 인터포저(100)를 이용하여 반도체 패키지(400)를 회로기판(600)에 실장하는 구성 및 그 제조방법에 대해 설명한다.
도 15를 참조하면, 본 발명의 바람직한 실시예에 따른 전기 연결용 인터포저(100)는 기판(20)의 하부에 구비될 수 있다. 즉, 본 발명의 바람직한 실시예에 따른 반도체 패키지(400)는 반도체 소자(10); 반도체 소자(10)이 실장되는 기판(20); 및 기판(20) 하부에 구비되는 전기 연결용 인터포저(100)를 포함하여 구성될 수 있다. 전기 연결용 인터포저(100)는 반도체 소자(10)와 기판(20) 사이에 추가적으로 구비될 수 있다.
기판(20)과 회로기판(600) 사이에 전기 연결용 인터포저(100)가 구비되어 반도체 패키지(400)를 회로기판(600)에 접합할 수 있다. 이 경우 회로기판(600)의 단자(610)의 위치와 대응되는 위치에 전기 연결용 인터포저(100)의 마이크로 범프(150)가 구비될 수 있다. 마이크로 범프(150)의 제1접합재료(121)는 회로기판(600)의 단자(610)에 접합되고 마이크로 범프(150)의 제2접합재료(123)는 기판(20)의 하부 단자(210b)에 접합된다.
이러한 반도체 패키지(400)의 제조방법은, 관통홀(111)이 구비된 양극산화막 재질의 바디(110)의 관통홀(111) 내부에 구비된 전기 전도성 재료(130)와 전기 전도성 재료(130)의 상, 하부에 형성된 제1,2접합 재료(121,123)가 구비된 전기 연결용 인터포저(100)를 기판(20)의 하부에 구비하는 단계; 및 제2접합재료(123)를 기판(20)의 단자(21)와 접합하는 단계를 포함한다.
도 15에는 양극산화막 재질의 바디(110)가 제거된 상태를 도시하고 있으나, 도 15에서 양극산화막 재질의 바디(110)가 구비된 구성도 본 발명의 일 실시예에 포함된다.
즉, 반도체 패키지(400)는, 반도체 소자(10), 반도체 소자(10)가 실장되는 기판(20) 및 기판(20) 하부에 구비되는 마이크로 범프(150)를 포함한다. 마이크로 범프(150)는 기둥 형상으로 형성되고, 마이크로 범프(150)의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치(1550)가 구비된다.
이상과 같이, 본 발명의 바람직한 실시예에 따른 반도체 패키지(400)는 전기 연결용 인터포저(100)를 이용하여 회로기판(600)에 전기적으로 연결된다. 종래에는 반도체 패키지(400)의 각각의 하부 단자(21b) 상에 범프의 구성재료를 적층하면서 범프를 제작하기 때문에 제조공정이 번거롭게 생산 수율이 높지 않은 반면에, 본 발명의 바람직한 실시예는 별도의 제작된 전기 연결용 인터포저(100)를 이용하여 반도체 패키지(400)와 회로기판(6000)간을 접합하므로 제조 공정이 간단하고 생산 수율이 향상되는 효과를 발휘하게 된다.
또한 솔더 범프만으로 반도체 패키지(400)와 회로기판(600)을 접합할 경우에는 접합시 솔더 범프가 용융되면서 인접한 솔더 범프와 단락될 가능성이 높아진다. 반면에, 본 발명의 바람직한 실시예에 따르면 상,하의 접합재료(120) 사이에 도금 공정으로 구비되는 전기 전도성 재료(130)의 구성을 채택함으로써 상,하의 접합재료(120)가 용융되더라도 인접하는 마이크로 범프(150)간의 단락될 가능성을 최소화할 수 있게 된다.
또한 솔더 범프만으로 반도체 패키지(400)와 회로기판(600)을 접합할 경우에는, 범프 접속부에 전류 밀도와 열에너지가 집중되는 문제가 발생한다. 반면에 본 발명의 바람직한 실시예에 따르면, 상,하의 접합재료(120) 사이에 구비되는 전기 전도성 재료(130)의 구성을 채택함으로써 마이크로 범프(150)에 전류 밀도와 열에너지가 집중되는 현상을 완화할 수 있게 된다.
이하에서는 양극산화막 기반의 전기 연결용 인터포저(100)를 이용한 다단 적층형 반도체 소자(500) 및 그 제조방법에 대해 설명한다.
도 16을 참조하면, 본 발명의 바람직한 실시예에 따른 전기 연결용 인터포저(100)는 상, 하로 인접하는 반도체 소자(10) 들 사이에 구비되어 상, 하로 인접하는 반도체 소자(10)들을 전기적으로 연결하여 다단 적층형 반도체 소자(500)을 구성할 수 있다. 즉, 다단 적층형 반도체 소자(500)은 복수개의 반도체 소자(10) 및 반도체 소자(10) 사이에 구비되는 전기 연결용 인터포저(100)를 포함한다.
전기 연결용 인터포저(100)의 제1접합재료(121)은 그 하부에 위치하는 반도체 소자(10)의 상부 단자(11a)에 접합되고 제2접합재료(123)는 그 상부에 위치하는 반도체 소자(10)의 하부 단자(11b)에 접합된다. 이를 통해 반도체 소자(10)들이 다단으로 적층되는 다단 적층형 반도체 소자(500)을 구성하게 된다.
이러한 다단 적층형 반도체 소자(500)의 제조방법은, 관통홀(111)이 구비된 양극산화막 재질의 바디(110)의 관통홀(111) 내부에 구비된 전기 전도성 재료(130)와 전기 전도성 재료(130)의 상, 하부에 형성된 제1,2접합 재료(121,123)가 구비된 전기 연결용 인터포저(100)를 반도체 소자(10)들 사이에 구비하는 단계; 및 제1접합재료(121)를 상부에 위치하는 반도체 소자(10)의 단자(11A)와 접합하고 제2접합재료(123)를 하부에 위치하는 반도체 소자(10)의 단자(11B)와 접합하는 단계를 포함한다. 마이크로 범프(150)를 통해 상, 하로 인접하는 반도체 소자(10)들이 모두 접합된 이후에는 양극산화막 재질의 바디(110)을 제거하는 단계를 더 포함할 수 있다.
도 16에는 양극산화막 재질의 바디(110)가 제거된 상태를 도시하고 있으나, 도 16에서 양극산화막 재질의 바디(110)가 구비된 구성도 본 발명의 일 실시예에 포함된다.
다단 적층형 반도체 소자(500)는, 복수개의 반도체 소자(10), 반도체 소자(10) 사이에 구비되는 마이크로 범프(150)를 포함한다. 마이크로 범프(150)는 기둥 형상으로 형성되고, 마이크로 범프(150)의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치(1550)가 구비된다. 위와 같은 미세 트렌치(155)는 원주방향으로 그 깊이가 20㎚ 이상 1㎛이하의 산과 골이 반복되는 주름진 형태가 되므로, 마이크로 범프(150)의 측면에 있어서 표면적으로 크게 할 수 있는 효과를 가진다.
이상과 같이, 본 발명의 바람직한 실시예에 따른 다단 적층형 반도체 소자(500)는 전기 연결용 인터포저(100)를 이용하여 상, 하로 인접하는 반도체 소자(10)들을 전기적으로 연결한다. 본 발명의 바람직한 실시예는 별도의 제작된 전기 연결용 인터포저(100)를 이용하여 상, 하로 인접하는 반도체 소자(10)들을 접합하므로 제조 공정이 간단하고 생산 수율이 향상되는 효과를 발휘하게 된다.
또한 솔더 범프만으로 상, 하로 인접하는 반도체 소자(10)들을 접합할 경우에는 접합시 솔더 범프가 용융되면서 인접한 솔더 범프와 단락될 가능성이 높아진다. 반면에, 본 발명의 바람직한 실시예에 따르면 상,하의 접합재료(120) 사이에 도금 공정으로 구비되는 전기 전도성 재료(130)의 구성을 채택함으로써 상,하의 접합재료(120)가 용융되더라도 인접하는 마이크로 범프(150)간의 단락될 가능성을 최소화할 수 있게 된다.
또한 솔더 범프만으로 상, 하로 인접하는 반도체 소자(10)들을 접합할 경우에는, 범프 접속부에 전류 밀도와 열에너지가 집중되는 문제가 발생한다. 반면에 본 발명의 바람직한 실시예에 따르면, 상,하의 접합재료(120) 사이에 구비되는 전기 전도성 재료(130)의 구성을 채택함으로써 마이크로 범프(150)에 전류 밀도와 열에너지가 집중되는 현상을 완화할 수 있게 된다.
이하에서는 양극산화막 기반의 전기 연결용 인터포저(100)를 이용한 디스플레이 및 그 제조방법에 대해 설명한다.
본 발명의 바람직한 실시예에 따른 디스플레이는, 반도체 소자(10); 반도체 소자(10)가 실장되는 기판(20); 및 반도체 소자(10)와 기판(20) 사이에 구비되는 전기 연결용 인터포저(100)를 포함한다. 또한 전기 연결용 인터포저(100)는, 관통홀(111)이 구비된 양극산화막 재질의 바디(110); 관통홀(111) 내부에 구비된 전기 전도성 재료(130); 및 관통홀(111) 내부에 구비되며 전기 전도성 재료(130)의 상부와 하부 중 적어도 일부에 구비되는 접합 재료(120)를 포함한다.
여기서 반도체 소자(10)는 반도체 발광소자(LED)이며, 미니 LED 및 마이크로 LED를 포함한다. 또한 기판(20)은 배선 라인이 구비되어 있는 회로기판일 수 있다.
본 발명의 바람직한 실시예에 따른 디스플레이는, 상술한 양극산화막 재질의 바디(110)가 선택적으로 제거된 채로 구성될 수 있다.
반도체 소자(10)의 단자(11)와 기판(20)의 단자(21)는 전기 전도성 재료(130)에 의해 전기적으로 연결되고, 제1접합재료(121)에 의해 전기 전도성 재료(130)와 기판(20)의 단자가 접합되며, 제2접합재료(123)에 의해 전기 전도성 재료(130)와 반도체 소자(10)의 단자가 접합된다.
이하 도 17 내지 도 20을 참조하여 본 발명의 바람직한 실시예에 따른 디스플레이의 제조방법에 대해 설명한다.
본 발명의 바람직한 실시예에 따른 디스플레이의 제조방법은, 관통홀(11)이 구비된 양극산화막 재질의 바디(110)의 관통홀(111) 내부에 구비된 전기 전도성 재료(130)와 전기 전도성 재료(130)의 상,하부에 형성된 제1,2접합 재료(121,123)가 구비된 전기 연결용 인터포저(100)를 반도체 소자(10)와 기판(20) 사이에 구비하는 단계; 및 제1접합재료(121)를 기판(20)의 단자(21)와 접합하고 제2접합재료(123)를 반도체 소자(10)의 단자(11)와 접합하는 단계를 포함한다.
먼저 도 17a을 참조하면, 반도체 발광소자(10)는 성장 기판(30) 위에서 제작되어 위치한다. 성장 기판(30)은 전도성 기판 또는 절연성 기판으로 이루어질 수 있다. 예를 들어, 성장 기판(30)은 사파이어, SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga203 중 적어도 어느 하나로 형성될 수 있다.
반도체 소자(10)는 제1 반도체층, 제2 반도체층, 제1 반도체층과 제2 반도체층 사이에 형성된 활성층을 포함할 수 있다. 제1 반도체층, 활성층 및 제2 반도체층은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성할 수 있다. 제1 반도체층은 예를 들어, p형 반도체층으로 구현될 수 있다. p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. 제2 반도체층은 예를 들어, n형 반도체층을 포함하여 형성될 수 있다. n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InNInAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다. 활성층은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다. 활성층은 예를 들어, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW: Multi Quantum Well)로 형성될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
반도체 소자(10)는 적어도 2개의 단자(21)를 포함한다. 단자(21)는 반도체 소자(10)의 일면에 모두 구비되거나 양면에 각각 구비될 수 있다. 다만 도 17에는 단자(21)가 반도체 소자(10)의 일면에 모두 구비되는 것으로 도시하였다. 단자(21)는 하나 이상의 층을 포함할 수 있으며, 금속, 전도성 산화물 및 전도성 중합체들을 포함한 다양한 전도성 재료로 형성될 수 있다.
반도체 소자(10)는 커팅 라인을 따라 레이저 등을 이용하여 커팅하거나 에칭 공정을 통해 낱개로 분리된다.
한편, 앞선 설명에서는 반도체 소자(10)들이 성장 기판(30)에서 제작되어 성장 기판(30)상에 구비되는 것으로 설명하였으나, 성장 기판(30)에서 제작된 반도체 소자(10)들은 성장 기판(30)에서 임시 기판 또는 중간 기판 등에 전사되어 구비될 수 있다. 따라서 본 발명의 바람직한 실시예는 도 17a에 도시된 성장 기판(30)이 임시 기판 또는 중간 기판인 경우도 포함한다.
다음으로 도 17b를 참조하면, 반도체 소자(10)의 상부에 양극산화막 기반의 전기 연결용 인터포저(100)를 구비한다. 양극산화막 기반의 전기 연결용 인터포저(100)의 마이크로 범프(150)는 반도체 소자(10)의 각각의 단자(21)에 대응되게 위치한다. 구체적으로 1개의 반도체 소자(10)는 일면에 2개의 단자(21)가 구비되고, 양극산화막 기반의 전기 연결용 인터포저(100)의 마이크로 범프(150) 역시 각각의 단자(21)에 대응되게 구비된다.
다음으로 도 17c를 참조하면, 마이크로 범프(150)의 제1접합재료(121)는 반도체 소자(10)의 단자(21)에 접합된다. 그 다음 양극산화막 기반의 전기 연결용 인터포저(100)에서 양극산화막 재질의 바디(110)만을 에칭 용액을 이용하여 선택적으로 제거한다.
다음으로 도 18a를 참조하면, 반도체 소자(10)를 반전시켜 기판(20) 측으로 이송한다. 기판(20)의 상면에는 반도체 소자(10)의 단자(11) 위치와 대응되는 위치에 단자(21)가 구비된다. 반도체 소자(10)의 단자(11) 위치와 기판(20)의 단자(21) 위치를 서로 정렬한 다음, 반도체 소자(10)의 위치와 기판(20)의 위치를 상대 이동시켜 서로를 접근시킨다.
여기서 기판(20)은 디스플레이 기판으로서 다양한 소재를 포함할 수 있다. 예를 들어, 기판(20)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 그러나, 기판(20)은 반드시 이에 한정되는 것은 아니며, 투명한 플라스틱 재질로 형성되어 가용성을 가질 수 있다. 플라스틱 재질은 절연성 유기물인 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택되는 유기물일 수 있다. 화상이 기판(20)방향으로 구현되는 배면 발광형인 경우에 기판(20)은 투명한 재질로 형성해야 한다. 그러나 화상이 표시 기판(20)의 반대 방향으로 구현되는 전면 발광형인 경우에 기판(20)은 반드시 투명한 재질로 형성할 필요는 없다. 이 경우 금속으로 기판(20)을 형성할 수 있다. 금속으로 기판(20)을 형성할 경우 기판(20)은 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, Inconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로 도 18b를 참조하면, 반도체 소자(10)를 기판(20)에 접합하는 공정을 수행한다. 마이크로 범프(150)의 제2접합재료(123)과 기판(20)의 단자(21)가 서로 접합된다.
다음으로 도 18c를 참조하면, 성장기판(30)을 반도체 소자(10)로부터 분리하는 공정을 수행한다. 예를 들어 레이저 리프트 오프 공정으로 성장기판(30)은 반도체 소자(10)로부터 분리될 수 있다.
도 17 및 도 18에서는 반도체 소자(10)를 양극산화막 기반 인터포저(100)에 먼저 접합하고 그 다음에 기판(20)에 접합하는 순서로 설명하였으나, 도 19 및 도 20에 도시된 바와 같이 양극산화막 기반 인터포저(100)를 기판(20)에 먼저 접합한 후 반도체 소자(10)를 접합하는 순서로 디스플레이를 제작할 수 있다.
먼저 도 19a를 참조하면, 상면에 단자(21)를 구비하는 기판(20)를 준비한다.
다음으로 도 19b를 참조하면, 양극산화막 기반 인터포저(100)를 기판(20) 상에 정렬하고 마이크로 범프(150)를 본딩 방식으로 제1접합재료(121)가 기판(20)의 단자(21)에 접합되도록 한다.
다음으로 도 19c를 참조하면, 성장기판(30)에서 제작된 반도체 소자(10)를 양극산화막 기반 인터포저(100) 상으로 위치시킨 다음 반도체 소자(10)의 단자(11)가 마이크로 범프(150)의 제2접합재료(123)에 접합되도록 한다. 여기서 반도체 소자(10)는 성장기판(30)에 의해 지지된 상태일 수 있고, 성장기판(30)에서 제작된 이후에 전사과정을 임시기판 또는 중간기판에 이송되어 임시기판 또는 중간기판에 해 지지된 상태일 수도 있다.
한편 도 19b에 도시된 구조에서 제1접합재료(121)를 기판(20)의 단자에 접합하지 않고, 도 19c에 도시된 구조에서 한 번의 본딩 공정을 통해 제1접합재료(121)와 제2접합재료(123)를 각각의 단자(11,21)에 동시에 접합할 수도 있다.
다음으로 도 20a를 참조하면 성장기판(30)를 반도체 소자(10)로부터 분리한다. 예를 들어 레이저 리프트 오프 공정으로 성장기판(30)은 반도체 소자(10)로부터 분리될 수 있다.
다음으로 도 20b에 도시된 바와 같이, 양극산화막 기반 인터포저(100)에서 양극산화막 재질의 바디(110)만을 에칭용액을 이용하여 선택적으로 제거한다. 이를 통해 반도체 소자(10)는 마이크로 범프(150)의 구성을 통해 기판(20)에 전기적으로 연결된다. 구체적으로 마이크로 범프(150)의 제1접합재료(121)를 통해 마이크로 범프(150)는 기판(20)의 단자(21)에 접합되고 마이크로 범프(150)의 제2접합재료(123)를 통해 마이크로 범프(150)는 반도체 소자(10)의 단자(11)에 접합된다.
미니 LED 또는 마이크로 LED 등과 같은 반도체 소자(10)를 포함하는 디스플레이는, 미니 LED 또는 마이크로 LED 등과 같은 반도체 소자(10), 반도체 소자(10)가 실장되는 기판(20) 및 반도체 소자(10)와 기판(20) 사이에 구비되는 마이크로 범프(150)를 포함한다. 마이크로 범프(150)는 기둥 형상으로 형성되고, 마이크로 범프(150)의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치(155)가 구비된다. 위와 같은 미세 트렌치(155)는 원주방향으로 그 깊이가 20㎚ 이상 1㎛이하의 산과 골이 반복되는 주름진 형태가 되므로, 마이크로 범프(150)의 측면에 있어서 표면적으로 크게 할 수 있는 효과를 가진다.
미니 LED 또는 마이크로 LED 등과 같은 반도체 소자(10)는 그 사이즈(가로, 세로)가 수 내지 수십 마이크로 미터 수준으로 작고 이로 인해 반도체 소자(10)에 구비되는 단자(11)들의 이격 거리도 수 내지 수십 마이크로 미터 수준으로 좁다. 본 발명의 바람직한 실시예에 따르면 이러한 반도체 소자(10)의 치수 범위에 있어서도 반도체 소자(10)를 기판(20)의 단자에 신뢰성있게 접합하는 것이 가능하게 된다.
이상과 같이, 본 발명의 바람직한 실시예에 따른 디스플레이는 전기 연결용 인터포저(100)를 이용하여 반도체 소자(10)와 기판(20)을 전기적으로 연결하게 된다. 본 발명의 바람직한 실시예는 별도의 제작된 전기 연결용 인터포저(100)를 이용하여 반도체 소자(10)와 기판(20)간을 접합하므로 제조 공정이 간단하고 생산 수율이 향상되는 효과를 발휘하게 된다.
또한 솔더 범프만으로 반도체 소자(10)와 기판(20)을 접합할 경우에는 접합시 솔더 범프가 용융되면서 인접한 솔더 범프와 단락될 가능성이 높아진다. 반면에, 본 발명의 바람직한 실시예에 따르면 상,하의 접합재료(120) 사이에 도금 공정으로 구비되는 전기 전도성 재료(130)의 구성을 채택함으로써 상,하의 접합재료(120)가 용융되더라도 인접하는 마이크로 범프(150)간의 단락될 가능성을 최소화할 수 있게 된다.
또한 솔더 범프만으로 반도체 소자(10)와 기판(20)을 접합할 경우에는, 범프 접속부에 전류 밀도와 열에너지가 집중되는 문제가 발생한다. 반면에 본 발명의 바람직한 실시예에 따르면, 상,하의 접합재료(120) 사이에 구비되는 전기 전도성 재료(130)의 구성을 채택함으로써 마이크로 범프(150)에 전류 밀도와 열에너지가 집중되는 현상을 완화할 수 있게 된다.
전술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.
10: 반도체 소자 20: 기판
100: 전기 연결용 인터포저 110: 바디
120: 접합재료 130: 전기 전도성 재료
200: 시드층 300: 몰딩층
400: 반도체 패키지 500: 다단 적층형 반도체 소자
600: 회로기판

Claims (21)

  1. 하부에 시드층이 구비된 양극산화막 재질의 바디를 준비하는 단계;
    상기 바디에 복수개의 관통홀을 형성하는 단계;
    상기 시드층을 이용하여 전기 도금하여 제1접합재료를 상기 관통홀 내부에 형성하는 단계;
    상기 제1접합재료를 이용하여 전기 도금하여 상기 제1접합재료의 상부에 전기 전도성 재료를 형성하는 단계;
    상기 전기 전도성 재료를 이용하여 전기 도금하여 상기 전기 전도성 재료의 상부에 제2접합재료를 형성하는 단계; 및
    상기 시드층을 제거하는 단계를 포함하는, 양극산화막 기반의 전기 연결용 인터포저의 제조방법.
  2. 제1항에 있어서,
    상기 전기 전도성 재료는, Cu, Al, W, Au, Ag, Mo, Ta 또는 이들을 포함하는 합금 중 적어도 어느 하나의 재질이고,
    상기 접합재료는, Sn, AgSn, Au, PbSn, SnAgCu, SnAgBi, AuSn, In, InSn 또는 Sn을 포함하는 함금 중 적어도 어느 하나의 재질인, 양극산화막 기반의 전기 연결용 인터포저의 제조방법.
  3. 제1항에 있어서,
    상기 관통홀의 단면은 원형 단면인, 양극산화막 기반의 전기 연결용 인터포저의 제조방법.
  4. 관통홀이 구비된 양극산화막 재질의 바디;
    상기 관통홀 내부에 구비된 전기 전도성 재료; 및
    상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함하는, 양극산화막 기반의 전기 연결용 인터포저.
  5. 제4항에 있어서,
    상기 전기 전도성 재료는, Cu, Al, W, Au, Ag, Mo, Ta 또는 이들을 포함하는 합금 중 적어도 어느 하나의 재질이고,
    상기 접합재료는, Sn, AgSn, Au, PbSn, SnAgCu, SnAgBi, AuSn, In, InSn 또는 Sn을 포함하는 함금 중 적어도 어느 하나의 재질인, 양극산화막 기반의 전기 연결용 인터포저
  6. 제4항에 있어서,
    상기 접합재료는,
    상기 전기 전도성 재료의 하부에 구비되는 제1접합재료; 및
    상기 전기 전도성 재료의 상부에 구비되는 제2접합재료를 포함하는, 양극산화막 기반의 전기 연결용 인터포저.
  7. 제4항에 있어서,
    상기 접합재료와 상기 전기 전도성 재료의 높이는 상기 바디의 높이와 동일 높이로 형성되는, 양극산화막 기반의 전기 연결용 인터포저.
  8. 반도체 소자;
    상기 반도체 소자가 실장되는 기판; 및
    상기 반도체 소자와 상기 기판 사이에 구비되는 전기 연결용 인터포저를 포함하되,
    상기 전기 연결용 인터포저는,
    관통홀이 구비된 양극산화막 재질의 바디;
    상기 관통홀 내부에 구비된 전기 전도성 재료; 및
    상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함하는, 반도체 패키지.
  9. 반도체 소자;
    상기 반도체 소자가 실장되는 기판; 및
    상기 기판 하부에 구비되는 전기 연결용 인터포저를 포함하되,
    상기 전기 연결용 인터포저는,
    관통홀이 구비된 양극산화막 재질의 바디;
    상기 관통홀 내부에 구비된 전기 전도성 재료; 및
    상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함하는, 반도체 패키지.
  10. 복수개의 반도체 소자; 및
    상기 반도체 소자 사이에 구비되는 전기 연결용 인터포저를 포함하되,
    상기 전기 연결용 인터포저는,
    관통홀이 구비된 양극산화막 재질의 바디;
    상기 관통홀 내부에 구비된 전기 전도성 재료; 및
    상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함하는, 다단 적층형 반도체 소자.
  11. 기판 상에 반도체 소자가 실장되어 형성되는 반도체 패키지의 제조방법에 있어서,
    관통홀이 구비된 양극산화막 재질의 바디의 상기 관통홀 내부에 구비된 전기 전도성 재료와 상기 전기 전도성 재료의 상,하부에 형성된 제1,2접합 재료가 구비된 전기 연결용 인터포저를 상기 반도체 소자와 상기 기판 사이에 구비하는 단계; 및
    상기 제1접합재료를 상기 기판의 단자와 접합하고 상기 제2접합재료를 상기 반도체 소자의 단자와 접합하는 단계를 포함하는, 반도체 패키지의 제조방법.
  12. 기판 상에 반도체 소자가 실장되어 형성되는 반도체 패키지의 제조방법에 있어서,
    관통홀이 구비된 양극산화막 재질의 바디의 상기 관통홀 내부에 구비된 전기 전도성 재료와 상기 전기 전도성 재료의 상,하부에 형성된 제1,2접합 재료가 구비된 전기 연결용 인터포저를 상기 기판의 하부에 구비하는 단계; 및
    상기 제2접합재료를 상기 기판의 단자와 접합하는 단계를 포함하는, 반도체 패키지의 제조방법.
  13. 제11항 또는 제12항에 있어서,
    상기 양극산화막 재질의 바디를 제거하는 단계를 더 포함하는, 반도체 패키지의 제조방법.
  14. 복수개의 반도체 소자를 적층하여 다단 적층형 반도체 소자의 제조방법에 있어서,
    관통홀이 구비된 양극산화막 재질의 바디의 상기 관통홀 내부에 구비된 전기 전도성 재료와 상기 전기 전도성 재료의 상,하부에 형성된 제1,2접합 재료가 구비된 전기 연결용 인터포저를 상기 반도체 소자들 사이에 구비하는 단계; 및
    상기 제1접합재료를 상부에 위치하는 상기 반도체 소자의 단자와 접합하고 상기 제2접합재료를 하부에 위치하는 상기 반도체 소자의 단자와 접합하는 단계를 포함하는 다단 적층형 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 양극산화막 재질의 바디를 제거하는 단계를 더 포함하는, 다단 적층형 반도체 소자의 제조방법.
  16. 반도체 소자;
    상기 반도체 소자가 실장되는 기판; 및
    상기 반도체 소자와 상기 기판 사이에 구비되는 전기 연결용 인터포저를 포함하되,
    상기 전기 연결용 인터포저는,
    관통홀이 구비된 양극산화막 재질의 바디;
    상기 관통홀 내부에 구비된 전기 전도성 재료; 및
    상기 관통홀 내부에 구비되며 상기 전기 전도성 재료의 상부와 하부 중 적어도 일부에 구비되는 접합 재료를 포함하는, 디스플레이.
  17. 기판 상에 반도체 소자가 실장되어 형성되는 디스플레이의 제조방법에 있어서,
    관통홀이 구비된 양극산화막 재질의 바디의 상기 관통홀 내부에 구비된 전기 전도성 재료와 상기 전기 전도성 재료의 상,하부에 형성된 제1,2접합 재료가 구비된 전기 연결용 인터포저를 상기 반도체 소자와 상기 기판 사이에 구비하는 단계; 및
    상기 제1접합재료를 상기 기판의 단자와 접합하고 상기 제2접합재료를 상기 반도체 소자의 단자와 접합하는 단계를 포함하는, 디스플레이의 제조방법.
  18. 반도체 소자;
    상기 반도체 소자가 실장되는 기판; 및
    상기 반도체 소자와 상기 기판 사이에 구비되는 마이크로 범프를 포함하되,
    상기 마이크로 범프는 기둥 형상으로 형성되고,
    상기 마이크로 범프의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치가 구비되는, 반도체 패키지.
  19. 반도체 소자;
    상기 반도체 소자가 실장되는 기판; 및
    상기 기판 하부에 구비되는 마이크로 범프를 포함하되,
    상기 마이크로 범프는 기둥 형상으로 형성되고,
    상기 마이크로 범프의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치가 구비되는, 반도체 패키지.
  20. 복수개의 반도체 소자; 및
    상기 반도체 소자 사이에 구비되는 마이크로 범프를 포함하되,
    상기 마이크로 범프는 기둥 형상으로 형성되고,
    상기 마이크로 범프의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치가 구비되는, 다단 적층형 반도체 소자.
  21. 반도체 소자;
    상기 반도체 소자가 실장되는 기판; 및
    상기 반도체 소자와 상기 기판 사이에 구비되는 마이크로 범프를 포함하되,
    상기 마이크로 범프는 기둥 형상으로 형성되고,
    상기 마이크로 범프의 외주면에는 원주 방향으로 산과 골이 반복되는 미세 트렌치가 구비되는, 디스플레이.

KR1020210044806A 2021-04-06 2021-04-06 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법 KR20220138732A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020210044806A KR20220138732A (ko) 2021-04-06 2021-04-06 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법
PCT/KR2022/004064 WO2022215907A1 (ko) 2021-04-06 2022-03-23 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법
CN202280023322.0A CN117136433A (zh) 2021-04-06 2022-03-23 用于电性连接的正极氧化物层类中介板与其制造方法、半导体封装与其制造方法、多段积层型半导体元件与其制造方法、显示器与其制造方法
US18/285,389 US20240112968A1 (en) 2021-04-06 2022-03-23 Anodic aluminum oxide film-based interposer for electrical connection and manufacturing method therefor, semiconductor package and manufacturing method therefor, multi-stacked semiconductor device and manufacturing method therefor, display and manufacturing method therefor
TW111111300A TW202240030A (zh) 2021-04-06 2022-03-25 用於電性連接之陽極氧化膜類中介板與其製造方法、半導體封裝與其製造方法、多段積層型半導體元件與其製造方法以及顯示器與其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210044806A KR20220138732A (ko) 2021-04-06 2021-04-06 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20220138732A true KR20220138732A (ko) 2022-10-13

Family

ID=83546428

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210044806A KR20220138732A (ko) 2021-04-06 2021-04-06 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법

Country Status (5)

Country Link
US (1) US20240112968A1 (ko)
KR (1) KR20220138732A (ko)
CN (1) CN117136433A (ko)
TW (1) TW202240030A (ko)
WO (1) WO2022215907A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101610326B1 (ko) 2009-05-06 2016-04-07 엘지이노텍 주식회사 플립 칩 마이크로 범프 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217264A (ja) * 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法および製造装置
US7510928B2 (en) * 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
KR101388849B1 (ko) * 2012-05-31 2014-04-23 삼성전기주식회사 패키지 기판 및 패키지 기판 제조 방법
JP5752741B2 (ja) * 2012-09-26 2015-07-22 富士フイルム株式会社 多層基板および半導体パッケージ
KR101465361B1 (ko) * 2013-08-30 2014-11-25 성균관대학교산학협력단 인터포저 기판 및 이의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101610326B1 (ko) 2009-05-06 2016-04-07 엘지이노텍 주식회사 플립 칩 마이크로 범프 제조방법

Also Published As

Publication number Publication date
WO2022215907A1 (ko) 2022-10-13
US20240112968A1 (en) 2024-04-04
TW202240030A (zh) 2022-10-16
CN117136433A (zh) 2023-11-28

Similar Documents

Publication Publication Date Title
CN107799499B (zh) 半导体封装结构及其制造方法
US9478486B2 (en) Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV
US10186496B2 (en) Semiconductor device and method for manufacturing semiconductor device to prevent separation of terminals
CN107039366B (zh) 半导体器件结构及其形成方法
US7335987B2 (en) Semiconductor package and method for manufacturing the same
US8786076B2 (en) Semiconductor device and method of forming a thermally reinforced semiconductor die
CN107437545B (zh) 半导体器件与其的制造方法
US11532569B2 (en) Method for manufacturing semiconductor package structure
US8893379B2 (en) Manufacturing method of package structure
US11382214B2 (en) Electronic package, assemble substrate, and method for fabricating the assemble substrate
US20210143099A1 (en) Method of manufacturing a semiconductor structure
JP2009152503A (ja) 半導体装置及びその製造方法
KR101494414B1 (ko) 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법
US9741680B1 (en) Wire bond through-via structure and method
JP2011054652A (ja) 半導体装置及びその製造方法
KR20220138732A (ko) 양극산화막 기반의 전기 연결용 인터포저 및 그 제조방법, 반도체 패키지 및 그 제조방법, 다단 적층형 반도체 소자 및 그 제조방법 및 디스플레이 및 그 제조방법
KR20230024650A (ko) 마이크로 범프, 이를 구비하는 전기 연결용 인터포저, 반도체 패키지, 다단 적층형 반도체 소자 및 디스플레이
KR20220165295A (ko) 마이크로 범프, 이를 구비하는 전기 연결용 인터포저, 반도체 패키지, 다단 적층형 반도체 소자 및 디스플레이
US11437336B2 (en) Semiconductor package structure with landing pads and manufacturing method thereof
US9355902B2 (en) Method of fabricating semiconductor apparatus with through-silicon via and method of fabricating stack package including the semiconductor chip
US20200075554A1 (en) Electronic package and method for fabricating the same
JP2007207906A (ja) 半導体集積回路および半導体集積回路の製造方法
US20120080706A1 (en) Chip package and method for forming the same
US20230136788A1 (en) Semiconductor substrate structure and manufacturing method thereof
KR20220014680A (ko) 양극산화막 기판 베이스, 이를 구비하는 양극산화막 기판부, 이를 구비하는 양극산화막 기반 인터포저 및 이를 구비하는 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination