CN105810593B - 一种扇出型封装结构及其封装方法 - Google Patents

一种扇出型封装结构及其封装方法 Download PDF

Info

Publication number
CN105810593B
CN105810593B CN201610302513.7A CN201610302513A CN105810593B CN 105810593 B CN105810593 B CN 105810593B CN 201610302513 A CN201610302513 A CN 201610302513A CN 105810593 B CN105810593 B CN 105810593B
Authority
CN
China
Prior art keywords
layer
substrate
fan
package structure
out package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610302513.7A
Other languages
English (en)
Other versions
CN105810593A (zh
Inventor
仇月东
林正忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
SJ Semiconductor Jiangyin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SJ Semiconductor Jiangyin Corp filed Critical SJ Semiconductor Jiangyin Corp
Priority to CN201610302513.7A priority Critical patent/CN105810593B/zh
Publication of CN105810593A publication Critical patent/CN105810593A/zh
Application granted granted Critical
Publication of CN105810593B publication Critical patent/CN105810593B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)

Abstract

本发明提供一种扇出型封装结构及其封装方法，该封装结构包括：衬底，所述衬底的正面形成有粘合层，所述衬底及粘合层中形成有与芯片电引出对应的通孔结构，所述通孔结构内填充有导电材料；芯片，对应于通孔结构附着于所述粘合层上，实现芯片的电引出；封装材料，覆盖于所述芯片之上；重新布线层，形成于所述衬底背面；以及电极凸点，形成于所述重新布线层之上。本发明在衬底及粘合层中制作出导电通孔结构，将芯片附着于粘合层后直接通过导电通孔实现电性引出，不需要去除该衬底结构，从而避免了粘合层的变形扭曲现象，大大提高了产品封装的可靠性。本发明方法及结构简单，在半导体制造领域具有广泛的应用前景。

Description

一种扇出型封装结构及其封装方法
技术领域
本发明涉及一种封装结构及封装方法，特别是涉及一种扇出型封装结构及其封装方法。
背景技术
随着集成电路制造业的快速发展，人们对集成电路的封装技术的要求也不断提高，现有的封装技术包括球栅阵列封装(BGA)、芯片尺寸封装(CSP)、圆片级封装(WLP)、三维封装(3D)和系统封装(SiP)等。其中，圆片级封装(WLP)由于其出色的优点逐渐被大部分的半导体制造者所采用，它的全部或大部分工艺步骤是在已完成前工序的硅圆片上完成的，最后将圆片直接切割成分离的独立器件。圆片级封装(WLP)具有其独特的优点：①封装加工效率高，可以多个圆片同时加工；②具有倒装芯片封装的优点，即轻、薄、短、小；③与前工序相比，只是增加了引脚重新布线(RDL)和凸点制作两个工序，其余全部是传统工艺；④减少了传统封装中的多次测试。因此世界上各大型IC封装公司纷纷投入这类WLP的研究、开发和生产。
扇出型晶圆级封装由于具有小型化、低成本和高集成度等优点，在移动设备厂商等制造商中，具有较高的关注度。扇出型晶圆级封装目前最适合高要求的移动/无线市场，并且对其它关注高性能和小尺寸的市场，也具有很强的吸引力。
传统的扇出型芯片封装技术，通常是将半导体芯片直接粘贴于粘合层上，然后将半导体芯片转移至支撑衬底或支架上。然而，由于粘合层容易变形扭曲，大大影响了产品封装的可靠性，降低了产品性能。
现有的一种解决方案是先将粘合层附着于一个刚性载体上，然后将半导体芯片粘贴于粘合层的另一面上，最后再将半导体芯片转移至支撑衬底或支架上。然而，这种方法后面依然需要将刚性载体去除，刚性载体被去除后，粘合层的变形扭曲现象依然会多多少少存在，一定程度上会影响到产品封装的可靠性。
基于以上所述，提供一种可以有效解决由于变形扭曲现象导致产品封装可靠性降低的缺陷的封装结构及封装方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扇出型封装结构及其封装方法，用于解决现有技术中由于变形扭曲现象导致产品封装可靠性降低的问题。
为实现上述目的及其他相关目的，本发明提供一种扇出型封装结构的封装方法，所述封装方法包括步骤：步骤1)，提供一衬底，于所述衬底正面制作出与芯片电引出对应的凹槽孔；步骤2)，于具有凹槽孔的衬底正面形成粘合层，并于对应凹槽孔的位置将芯片附着于所述粘合层上；步骤3)，采用封装材料封装所述芯片；步骤4)，从背面减薄所述衬底，露出各凹槽孔；步骤5)，去除各凹槽孔内的粘合层，形成通孔结构；步骤6)，于各通孔结构内填充导电材料，实现芯片的电引出；步骤7)，于衬底背面制作重新布线层以及电极凸点，形成扇出型封装结构。
作为本发明的扇出型封装结构的封装方法的一种优选方案，还包括步骤8)，于切割道区域的重新布线层中形成开孔，然后采用塑封材料对所述扇出型封装结构的侧面、电极凸点、重新布线层进行封装，露出所述电极凸点，形成三围保护结构。
作为本发明的扇出型封装结构的封装方法的一种优选方案，所述衬底包括玻璃衬底、陶瓷衬底、硅衬底、氧化硅衬底及刚性的聚合物衬底中的一种。
作为本发明的扇出型封装结构的封装方法的一种优选方案，步骤1)中，制作所述凹槽孔工艺包括光刻工艺、激光钻孔工艺，钻孔机械工艺及深反应离子刻蚀工艺中的一种。
作为本发明的扇出型封装结构的封装方法的一种优选方案，步骤2)中，所述粘合层包括胶带、通过旋涂工艺制作的粘合胶或环氧树脂中的一种。
作为本发明的扇出型封装结构的封装方法的一种优选方案，所述封装材料包括聚酰亚胺、硅胶以及环氧树脂中的一种。
作为本发明的扇出型封装结构的封装方法的一种优选方案，步骤6)包括：步骤6-1)，采用溅射工艺于各通孔内形成种子层，所述种子层包括铜层，或者铜与钛的叠层；步骤6-2)，采用电镀工艺于各通孔内形成导电金属，所述导电金属包括铜；步骤6-3)，采用机械化学抛光的方式对填充完的通孔表面进行平坦化处理。
作为本发明的扇出型封装结构的封装方法的一种优选方案，步骤7)制作所述重新布线层包括步骤：步骤7-1)，于衬底背面形成第一介质层并开孔，形成与金属布线对应的图形化的介质层；步骤7-2)，于所述第一介质层表面制作图形化的金属布线层；步骤7-3)，于上述第一介质层表面形成第二介质层，并开孔，形成于植球金属层对应的图形化介质层；步骤7-4)，于第二介质层表面形成图形化的植球金属层。
作为本发明的扇出型封装结构的封装方法的一种优选方案，步骤7)制作所述重新布线层包括的金属布线层包括一层金属、两层金属或多层金属，每层金属布线层之间以介质层隔开。
进一步地，所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
本发明还提供一种扇出型封装结构，包括：衬底，所述衬底的正面形成有粘合层，所述衬底及粘合层中形成有与芯片电引出对应的通孔结构，所述通孔结构内填充有导电材料；芯片，对应于通孔结构附着于所述粘合层上，实现芯片的电引出；封装材料，覆盖于所述芯片之上；重新布线层，形成于所述衬底背面；以及电极凸点，形成于所述重新布线层之上。
作为本发明的扇出型封装结构的一种优选方案，还包括塑封材料，封装于所述扇出型封装结构的侧面、电极凸点及重新布线层，露出所述电极凸点，形成三维保护结构。
作为本发明的扇出型封装结构的一种优选方案，所述衬底包括玻璃衬底、陶瓷衬底、硅衬底、氧化硅衬底及刚性的聚合物衬底中的一种。
作为本发明的扇出型封装结构的一种优选方案，所述粘合层包括胶带、通过旋涂工艺制作的粘合胶或环氧树脂中的一种。
作为本发明的扇出型封装结构的一种优选方案，所述封装材料包括聚酰亚胺、硅胶以及环氧树脂中的一种。
作为本发明的扇出型封装结构的一种优选方案，所述导电材料包括种子层以及导电金属，所述种子层包括铜层，或者铜与钛的叠层，所述导电金属包括铜；
作为本发明的扇出型封装结构的一种优选方案，所述重新布线层包括图形化的介质层以及图形化的金属布线层。
作为本发明的扇出型封装结构的一种优选方案，所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
如上所述，本发明的扇出型封装结构及其封装方法，具有以下有益效果：本发明在衬底及粘合层中制作出导电通孔结构，将芯片附着于粘合层后直接通过导电通孔实现电性引出，不需要去除该衬底结构，从而避免了粘合层的变形扭曲现象，大大提高了产品封装的可靠性。本发明方法及结构简单，在半导体制造领域具有广泛的应用前景。
附图说明
图1～图12显示为本发明的扇出型封装结构的封装方法各步骤所呈现的结构示意图，其中，图12显示为本发明的扇出型封装结构的结构示意图。
元件标号说明
101 衬底
102 凹槽孔
103 粘合层
104 芯片
105 封装材料
106 通孔结构
107 导电材料
108 重新布线层
109 电极凸点
110 塑封材料
111 开孔
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图12所示，本实施例提供一种扇出型封装结构的封装方法，所述封装方法包括步骤：
如图1～图2所示，首先进行步骤1)，提供一衬底101，于所述衬底101正面制作出与芯片104电引出对应的凹槽孔102。
作为示例，所述衬底101包括玻璃衬底、陶瓷衬底、硅衬底、氧化硅衬底及刚性的聚合物衬底中的一种。在本实施例中，所述衬底101选用为硅衬底。
作为示例，步骤1)中，制作所述凹槽孔102工艺包括光刻工艺、激光钻孔工艺，钻孔机械工艺及深反应离子刻蚀工艺中的一种。在本实施例中，采用深反应离子刻蚀工艺制作出所述凹槽孔102。
另外，在本实施例中，在刻蚀出所述凹槽孔102的同时，可以同时对切割道区域进行刻蚀，制作出切割道，以节省后续切割工艺的成本，提高制作的效率。
如图3～图4所示，然后进行步骤2)，于具有凹槽孔102的衬底101正面形成粘合层103，并于对应凹槽孔102的位置将芯片104附着于所述粘合层103上。
作为示例，步骤2)中，所述粘合层103包括胶带、通过旋涂工艺制作的粘合胶或环氧树脂中的一种。在本实施例中，所述粘合层103选用为通过旋涂工艺制作的粘合胶。
如图5所示，接着进行步骤3)，采用封装材料105封装所述芯片104。
作为示例，所述封装材料105包括聚酰亚胺、硅胶以及环氧树脂中的一种。
如图6所示，然后进行步骤4)，从背面减薄所述衬底101，露出各凹槽孔102。
作为示例，可以采用如机械研磨等工艺减薄所述衬底101，直至露出各凹槽孔102为止。
如图7所示，接着进行步骤5)，去除各凹槽孔102内的粘合层103，形成通孔结构106。
作为示例，若所述粘合层103选用为光敏粘合胶，则可以采用曝光的方式去除各凹槽孔102内的粘合层103。
如图8所示，然后进行步骤6)，于各通孔结构106内填充导电材料107，实现芯片104的电引出；
步骤6-1)，采用溅射工艺于各通孔内形成种子层，所述种子层包括铜层，或者铜与钛的叠层；
步骤6-2)，采用电镀工艺于各通孔内形成导电金属，所述导电金属包括铜；
步骤6-3)，采用机械化学抛光的方式对填充完的通孔表面进行平坦化处理。
如图9～图10所示，接着进行步骤7)，于衬底101背面制作重新布线层108以及电极凸点109。
作为示例，步骤7)制作所述重新布线层108包括步骤：
步骤7-1)，于衬底背面形成第一介质层并开孔，形成与金属布线对应的图形化的介质层；
步骤7-2)，于所述第一介质层表面制作图形化的金属布线层；
步骤7-3)，于上述第一介质层表面形成第二介质层，并开孔，形成于植球金属层对应的图形化介质层；
步骤7-4)，于第二介质层表面形成图形化的植球金属层。进一步地，所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
需要说明的是，本步骤7)制作所述重新布线层包括的金属布线层可以包括一层金属、两层金属或多层金属，每层金属布线层之间以介质层隔开。
作为示例，所述电极凸点109的材料包括Sn。
如图12所示，最后进行步骤8)，于切割道区域的重新布线层中形成开孔111，然后采用塑封材料110对所述扇出型封装结构的侧面、电极凸点、重新布线层进行封装，露出所述电极凸点，形成三围保护结构。
如图12所示，本实施例还提供一种扇出型封装结构，包括：衬底101，所述衬底101的正面形成有粘合层103，所述衬底101及粘合层103中形成有与芯片104电引出对应的通孔结构106，所述通孔结构106内填充有导电材料107；芯片104，对应于通孔结构106附着于所述粘合层103上，实现芯片104的电引出；封装材料105，覆盖于所述芯片104之上；重新布线层108，形成于所述衬底101背面；以及电极凸点109，形成于所述重新布线层108之上。所述扇出型封装结构还包括塑封材料110，封装于所述扇出型封装结构的侧面、电极凸点及重新布线层，露出所述电极凸点，形成三维保护结构。
作为示例，所述衬底101包括玻璃衬底、陶瓷衬底、硅衬底、氧化硅衬底及刚性的聚合物衬底中的一种。
作为示例，所述粘合层103包括胶带、通过旋涂工艺制作的粘合胶或环氧树脂中的一种。
作为示例，所述封装材料105包括聚酰亚胺、硅胶以及环氧树脂中的一种。
作为示例，所述导电材料107包括种子层以及导电金属，所述种子层包括铜层，或者铜与钛的叠层，所述导电金属包括铜；
作为示例，所述重新布线层108包括图形化的介质层以及图形化的金属布线层。
作为示例，所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
如上所述，本发明的扇出型封装结构及其封装方法，具有以下有益效果：本发明在衬底及粘合层103中制作出导电通孔结构106，将芯片104附着于粘合层103后直接通过导电通孔实现电性引出，不需要去除该衬底结构，从而避免了粘合层103的变形扭曲现象，大大提高了产品封装的可靠性。本发明方法及结构简单，在半导体制造领域具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种扇出型封装结构的封装方法，其特征在于，所述封装方法包括步骤：
步骤1)，提供一衬底，于所述衬底正面制作出与芯片电引出对应的凹槽孔；
步骤2)，于具有凹槽孔的衬底正面形成粘合层，并于对应凹槽孔的位置将芯片附着于所述粘合层上；
步骤3)，采用封装材料封装所述芯片；
步骤4)，从背面减薄所述衬底，露出各凹槽孔；
步骤5)，去除各凹槽孔内的粘合层，形成通孔结构；
步骤6)，于各通孔结构内填充导电材料，实现芯片的电引出；
步骤7)，于衬底背面制作重新布线层以及电极凸点，形成扇出型封装结构。
2.根据权利要求1所述的扇出型封装结构的封装方法，其特征在于：还包括步骤8)，于切割道区域的重新布线层中形成开孔，然后采用塑封材料对所述扇出型封装结构的侧面、电极凸点、重新布线层进行封装，露出所述电极凸点，形成三围保护结构。
3.根据权利要求1所述的扇出型封装结构的封装方法，其特征在于：所述衬底包括玻璃衬底、陶瓷衬底、硅衬底、氧化硅衬底及刚性的聚合物衬底中的一种。
4.根据权利要求1所述的扇出型封装结构的封装方法，其特征在于：步骤1)中，制作所述凹槽孔工艺包括光刻工艺、激光钻孔工艺，钻孔机械工艺及深反应离子刻蚀工艺中的一种。
5.根据权利要求1所述的扇出型封装结构的封装方法，其特征在于：步骤2)中，所述粘合层包括胶带、通过旋涂工艺制作的粘合胶或环氧树脂中的一种。
6.根据权利要求1所述的扇出型封装结构的封装方法，其特征在于：所述封装材料包括聚酰亚胺、硅胶以及环氧树脂中的一种。
7.根据权利要求1所述的扇出型封装结构的封装方法，其特征在于：步骤6)包括：
步骤6-1)，采用溅射工艺于各通孔内形成种子层，所述种子层包括铜层，或者铜与钛的叠层；
步骤6-2)，采用电镀工艺于各通孔内形成导电金属，所述导电金属包括铜；
步骤6-3)，采用机械化学抛光的方式对填充完的通孔表面进行平坦化处理。
8.根据权利要求1所述的扇出型封装结构的封装方法，其特征在于：步骤7)制作所述重新布线层包括步骤：
步骤7-1)，于衬底背面形成第一介质层并开孔，形成与金属布线对应的图形化的介质层；
步骤7-2)，于所述第一介质层表面制作图形化的金属布线层；
步骤7-3)，于上述第一介质层表面形成第二介质层，并开孔，形成于植球金属层对应的图形化介质层；
步骤7-4)，于第二介质层表面形成图形化的植球金属层。
9.根据权利要求1所述的扇出型封装结构的封装方法，其特征在于：步骤7)制作所述重新布线层包括的金属布线层包括一层金属或多层金属，每层金属布线层之间以介质层隔开。
10.根据权利要求8所述的扇出型封装结构的封装方法，其特征在于：所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
CN201610302513.7A 2016-05-09 2016-05-09 一种扇出型封装结构及其封装方法 Active CN105810593B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610302513.7A CN105810593B (zh) 2016-05-09 2016-05-09 一种扇出型封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610302513.7A CN105810593B (zh) 2016-05-09 2016-05-09 一种扇出型封装结构及其封装方法

Publications (2)

Publication Number Publication Date
CN105810593A CN105810593A (zh) 2016-07-27
CN105810593B true CN105810593B (zh) 2019-01-04

Family

ID=56456711

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610302513.7A Active CN105810593B (zh) 2016-05-09 2016-05-09 一种扇出型封装结构及其封装方法

Country Status (1)

Country Link
CN (1) CN105810593B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690180B (zh) * 2018-07-04 2021-04-20 欣兴电子股份有限公司 电路板元件的制作方法
CN109671700A (zh) * 2018-12-26 2019-04-23 华进半导体封装先导技术研发中心有限公司 一种扇出型芯片封装结构及其制造方法
CN110676240A (zh) * 2019-10-16 2020-01-10 上海先方半导体有限公司 一种2.5d封装结构及其制造方法
CN114111474A (zh) * 2021-12-07 2022-03-01 北京智芯传感科技有限公司 一种mems冲击片及其晶圆级制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040043533A1 (en) * 2002-08-27 2004-03-04 Chua Swee Kwang Multi-chip wafer level system packages and methods of forming same
US20150021764A1 (en) * 2013-07-19 2015-01-22 Amkor Technology, Inc. Semiconductor device with redistribution layers on partial encapsulation and non-photosensitive passivation layers
CN105070671A (zh) * 2015-09-10 2015-11-18 中芯长电半导体（江阴）有限公司 一种芯片封装方法
CN206134648U (zh) * 2016-05-09 2017-04-26 中芯长电半导体（江阴）有限公司 一种扇出型封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040043533A1 (en) * 2002-08-27 2004-03-04 Chua Swee Kwang Multi-chip wafer level system packages and methods of forming same
US20150021764A1 (en) * 2013-07-19 2015-01-22 Amkor Technology, Inc. Semiconductor device with redistribution layers on partial encapsulation and non-photosensitive passivation layers
CN105070671A (zh) * 2015-09-10 2015-11-18 中芯长电半导体（江阴）有限公司 一种芯片封装方法
CN206134648U (zh) * 2016-05-09 2017-04-26 中芯长电半导体（江阴）有限公司 一种扇出型封装结构

Also Published As

Publication number Publication date
CN105810593A (zh) 2016-07-27

Similar Documents

Publication Publication Date Title
CN106952831B (zh) 使用热与机械强化层的装置及其制造方法
CN105514071B (zh) 一种扇出型芯片的封装方法及封装结构
US9111870B2 (en) Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
CN103165477B (zh) 形成垂直互连结构的方法和半导体器件
CN106033751B (zh) 封装件及封装件的形成方法
US10141222B2 (en) Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
WO2017124671A1 (zh) 一种扇出型芯片的封装方法及封装结构
CN104253058B (zh) 在扇出型wlcsp上堆叠半导体小片的方法及半导体装置
WO2017024794A1 (zh) 晶圆级芯片封装方法
US20160118332A1 (en) Semiconductor Device and Method of Fabricating 3D Package With Short Cycle Time and High Yield
CN106169452A (zh) 半导体封装组件及其制造方法
CN105140213A (zh) 一种芯片封装结构及封装方法
CN105810593B (zh) 一种扇出型封装结构及其封装方法
CN108538781A (zh) 用于应用处理器和存储器集成的薄3d扇出嵌入式晶片级封装（ewlb）
WO2017024847A1 (zh) 晶圆级芯片封装方法
TW201044499A (en) Semiconductor die and method of forming through organic vias having varying width in peripheral region of the die
TW201142932A (en) Semiconductor device and method of forming sacrifical protective layer to protect semiconductor die edge during singulation
TW201411751A (zh) 於扇出晶圓級晶片尺寸封裝形成兩側互連結構的半導體裝置及方法
CN107507821A (zh) 集成图像传感器芯片及逻辑芯片的封装结构及封装方法
CN110323197A (zh) 用于超高密度芯片FOSiP封装的结构及其制备方法
CN107785339A (zh) 3d芯片封装结构及其制备方法
CN107452702A (zh) 半导体芯片的封装结构及封装方法
CN103035578B (zh) 形成具有较大载体的重构晶片的半导体器件和方法
CN206134648U (zh) 一种扇出型封装结构
WO2017024846A1 (zh) 晶圆级芯片封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City)

Patentee after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd.

Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province

Patentee before: SJ Semiconductor (Jiangyin) Corp.

CP03 Change of name, title or address