TW202111885A - 半導體封裝件及其製造方法 - Google Patents

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Abstract

半導體封裝件包括：第一晶片堆疊物，包括多個第一半導體晶片；第一垂直互連器，其中，多個第一半導體晶片當中除至少最上第一半導體晶片外的各個其它第一半導體晶片包括：由第一半導體晶片沿第一方向的兩個側表面和第一半導體晶片沿與第一方向交叉的第二方向的兩個側表面限定的作用表面；第一一側晶片墊；第一另一側晶片墊；第一再分佈墊，其中，多個第一半導體晶片在與第一和第二方向交叉的第三方向上朝一側偏移堆疊，該一側遠離第一方向的一側表面和第二方向的一側表面，以暴露第一一側晶片墊和第一再分佈墊，其中，電耦接到第一半導體晶片的第一垂直互連器的一端分別連接到第一一側晶片墊和第一再分佈墊。

Description

半導體封裝件及其製造方法
本揭示內容總體上涉及半導體封裝件，更具體地，涉及一種包括堆疊在其中的多個晶片的半導體封裝件。 相關申請的交叉引用
本申請案主張2019年9月6日提交的韓國專利申請案第 10-2019-0110687號的優先權，其整體通過引用併入本文。
電子產品需要在具有較小體積的同時處理大量的數據。因此，有必要增加這些電子產品中使用的半導體裝置的整合度。
然而，由於半導體整合技術的限制，無法僅通過單個半導體晶片滿足所需功能。因此，製造具有嵌入在其中的多個半導體晶片的半導體封裝件。
儘管半導體封裝件包括多個半導體晶片，但是根據要安裝半導體封裝件的應用的要求，半導體封裝件需要具有指定的尺寸或比指定的尺寸小的尺寸。
在實施方式中，一種半導體封裝件可包括：第一晶片堆疊物，其包括在垂直方向上堆疊的多個第一半導體晶片；以及多個第一垂直互連器，其分別電耦接到所述多個第一半導體晶片，並在垂直方向上延伸，其中，所述多個第一半導體晶片當中的除了至少最上第一半導體晶片之外的其它第一半導體晶片中的每一個包括：由第一半導體晶片在第一方向上的兩個側表面以及第一半導體晶片在與第一方向交叉的第二方向上的兩個側表面限定的作用表面；設置在作用表面的靠近第一方向上的一個側表面的邊緣處的第一一側晶片墊；設置在作用表面的靠近第一方向上的另一側表面的邊緣處的第一另一側晶片墊；以及電耦接到第一另一側晶片墊並設置在作用表面的靠近第二方向上的一個側表面的邊緣處的第一再分佈墊，其中，所述多個第一半導體晶片在與第一方向和第二方向交叉的第三方向上朝著一側偏移堆疊，所述一側遠離第一方向上的所述一個側表面和第二方向上的所述一個側表面，以便暴露第一一側晶片墊和第一再分佈墊，其中，電耦接到第一半導體晶片的多個第一垂直互連器的一端分別連接到第一一側晶片墊和第一再分佈墊。
在實施方式中，一種半導體封裝件可包括：第一晶片堆疊物，其包括在垂直方向上堆疊的多個第一半導體晶片；多個第一垂直互連器，其分別電耦接到所述多個第一半導體晶片，並在垂直方向上延伸；第二晶片堆疊物，其設置在第一晶片堆疊物上，並且包括在垂直方向上堆疊的多個第二半導體晶片，多個所述第二半導體晶片包括其它第二半導體晶片和最上第二半導體晶片；以及多個第二垂直互連器，其分別電耦接到所述多個第二半導體晶片，並在垂直方向上延伸。各個第一半導體晶片可包括：由第一半導體晶片在第一方向上的兩個側表面以及第一半導體晶片在與第一方向交叉的第二方向上的兩個側表面限定的作用表面；設置在作用表面的靠近第一方向上的一個側表面的邊緣處的第一一側晶片墊；設置在作用表面的靠近第一方向上的另一側表面的邊緣處的第一另一側晶片墊；以及電耦接到第一另一側晶片墊並設置在作用表面的靠近第二方向上的兩個側表面之間的一個側表面的邊緣處的第一再分佈墊。所述多個第一半導體晶片可在與第一方向和第二方向交叉的第三方向上朝著一側偏移堆疊，所述一側與第一方向上的所述一個側表面和第二方向上的所述一個側表面間隔開，以便暴露第一一側晶片墊和第一再分佈墊。各個第一垂直互連器的一端可連接到第一一側晶片墊和第一再分佈墊。所述多個第二半導體晶片當中的除了至少最上第二半導體晶片之外的其它第二半導體晶片可按照與第一半導體晶片繞與垂直方向平行的一個軸線旋轉180度的狀態相同的狀態設置，並且各自包括位於第一一側晶片墊、第一另一側晶片墊和第一再分佈墊的位置的相反位置處的第二一側晶片墊、第二另一側晶片墊和第二再分佈墊。所述多個第二半導體晶片可在所述多個第一半導體晶片的偏移堆疊方向的相反方向上偏移堆疊，以便暴露所述其它第二半導體晶片的第二一側晶片墊和第二再分佈墊。電耦接到所述其它第二半導體晶片的各個第二垂直互連器的一端可連接到第二一側晶片墊和第二再分佈墊。
在實施方式中，一種製造半導體封裝件的方法可包括以下步驟：在載體基板上形成第一晶片堆疊物，該第一晶片堆疊物包括在垂直方向上堆疊的多個第一半導體晶片；以及形成分別電耦接到所述多個第一半導體晶片並在垂直方向上延伸的多個第一垂直互連器。所述多個第一半導體晶片當中的除了至少最上第一半導體晶片之外的其它第一半導體晶片中的每一個可包括：由其在第一方向上的兩個側表面和其在與第一方向交叉的第二方向上的兩個側表面限定的作用表面；設置在作用表面的靠近第一方向上的一個側表面的邊緣處的第一一側晶片墊；設置在作用表面的靠近第一方向上的另一側表面的邊緣處的第一另一側晶片墊；以及電耦接到第一另一側晶片墊並設置在作用表面的靠近第二方向上的兩個側表面之間的一個側表面的邊緣處的第一再分佈墊。形成第一晶片堆疊物的步驟可包括在與第一方向和第二方向交叉的第三方向上朝著一側偏移堆疊多個第一半導體晶片，所述一側與第一方向上的所述一個側表面和第二方向上的所述一個側表面間隔開，以便暴露第一一側晶片墊和第一再分佈墊。
在實施方式中，一種製造半導體封裝件的方法可包括以下步驟：在載體基板上形成第一晶片堆疊物，該第一晶片堆疊物包括在垂直方向上堆疊的多個第一半導體晶片；在第一晶片堆疊物上形成第二晶片堆疊物，該第二晶片堆疊物包括在垂直方向上堆疊的多個第二半導體晶片，多個所述第二半導體晶片包括其它第二半導體晶片和最上第二半導體晶片；以及形成分別電耦接到所述多個第一半導體晶片並在垂直方向上延伸的多個第一垂直互連器以及分別電耦接到所述多個第二半導體晶片並在垂直方向上延伸的多個第二垂直互連器。各個第一半導體晶片可包括：由其在第一方向上的兩個側表面以及其在與第一方向交叉的第二方向上的兩個側表面限定的作用表面；設置在作用表面的靠近第一方向上的一個側表面的邊緣處的第一一側晶片墊；設置在作用表面的靠近第一方向上的另一側表面的邊緣處的第一另一側晶片墊；以及電耦接到第一另一側晶片墊並設置在作用表面的靠近第二方向上的兩個側表面之間的一個側表面的邊緣處的第一再分佈墊。所述多個第二半導體晶片當中的除了至少最上第二半導體晶片之外的其它第二半導體晶片可按照與第一半導體晶片繞與垂直方向平行的一個軸線旋轉180度的狀態相同的狀態設置，並且各自包括位於第一一側晶片墊、第一另一側晶片墊和第一再分佈墊的位置的相反位置處的第二一側晶片墊、第二另一側晶片墊和第二再分佈墊。形成第一晶片堆疊物的步驟可包括在與第一方向和第二方向交叉的第三方向上朝著一側偏移堆疊多個第一半導體晶片，所述一側與第一方向上的所述一個側表面和第二方向上的所述一個側表面間隔開，以便暴露第一一側晶片墊和第一再分佈墊。形成第二晶片堆疊物的步驟可包括在所述多個第二半導體晶片的偏移堆疊方向的相反方向上偏移堆疊多個第二半導體晶片，以便暴露所述其它第二半導體晶片的第二一側晶片墊和第二再分佈墊。
下面參照附圖描述所揭示的技術的各種示例和實現方式。
附圖可能未必按比例，在一些情況下，附圖中的至少一些結構的比例可能已被誇大，以便清楚地示出所描述的示例或實現方式的特定特徵。在以多層結構呈現具有兩個或更多個層的附圖或描述中的特定示例時，如所示的這些層的相對定位關係或佈置層的順序反映了所描述或示出的示例的特定實現方式，不同的相對定位關係或佈置層的順序可能是可能的。另外，多層結構的所描述或示出的示例可能沒有反映該特定多層結構中所存在的所有層（例如，兩個所示層之間可存在一個或更多個附加層）。作為特定示例，當所描述或示出的多層結構中的第一層被稱為在第二層“上”或“上方”或者在基板“上”或“上方”時，第一層可直接形成在第二層或基板上，但也可表示第一層和第二層或基板之間可存在一個或更多個其它中間層的結構。
通過堆疊多個半導體晶片（各個半導體晶片在其兩個邊緣處設置有晶片墊）的方法，各種實施方式涉及一種具有小厚度並且可滿足高性能和高容量要求的半導體封裝件。
在描述根據實施方式的半導體封裝件及其製造方法之前，將參照圖1A和圖1B描述根據本實施方式的半導體封裝件中所包括的半導體晶片。
圖1A是例示了根據實施方式的半導體晶片的作用表面的平面圖，圖1B是沿著圖1A的線A1-A1’截取的橫截面圖。
參照圖1A和圖1B，根據實施方式的半導體晶片100可包括設置有晶片墊110的作用表面101、位於作用表面101的相反側的非作用表面102以及連接作用表面101和非作用表面102的側表面103、104、105和106。
由於半導體晶片100具有矩形平面形狀或其類似形狀，所以半導體晶片100可包括四個側表面103至106。在側表面103至106當中，在與半導體晶片100的作用表面101和/或非作用表面102平行的第一方向上彼此面對的側表面103和105將被稱為第一側表面103和第三側表面105，在與半導體晶片100的作用表面101和/或非作用表面102平行的同時與第一方向交叉的第二方向上彼此面對的側表面104和106將被稱為第二側表面104和第四側表面106。在實施方式中，第一側表面103和第三側表面105的長度可小於第二側表面104和第四側表面106。然而，本實施方式不限於此，側表面的長度可被設定為各種值。
晶片墊110可設置在作用表面101在第一方向上的兩個邊緣區域（即，與第一側表面103相鄰的邊緣區域以及與第三側表面105相鄰的邊緣區域）處。即，晶片墊110可按邊緣墊類型設置。在晶片墊110當中，設置在靠近第一側表面103的邊緣區域處的晶片墊110將被稱為一側晶片墊110A，設置在靠近第三側表面105的邊緣區域處的晶片墊110將被稱為另一側晶片墊110B。在實施方式中，一側晶片墊110A可沿著第二方向佈置成一排，另一側晶片墊110B也可沿著第二方向佈置成一排。然而，本實施方式不限於此，一側晶片墊110A和/或另一側晶片墊110B可按各種方式佈置在第一方向上的兩個邊緣區域處。在實施方式中，一側晶片墊110A的數量可大於另一側晶片墊110B的數量。然而，本實施方式不限於此，一側晶片墊110A的數量和另一側晶片墊110B的數量可被設定為各種值。在實施方式中，晶片墊110可具有矩形平面形狀。然而，本實施方式不限於此，晶片墊110的平面形狀可按各種方式修改。
當這些半導體晶片100在垂直方向上堆疊時，即使通過任何方法堆疊半導體晶片100，也難以同時暴露一側晶片墊110A和另一側晶片墊110B。下面將對此進行描述。為了解決這種問題，半導體晶片100還可包括形成在作用表面101上的晶片再分佈層120。
晶片再分佈層120可包括再分佈介電層121和125以及再分佈導電層123。
例如，再分佈導電層123可包括位於圖1A所示的平面上的再分佈墊123A和再分佈線123B。再分佈墊123A可設置在第二方向上的兩個邊緣區域當中的靠近第四側表面106的邊緣區域處，並且再分佈線123B可從再分佈墊123A延伸到另一側晶片墊110B。在實施方式中，再分佈墊123A可沿著第一方向佈置成一排，同時再分佈墊123A的數量被設定為與另一側晶片墊110B的數量相同的值，使得再分佈墊123A與另一側晶片墊110B一一對應。然而，本實施方式不限於此，再分佈墊123A的數量和佈置方式可按各種方式修改。在實施方式中，再分佈墊123A可設置在靠近第四側表面106的邊緣區域處。然而，本實施方式不限於此，再分佈墊123A可設置在靠近第二側表面104的邊緣區域處。第二方向上的兩個邊緣區域當中的設置再分佈墊123A的邊緣區域可根據下面將描述的半導體晶片100的偏移堆疊方向來決定。在實施方式中，再分佈墊123A可電耦接到另一側晶片墊110B。然而，本實施方式不限於此，再分佈墊123A可電耦接到一側晶片墊110A。一側晶片墊110A和另一側晶片墊110B當中的再分佈墊123A連接至的晶片墊可根據下面將描述的半導體晶片100的偏移堆疊方向來決定。當再分佈墊123A電耦接到另一側晶片墊110B時，再分佈墊123A可如圖1A所示在第一方向上相對靠近第三側表面105設置，這使得可縮短到另一側晶片墊110B的連接路徑。另一方面，當再分佈墊123A連接到一側晶片墊110A時，再分佈墊123A可按所示結構的相反方式在第一方向上相對靠近第一側表面103設置。當再分佈墊123A連接到比一側晶片墊110A少的另一側晶片墊110B時，通過晶片再分佈層120和下面描述的封裝再分佈層600（參見圖7）的佈線路徑可相對簡化。在實施方式中，再分佈墊123A可具有與晶片墊110相同或相似的矩形平面形狀。為了描述方便，再分佈墊123A由比晶片墊110更粗的實線表示。然而，本實施方式不限於此，再分佈墊123A的平面形狀可按各種方式修改。再分佈線123B可形成為彼此不交叉。對於該結構，再分佈墊123A和另一側晶片墊110B可按它們之間的距離的升序分別彼此連接。
參照圖1B所示的橫截面，除了通過再分佈介電層121和125的開口暴露的部分之外，再分佈導電層123可被再分佈介電層121和125覆蓋，因此與其它組件電隔離。覆蓋半導體晶片100的作用表面101的第一再分佈介電層121可具有暴露晶片墊110的開口。再分佈線123B可填充第一再分佈介電層121的開口以電耦接到晶片墊110，並且在第一再分佈介電層121上方延伸。再分佈線123B可按寬度較小的線形狀延伸，並且具有寬度相對大的端部。在覆蓋再分佈線123B和第一再分佈介電層121的同時，第二再分佈介電層125可具有暴露再分佈線123B的端部的開口。再分佈線123B的端部的通過形成在第二再分佈介電層125中的開口暴露的部分可構成再分佈墊123A。
根據實施方式的半導體晶片100可包括移動動態隨機存取記憶體（DRAM）。然而，本實施方式不限於此，半導體晶片100可包括諸如快閃記憶體、相變RAM（PRAM）或磁阻RAM（MRAM）的非揮發性記憶體或者諸如DRAM或靜態RAM（SRAM）的揮發性記憶體。
上述多個半導體晶片100可在垂直方向上堆疊以形成半導體封裝件。將參照圖2A、圖2B、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6和圖7來描述該結構。
圖2A、圖2B、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6和圖7是用於描述根據實施方式的半導體封裝件及其製造方法的圖。例如，圖2A、圖3A、圖4A和圖5A是在作用表面的方向看半導體封裝件時的平面圖。圖2B、圖3B、圖4B和圖5B是分別與圖2A、圖3A、圖4A和圖5A對應的橫截面圖。具體地，圖2B、圖3B、圖4B和圖5B分別是沿著圖2A、圖3A、圖4A和圖5A的線A2-A2’截取的橫截面圖。圖6和圖7是用於描述參照圖5A和圖5B描述的製程的後續製程的橫截面圖。本文中將省略與參照圖1A和圖1B描述的那些組件基本上相同的組件的描述。
首先，將描述製造方法。
參照圖2A和圖2B，可提供載體基板200。載體基板200可以是玻璃載體基板、矽載體基板、陶瓷載體基板等。另選地，載體基板200可以是晶圓，多個封裝可同時形成在載體基板200上。
然後，可在載體基板200的第一表面201上形成第一晶片堆疊物300。第一晶片堆疊物300可包括在與載體基板200的第一表面201垂直的方向上堆疊的多個第一半導體晶片300-1至300-4。在實施方式中，第一晶片堆疊物300可包括四個第一半導體晶片300-1至300-4。然而，本實施方式不限於此，第一晶片堆疊物300中所包括的半導體晶片的數量可被設定為各種值，例如但不限於2和8。為了描述方便，四個第一半導體晶片按照距載體基板200的距離的升序依次由標號300-1至300-4表示。
第一半導體晶片300-1至300-4中的每一個可具有與參照圖1A和圖1B描述的半導體晶片100基本上相同的結構。因此，第一半導體晶片300-1至300-4中的每一個可包括晶片墊310、設置有包括再分佈墊323A和再分佈線323B的再分佈導電層323的作用表面301、位於作用表面301的相反側的非作用表面302以及連接作用表面301和非作用表面302的第一至第四側表面303、304、305和306。作為參考，圖2B是沿著圖2A的線A2-A2’截取的橫截面圖，在該橫截面圖上無法看到晶片墊310。為了描述方便，圖2B的橫截面圖省略了再分佈線323B和再分佈介電層的例示。然而，第一半導體晶片300-1至300-4中的每一個可包括與參照圖1B的橫截面圖描述的晶片再分佈層120相同的再分佈層。第一半導體晶片300-1至300-4可以是相同的記憶體晶片（例如，移動DRAM晶片）。
多個第一半導體晶片300-1至300-4可堆疊在載體基板200上，使得非作用表面302面向載體基板200並且作用表面301位於非作用表面302的相反側。即，多個第一半導體晶片300-1至300-4可按面向上的方式堆疊。第一半導體晶片300-1至300-4中的每一個的非作用表面302上可形成有黏合層330。通過黏合層330，第一半導體晶片300-1至300-4中的每一個可附接到緊位於下方的第一半導體晶片或載體基板200的第一表面201。黏合層330可包括諸如晶粒附接膜（DAF）的介電黏合材料。
多個第一半導體晶片300-1至300-4可堆疊為使得第一半導體晶片300-1至300-4中的每一個的一側晶片墊310A和再分佈墊323A全部暴露。例如，第一半導體晶片300-1至300-4中的任一個可在與載體基板200的第一表面201平行的預定方向上相對於堆疊方向上相鄰的另一第一半導體晶片以固定偏移堆疊。所述預定方向可指示與第一方向和第二方向交叉的第三方向當中的遠離靠近一側晶片墊310A的第一側表面303和靠近再分佈墊323A的第四側表面306的方向。所述預定方向以下將稱為第一偏移方向。以下，彼此相鄰的第一半導體晶片300-1至300-4之間的偏移將被稱為第一偏移D1。第一偏移D1可以是固定的或不固定，但是需要具有能夠至少暴露一側晶片墊310A和再分佈墊323A的值。在第三方向上截取的圖2B的橫截面圖示出整體具有階梯形狀的第一晶片堆疊物300。
隨著第一半導體晶片偏移堆疊，最下第一半導體晶片300-1的一側晶片墊310A和再分佈墊323A可能不被其它第一半導體晶片300-2至300-4覆蓋，而是暴露於外。類似地，從底部起位於第二位置的第一半導體晶片300-2的一側晶片墊310A和再分佈墊323A可能不被位於第一半導體晶片300-2上方的第一半導體晶片300-3和300-4覆蓋，而是暴露於外，並且從底部起位於第三位置的第一半導體晶片300-3的一側晶片墊310A和再分佈墊323A可能不被位於第一半導體晶片300-3上的第一半導體晶片300-4覆蓋，而是暴露於外。由於最上第一半導體晶片300-4位於第一晶片堆疊物300的最上部，所以如果半導體封裝件僅包括第一晶片堆疊物300，則不管堆疊結構如何，最上第一半導體晶片300-4可總是暴露。在這種情況下，可省略最上第一半導體晶片300-4的再分佈墊323A和再分佈線323B。如下面將描述的，然而，當另一半導體晶片（例如，圖3A和圖3B的第二半導體晶片400-1）位於第一半導體晶片300-4上時，第一半導體晶片300-4可類似於其它第一半導體晶片300-1至300-3包括再分佈墊323A和再分佈線323B。
然後，參照圖3A、圖3B、圖4A和圖4B，可在第一晶片堆疊物300上形成第二晶片堆疊物400。作為參考，圖3A和圖3B僅示出第二晶片堆疊物400中所包括的第二半導體晶片400-1至400-4當中的位於最下部的第二半導體晶片400-1，以便於描述。圖4A和圖4B示出整個第二晶片堆疊物400。
第二晶片堆疊物400可包括在垂直方向上堆疊的多個第二半導體晶片400-1至400-4。第二晶片堆疊物400中所包括的第二半導體晶片400-1至400-4的數量可被設定為四個（這等於第一晶片堆疊物300中所包括的第一半導體晶片300-1至300-4的數量）。然而，本實施方式不限於此，第二晶片堆疊物400中所包括的半導體晶片的數量可被設定為各種值，例如但不限於2和8。第二晶片堆疊物400中所包括的半導體晶片的數量可不同於第一晶片堆疊物300中所包括的半導體晶片的數量。為了描述方便，四個第二半導體晶片按照距載體基板200的距離的升序依次由標號400-1至400-4表示。
第二半導體晶片400-1至400-4中的每一個可具有與圖1A和圖1B的半導體晶片100和/或第一半導體晶片300-1至300-4中的每一個基本上相同的結構。因此，第二半導體晶片400-1至400-4中的每一個可包括晶片墊410、設置有包括再分佈墊423A和再分佈線423B的再分佈導電層423的作用表面401、位於作用表面401的相反側的非作用表面402以及連接作用表面401和非作用表面402的第一側表面403至第四側表面406。
然而，第二半導體晶片400-1至400-4中的每一個可按照與半導體晶片100在與半導體晶片100的側表面103至106平行的方向（即，穿過作用表面101和非作用表面102的方向）上繞一個軸線旋轉180度的狀態相同的狀態堆疊。因此，第二半導體晶片400-1至400-4中的每一個的第一側表面403至第四側表面406可分別位於第一半導體晶片300-1至300-4中的每一個的第一側表面303至第四側表面306的位置的相反位置處。即，假設第一半導體晶片300-1至300-4中的每一個的第一側表面303至第四側表面306分別位於平面上的頂側、右側、底側和左側，則第二半導體晶片400-1至400-4中的每一個的第一側表面403至第四側表面406可分別位於平面上的底側、左側、頂側和右側。此外，第二半導體晶片400-1至400-4的晶片墊410和再分佈導電層423也可位於第一半導體晶片300-1至300-4的晶片墊310和再分佈導電層323的位置的相反位置處。即，假設第一半導體晶片300-1至300-4的一側晶片墊310A和另一側晶片墊310B位於平面上的頂邊緣區域和底邊緣區域處，並且再分佈墊323A被設置為在平面上的左邊緣區域處靠近底側，則第二半導體晶片400-1至400-4的一側晶片墊410A和另一側晶片墊410B可位於平面上的底邊緣區域和頂邊緣區域處，並且再分佈墊423A可被設置為在平面上的右邊緣區域處靠近頂側。
作為參考，類似於圖2B，圖3B和圖4B是沿線A2-A2’截取的橫截面圖。與第一半導體晶片300-1至300-4不同，在橫截面圖上可看到第二半導體晶片400-1至400-4的一側晶片墊410A，並且在橫截面圖上看不到另一側晶片墊410B和再分佈墊423A。為了描述方便，圖3B和圖4B的橫截面圖省略了再分佈線423B和再分佈介電層的例示。然而，第二半導體晶片400-1至400-4中的每一個可包括與參照圖1B的橫截面圖描述的晶片再分佈層120相同的再分佈層。
第二半導體晶片400-1至400-4可以是相同的記憶體晶片（例如，移動DRAM晶片）。第二半導體晶片400-1至400-4可以是與第一半導體晶片300-1至300-4相同的記憶體晶片。
多個第二半導體晶片400-1至400-4可堆疊在第一晶片堆疊物300上，使得非作用表面402面向載體基板200並且作用表面401位於非作用表面402的相反側。即，多個第二半導體晶片400-1至400-4可按面向上的方式堆疊。第二半導體晶片400-1至400-4中的每一個的非作用表面402上可形成有黏合層430。通過黏合層430，第二半導體晶片400-1至400-4中的每一個可附接到緊位於下方的第二半導體晶片或第一晶片堆疊物300的最上第一半導體晶片300-4的作用表面301。黏合層430可包括諸如DAF的介電黏合材料。
多個第二半導體晶片400-1至400-4可堆疊為使得第二半導體晶片400-1至400-4中的每一個的一側晶片墊410A和再分佈墊423A全部暴露。例如，第二半導體晶片400-1至400-4中的任一個可在與載體基板200的第一表面201平行的預定方向上相對於堆疊方向上相鄰的另一第二半導體晶片以固定偏移堆疊。所述預定方向可指示與第一方向和第二方向交叉的第三方向當中的遠離靠近一側晶片墊410A的第一側表面403和靠近再分佈墊423A的第四側表面406的方向。所述預定方向以下將稱為第二偏移方向。由於第二半導體晶片400-1至400-4的一側晶片墊410A和再分佈墊423A分別位於第一半導體晶片300-1至300-4的一側晶片墊310A和再分佈墊323A的相反側，所以第二偏移方向可面向第一偏移方向的相反方向。例如，當第一偏移方向面向右側和底側之間時，第二偏移方向可在與第一偏移方向平行的同時面向頂側和左側之間。以下，彼此相鄰的第二半導體晶片400-1至400-4之間的偏移將被稱為第二偏移D2。第二偏移D2可以是固定的或不固定的，但是需要具有能夠至少暴露一側晶片墊410A和再分佈墊423A的值。在實施方式中，第二偏移D2可等於第一偏移D1。然而，在其它實施方式中，第二偏移D2可不同於第一偏移D1。作為在第三方向上截取的橫截面圖，圖4B示出具有面向第一晶片堆疊物300的相反方向的階梯形狀的第二晶片堆疊物400。
隨著第二半導體晶片偏移堆疊，最下第二半導體晶片400-1的一側晶片墊410A和再分佈墊423A可能不被其它第二半導體晶片400-2至400-4覆蓋，而是暴露於外。類似地，從底部起位於第二位置的第二半導體晶片400-2的一側晶片墊410A和再分佈墊423A可能不被位於第二半導體晶片400-2上的第二半導體晶片400-3和400-4覆蓋，而是暴露於外，並且從底部起位於第三位置的第二半導體晶片400-3的一側晶片墊410A和再分佈墊423A可能不被位於第二半導體晶片400-3上的第二半導體晶片400-4覆蓋，而是暴露於外。由於最上第二半導體晶片400-4位於第二晶片堆疊物400的最上部，所以當半導體封裝件僅包括第一晶片堆疊物300和第二晶片堆疊物400並且在第二晶片堆疊物400上沒有設置其它電子元件時，可如圖4A所示從最上第二半導體晶片400-4省略包括再分佈墊423A和再分佈線423B的再分佈層。然而，當諸如另一半導體晶片的電子元件（未示出）設置在第二晶片堆疊物400上時，類似於其它第二半導體晶片400-1至400-3，最上第二半導體晶片400-4可包括再分佈墊423A和再分佈線423B。
第一半導體晶片300-1至300-4的一側晶片墊310A和再分佈墊323A可暴露。即，第一半導體晶片300-1至300-4的一側晶片墊310A和再分佈墊323A可不被第二晶片堆疊物400覆蓋。這是為了在一側晶片墊310A和再分佈墊323A上形成垂直互連器以在垂直方向上延伸，如下面將描述的。此外，由於第二晶片堆疊物400的偏移堆疊方向與第一晶片堆疊物300的偏移堆疊方向相反，所以第二晶片堆疊物400有可能覆蓋第一半導體晶片300-1至300-4的至少一些一側晶片墊310A和再分佈墊323A。在一些實施方式中，為了防止這種風險，第二晶片堆疊物400的最下第二半導體晶片400-1與第一晶片堆疊物300的最上第一半導體晶片300-4之間在第三方向上的距離D3可盡可能增大。此外，第二偏移D2可盡可能減小。在其它實施方式中，為了防止這種風險，可增大第二晶片堆疊物400的最下第二半導體晶片400-1與第一晶片堆疊物300的最上第一半導體晶片300-4之間在第三方向上的距離D3，以允許一側晶片墊310A和再分佈墊323A上的垂直互連器在垂直方向上延伸。此外，在這些其它實施方式中，可減小第二偏移D2以允許一側晶片墊310A和再分佈墊323A上的垂直互連器在垂直方向上延伸。
然而，當距離D3過度增大時，第二晶片堆疊物400可能無法由第一晶片堆疊物300可靠地支撐，而是向一側傾斜。為了防止這種傾斜，可適當地調節距離D3，或者可在第二晶片堆疊物400下方形成厚度與第一晶片堆疊物300基本上相同的支撐結構（未示出）。
這樣，第一晶片堆疊物300和第二晶片堆疊物400可按面向第一偏移方向的箭頭形狀形成在載體基板200上方。在這種狀態下，第一晶片堆疊物300的第一半導體晶片300-1至300-4的一側晶片墊310A和再分佈墊323A可全部暴露，並且第二晶片堆疊物400的除了最上第二半導體晶片400-4之外的第二半導體晶片400-1至400-3的一側晶片墊410A和再分佈墊423A可全部暴露。由於最上第二半導體晶片400-4的整個作用表面401暴露，所以所有晶片墊410可暴露。
參照圖5A和圖5B，第一垂直互連器340可分別形成在第一半導體晶片300-1至300-4的一側晶片墊310A和再分佈墊323A上並且在連接到一側晶片墊310A和再分佈墊323A的同時在垂直方向上延伸。第二垂直互連器440可分別形成在第二半導體晶片400-1至400-3的一側晶片墊410A和再分佈墊423A以及第二晶片堆疊物400的最上第二半導體晶片400-4的晶片墊410上，並且在連接到一側晶片墊410A、再分佈墊423A和晶片墊410的同時在垂直方向上延伸。
例如，第一垂直互連器340和第二垂直互連器440可以是接合導線。當第一垂直互連器340和第二垂直互連器440是接合導線時，將如下簡要描述形成第一垂直互連器340和第二垂直互連器440的製程。例如，將描述形成連接到一側晶片墊310A的第一垂直互連器340的製程。首先，可通過導線接合機（未示出）將導線的一端接合到一側晶片墊310A。導線可包括金屬（例如金、銀、銅和鉑或其合金），其可通過超聲能量和/或熱被焊接到一側晶片墊310A。然後，可通過導線接合機將導線的另一端在垂直方向上遠離載體基板200（例如，從下向上）牽拉。隨後，當導線的另一端延伸到期望的位置時，可切割導線的另一端。這樣，可形成第一垂直互連器340，其具有接合到一側晶片墊310A的第一端（例如，下端）以及位於距載體基板200的第一表面201預定距離處的第二端（例如，上端）。所述預定距離的值可大於從載體基板200的第一表面201到第二晶片堆疊物400的頂表面的距離。即，從第一晶片堆疊物300的底表面到第一垂直互連器340和第二垂直互連器440的第二端的距離大於從第一晶片堆疊物300的底表面到第二晶片堆疊物400的頂表面的距離。
連接到位於第二晶片堆疊物400的最上部的第二半導體晶片400-4的各個晶片墊410的第二垂直互連器440可以是另一類型的互連器，而非接合導線。例如，連接到第二半導體晶片400-4的各個晶片墊410的第二垂直互連器440可以是各種類型的凸塊，例如釘頭凸塊和柱凸塊。凸塊可包括諸如銅、銀、錫和鉛的金屬。
參照圖6，可在形成有第一晶片堆疊物300和第二晶片堆疊物400以及第一垂直互連器340和第二垂直互連器440的載體基板200上形成模製層500。
模製層500可通過以下模製製程形成：利用模製材料填充模具（未示出）的空白空間，然後使模製材料固化。模製材料可包括熱固性樹脂，例如環氧樹脂模製化合物（EMC）。
可形成模製層500以在覆蓋第一晶片堆疊物300和第二晶片堆疊物400以及第一垂直互連器340和第二垂直互連器440的同時暴露第一垂直互連器340和第二垂直互連器440的另一端（例如，上端）。對於該結構，在模製層500形成為覆蓋第一晶片堆疊物300和第二晶片堆疊物400以及第一垂直互連器340和第二垂直互連器440的這種厚度之後，可對模製層500執行磨削製程。磨削製程可包括機械或化學拋光製程。另選地，通過調節第一垂直互連器340和第二垂直互連器440的形狀和/或模具的形狀而不進行磨削製程，第一垂直互連器340和第二垂直互連器440的另一端可暴露。
因此，模製層500可具有形成在與第一垂直互連器340和第二垂直互連器440的另一端基本上相同的水平處的第一表面501，並且第一垂直互連器340和第二垂直互連器440的另一端可通過第一表面501暴露。
參照圖7，可在模製層500的第一表面501上形成封裝再分佈層600。為了與上述半導體晶片中形成的再分佈層120、323和423相區分，形成在模製層500的第一表面501上的再分佈層被稱為封裝再分佈層600。
將如下描述封裝再分佈層600的形成製程。首先，可在模製層500的第一表面501上形成第一再分佈介電層610。可對第一再分佈介電層610進行圖案化以使其具有分別暴露第一垂直互連器340和第二垂直互連器440的另一端的開口。然後，可在第一再分佈介電層610上形成再分佈導電層620。再分佈導電層620可填充第一再分佈介電層610的開口以電耦接到第一垂直互連器340和第二垂直互連器440的另一端，並且按各種形狀圖案化。連接到第一垂直互連器340的再分佈導電層620將被稱為第一再分佈導電層620A，並且連接到第二垂直互連器440的再分佈導電層620將被稱為第二再分佈導電層620B。然後，可在第一再分佈介電層610和再分佈導電層620上形成第二再分佈介電層630。可對第二再分佈介電層630進行圖案化以使其具有暴露再分佈導電層620的部分的開口。
隨後，可在封裝再分佈層600上形成外部連接端子700以通過第二再分佈介電層630的開口電耦接到再分佈導電層620。在實施方式中，焊球可用作外部連接端子700。然而，本實施方式不限於此，各種類型的電連接器可用作外部連接端子700。外部連接端子700可包括連接到第一再分佈導電層620A的第一外部連接端子700A以及連接到第二再分佈導電層620B的第二外部連接端子700B。
然後，可去除載體基板200。可在形成模製層500之後的任何時間去除載體基板200。
通過上述製程，可製造圖7所示的半導體封裝件。
返回參照圖5A與圖7，根據實施方式的半導體封裝件可包括第一晶片堆疊物300、第一垂直互連器340、第二晶片堆疊物400和第二垂直互連器440。第一晶片堆疊物300可包括在垂直方向上堆疊的多個第一半導體晶片300-1至300-4，並且第一垂直互連器340可分別電耦接到多個第一半導體晶片300-1至300-4並在垂直方向上延伸。第二晶片堆疊物400可設置在第一晶片堆疊物300上並且包括在垂直方向上堆疊的多個第二半導體晶片400-1至400-4，並且第二垂直互連器440可分別電耦接到多個第二半導體晶片400-1至400-4並在垂直方向上延伸。
第一半導體晶片300-1至300-4中的每一個可包括作用表面301、一側第一晶片墊310A、另一側第一晶片墊310B以及第一再分佈墊323A。作用表面301可由第一方向上的兩個側表面和第二方向上的兩個側表面限定。一側第一晶片墊310A可設置在作用表面301的靠近第一方向上的一個側表面的邊緣處，並且另一側第一晶片墊310B可設置在作用表面301的靠近第一方向上的另一側表面的邊緣處。第一再分佈墊323A可電耦接到另一側第一晶片墊310B，並且設置在作用表面301的靠近第二方向上的兩個側表面當中的一個側表面的邊緣處。
多個第一半導體晶片300-1至300-4可在與第一方向和第二方向交叉的第三方向上偏移堆疊，使得一側第一晶片墊310A和第一再分佈墊323A暴露。例如，多個第一半導體晶片300-1至300-4可在遠離第一方向上的一個側表面和第二方向上的一個側表面的方向上偏移堆疊。
第一垂直互連器340的一端可連接到暴露的一側第一晶片墊310A和暴露的第一再分佈墊323A。
第二半導體晶片400-1至400-4中的每一個可按照與第一半導體晶片300-1至300-4中的任一個繞與垂直方向平行的一個軸線旋轉180度的狀態相同的狀態堆疊。因此，第二半導體晶片可包括位於一側第一晶片墊310A、另一側第一晶片墊310B和第一再分佈墊323A的位置的相反位置處的一側第二晶片墊410A、另一側第二晶片墊410B和第二再分佈墊423A。然而，由於最上第二半導體晶片400-4不需要第二再分佈墊423A，所以可從最上第二半導體晶片400-4省略第二再分佈墊423A。
多個第二半導體晶片400-1至400-4可在第三方向上偏移堆疊，使得一側第二晶片墊410A和第二再分佈墊423A暴露。例如，多個第二半導體晶片400-1至400-4可在第一半導體晶片300-1至300-4的偏移堆疊方向的相反方向上偏移堆疊。
第二垂直互連器440的一端可連接到一側第二晶片墊410A和第二再分佈墊423A。然而，當從最上第二半導體晶片400-4省略第二再分佈墊423A時，連接到最上第二半導體晶片400-4的第二垂直互連器440的一端可連接到一側第二晶片墊410A和另一側第二晶片墊410B。
根據實施方式的半導體封裝件還可包括覆蓋第一晶片堆疊物300和第二晶片堆疊物400的模製層500以及形成在模製層500的第一表面501上的封裝再分佈層600和外部連接端子700。由於封裝再分佈層600可形成在由模製層500限定的區域中，所以根據實施方式的半導體封裝件可以是扇出半導體封裝件。
在通過與之連接的第一垂直互連器340、第一再分佈導電層620A和第一外部連接端子700A連接到外部組件的同時，第一晶片堆疊物300可被識別為一個半導體晶片。在通過與之連接的第二垂直互連器440、第二再分佈導電層620B和第二外部連接端子700B連接到外部組件的同時，第二晶片堆疊物400可被識別為不同於第一晶片堆疊物300的另一半導體晶片。即，通過第一晶片堆疊物300、第一垂直互連器340、第一再分佈導電層620A和第一外部連接端子700A的電路徑可與通過第二晶片堆疊物400、第二垂直互連器440、第二再分佈導電層620B和第二外部連接端子700B的電路徑電隔離並被識別為與其分離的路徑。
由於在描述製造方法的同時已經描述了半導體封裝件的組件，所以本文中省略其詳細描述。
到目前為止描述的半導體封裝件及其製造方法可獲取以下效果。
首先，可形成包括多個堆疊的半導體晶片的半導體封裝件以滿足高性能/高容量要求。此外，可通過垂直導線形成使用再分佈層而非現有基板的扇出半導體封裝件，這使得可實現具有小厚度的半導體封裝件。
此外，當半導體晶片包括設置在其兩個邊緣處的晶片墊時，該半導體封裝件和製造方法可解決難以在暴露設置在其兩個邊緣處的所有晶片墊的同時堆疊半導體晶片的問題。例如，可向半導體晶片添加再分佈層，並且多個半導體晶片可在對角方向上偏移堆疊，以便解決該問題。具體地，可形成僅連接到設置在半導體晶片的兩個邊緣當中的一個邊緣處的晶片墊的再分佈層，由於再分佈層的形成而使得可降低製程成本或降低製程難度。
在實施方式中，描述了半導體封裝件包括在垂直方向上堆疊的兩個晶片堆疊物（即，第一晶片堆疊物300和第二晶片堆疊物400）的情況。然而，半導體封裝件可僅包括第一晶片堆疊物300和第二晶片堆疊物400中的任一個，並且一個或更多個晶片堆疊物可進一步設置在第二晶片堆疊物400上。
當半導體封裝件僅包括一個晶片堆疊物時，可省略最上半導體晶片的再分佈層。因此，連接到最上半導體晶片的垂直互連器可分別連接到一側晶片墊和另一側晶片墊。此外，連接到最上半導體晶片的垂直互連器可以是導電凸塊，並且連接到其它半導體晶片的垂直互連器可以是接合導線。
當半導體封裝件包括三個或更多個晶片堆疊物時，可在第一晶片堆疊物300和第二晶片堆疊物400上方重複地堆疊與第一晶片堆疊物300和第二晶片堆疊物400類似的結構。在半導體晶片堆疊物當中，可僅省略最上晶片堆疊物的最上半導體晶片的再分佈層，其它半導體晶片可包括再分佈層。三個或更多個晶片堆疊物可在其偏移方向交替地改變的同時堆疊，以暴露除了最上半導體晶片之外的半導體晶片的所有一側晶片墊和再分佈墊。
由於可從上述實施方式的描述容易地推導半導體封裝件僅包括一個晶片堆疊物或者三個或更多個晶片堆疊物的情況，所以本文中省略其詳細描述。
根據本實施方式，通過堆疊多個半導體晶片（各個半導體晶片在其兩個邊緣處設置有晶片墊）的方法，可提供一種具有小厚度並且可滿足高性能和高容量要求的半導體封裝件。
圖8示出例示了包括採用根據實施方式的半導體封裝件中的至少一個的記憶卡7800的電子系統的方塊圖。記憶卡7800包括諸如非揮發性記憶體裝置的記憶體7810以及記憶體控制器7820。記憶體7810和記憶體控制器7820可存儲數據或讀出所存儲的數據。記憶體7810和記憶體控制器7820中的至少一個可包括根據所描述的實施方式的半導體封裝件中的至少一個。
記憶體7810可包括應用了本揭示內容的實施方式的技術的非揮發性記憶體裝置。記憶體控制器7820可控制記憶體7810，使得響應於來自主機7830的讀/寫請求，讀出所存儲的數據或者存儲數據。
圖9示出例示了包括根據所描述的實施方式的半導體封裝件中的至少一個的電子系統8710的方塊圖。電子系統8710可包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可通過提供數據移動的路徑的匯流排8715彼此耦接。
在實施方式中，控制器8711可包括一個或更多個微處理器、數位信號處理器、微控制器和/或能夠執行與這些組件相同的功能的邏輯裝置。控制器8711或記憶體8713可包括根據本揭示內容的實施方式的半導體封裝件中的一個或更多個。輸入/輸出裝置8712可包括選自小鍵盤、鍵盤、顯示裝置、觸控螢幕等中的至少一個。記憶體8713是用於存儲數據的裝置。記憶體8713可存儲要由控制器8711執行的數據和/或命令等。
記憶體8713可包括諸如DRAM的揮發性記憶體裝置和/或諸如快閃記憶體的非揮發性記憶體裝置。例如，快閃記憶體可被安裝到諸如移動終端或桌上型電腦機的信息處理系統。快閃記憶體可構成固態硬碟（SSD）。在這種情況下，電子系統8710可在快閃記憶體系統中穩定地存儲大量數據。
電子系統8710還可包括被配置為向通信網絡發送數據以及從通信網絡接收數據的介面8714。介面8714可為有線或無線型。例如，介面8714可包括天線或者有線或無線收發器。
電子系統8710可被實現為移動系統、個人電腦、工業電腦或者執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理（PDA）、便攜式電腦、平板電腦、行動電話、智慧型手機、無線電話、膝上型電腦、記憶卡、數位音樂系統和信息發送/接收系統中的任一個。
如果電子系統8710表示能夠執行無線通信的設備，則電子系統8710可用在使用分碼多重存取（CDMA）、全球移動通信系統（GSM）、北美數位行動電話（NADC）、強化分時多重存取（E-TDMA）、寬頻分碼多重存取（WCDMA）、CDMA2000、長期演進技術（LTE）或無線寬頻網際網路（Wibro）的技術的通信系統中。
儘管出於例示性目的描述了各種實施方式，但對於本領域技術人員而言將顯而易見的是，在不脫離以下請求項中限定的本揭示內容的精神和範圍的情況下，可進行各種改變和修改。
100:半導體晶片 101:作用表面 102:非作用表面 103:側表面 104:側表面 105:側表面 106:側表面 110:晶片墊 110A:一側晶片墊 110B:另一側晶片墊 120:晶片再分佈層 121:再分佈介電層 123:再分佈導電層 123A:再分佈墊 123B:再分佈線 125:再分佈介電層 200:載體基板 201:第一表面 300:第一晶片堆疊物 300-1:第一半導體晶片 300-2:第一半導體晶片 300-3:第一半導體晶片 300-4:第一半導體晶片 301:作用表面 302:非作用表面 303:第一側表面 304:第二側表面 305:第三側表面 306:第四側表面 310:晶片墊 310A:一側晶片墊 310B:另一側晶片墊 323:再分佈導電層 323A:再分佈墊 323B:再分佈線 330:黏合層 340:第一垂直互連器 400:第二晶片堆疊物 400-1:第二半導體晶片 400-2:第二半導體晶片 400-3:第二半導體晶片 400-4:第二半導體晶片 401:作用表面 402:非作用表面 403:第一側表面 404:第二側表面 405:第三側表面 406:第四側表面 410:晶片墊 410A:一側晶片墊 410B:另一側晶片墊 423:再分佈導電層 423A:再分佈墊 423B:再分佈線 430:黏合層 440:第二垂直互連器 500:模製層 501:第一表面 600:封裝再分佈層 610:第一再分佈介電層 620:再分佈導電層 620A:第一再分佈導電層 620B:第二再分佈導電層 630:第二再分佈介電層 700:外部連接端子 700A:第一外部連接端子 700B:第二外部連接端子 7800:記憶卡 7810:記憶體 7820:記憶體控制器 7830:主機 8710:電子系統 8711:控制器 8712:輸入/輸出裝置 8713:記憶體 8714:介面 8715:匯流排
[圖1A]是例示了根據實施方式的半導體晶片的作用表面的平面圖。
[圖1B]是沿著圖1A的線A1-A1’截取的橫截面圖。
[圖2A、圖2B、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6和圖7]是用於描述根據實施方式的半導體封裝件及其製造方法的圖。
[圖8]示出例示了包括採用根據實施方式的半導體封裝件中的至少一個的記憶卡7800的電子系統的方塊圖。
[圖9]示出例示了包括根據所描述的實施方式的半導體封裝件中的至少一個的電子系統8710的方塊圖。
300:第一晶片堆疊物
300-1:第一半導體晶片
300-2:第一半導體晶片
300-3:第一半導體晶片
300-4:第一半導體晶片
301:作用表面
302:非作用表面
323A:再分佈墊
330:黏合層
340:第一垂直互連器
400:第二晶片堆疊物
400-1:第二半導體晶片
400-2:第二半導體晶片
400-3:第二半導體晶片
400-4:第二半導體晶片
401:作用表面
402:非作用表面
410A:一側晶片墊
430:黏合層
440:第二垂直互連器
500:模製層
501:第一表
600:封裝再分佈層
610:第一再分佈介電層
620:再分佈導電層
620A:第一再分佈導電層
620B:第二再分佈導電層
630:第二再分佈介電層
700:外部連接端子
700A:第一外部連接端子
700B:第二外部連接端子

Claims (34)

  1. 一種半導體封裝件，所述半導體封裝件包括： 第一晶片堆疊物，所述第一晶片堆疊物包括在垂直方向上堆疊的多個第一半導體晶片；以及 多個第一垂直互連器，多個所述第一垂直互連器分別電耦接到所述多個第一半導體晶片，並且在所述垂直方向上延伸， 其中，所述多個第一半導體晶片當中的除了至少最上第一半導體晶片之外的其它第一半導體晶片中的每一個包括：由所述第一半導體晶片在第一方向上的兩個側表面以及所述第一半導體晶片在與所述第一方向交叉的第二方向上的兩個側表面限定的作用表面；設置在所述作用表面的靠近所述第一方向上的一個側表面的邊緣處的第一一側晶片墊；設置在所述作用表面的靠近所述第一方向上的另一側表面的邊緣處的第一另一側晶片墊；以及電耦接到所述第一另一側晶片墊並設置在所述作用表面的靠近所述第二方向上的一個側表面的邊緣處的第一再分佈墊， 其中，所述多個第一半導體晶片在與所述第一方向和所述第二方向交叉的第三方向上朝著一側偏移堆疊，所述一側遠離所述第一方向上的所述一個側表面和所述第二方向上的所述一個側表面，以便暴露所述第一一側晶片墊和所述第一再分佈墊， 其中，電耦接到所述第一半導體晶片的多個所述第一垂直互連器的一端分別連接到所述第一一側晶片墊和所述第一再分佈墊。
  2. 根據請求項1所述的半導體封裝件，其中，所述最上第一半導體晶片具有設置在所述作用表面的靠近所述第一方向上的一個側表面的邊緣處的第一一側晶片墊以及設置在所述作用表面的靠近所述第一方向上的另一側表面的邊緣處的第一另一側晶片墊。
  3. 根據請求項2所述的半導體封裝件，其中，多個所述第一垂直互連器電耦接到所述最上第一半導體晶片並且多個所述第一垂直互連器的一端連接到所述最上第一半導體晶片的所述第一一側晶片墊和所述第一另一側晶片墊。
  4. 根據請求項3所述的半導體封裝件，其中，電耦接到所述最上第一半導體晶片的所述第一垂直互連器包括導電凸塊，並且 電耦接到除了所述最上第一半導體晶片之外的所述第一半導體晶片的所述第一垂直互連器包括接合導線。
  5. 根據請求項1所述的半導體封裝件，其中，所述多個第一半導體晶片包括相同的記憶體晶片。
  6. 根據請求項1所述的半導體封裝件，其中，所述第一另一側晶片墊的數量小於所述第一一側晶片墊的數量。
  7. 根據請求項1所述的半導體封裝件，其中，對於各個所述第一半導體晶片，所述第一再分佈墊被設置為比所述第一一側晶片墊更靠近所述第一另一側晶片墊。
  8. 一種半導體封裝件，所述半導體封裝件包括： 第一晶片堆疊物，所述第一晶片堆疊物包括在垂直方向上堆疊的多個第一半導體晶片； 多個第一垂直互連器，多個所述第一垂直互連器分別電耦接到所述多個第一半導體晶片，並且在所述垂直方向上延伸； 第二晶片堆疊物，所述第二晶片堆疊物設置在所述第一晶片堆疊物上，並且包括在所述垂直方向上堆疊的多個第二半導體晶片，所述第二半導體晶片包括其它第二半導體晶片和最上第二半導體晶片；以及 多個第二垂直互連器，多個所述第二垂直互連器分別電耦接到所述多個第二半導體晶片，並且在所述垂直方向上延伸， 其中，各個所述第一半導體晶片包括：由所述第一半導體晶片在第一方向上的兩個側表面以及所述第一半導體晶片在與所述第一方向交叉的第二方向上的兩個側表面限定的作用表面；設置在所述作用表面的靠近所述第一方向上的一個側表面的邊緣處的第一一側晶片墊；設置在所述作用表面的靠近所述第一方向上的另一側表面的邊緣處的第一另一側晶片墊；以及電耦接到所述第一另一側晶片墊並設置在所述作用表面的靠近所述第二方向上的一個側表面的邊緣處的第一再分佈墊， 其中，所述多個第一半導體晶片在與所述第一方向和所述第二方向交叉的第三方向上朝著一側偏移堆疊，所述一側與所述第一方向上的所述一個側表面和所述第二方向上的所述一個側表面間隔開，以便暴露所述第一一側晶片墊和所述第一再分佈墊， 其中，多個所述第一垂直互連器的一端分別連接到所述第一一側晶片墊和所述第一再分佈墊， 其中，所述多個第二半導體晶片當中的除了至少所述最上第二半導體晶片之外的所述其它第二半導體晶片按照與所述第一半導體晶片繞與所述垂直方向平行的一個軸線旋轉180度的狀態相同的狀態設置，並且各自包括位於所述第一一側晶片墊、所述第一另一側晶片墊和所述第一再分佈墊的位置的相反位置處的第二一側晶片墊、第二另一側晶片墊和第二再分佈墊， 其中，所述多個第二半導體晶片在所述多個第一半導體晶片的偏移堆疊方向的相反方向上偏移堆疊，以便暴露所述其它第二半導體晶片的所述第二一側晶片墊和所述第二再分佈墊， 其中，電耦接到所述其它第二半導體晶片的多個所述第二垂直互連器的一端分別連接到所述第二一側晶片墊和所述第二再分佈墊。
  9. 根據請求項8所述的半導體封裝件，其中，所述最上第二半導體晶片具有分別位於所述第一一側晶片墊和所述第一另一側晶片墊的位置的相反位置處的第二一側晶片墊和第二另一側晶片墊。
  10. 根據請求項9所述的半導體封裝件，其中，電耦接到所述最上第二半導體晶片的多個所述第二垂直互連器的一端連接到所述最上第二半導體晶片的所述第二一側晶片墊和所述第二另一側晶片墊。
  11. 根據請求項8所述的半導體封裝件，其中，電耦接到所述最上第二半導體晶片的所述第二垂直互連器包括導電凸塊，並且 電耦接到所述第一半導體晶片和所述其它第二半導體晶片的所述第一垂直互連器和所述第二垂直互連器包括接合導線。
  12. 根據請求項8所述的半導體封裝件，其中，所述多個第一半導體晶片和所述多個第二半導體晶片包括相同的記憶體晶片。
  13. 根據請求項8所述的半導體封裝件，其中，所述第一另一側晶片墊的數量小於所述第一一側晶片墊的數量，並且 所述第二另一側晶片墊的數量小於所述第二一側晶片墊的數量。
  14. 根據請求項8所述的半導體封裝件，其中，所述第一再分佈墊被設置為比所述第一一側晶片墊更靠近所述第一另一側晶片墊，並且 所述第二再分佈墊被設置為比所述第二一側晶片墊更靠近所述第二另一側晶片墊。
  15. 根據請求項8所述的半導體封裝件，其中，所述第二晶片堆疊物被設置為暴露所述第一半導體晶片的所述第一一側晶片墊和所述第一再分佈墊。
  16. 根據請求項8所述的半導體封裝件，所述半導體封裝件還包括模製層，所述模製層在覆蓋所述第一晶片堆疊物和所述第二晶片堆疊物以及所述第一垂直互連器和所述第二垂直互連器的同時暴露所述第一垂直互連器和所述第二垂直互連器的另一端。
  17. 根據請求項16所述的半導體封裝件，所述半導體封裝件還包括再分佈層，所述再分佈層設置在所述模製層上並且包括分別連接到所述第一垂直互連器和所述第二垂直互連器的另一端的第一再分佈導電層和第二再分佈導電層。
  18. 根據請求項17所述的半導體封裝件，所述半導體封裝件還包括形成在所述再分佈層上並且分別連接到所述第一再分佈導電層和所述第二再分佈導電層的第一外部連接端子和第二外部連接端子。
  19. 根據請求項18所述的半導體封裝件，其中，通過所述第一晶片堆疊物、所述第一垂直互連器、所述第一再分佈導電層和所述第一外部連接端子的電路徑與通過所述第二晶片堆疊物、所述第二垂直互連器、所述第二再分佈導電層和所述第二外部連接端子的電路徑隔離。
  20. 根據請求項8所述的半導體封裝件，其中，從所述第一晶片堆疊物的底表面到所述第一垂直互連器和所述第二垂直互連器的另一端的距離大於從所述第一晶片堆疊物的底表面到所述第二晶片堆疊物的頂表面的距離。
  21. 一種製造半導體封裝件的方法，所述方法包括以下步驟： 在載體基板上形成第一晶片堆疊物，所述第一晶片堆疊物包括在垂直方向上堆疊的多個第一半導體晶片；以及 形成分別電耦接到所述多個第一半導體晶片並在所述垂直方向上延伸的多個第一垂直互連器， 其中，所述多個第一半導體晶片當中的除了至少最上第一半導體晶片之外的其它第一半導體晶片中的每一個包括：由所述第一半導體晶片在第一方向上的兩個側表面以及所述第一半導體晶片在與所述第一方向交叉的第二方向上的兩個側表面限定的作用表面；設置在所述作用表面的靠近所述第一方向上的一個側表面的邊緣處的第一一側晶片墊；設置在所述作用表面的靠近所述第一方向上的另一側表面的邊緣處的第一另一側晶片墊；以及電耦接到所述第一另一側晶片墊並設置在所述作用表面的靠近所述第二方向上的一個側表面的邊緣處的第一再分佈墊， 其中，形成所述第一晶片堆疊物的步驟包括在與所述第一方向和所述第二方向交叉的第三方向上朝著一側偏移堆疊多個所述第一半導體晶片，所述一側遠離所述第一方向上的所述一個側表面和所述第二方向上的所述一個側表面，以便暴露所述第一一側晶片墊和所述第一再分佈墊。
  22. 根據請求項21所述的方法，其中，執行形成所述第一垂直互連器的步驟以將電耦接到所述其它第一半導體晶片的多個所述第一垂直互連器的一端連接到所述第一一側晶片墊和所述第一再分佈墊。
  23. 根據請求項21所述的方法，其中，所述最上第一半導體晶片具有設置在所述作用表面的靠近所述第一方向上的一個側表面的邊緣處的第一一側晶片墊以及設置在所述作用表面的靠近所述第一方向上的另一側表面的邊緣處的第一另一側晶片墊， 其中，執行形成所述第一垂直互連器的步驟以將電耦接到所述最上第一半導體晶片的多個所述第一垂直互連器的一端連接到所述最上第一半導體晶片的所述第一一側晶片墊和所述第一另一側晶片墊。
  24. 根據請求項22所述的方法，其中，形成電耦接到所述其它第一半導體晶片的所述第一垂直互連器的步驟是通過導線接合方法來執行的。
  25. 根據請求項24所述的方法，其中，形成電耦接到所述最上第一半導體晶片的所述第一垂直互連器的步驟是使用導電凸塊來執行的。
  26. 一種製造半導體封裝件的方法，所述方法包括以下步驟： 在載體基板上形成第一晶片堆疊物，所述第一晶片堆疊物包括在垂直方向上堆疊的多個第一半導體晶片； 在所述第一晶片堆疊物上形成第二晶片堆疊物，所述第二晶片堆疊物包括在所述垂直方向上堆疊的多個第二半導體晶片，所述多個第二半導體晶片包括其它第二半導體晶片和最上第二半導體晶片；以及 形成分別電耦接到所述多個第一半導體晶片並在所述垂直方向上延伸的多個第一垂直互連器以及分別電耦接到所述多個第二半導體晶片並在所述垂直方向上延伸的多個第二垂直互連器， 其中，各個所述第一半導體晶片包括：由所述第一半導體晶片在第一方向上的兩個側表面以及所述第一半導體晶片在與所述第一方向交叉的第二方向上的兩個側表面限定的作用表面；設置在所述作用表面的靠近所述第一方向上的一個側表面的邊緣處的第一一側晶片墊；設置在所述作用表面的靠近所述第一方向上的另一側表面的邊緣處的第一另一側晶片墊；以及電耦接到所述第一另一側晶片墊並設置在所述作用表面的靠近所述第二方向上的一個側表面的邊緣處的第一再分佈墊， 其中，所述多個第二半導體晶片當中的除了至少所述最上第二半導體晶片之外的所述其它第二半導體晶片按照與所述第一半導體晶片繞與所述垂直方向平行的一個軸線旋轉180度的狀態相同的狀態設置，並且各自包括位於所述第一一側晶片墊、所述第一另一側晶片墊和所述第一再分佈墊的位置的相反位置處的第二一側晶片墊、第二另一側晶片墊和第二再分佈墊， 其中，形成所述第一晶片堆疊物的步驟包括在與所述第一方向和所述第二方向交叉的第三方向上朝著一側偏移堆疊多個所述第一半導體晶片，所述一側遠離所述第一方向上的所述一個側表面和所述第二方向上的所述一個側表面，以便暴露所述第一一側晶片墊和所述第一再分佈墊， 其中，形成所述第二晶片堆疊物的步驟包括在所述多個第二半導體晶片的偏移堆疊方向的相反方向上偏移堆疊多個所述第二半導體晶片，以便暴露所述其它第二半導體晶片的所述第二一側晶片墊和所述第二再分佈墊。
  27. 根據請求項26所述的方法，其中，執行形成所述第一垂直互連器的步驟以將多個所述第一垂直互連器的一端連接到所述第一一側晶片墊和所述第一再分佈墊，並且 執行形成所述第二垂直互連器的步驟以將電耦接到所述其它第二半導體晶片的多個所述第二垂直互連器的一端連接到所述第二一側晶片墊和所述第二再分佈墊。
  28. 根據請求項26所述的方法，其中，所述最上第二半導體晶片具有分別位於所述第一一側晶片墊和所述第一另一側晶片墊的位置的相反位置處的第二一側晶片墊和第二另一側晶片墊， 其中，執行形成所述第二垂直互連器的步驟以將電耦接到所述最上第二半導體晶片的所述第二垂直互連器的一端連接到所述最上第二半導體晶片的所述第二一側晶片墊和所述第二另一側晶片墊。
  29. 根據請求項27所述的方法，其中，形成電耦接到所述其它第二半導體晶片的所述第一垂直互連器和所述第二垂直互連器的步驟是通過導線接合方法來執行的。
  30. 根據請求項28所述的方法，其中，形成電耦接到所述最上第二半導體晶片的所述第二垂直互連器的步驟是使用導電凸塊來執行的。
  31. 根據請求項26所述的方法，其中，執行形成所述第二晶片堆疊物的步驟以暴露所述第一半導體晶片的所述第一一側晶片墊和所述第一再分佈墊。
  32. 根據請求項26所述的方法，所述方法還包括以下步驟：在形成所述第一垂直互連器和所述第二垂直互連器之後，在所述載體基板上形成模製層，所述模製層在覆蓋所述第一晶片堆疊物和所述第二晶片堆疊物以及所述第一垂直互連器和所述第二垂直互連器的同時暴露所述第一垂直互連器和所述第二垂直互連器的另一端。
  33. 根據請求項32所述的方法，所述方法還包括以下步驟：在形成所述模製層之後，在所述模製層上形成再分佈層，所述再分佈層包括分別連接到所述第一垂直互連器和所述第二垂直互連器的另一端的第一再分佈導電層和第二再分佈導電層。
  34. 根據請求項33所述的方法，所述方法還包括以下步驟：在形成所述再分佈層之後，在所述再分佈層上形成第一外部連接端子和第二外部連接端子，所述第一外部連接端子和所述第二外部連接端子分別連接到所述第一再分佈導電層和所述第二再分佈導電層。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113964102A (zh) * 2019-11-29 2022-01-21 长江存储科技有限责任公司 芯片封装结构及其制造方法
US11527508B2 (en) * 2020-03-03 2022-12-13 Micron Technology, Inc. Apparatuses and methods for coupling a plurality of semiconductor devices
JP2022180202A (ja) * 2021-05-24 2022-12-06 キオクシア株式会社 半導体装置およびその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101924388B1 (ko) * 2011-12-30 2018-12-04 삼성전자주식회사 재배선 구조를 갖는 반도체 패키지
TW201517216A (zh) * 2013-10-24 2015-05-01 Innovative Turnkey Solution Corp 具有多個封裝元件堆疊的模組
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
KR102508551B1 (ko) 2015-12-11 2023-03-13 에스케이하이닉스 주식회사 웨이퍼 레벨 패키지 및 제조 방법
KR102579877B1 (ko) * 2016-11-22 2023-09-18 삼성전자주식회사 반도체 패키지 및 그 제조 방법
TWI613772B (zh) 2017-01-25 2018-02-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造
KR102475818B1 (ko) * 2018-01-18 2022-12-08 에스케이하이닉스 주식회사 멀티 칩 스택을 포함하는 반도체 패키지 및 제조 방법
KR102542628B1 (ko) * 2018-02-05 2023-06-14 삼성전자주식회사 반도체 패키지
KR102652872B1 (ko) * 2018-09-04 2024-04-02 삼성전자주식회사 반도체 패키지

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