JP2022180202A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2022180202A
JP2022180202A JP2021087166A JP2021087166A JP2022180202A JP 2022180202 A JP2022180202 A JP 2022180202A JP 2021087166 A JP2021087166 A JP 2021087166A JP 2021087166 A JP2021087166 A JP 2021087166A JP 2022180202 A JP2022180202 A JP 2022180202A
Authority
JP
Japan
Prior art keywords
laminate
semiconductor device
resin layer
metal
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021087166A
Other languages
English (en)
Inventor
進 山本
Susumu Yamamoto
努 藤田
Tsutomu Fujita
竹識 前田
Takesato Maeda
悟史 本郷
Satoshi Hongo
現 豊田
Gen Toyoda
栄一 秦
Eiichi Hata
幸雄 片村
Yukio Katamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021087166A priority Critical patent/JP2022180202A/ja
Priority to TW111105527A priority patent/TWI816300B/zh
Priority to CN202210144626.4A priority patent/CN115394659A/zh
Priority to US17/682,925 priority patent/US20220375901A1/en
Publication of JP2022180202A publication Critical patent/JP2022180202A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体チップ上に樹脂層を好適に形成することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、基板上に複数の積層体を形成することを含み、前記積層体の各々は、前記基板上に積層された複数の半導体チップを含むように形成される。前記方法はさらに、前記積層体上に、前記積層体を互いに連結する複数の第１ワイヤを配置することを含む。前記方法はさらに、前記積層体および前記第１ワイヤ上に樹脂層を形成することを含む。前記方法はさらに、前記樹脂層の上面に前記第１ワイヤが露出するまで、前記樹脂層の上面を低下させることを含む。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体チップ上に樹脂層を形成する場合、樹脂層をどのような方法で形成するかが問題となる。例えば、半導体チップ上の樹脂層を研磨（polish）または研削（grind）する際に、研磨または研削の終点をどのような方法で検出するかが問題となる。
米国特許出願公開ＵＳ２０１７／０１８６７３７号公報
半導体チップ上に樹脂層を好適に形成することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、基板上に複数の積層体を形成することを含み、前記積層体の各々は、前記基板上に積層された複数の半導体チップを含むように形成される。前記方法はさらに、前記積層体上に、前記積層体を互いに連結する複数の第１ワイヤを配置することを含む。前記方法はさらに、前記積層体および前記第１ワイヤ上に樹脂層を形成することを含む。前記方法はさらに、前記樹脂層の上面に前記第１ワイヤが露出するまで、前記樹脂層の上面を低下させることを含む。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す斜視図である。 第１実施形態の半導体装置の製造方法を示す平面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図である。 第２実施形態の半導体装置の製造方法を示す斜視図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(3/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(4/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(5/5)である。 第２実施形態の終点検出方法の第１の例を示す断面図である。 第２実施形態の終点検出方法の第２の例を示す断面図である。 第３実施形態の半導体装置の製造方法を示す斜視図である。 第３実施形態の半導体装置の製造方法を示す平面図である。 第４実施形態の半導体装置の製造方法を示す斜視図である。 第５実施形態の半導体装置の構造を示す断面図である。 第５実施形態の半導体装置の製造方法を示す断面図(1/5)である。 第５実施形態の半導体装置の製造方法を示す断面図(2/5)である。 第５実施形態の半導体装置の製造方法を示す断面図(3/5)である。 第５実施形態の半導体装置の製造方法を示す断面図(4/5)である。 第５実施形態の半導体装置の製造方法を示す断面図(5/5)である。 第６実施形態の半導体装置の製造方法を示す斜視図である。 第１実施形態の変形例の半導体装置の製造方法を示す平面図である。 第１実施形態の別の変形例の半導体装置の構造を示す断面図である。 第１実施形態の別の変形例の半導体装置の構造を示す断面図である。 図３３に示す半導体装置の製造方法の例を示す断面図である。 第１実施形態の別の変形例の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図３５において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１の半導体装置は、基板１と、積層体Ｓとを備えている。積層体Ｓは、複数のメモリチップ３と、制御チップ５と、金属片７とを備えている。図１はさらに、各メモリチップ３の下面に設けられた接着層２と、制御チップ５の下面に設けられた接着層４と、金属片７の下面に設けられた接着層６とを示している。各メモリチップ３と制御チップ５は、半導体チップの例である。各メモリチップ３は第１半導体チップの例であり、制御チップ５は第２半導体チップの例である。
図１の半導体装置はさらに、複数の金属パッド１１と、複数の垂直ワイヤ１２と、複数の金属パッド１３と、複数のボンディングワイヤ１４と、複数の金属パッド１５と、複数の金属ピラー１６と、複数の金属パッド１７と、ボンディングワイヤ１８と、樹脂層２１と、再配線層（ＲＤＬ：Redistribution Layer）２２と、シールド層２３と、複数の金属パッド２４と、複数の金属バンプ２５とを備えている。ボンディングワイヤ１８は第１ワイヤの例であり、垂直ワイヤ１２は第２ワイヤの例である。再配線層２２は第１再配線層の例であり、シールド層２３は金属層の例である。
図１は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。図１では、Ｘ方向およびＹ方向が、基板１の表面に平行となっており、Ｚ方向が、基板１の表面に垂直となっている。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｘ方向は第１方向の例であり、Ｙ方向は第２方向の例である。Ｚ方向は、積層体Ｓの積層方向の例である。
基板１は例えば、シリコン基板などの半導体基板、またはガラス基板などの絶縁基板である。図１では、基板１上に上記複数のメモリチップ３が順に積層され、最上位のメモリチップ３上に制御チップ５および金属片７が積層されている。各メモリチップ３は、基板１または別のメモリチップ３に接着層２により接着されている。制御チップ５は、最上位のメモリチップ３に接着層４により接着されている。金属片７は、最上位のメモリチップ３に接着層６により接着されている。これらの接着層２、４、６は、例えばＤＡＦ（Die Attachment Film）である。なお、金属片７は、接着層６を用いずに最上位のメモリチップ３上に配置されていてもよい。
各メモリチップ３は、複数のメモリセルを含むメモリセルアレイを備えている。これらのメモリセルは、Ｚ方向に延びる電荷蓄積層やチャネル半導体層により形成されていてもよい。すなわち、これらのメモリセルは、３次元半導体メモリのメモリセルアレイを形成していてもよい。本実施形態の上記複数のメモリチップ３は、おおむね同じ形状を有している。よって、本実施形態のこれらのメモリチップ３は、平面視にておおむね同じ面積を有している、すなわち、上から見た場合におおむね同じ面積を有している。また、これらのメモリチップ３は、平面視にてＸ方向に互いにずらして積層されている。よって、これらのメモリチップ３上に金属パッド１１を配置することが可能となっている。
制御チップ５は、各メモリチップ３の動作を制御するコントローラとして機能する。このコントローラは例えば、ＣＭＯＳ回路により形成されている。本実施形態の制御チップ５は、平面視にて各メモリチップ３の面積よりも小さい面積を有している。また、本実施形態の制御チップ５の厚さ（Ｚ方向の長さ）は、各メモリチップ３の厚さよりも薄く設定されている。
金属片７は、ボンディングワイヤ１８用の金属パッドとして使用されている。金属片７は例えば、Ａｌ（アルミニウム）やＣｕ（銅）などの金属により形成されている。本実施形態の金属片７は、平面視にて各メモリチップ３の面積よりも小さい面積を有している。また、本実施形態の金属片７の厚さは、例えば１μｍ以上に設定されており、具体的には約３０μｍに設定されている。
各金属パッド１１は、いずれかのメモリチップ３上に設けられている。図１では、１つの金属パッド１１上に１本の垂直ワイヤ１２が設けられ、１本の垂直ワイヤ１２上に１つの金属パッド１３が設けられている。よって、各垂直ワイヤ１２は、金属パッド１１と電気的に接続された下端と、金属パッド１３と電気的に接続された上端とを有している。各垂直ワイヤ１２は、金属パッド１１を介してメモリチップ３と電気的に接続され、金属パッド１３を介して再配線層２２と電気的に接続されている。各垂直ワイヤ１２は、金属パッド１１から金属パッド１３へとＺ方向に延びている、すなわち、基板１の表面に垂直に延びている。各垂直ワイヤ１２は例えば、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）などの金属により形成されている。
各ボンディングワイヤ１４は、２つの金属パッド１１上に設けられており、これらの金属パッド１１を電気的に接続している。各ボンディングワイヤ１４は例えば、積層体Ｓ内のあるメモリチップ３と、積層体Ｓ内の別のメモリチップ３とを電気的に接続している。各ボンディングワイヤ１４は例えば、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）などの金属により形成されている。本実施形態の半導体装置は、図１に示すＸＺ断面に含まれるボンディングワイヤ１４だけでなく、図１に示すＸＺ断面には含まれないボンディングワイヤ１４も備えていてもよい。
各金属パッド１５は、制御チップ５上に設けられている。図１では、１つの金属パッド１５上に１本の金属ピラー１６が設けられ、１本の金属ピラー１６上に１つの金属パッド１７が設けられている。よって、各金属ピラー１６は、金属パッド１５と電気的に接続された下端と、金属パッド１７と電気的に接続された上端とを有している。各金属ピラー１６は、金属パッド１５を介して制御チップ５と電気的に接続され、金属パッド１７を介して再配線層２２と電気的に接続されている。各金属ピラー１６は、金属パッド１５から金属パッド１７へとＺ方向に延びている。各金属ピラー１６は例えば、Ｃｕ（銅）、Ｓｎ（スズ）、ＳｎＡｇ（スズ銀合金）などの金属により形成されている。各金属ピラー１６は例えば、このような金属によりメッキで形成されている。各金属ピラー１６は、単一の金属層により形成されていてもよいし、複数の金属層により形成されていてもよい。金属ピラー１６は、垂直ワイヤ１２と同様に形成されてもよい。平面視にて、上記複数の金属ピラー１６は、上記複数の垂直ワイヤ１２よりも高密度に設けられていてもよい。
ボンディングワイヤ１８は、金属片７上に設けられており、金属片７の上面から樹脂層２１の上面まで延びている。よって、図１に示すボンディングワイヤ１８は、金属片７と電気的に接続された下端と、再配線層２２と接する上端とを有している。ボンディングワイヤ１８は例えば、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）などの金属により形成されている。本実施形態のボンディングワイヤ１８は、垂直ワイヤ１２と同様にＺ方向に延びているが、垂直ワイヤ１２とは異なる用途に利用される。よって、ボンディングワイヤ１８は、垂直ワイヤ１２とは異なる形状的性質や材料的性質を有していてもよく、例えば、垂直ワイヤ１２の直径よりも太い直径を有していてもよいし、垂直ワイヤ１２の材料とは異なる材料で形成されていてもよい。
後述するように、本実施形態の半導体装置を製造する際には、基板１１上に複数の積層体Ｓを形成し、これらの積層体Ｓ上に、これらの積層体Ｓを互いに連結する複数のボンディングワイヤ１８を配置する。さらに、これらの積層体Ｓおよびボンディングワイヤ１８上に樹脂層２１を形成し、その後に樹脂層２１の上面を研磨または研削する。この際、ボンディングワイヤ１８は、研磨または研削の終点を検出するために利用される。図１は、研磨後または研削後に残存したボンディングワイヤ１８を示している。
本実施形態では、垂直ワイヤ１２が、メモリチップ３と再配線層２２とを電気的に接続するために設けられているのに対し、ボンディングワイヤ１８は、樹脂層２１の研磨または研削の終点を検出するために利用される。研磨または研削の終点を検出しやすくするために、ボンディングワイヤ１８は、垂直ワイヤ１２とは異なる形状的性質や材料的性質を有していてもよい。ボンディングワイヤ１８を利用した終点検出方法の詳細については、後述する。
樹脂層２１は、基板１および積層体Ｓ上に形成されている。垂直ワイヤ１２、ボンディングワイヤ１４、金属ピラー１６、ボンディングワイヤ１８なども、樹脂層２１内に設けられている。樹脂層２１は、どのような樹脂で形成されていてもよい。樹脂層２１を形成している樹脂は、モールド樹脂とも呼ばれる。本実施形態の樹脂層２１は、絶縁体により形成されている。
再配線層２２は、樹脂層２１上に設けられている。再配線層２２は、複数の絶縁膜および複数の配線層を含んでおり、これらの配線層が多層配線構造を形成している。一方、これらの絶縁膜の少なくとも一部は、例えば樹脂により形成されている。図１は、再配線層２２内の複数の配線Ｌ１、Ｌ２を模式的に示している。各配線Ｌ１は、垂直ワイヤ１２と金属ピラー１６とを電気的に接続している。各配線Ｌ２は、金属ピラー１６と金属バンプ２５とを電気的に接続している。
シールド層２３は、基板１の下面や、基板１、樹脂層２１、および再配線層２２の側面に形成されている。シールド層２３は例えば、本実施形態の半導体装置の電磁シールドとして機能する。シールド層２３は例えば、複数の金属層により形成されている。
各金属パッド２４は、再配線層２２上に設けられている。図１では、１つの金属パッド２４上に１つの金属バンプ２５が設けられている。各金属バンプ２５は例えば、金属パッド２４、配線Ｌ２、および金属ピラー１６を介して、制御チップ５と電気的に接続されている。各金属バンプ２５は、本実施形態の半導体装置を他の装置と電気的に接続するために使用される。
図２は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１を用意し、基板１上に複数の積層体Ｓを形成する（図２(ａ)）。図２(ａ)に示す基板１は例えば、ウェハの形状を有する半導体基板または絶縁基板である。各積層体Ｓは、基板１上に複数のメモリチップ３を積層し、最上位のメモリチップ３上に制御チップ５および金属片７を積層することで形成される。各メモリチップ３は、基板１または別のメモリチップ３上に接着層２を介して配置される。制御チップ５は、最上位のメモリチップ３上に接着層４を介して配置される。金属片７は、最上位のメモリチップ３上に接着層６を介して配置される。図２(ａ)は、上記複数の積層体Ｓのうちの２つの積層体Ｓを示している。
次に、これらの積層体Ｓ上に、複数の金属パッド１１と、複数の垂直ワイヤ１２と、複数のボンディングワイヤ１４と、複数の金属パッド１５と、複数の金属ピラー１６と、複数のボンディングワイヤ１８とを配置する（図２(ａ)）。ただし、図２(ａ)は、金属パッド１１、１５の図示を省略している。また、図２(ａ)は、上記複数のボンディングワイヤ１８のうちの１本のボンディングワイヤ１８を示している。図２(ａ)に示すボンディングワイヤ１８は、一方の積層体Ｓの金属片７上に配置された一方の端部と、他方の積層体Ｓの金属片７上に配置された他方の端部とを有している。このようにして、図２(ａ)に示すボンディングワイヤ１８は、これら２つの積層体Ｓを互いに連結している。このボンディングワイヤ１８は、おおむねＸ方向に延びている。一方、垂直ワイヤ１２は、垂直ワイヤ１２自体の剛性によりＺ方向に延びている。
なお、図２(ａ)は、垂直ワイヤ１２とボンディングワイヤ１８との位置関係を分かりやすくするために、垂直ワイヤ１２とボンディングワイヤ１８とが、互いに重なり合うように図示されている。しかしながら、本実施形態の垂直ワイヤ１２とボンディングワイヤ１８は、互いに接触しないように積層体Ｓ上に配置される。また、本実施形態の金属ピラー１６とボンディングワイヤ１８も、互いに接触しないように積層体Ｓ上に配置される。
次に、基板１および積層体Ｓ上に樹脂層２１を形成する（図２(ａ)）。その結果、積層体Ｓが樹脂層２１により覆われる。同様に、金属パッド１１、垂直ワイヤ１２、ボンディングワイヤ１４、金属パッド１５、金属ピラー１６、およびボンディングワイヤ１８も、樹脂層２１により覆われる。
次に、樹脂層２１の上面を研磨または研削する（図２(ｂ)）。その結果、樹脂層２１が上面から徐々に除去されてゆき、樹脂層２１の上面が低下する。樹脂層２１の研磨または研削は、垂直ワイヤ１２、金属ピラー１６、およびボンディングワイヤ１８が、樹脂層２１の上面に露出するまで行われる。図２(ｂ)は、研磨後または研削後に残存した垂直ワイヤ１２、金属ピラー１６、およびボンディングワイヤ１８を示している。樹脂層２１の研磨または研削は例えば、ＣＭＰ（Chemical Mechanical Polishing）装置またはグラインド装置を用いて行われる。本実施形態の研磨または研削は、ボンディングワイヤ１８が切断されるまで行われ、制御チップ５および金属片７が樹脂層２１の上面に露出する前に終了する。
図２(ｂ)の工程では、樹脂層２１の研磨または研削の終点が、ボンディングワイヤ１８を利用して検出される。例えば、ＣＭＰ装置またはグラインド装置の部品がボンディングワイヤ１８に到達したことや、ボンディングワイヤ１８が研磨または研削により切断されたことや、ボンディングワイヤ１８の状態が研磨または研削により変化したことを検出することで、研磨または研削の終点を検出することが可能である。以下、ボンディングワイヤ１８を利用した終点検出方法の３つの例について説明する。
第１の例では、ＣＭＰ装置またはグラインド装置のモータ内を流れるモータ電流を測定する。第２の例では、ボンディングワイヤ１８内を流れる渦電流を渦電流センサにより測定する。第３の例では、樹脂層２１の上面における光の反射率を光学式センサにより測定する。モータ電流、渦電流、および反射率の値は、ボンディングワイヤ１８の研磨または研削の影響により変化する。例えば、樹脂層２１の上面にボンディングワイヤ１８が露出すると、樹脂層２１の上面の摩擦特性、電気特性、および光学特性が変化し、このことがモータ電流、渦電流、および反射率の値を変化させる。よって、本実施形態によれば、モータ電流、渦電流、または反射率の変化を検出することで、樹脂層２１の研磨または研削の終点を検出することができる。
本実施形態の終点検知では、第２の例を採用する。すなわち、樹脂層２１の研磨または研削の終点が、渦電流の変化を検出することで検出される。この場合、ボンディングワイヤ１８や金属片７のサイズが大きいほど、一般に渦電流の値も大きくなる。その結果、研磨または研削の終点を、より高精度に検出できるようになる。そのため、本実施形態のボンディングワイヤ１８や金属片７は、十分な渦電流を発生可能なサイズを有することが望ましい。また、本実施形態のボンディングワイヤ１８や金属片７は、十分な渦電流を発生可能な材料で形成することが望ましい。本実施形態では、渦電流の値が大きく低下することを検出することで、研磨または研削の終点が検出される。
図２(ａ)および図２(ｂ)は、基板１上の複数のデバイス領域Ｒ１と、基板１上のスクライブ領域Ｒ２とを示している。これらのデバイス領域Ｒ１の各々は、四角形の平面形状を有している。スクライブ領域Ｒ２は、これらのデバイス領域Ｒ１を個々に取り囲む網目状の平面形状を有している。各デバイス領域Ｒ１は、図１に示す１つの半導体装置に対応しており、１つの積層体Ｓを含んでいる。
図２(ｂ)の工程を行った後、樹脂層２１上に金属パッド１３、金属パッド１７、および再配線層２２を配置する（図１参照）。次に、基板１、樹脂層２１、および再配線層２２をスクライブ領域Ｒ２に沿って切断する。その結果、基板１、樹脂層２１、および再配線層２２が、個々のデバイス領域Ｒ１に分割される。次に、各デバイス領域Ｒ１ごとに、基板１の下面や、基板１、樹脂層２１、および再配線層２２の側面に、シールド層２３を形成する。次に、各デバイス領域Ｒ１ごとに、再配線層２２上に金属パッド２４および金属バンプ２５を形成する。このようにして、本実施形態の半導体装置が製造される。
図３は、第１実施形態の半導体装置の製造方法を示す斜視図である。
図３は、図２(ａ)の工程で形成された複数の積層体Ｓを示している。これらの積層体Ｓは、Ｘ方向およびＹ方向に互いに隣接する２次元アレイ（四角格子）の形状に配置されている。別言すると、これらの積層体Ｓは、Ｘ方向に延びる複数の直線と、Ｙ方向に延びる複数の直線との交点に配置されている。
図３はさらに、図２(ａ)の工程で形成された複数のボンディングワイヤ１８を示している。図３に示す各ボンディングワイヤ１８は、２つの積層体Ｓの２つの金属片７上に配置されており、これらの積層体Ｓを互いに連結している。また、図３に示す各ボンディングワイヤ１８は、平面視にてＸ方向またはＹ方向と平行に延びている。図３では、各金属片７上に４本のボンディングワイヤ１８が配置されている。
図３では、４つの金属片７が、４本のボンディングワイヤ１８により互いに電気的に接続されている。そのため、これらの金属片７は同電位となっており、これらの金属片７間に渦電流が流れる。しかしながら、樹脂層２１の研磨または研削が進むと、これらのボンディングワイヤ１８が切断され、渦電流が消失または減少する。これにより、研磨または研削の終点を検出することが可能となる。
図４は、第１実施形態の半導体装置の製造方法を示す平面図である。
図４(ａ)は、図２(ａ)の工程でボンディングワイヤ１８が配置された後の基板１を示している。図４(ａ)では、基板１上に複数の積層体Ｓが２次元アレイの形状に配置され、これらの積層体Ｓ上に複数のボンディングワイヤ１８が配置されている。各ボンディングワイヤ１８は、図４(ａ)の平面視にてＸ方向またはＹ方向と平行に延びている。図４(ａ)は、各積層体Ｓの最上位のメモリチップ３と、各積層体Ｓの金属片７とを示しているが、各積層体Ｓの制御チップ５の図示は省略している。
図４(ｂ)は、図２(ｂ)の工程でボンディングワイヤ１８が切断された後の基板１を示している。なお、各ボンディングワイヤ１８の一部は、図２(ｂ)の工程で切断された後も各金属片７上に残存するが、図４(ｂ)はその図示を省略している。
図５～図１０は、第１実施形態の半導体装置の製造方法を示す断面図である。具体的には、図５～図１０は、図２(ａ)および図２(ｂ)の工程の詳細を示している。また、図５～図１０は、上記複数のデバイス領域Ｒ１のうちの１つのデバイス領域Ｒ１を加工する過程を示している。
まず、基板１を用意し、基板１上に積層体Ｓを形成する（図５）。積層体Ｓは、基板１上に複数のメモリチップ３を積層し、最上位のメモリチップ３上に制御チップ５および金属片７を積層することで形成される。
次に、積層体Ｓ上に、複数の金属パッド１１と、複数の垂直ワイヤ１２と、複数のボンディングワイヤ１４と、複数の金属パッド１５と、複数の金属ピラー１６と、ボンディングワイヤ１８とを配置する（図６）。各垂直ワイヤ１２は、いずれかのメモリチップ３上に金属パッド１１を介して配置される。各ボンディングワイヤ１４は、２つの金属パッド１１上に配置される。各金属ピラー１６は、制御チップ５上に金属パッド１１を介して配置される。ボンディングワイヤ１８は、図６に示す積層体Ｓの金属片７上と、不図示の別の積層体Ｓの金属片７上とに配置される。その結果、これらの積層体Ｓが、ボンディングワイヤ１８により互いに連結される。
次に、基板１および積層体Ｓ上に樹脂層２１を形成する（図７）。その結果、積層体Ｓが樹脂層２１により覆われる。同様に、金属パッド１１、垂直ワイヤ１２、ボンディングワイヤ１４、金属パッド１５、金属ピラー１６、およびボンディングワイヤ１８も、樹脂層２１により覆われる。
次に、樹脂層２１の上面を研磨または研削する（図８）。その結果、樹脂層２１が上面から徐々に除去されてゆき、樹脂層２１の上面が低下する。樹脂層２１の研磨または研削は、垂直ワイヤ１２、金属ピラー１６、およびボンディングワイヤ１８が、樹脂層２１の上面に露出するまで行われる。本実施形態の研磨または研削は、ボンディングワイヤ１８が切断されるまで行われ、制御チップ５および金属片７が樹脂層２１の上面に露出する前に終了する。
次に、樹脂層２１上に、複数の金属パッド１３と、複数の金属パッド１７と、再配線層２２とを配置する（図９）。その結果、垂直ワイヤ１２と金属ピラー１６が、配線Ｌ１により電気的に接続される。次に、基板１、樹脂層２１、および再配線層２２をスクライブ領域Ｒ２に沿って切断する（図９）。その結果、基板１、樹脂層２１、および再配線層２２が、個々のデバイス領域Ｒ１に分割される。
次に、各デバイス領域Ｒ１ごとに、基板１の下面や、基板１、樹脂層２１、および再配線層２２の側面に、シールド層２３を形成する（図１０）。次に、各デバイス領域Ｒ１ごとに、再配線層２２上に複数の金属パッド２４および複数の金属バンプ２５を形成する（図１０）。その結果、金属ピラー１６と金属バンプ２５が、配線Ｌ２により電気的に接続される。なお、本実施形態のボンディングワイヤ１８は、再配線層２２内の配線と電気的に接続されておらず、再配線層２２内の配線と電気的に絶縁されている。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態の半導体装置を製造する際には、基板１１上に複数の積層体Ｓを形成し、これらの積層体Ｓ上に、これらの積層体Ｓを互いに連結する複数のボンディングワイヤ１８を配置する。さらには、これらの積層体Ｓおよびボンディングワイヤ１８上に樹脂層２１を形成し、その後に樹脂層２１の上面を研磨または研削する。よって、本実施形態によれば、樹脂層２１を好適に形成することが可能となる。例えば、研磨または研削の終点を検出するためにボンディングワイヤ１８を利用することで、所望の厚さまで研磨または研削された樹脂層２１を形成することが可能となる。
なお、本実施形態の各メモリチップ３は、どのような種類のメモリセルアレイを備えていてもよい。例えば、各メモリチップ３は、ＮＡＮＤメモリのメモリセルアレイを備えていてもよいし、ＤＲＡＭのメモリセルアレイを備えていてもよい。また、本実施形態の各積層体Ｓは、メモリチップ３以外の半導体チップを備えていてもよいし、制御チップ５以外の半導体チップを備えていてもよい。また、本実施形態の半導体装置は、ボンディングワイヤ１８以外のワイヤを金属片７上に備えていてもよいし、垂直ワイヤ１２以外のワイヤを金属パッド１１上に備えていてもよい。以上は、後述する第２～第６実施形態でも同様である。
（第２実施形態）
図１１は、第２実施形態の半導体装置の構造を示す断面図である。
図１１に示す本実施形態の半導体装置は、図１に示す第１実施形態の半導体装置と同じ構成要素を備えている。ただし、本実施形態の金属片７は、平面視にて各メモリチップ３の面積と同じ面積を有している。また、本実施形態の積層体Ｓでは、最上位のメモリチップ３上に金属片７が積層され、金属片７上に制御チップ５が積層されている。
本実施形態によれば、金属片７のサイズを大きくすることで、大きな渦電流を発生させることが可能となる。一方、第１実施形態によれば、最上位のメモリチップ３上に金属片７および制御チップ５を積層することで、積層体Ｓの高さを低くすることが可能となる。
図１２は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１を用意し、基板１上に複数の積層体Ｓを形成する（図１２(ａ)）。各積層体Ｓは、基板１上に複数のメモリチップ３を積層し、最上位のメモリチップ３上に金属片７を積層し、金属片７上に制御チップ５を積層することで形成される。図１２(ａ)は、上記複数の積層体Ｓのうちの２つの積層体Ｓを示している。
次に、これらの積層体Ｓ上に、複数の金属パッド１１と、複数の垂直ワイヤ１２と、複数のボンディングワイヤ１４と、複数の金属パッド１５と、複数の金属ピラー１６と、複数のボンディングワイヤ１８とを配置する（図１２(ａ)）。ただし、図１２(ａ)は、金属パッド１１、１５の図示を省略している。また、図１２(ａ)は、上記複数のボンディングワイヤ１８のうちの１本のボンディングワイヤ１８を示している。
次に、基板１および積層体Ｓ上に樹脂層２１を形成する（図１２(ａ)）。その結果、積層体Ｓが樹脂層２１により覆われる。
次に、樹脂層２１の上面を研磨または研削する（図１２(ｂ)）。その結果、樹脂層２１が上面から徐々に除去されてゆき、樹脂層２１の上面が低下する。本実施形態の研磨または研削の終点は、第１実施形態と同様に、ボンディングワイヤ１８を利用して検出される。
図１２(ｂ)の工程を行った後、樹脂層２１上に金属パッド１３、金属パッド１７、および再配線層２２を配置する（図１１参照）。次に、基板１、樹脂層２１、および再配線層２２をスクライブ領域Ｒ２に沿って切断する。その結果、基板１、樹脂層２１、および再配線層２２が、個々のデバイス領域Ｒ１に分割される。次に、各デバイス領域Ｒ１ごとに、基板１の下面や、基板１、樹脂層２１、および再配線層２２の側面に、シールド層２３を形成する。次に、各デバイス領域Ｒ１ごとに、再配線層２２上に金属パッド２４および金属バンプ２５を形成する。このようにして、本実施形態の半導体装置が製造される。
図１３は、第２実施形態の半導体装置の製造方法を示す斜視図である。
図１３は、図１２(ａ)の工程で形成された複数の積層体Ｓおよび複数のボンディングワイヤ１８を示している。図１３に示す各ボンディングワイヤ１８は、２つの積層体Ｓの２つの金属片７上に配置されており、これらの積層体Ｓを互いに連結している。本実施形態の金属片７は、最上位のメモリチップ３と制御チップ５との間に配置されている。
図１４～図１８は、第２実施形態の半導体装置の製造方法を示す断面図である。具体的には、図１４～図１８は、図１２(ａ)および図１２(ｂ)の工程の詳細を示している。また、図１４～図１８は、上記複数のデバイス領域Ｒ１のうちの１つのデバイス領域Ｒ１を加工する過程を示している。
まず、基板１を用意し、基板１上に積層体Ｓを形成する（図１４）。積層体Ｓは、基板１上に複数のメモリチップ３を積層し、最上位のメモリチップ３上に金属片７を積層し、金属片７上に制御チップ５を積層することで形成される。
次に、積層体Ｓ上に、複数の金属パッド１１と、複数の垂直ワイヤ１２と、複数のボンディングワイヤ１４と、複数の金属パッド１５と、複数の金属ピラー１６と、ボンディングワイヤ１８とを配置する（図１５）。次に、基板１および積層体Ｓ上に樹脂層２１を形成する（図１６）。次に、樹脂層２１の上面を研磨または研削する（図１７）。
次に、樹脂層２１上に、複数の金属パッド１３と、複数の金属パッド１７と、再配線層２２とを配置する（図１８）。次に、基板１、樹脂層２１、および再配線層２２をスクライブ領域Ｒ２に沿って切断する（図１８）。次に、各デバイス領域Ｒ１ごとに、基板１の下面や、基板１、樹脂層２１、および再配線層２２の側面に、シールド層２３を形成する（図１８）。次に、各デバイス領域Ｒ１ごとに、再配線層２２上に複数の金属パッド２４および複数の金属バンプ２５を形成する（図１８）。このようにして、本実施形態の半導体装置が製造される。
図１９は、第２実施形態の終点検出方法の第１の例を示す断面図である。
図１９は、本実施形態の樹脂層２１の上面を、ＣＭＰ装置３１により研磨する工程を示している。樹脂層２１の上面をＣＭＰ装置３１により研磨する際には、樹脂層２１の上面を下に向けることで、樹脂層２１の上面をＣＭＰ装置３１に接触させる。そのため、図１９に示す樹脂層２１の上面は、－Ｚ方向を向いている。
図１９では、ＣＭＰ装置３１が、研磨テーブル３１ａと、研磨パッド３１ｂと、センサ３１ｃとを備えている。研磨パッド３１ｂは、研磨テーブル３１ｂ上に載置されており、研磨テーブル３１ｂにより回転される。ＣＭＰ装置３１は、回転している研磨パッド３１ｂの上面に樹脂層２１の上面を押し当てることにより、樹脂層２１の上面を研磨することができる。
センサ３１ｃは、研磨テーブル３１ａおよび研磨パッド３１ｂに設けられた穴の中に挿入されている。センサ３１ｃは例えば、渦電流を利用した距離センサである。図１９は、センサ３１ｃと金属片７との距離を矢印で示している。この場合、ＣＭＰ装置３１は、ボンディングワイヤ１８内を流れる渦電流をセンサ３１ｃにより測定することで、上記距離を測定することや、樹脂層２１の研磨の終点を検出することができる。なお、図１９に示す第１の方法は、第２実施形態以外の各実施形態にも適用可能である。
図２０は、第２実施形態の終点検出方法の第２の例を示す断面図である。
図２０は、本実施形態の樹脂層２１の上面を、グラインド装置３２により研削する工程を示している。樹脂層２１の上面をグラインド装置３２により研削する際には、樹脂層２１の上面を上に向けた状態で、樹脂層２１の上面にグラインド装置３２に接触させる。そのため、図２０に示す樹脂層２１の上面は、＋Ｚ方向を向いている。
図２０では、グラインド装置３２が、ホイール３２ａと、複数の凸部３２ｂと、センサ３２ｃとを備えている。これらの凸部３２ｂは、ホイール３２ａの外周面に設けられており、ホイール３２ａと共に回転する。グラインド装置３２は、回転しているこれらの凸部３２ｂを樹脂層２１の上面に押し当てることにより、樹脂層２１の上面を研削することができる。
センサ３２ｃは、ホイール３２ａおよび凸部３２ｂから離れた位置に設けられている。センサ３２ｃは例えば、渦電流を利用した距離センサである。図２０は、センサ３２ｃと金属片７との距離を矢印で示している。この場合、グラインド装置３２は、ボンディングワイヤ１８内を流れる渦電流をセンサ３２ｃにより測定することで、上記距離を測定することや、樹脂層２１の研磨の終点を検出することができる。なお、図２０に示す第２の方法は、第２実施形態以外の各実施形態にも適用可能である。
以上のように、本実施形態の半導体装置を製造する際には、基板１１上に複数の積層体Ｓを形成し、これらの積層体Ｓ上に、これらの積層体Ｓを互いに連結する複数のボンディングワイヤ１８を配置する。さらには、これらの積層体Ｓおよびボンディングワイヤ１８上に樹脂層２１を形成し、その後に樹脂層２１の上面を研磨または研削する。よって、本実施形態によれば、第１実施形態と同様に、樹脂層２１を好適に形成することが可能となる。例えば、研磨または研削の終点を検出するためにボンディングワイヤ１８を利用することで、所望の厚さまで研磨または研削された樹脂層２１を形成することが可能となる。
（第３実施形態）
図２１は、第３実施形態の半導体装置の製造方法を示す斜視図である。
図２１は、図３と同様に、図２(ａ)の工程で形成された複数の積層体Ｓおよび複数のボンディングワイヤ１８を示している。これらの積層体Ｓは、Ｘ方向およびＹ方向に互いに隣接する２次元アレイ（四角格子）の形状に配置されている。また、図２１に示す各ボンディングワイヤ１８は、２つの積層体Ｓの２つの金属片７上に配置されており、これらの積層体Ｓを互いに連結している。しかしながら、図２１に示す各ボンディングワイヤ１８は、平面視にてＸ方向およびＹ方向と非平行に延びている。本実施形態によれば、第１実施形態に比べて、ボンディングワイヤ１８内に渦電流が流れやすくなる。
図２２は、第３実施形態の半導体装置の製造方法を示す平面図である。
図２２(ａ)は、図４(ａ)と同様に、図２(ａ)の工程でボンディングワイヤ１８が配置された後の基板１を示している。各ボンディングワイヤ１８は、図２２(ａ)の平面視にてＸ方向およびＹ方向と非平行に延びている。
図２２(ｂ)は、図４(ｂ)と同様に、図２(ｂ)の工程でボンディングワイヤ１８が切断された後の基板１を示している。なお、各ボンディングワイヤ１８の一部は、図２(ｂ)の工程で切断された後も各金属片７上に残存するが、図２２(ｂ)はその図示を省略している。
本実施形態によれば、第１および第２実施形態と同様に、樹脂層２１を好適に形成することが可能となる。例えば、研磨または研削の終点を検出するためにボンディングワイヤ１８を利用することで、所望の厚さまで研磨または研削された樹脂層２１を形成することが可能となる。
（第４実施形態）
図２３は、第４実施形態の半導体装置の製造方法を示す斜視図である。
図２３は、図１３と同様に、図１２(ａ)の工程で形成された複数の積層体Ｓおよび複数のボンディングワイヤ１８を示している。これらの積層体Ｓは、Ｘ方向およびＹ方向に互いに隣接する２次元アレイ（四角格子）の形状に配置されている。また、図２３に示す各ボンディングワイヤ１８は、２つの積層体Ｓの２つの金属片７上に配置されており、これらの積層体Ｓを互いに連結している。しかしながら、図２３に示す各ボンディングワイヤ１８は、平面視にてＸ方向およびＹ方向と非平行に延びている。本実施形態によれば、第３実施形態に比べて、ボンディングワイヤ１８内に渦電流が流れやすくなる。
本実施形態によれば、第１～第３実施形態と同様に、樹脂層２１を好適に形成することが可能となる。例えば、研磨または研削の終点を検出するためにボンディングワイヤ１８を利用することで、所望の厚さまで研磨または研削された樹脂層２１を形成することが可能となる。
（第５実施形態）
図２４は、第５実施形態の半導体装置の構造を示す断面図である。
図２４に示す本実施形態の半導体装置は、図１に示す第１実施形態の半導体装置の構成要素に加え、積層体Ｓ’と、樹脂層４１と、再配線層４２と、複数の金属パッド４３と、複数の垂直ワイヤ４４と、複数の金属パッド４５とを備えている。積層体Ｓ’は第２積層体の例であり、再配線層４２とは第２再配線層の例である。
積層体Ｓ’は、複数のメモリチップ３を備えている。これらのメモリチップ３は、基板１上に順に積層されている。これらのメモリチップ３の各々は、基板１上または別のメモリチップ３上に接着層２を介して配置されている。積層体Ｓ’内の接着層２およびメモリチップ３の性質は、積層体Ｓ内の接着層２およびメモリチップ３の性質と同様である。
樹脂層４１は、基板１および積層体Ｓ’上に形成されている。樹脂層４１の性質は、樹脂層２１と同様である。再配線層４２は、樹脂層４１上に設けられている。再配線層４２の性質は、再配線層２２と同様である。積層体Ｓ’は、基板１と再配線層４２との間で樹脂層４１内に設けられている。
一方、本実施形態の積層体Ｓは、再配線層４２上に設けられている。すなわち、本実施形態の積層体Ｓは、基板１上に直接設けられておらず、基板１上に樹脂層４１および再配線層４２を介して設けられている。そして、樹脂層２１は、再配線層４２および積層体Ｓ上に形成されている。再配線層２２は、樹脂層２１上に設けられている。シールド層２３は、基板１の下面や、基板１、樹脂層４１、および再配線層４２、樹脂層２１、および再配線層２２の側面に形成されている。
本実施形態の半導体装置は、積層体Ｓ上だけでなく、積層体Ｓ’上にも、金属パッド１１、垂直ワイヤ１２、金属パッド１３、およびボンディングワイヤ１４を備えている。各金属パッド１１は、積層体Ｓまたは積層体Ｓ’内のいずれかのメモリチップ３上に設けられている。図２４では、１つの金属パッド１１上に１本の垂直ワイヤ１２が設けられ、１本の垂直ワイヤ１２上に１つの金属パッド１３が設けられている。各ボンディングワイヤ１４は、積層体Ｓ内の２つの金属パッド１１上か、積層体Ｓ’内の２つの金属パッド１１上に設けられている。なお、積層体Ｓ’上の金属パッド１１、垂直ワイヤ１２、金属パッド１３、およびボンディングワイヤ１４は、樹脂層４１内に設けられている。また、積層体Ｓ’上の各垂直ワイヤ１２は、金属パッド１１を介してメモリチップ３と電気的に接続され、金属パッド１３を介して再配線層４２と電気的に接続されている。
各金属パッド４３は、再配線層４２上に設けられている。図２４では、１つの金属パッド４３上に１本の垂直ワイヤ４４が設けられ、１本の垂直ワイヤ４４上に１つの金属パッド４５が設けられている。よって、各垂直ワイヤ４４は、金属パッド４３と電気的に接続された下端と、金属パッド４５と電気的に接続された上端とを有している。各垂直ワイヤ４４は、金属パッド４３を介して再配線層４２と電気的に接続され、金属パッド４５を介して再配線層２２と電気的に接続されている。各垂直ワイヤ４４は、金属パッド１１から金属パッド１３へとＺ方向に延びている、すなわち、基板１の表面に垂直に延びている。各垂直ワイヤ４４は例えば、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）などの金属により形成されている。
図２４は、図１と同様に、再配線層２２内の複数の配線Ｌ１、Ｌ２を模式的に示している。各配線Ｌ１は、垂直ワイヤ１２と金属ピラー１６とを電気的に接続している。各配線Ｌ２は、金属ピラー１６と金属バンプ２５とを電気的に接続している。
図２４はさらに、再配線層２２内の複数の配線Ｌ３と、再配線層４２内の複数の配線Ｌ４とを模式的に示している。各配線Ｌ３は、垂直ワイヤ４４と金属ピラー１６とを電気的に接続している。各配線Ｌ４は、垂直ワイヤ１２と垂直ワイヤ４４とを電気的に接続している。
本実施形態によれば、基板１と再配線層２２との間に再配線層４２を設けることで、各垂直ワイヤ１２の長さを短くすることが可能となる。図１では、基板１上に４つのメモリチップ３が積層されている。一方、図２４では、基板１上に８つのメモリチップ３が積層されている。しかしながら、図２４に示す垂直ワイヤ１２の平均長さは、図１に示す垂直ワイヤ１２の平均長さと同程度となっている。よって、本実施形態によれば、垂直ワイヤ１２の形状がゆがむことを抑制することが可能となる。
積層体Ｓは、複数のメモリチップ３を備えており、これらのメモリチップ３は、平面視にてＸ方向に互いにずらして積層されている。同様に、積層体Ｓ’は、複数のメモリチップ３を備えており、これらのメモリチップ３は、平面視にてＸ方向に互いにずらして積層されている。しかしながら、積層体Ｓ内の各メモリチップ３は、下のメモリチップ３に対して＋Ｘ方向にずれているのに対し、積層体Ｓ’内の各メモリチップ３は、下のメモリチップ３に対して－Ｘ方向にずれている。これにより、平面視にて積層体Ｓ、Ｓ’が占める面積を小さくすることが可能となり、本実施形態の半導体装置を小型化することが可能となる。
なお、本実施形態の積層体Ｓは、第１実施形態の積層体Ｓと同じ構造を有しているが、代わりに第２、第３、または第４実施形態の積層体Ｓと同じ構造を有していてもよい。
図２５～図２９は、第５実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１を用意し、基板１上に積層体Ｓ’を形成する（図２５）。積層体Ｓ’は、基板１上に複数のメモリチップ３を積層することで形成される。
次に、積層体Ｓ’上に、複数の金属パッド１１と、複数の垂直ワイヤ１２と、複数のボンディングワイヤ１４とを配置する（図２５）。各垂直ワイヤ１４は、いずれかのメモリチップ３上に金属パッド１１を介して配置される。各ボンディングワイヤ１４は、２つの金属パッド１１上に配置される。
次に、基板１および積層体Ｓ’上に樹脂層４１を形成する（図２５）。その結果、積層体Ｓ’が樹脂層４１により覆われる。同様に、金属パッド１１、垂直ワイヤ１２、およびボンディングワイヤ１４も、樹脂層４１により覆われる。
次に、樹脂層４１の上面を研磨または研削する（図２６）。その結果、樹脂層４１が上面から徐々に除去されてゆき、樹脂層４１の上面が低下する。樹脂層４１の研磨または研削は、垂直ワイヤ１２が樹脂層４１の上面に露出するまで行われる。本実施形態の樹脂層４１の研磨または研削は、メモリチップ３が樹脂層４１の上面に露出する前に終了する。
次に、樹脂層４１上に複数の金属パッド１３と再配線層４２とを配置し、再配線層４２上に積層体Ｓ’を形成する（図２７）。積層体Ｓは、再配線層４２上に複数のメモリチップ３を積層し、最上位のメモリチップ３上に制御チップ５および金属片７を積層することで形成される。
次に、積層体Ｓ上に、複数の金属パッド１１と、複数の垂直ワイヤ１２と、複数のボンディングワイヤ１４と、複数の金属パッド１５と、複数の金属ピラー１６と、ボンディングワイヤ１８とを配置する（図２７）。各垂直ワイヤ１２は、積層体Ｓ内のいずれかのメモリチップ３上に金属パッド１１を介して配置される。各ボンディングワイヤ１４は、積層体Ｓ上の２つの金属パッド１１上に配置される。各金属ピラー１６は、制御チップ５上に金属パッド１１を介して配置される。ボンディングワイヤ１８は、図２７に示す積層体Ｓの金属片７上と、不図示の別の積層体Ｓの金属片７上とに配置される。その結果、これらの積層体Ｓが、ボンディングワイヤ１８により互いに連結される。
次に、再配線層４２上に、複数の金属パッド４３と、複数の垂直ワイヤ４４とを配置する（図２７）。各垂直ワイヤ４４は、再配線層４２上に金属パッド４３を介して配置される。その結果、垂直ワイヤ１２と垂直ピラー４４が、配線Ｌ４により電気的に接続される。
次に、再配線層４２および積層体Ｓ上に樹脂層２１を形成する（図２７）。その結果、積層体Ｓが樹脂層２１により覆われる。同様に、金属パッド１１、垂直ワイヤ１２、ボンディングワイヤ１４、金属パッド１５、金属ピラー１６、ボンディングワイヤ１８、金属パッド４３、および垂直ワイヤ４４も、樹脂層２１により覆われる。
なお、図２７は、垂直ワイヤ４４とボンディングワイヤ１８との位置関係を分かりやすくするために、垂直ワイヤ４４とボンディングワイヤ１８とが、互いに重なり合うように図示されている。しかしながら、本実施形態の垂直ワイヤ４４とボンディングワイヤ１８は、互いに接触しないように配置される。
次に、樹脂層２１の上面を研磨または研削する（図２８）。その結果、樹脂層２１が上面から徐々に除去されてゆき、樹脂層２１の上面が低下する。樹脂層２１の研磨または研削は、垂直ワイヤ１２、金属ピラー１６、ボンディングワイヤ１８、および垂直ワイヤ４４が、樹脂層２１の上面に露出するまで行われる。本実施形態の樹脂層２１の研磨または研削は、ボンディングワイヤ１８が切断されるまで行われ、制御チップ５および金属片７が樹脂層２１の上面に露出する前に終了する。
次に、樹脂層２１上に、複数の金属パッド１３と、複数の金属パッド１７と、再配線層２２とを配置する（図２９）。その結果、垂直ワイヤ１２と金属ピラー１６が、配線Ｌ１により電気的に接続され、垂直ワイヤ４４と金属ピラー１６が、配線Ｌ３により電気的に接続される。次に、基板１、樹脂層４１、再配線層４２、樹脂層２１、および再配線層２２を上述のスクライブ領域Ｒ２に沿って切断する（図２９）。その結果、基板１、樹脂層４１、再配線層４２、樹脂層２１、および再配線層２２が、上述の個々のデバイス領域Ｒ１に分割される。
次に、各デバイス領域Ｒ１ごとに、基板１の下面や、基板１、樹脂層４１、再配線層４２、樹脂層２１、および再配線層２２の側面に、シールド層２３を形成する（図２９）。次に、各デバイス領域Ｒ１ごとに、再配線層２２上に複数の金属パッド２４および複数の金属バンプ２５を形成する（図２９）。その結果、金属ピラー１６と金属バンプ２５が、配線Ｌ２により電気的に接続される。なお、本実施形態のボンディングワイヤ１８は、再配線層２２内の配線と電気的に接続されておらず、再配線層２２内の配線と電気的に絶縁されている。このようにして、本実施形態の半導体装置が製造される。
本実施形態によれば、第１～第４実施形態と同様に、樹脂層２１を好適に形成することが可能となる。例えば、研磨または研削の終点を検出するためにボンディングワイヤ１８を利用することで、所望の厚さまで研磨または研削された樹脂層２１を形成することが可能となる。
なお、本実施形態では、積層体Ｓ’上にも、金属片７およびボンディングワイヤ１８を配置してもよい。これにより、樹脂層２１と同様に樹脂層４１を好適に形成することが可能となる。この場合、積層体Ｓ’上の金属片７およびボンディングワイヤ１８は例えば、第１～第４実施形態のいずれかの積層体Ｓ上の金属片７およびボンディングワイヤ１８と同様の態様で配置可能である。
（第６実施形態）
図３０は、第６実施形態の半導体装置の製造方法を示す斜視図である。
図３０は、図３と同様に、図２(ａ)の工程で形成された積層体Ｓと複数のボンディングワイヤ１８とを示している。具体的には、図３０は、図２(ａ)の工程で形成された複数の積層体Ｓのうちの１つの積層体Ｓを示している。これらの積層体Ｓは、Ｘ方向およびＹ方向に互いに隣接する２次元アレイ（四角格子）の形状に配置されている。また、図３０に示す各ボンディングワイヤ１８は、図３０に示す積層体Ｓの金属片７上と、不図示の別の積層体Ｓの金属片７上とに配置されており、これらの積層体Ｓを互いに連結している。
図３０に示す積層体Ｓは、基板１上に設けられた下部積層体Ｓ１と、下部積層体Ｓ１上に設けられた上部積層体Ｓ２とを含んでいる。下部積層体Ｓ１は、基板１上に順に積層された複数のメモリチップ３を含んでいる。上部積層体Ｓ２は、下部積層体Ｓ１上に順に積層された複数のメモリチップ３と、上部積層体Ｓ２内の最上位のメモリチップ３上に積層された制御チップ５と、上部積層体Ｓ２内の最上位のメモリチップ３上に積層された金属片７とを含んでいる。
本実施形態では、下部積層体Ｓ１内に含まれる上記複数の半導体チップ３の位置が、平面視にてＸ方向に互いにずれている。一方、上部積層体Ｓ２内に含まれる上記複数の半導体チップの位置は、平面視にてＹ方向に互いにずれている。これにより、積層体Ｓの形状をバランスよく構成することが可能となる。
なお、本実施形態の上部積層体Ｓ２は、第１実施形態の積層体Ｓと同じ構造を有しているが、代わりに第２、第３、第４、または第５実施形態の積層体Ｓと同じ構造を有していてもよい。
本実施形態によれば、第１～第５実施形態と同様に、樹脂層２１を好適に形成することが可能となる。例えば、研磨または研削の終点を検出するためにボンディングワイヤ１８を利用することで、所望の厚さまで研磨または研削された樹脂層２１を形成することが可能となる。
（第１実施形態の変形例）
図３１は、第１実施形態の変形例の半導体装置の製造方法を示す平面図である。
図３１(ａ)は、図４(ａ)と同様に、図２(ａ)の工程でボンディングワイヤ１８が配置された後の基板１を示している。図３１(ａ)では、基板１上の一部の積層体Ｓ上のみにボンディングワイヤ１８が配置されている。これにより、基板１上に配置されるボンディングワイヤ１８の本数を減らすことが可能となる。この場合、ボンディングワイヤ１８が配置されない積層体Ｓ上には金属片７を配置しなくてもよい。
図３１(ｂ)も、図２(ａ)の工程でボンディングワイヤ１８が配置された後の基板１を示している。図３１(ｂ)でも、基板１上の一部の積層体Ｓ上のみにボンディングワイヤ１８が配置されている。このように、ボンディングワイヤ１８が配置されない積層体Ｓは、どのように選択してもよい。
図３２は、第１実施形態の別の変形例の半導体装置の構造を示す断面図である。
図３２に示す本変形例の半導体装置は、図１に示す第１実施形態の半導体装置と同じ構成要素を備えている。ただし、本変形例の金属片７は、２つのメモリチップ３の間に配置されている。このように、金属片７は、最上位のメモリチップ３以外のメモリチップ３上に配置されていてもよい。
図３３は、第１実施形態の別の変形例の半導体装置の構造を示す断面図である。
図３３に示す本変形例の半導体装置は、図１に示す第１実施形態の半導体装置から金属片７を除去した構造を有している。よって、本変形例のボンディングワイヤ１８は、最上位のメモリチップ３上に直接配置されている。なお、本変形例のボンディングワイヤ１８は、最上位のメモリチップ３以外のメモリチップ３上に直接配置されていてもよい。
図３４は、図３３に示す半導体装置の製造方法の例を示す断面図である。
図３４(ａ)は、最上位のメモリチップ３の構造の第１の例を示している。この例の最上位のメモリチップ３は、このメモリチップ３内に形成された配線５１を備えている。配線５１は例えば、Ａｌ（アルミニウム）やＣｕ（銅）などの金属により形成されたボンディングパッドである。この例では、配線５１上に複数のボンディングワイヤ１８が配置される。これにより、金属片７上にこれらのボンディングワイヤ１８を配置した場合と同様に樹脂層２１を研磨または研削することが可能となる。
図３４(ｂ)は、最上位のメモリチップ３の構造の第２の例を示している。この例の最上位のメモリチップ３は、このメモリチップ３内に形成された配線５２を備えている。配線５２は、配線層５２ａ内の２つの配線と、２つのビアプラグ５２ｂと、配線層５２ｃ内の１つの配線により形成されている。配線層５２ａ、ビアプラグ５２ｂ、および配線層５２ｃの各々は例えば、Ａｌ（アルミニウム）やＣｕ（銅）やＷ（タングステン）などの金属により形成されている。この例では、配線５２上に複数のボンディングワイヤ１８が配置される。これにより、金属片７上にこれらのボンディングワイヤ１８を配置した場合と同様に樹脂層２１を研磨または研削することが可能となる。
図３５は、第１実施形態の別の変形例の半導体装置の構造を示す断面図である。
図３５に示す本変形例の半導体装置は、図１に示す第１実施形態の半導体装置と同じ構成要素を備えている。ただし、本変形例の再配線層２２は、ボンディングワイヤ１８とシールド層２３とを電気的に接続する配線Ｌ５を含んでいる。この場合、積層体Ｓ内のメモリチップ３を金属片７と電気的に接続することで、シールド層２３の電位をボンディングワイヤ１８を介してメモリチップ３内に供給することが可能となる。すなわち、グランド電位をボンディングワイヤ１８を介してメモリチップ３内に供給することが可能となる。
このように、ボンディングワイヤ１８は、半導体装置内の配線として有効活用してもよい。図３５では、ボンディングワイヤ１８が、半導体装置内のグランド配線として機能している。ボンディングワイヤ１８は、半導体装置内のその他の用途の配線として使用されてもよい。
なお、これらの変形例の構造や方法は、第１実施形態以外の各実施形態にも適用可能である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：接着層、３：メモリチップ、
４：接着層、５：制御チップ、６：接着層、７：金属片、
１１：金属パッド、１２：垂直ワイヤ、
１３：金属パッド、１４：ボンディングワイヤ、１５：金属パッド、
１６：金属ピラー、１７：金属パッド、１８：ボンディングワイヤ、
２１：樹脂層、２２：再配線層、２３：シールド層、
２４：金属パッド、２５：金属バンプ、
３１：ＣＭＰ装置、３１ａ：研磨テーブル、３１ｂ：研磨パッド、３１ｃ：センサ、
３２：グラインド装置、３２ａ：ホイール、３２ｂ：凸部、３２ｃ：センサ、
４１：樹脂層、４２：再配線層、
４３：金属パッド、４４：垂直ワイヤ、４５：金属パッド、
５１：配線、５２：配線、５２ａ：配線層、５２ｂ：ビアプラグ、５２ｃ：配線層

Claims (20)

  1. 基板上に複数の積層体を形成し、前記積層体の各々は、前記基板上に積層された複数の半導体チップを含むように形成され、
    前記積層体上に、前記積層体を互いに連結する複数の第１ワイヤを配置し、
    前記積層体および前記第１ワイヤ上に樹脂層を形成し、
    前記樹脂層の上面に前記第１ワイヤが露出するまで、前記樹脂層の上面を低下させる、
    ことを含む半導体装置の製造方法。
  2. 前記積層体上に、前記積層体の積層方向に延びる複数の第２ワイヤを配置することをさらに含み、
    前記樹脂層は、前記積層体、前記第１ワイヤ、および前記第２ワイヤ上に形成される、請求項１に記載の半導体装置の製造方法。
  3. 前記積層体の少なくともいずれかは、前記半導体チップ上に配置された金属片をさらに含み、
    前記第１ワイヤの少なくともいずれかは、前記金属片上に配置される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記積層体の前記少なくともいずれかは、前記半導体チップとして、第１半導体チップと、平面視にて前記第１半導体チップの面積よりも小さい面積を有する第２半導体チップとを含み、
    前記金属片は、前記第１半導体チップ上に配置される、請求項３に記載の半導体装置の製造方法。
  5. 前記第２半導体チップは、前記第１半導体チップの動作を制御する、請求項４に記載の半導体装置の製造方法。
  6. 平面視にて、前記金属片の面積は、前記第１半導体チップの面積よりも小さい、請求項４または５に記載の半導体装置の製造方法。
  7. 前記第２半導体チップおよび前記金属片は、前記第１半導体チップ上に配置される、請求項４または５に記載の半導体装置の製造方法。
  8. 平面視にて、前記金属片の面積は、前記第１半導体チップの面積と同じである、請求項４または５に記載の半導体装置の製造方法。
  9. 前記金属片は、前記第１半導体チップ上に配置され、前記第２半導体チップは、前記金属片上に配置される、請求項４または５に記載の半導体装置の製造方法。
  10. 前記複数の積層体は、第１方向に延びる複数の直線と、第２方向に延びる複数の直線との交点に配置され、
    前記第１ワイヤは、平面視にて前記第１方向または第２方向と平行に延びている、請求項１から９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記複数の積層体は、第１方向に延びる複数の直線と、第２方向に延びる複数の直線との交点に配置され、
    前記第１ワイヤは、平面視にて前記第１方向および第２方向と非平行に延びている、請求項１から９のいずれか１項に記載の半導体装置の製造方法。
  12. 前記積層体の少なくともいずれかは、前記半導体チップ内に形成された配線をさらに含み、
    前記第１ワイヤの少なくともいずれかは、前記配線上に配置される、請求項１または２に記載の半導体装置の製造方法。
  13. 基板と、
    前記基板上に積層された複数の半導体チップを含む積層体と、
    前記積層体上に設けられた樹脂層と、
    前記樹脂層内で前記積層体上に設けられ、前記積層体から前記樹脂層の上面まで延びている第１ワイヤと、
    前記樹脂層内で前記積層体上に設けられ、前記積層体の積層方向に延びており、前記半導体チップと電気的に接続されている第２ワイヤと、
    を備える半導体装置。
  14. 前記積層体は、前記半導体チップ上に設けられた金属片をさらに含み、
    前記第１ワイヤは、前記金属片上に設けられている、請求項１３に記載の半導体装置。
  15. 前記積層体は、前記半導体チップとして、第１半導体チップと、平面視にて前記第１半導体チップの面積よりも小さい面積を有する第２半導体チップとを含み、
    前記金属片は、前記第１半導体チップ上に設けられている、請求項１４に記載の半導体装置。
  16. 前記積層体は、前記半導体チップ内に設けられた配線をさらに含み、
    前記第１ワイヤは、前記配線上に設けられている、請求項１３に記載の半導体装置。
  17. 前記樹脂層上に設けられ、前記積層体と電気的に接続された第１再配線層をさらに備える、請求項１３から１６のいずれか１項に記載の半導体装置。
  18. 前記基板と前記積層体との間に設けられ、前記第１再配線層と電気的に接続された第２再配線層と、
    前記基板上に積層された複数の半導体チップを含み、前記基板と前記第２再配線層との間に設けられ、前記第２再配線層と電気的に接続された第２積層体と、
    をさらに備える、請求項１７に記載の半導体装置。
  19. 前記積層体は、前記基板上に設けられた下部積層体と、前記下部積層体上に設けられた上部積層体とを含み、
    前記下部積層体内に含まれる前記半導体チップの位置は、平面視にて第１方向に互いにずれており、
    前記上部積層体内に含まれる前記半導体チップの位置は、平面視にて第２方向に互いにずれている、請求項１３から１８のいずれか１項に記載の半導体装置。
  20. 前記樹脂層の側面に設けられた金属層をさらに備え、
    前記第１ワイヤは、前記金属層と電気的に接続されている、請求項１３から１９のいずれか１項に記載の半導体装置。
JP2021087166A 2021-05-24 2021-05-24 半導体装置およびその製造方法 Pending JP2022180202A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021087166A JP2022180202A (ja) 2021-05-24 2021-05-24 半導体装置およびその製造方法
TW111105527A TWI816300B (zh) 2021-05-24 2022-02-16 半導體裝置及其製造方法
CN202210144626.4A CN115394659A (zh) 2021-05-24 2022-02-17 半导体装置及其制造方法
US17/682,925 US20220375901A1 (en) 2021-05-24 2022-02-28 Semiconductor device and method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021087166A JP2022180202A (ja) 2021-05-24 2021-05-24 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2022180202A true JP2022180202A (ja) 2022-12-06

Family

ID=84102896

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021087166A Pending JP2022180202A (ja) 2021-05-24 2021-05-24 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20220375901A1 (ja)
JP (1) JP2022180202A (ja)
CN (1) CN115394659A (ja)
TW (1) TWI816300B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230011439A1 (en) * 2021-07-07 2023-01-12 Western Digital Technologies, Inc. Semiconductor Device Package Die Stacking System and Method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4445511B2 (ja) * 2007-03-23 2010-04-07 株式会社東芝 マルチチップ半導体装置
US20170287870A1 (en) * 2016-04-01 2017-10-05 Powertech Technology Inc. Stacked chip package structure and manufacturing method thereof
TWI567897B (zh) * 2016-06-02 2017-01-21 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造與製造方法
TWI613772B (zh) * 2017-01-25 2018-02-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造
KR20210029447A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
JP2021048195A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
TWI816300B (zh) 2023-09-21
TW202247269A (zh) 2022-12-01
CN115394659A (zh) 2022-11-25
US20220375901A1 (en) 2022-11-24

Similar Documents

Publication Publication Date Title
US11631611B2 (en) Wafer level chip scale packaging intermediate structure apparatus and method
TWI531044B (zh) 半導體封裝及其製造方法
TWI614850B (zh) 半導體封裝結構及其形成方法
TWI415202B (zh) 封裝結構之製造方法
US8455301B2 (en) Method of fabricating stacked chips in a semiconductor package
US20080153187A1 (en) Chip-probing and bumping solutions for stacked dies having through-silicon vias
KR101420855B1 (ko) 반도체 구조물에 대한 다이간 갭 제어 및 방법
TW201721771A (zh) 整合式扇出封裝及製造方法
TW201705400A (zh) 系統級封裝扇出堆疊架構及製程流程
TW200901426A (en) Molded reconfigured wafer, stack package using the same, and method for manufacturing the stack package
JP6874110B2 (ja) ２次元シフトを含むｔｓｖ半導体デバイス
TW201113992A (en) Chip package and fabrication method thereof
TW201707199A (zh) 一種晶片尺寸等級的感測晶片封裝體及其製造方法
US10249587B1 (en) Semiconductor device including optional pad interconnect
JP2007184438A (ja) 半導体装置
US20220208714A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
KR20200092423A (ko) 반도체 디바이스를 형성하기 위한 필라-라스트 방법
TW202320266A (zh) 半導體裝置及其製造方法
TWI816300B (zh) 半導體裝置及其製造方法
TW201913899A (zh) 積體電路封裝及其製作方法
CN114496727A (zh) 集成电路组件及其制作方法
US8384215B2 (en) Wafer level molding structure
TW202213704A (zh) 半導體裝置及其製造方法
CN111834312A (zh) 一种基于tsv工艺的三维堆叠结构及制作方法
TWI797669B (zh) 半導體裝置以及半導體裝置的製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240312