KR20200092423A - 반도체 디바이스를 형성하기 위한 필라-라스트 방법 - Google Patents

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KR20200092423A
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KR
South Korea
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conductive
semiconductor device
protrusion
pillar
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KR1020207021536A
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아닐쿠마르 찬돌루
웨인 에이치. 후앙
사미르 에스. 바다브카르
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마이크론 테크놀로지, 인크
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    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
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Abstract

전기 전도성 재료로 충전된 하나 이상의 비아를 갖는 반도체 디바이스가 본 출원에 개시된다. 일 실시예에서, 반도체 디바이스는 제 1 측면, 제 1 측면에 근접한 복수의 회로 소자, 및 제 1 측면에 대향하는 제 2 측면을 갖는 반도체 기판을 포함한다. 비아는 제 1 측면과 제 2 측면 사이에서 연장될 수 있고, 비아의 전도성 재료는 전도성 재료의 돌출부를 정의하기 위해 기판의 제 2 측면을 너머 연장될 수 있다. 반도체 디바이스는 제 2 측면 위에 형성되고, 전도성 재료의 돌출부를 둘러싸는 더 큰 전도성 필라, 및 제 1 측면 위에 형성되고 비아의 전도성 재료에 전기적으로 결합된 더 짧은 전도성 패드를 가질 수 있다.

Description

반도체 디바이스를 형성하기 위한 필라-라스트 방법
본 기술은 전반적으로 스루 실리콘 비아(TSV : through-silicon vias)을 갖는 반도체 디바이스에 관한 것으로, 보다 상세하게는 TSV에 전기적으로 결합된 전도성 필라(pillar)를 갖는 반도체 디바이스를 제조하기 위한 시스템 및 방법에 관한 것이다.
반도체 프로세싱에서, 스루 실리콘 비아(TSV)는 종종 인접한 반도체 다이(die) 사이에 전기적 연결을 제공하기 위해 사용된다. TSV의 제조는 반도체 기판의 프론트 사이드(front side)로의 딥 홀(deep hole) 에칭, 및 생성된 홀을 전도성 충진재(fill) 예컨대, 구리로 충전하는 것을 수반한다. 종종, 전도성 필라가 그런 다음 기판의 프론트 사이드에서 TSV의 전도성 충진재에 전기적으로 결합되도록 형성되고, 전도성 충진재가 노출될 때까지 기판은 백 사이드(back side)로부터 얇아진다. 언더 범프 금속화(UBM : under-bump metallization) 피처가 그런 다음 기판의 백 사이드에서 TSV의 노출된 전도성 재료 위에 형성된다.
보다 상세하게는, 도 1a 내지 도 1g는 종래 기술에 따른 반도체 디바이스(100)를 제조하는 방법에서 다양한 단계를 예시하는 단면도이다. 도 1a에 도시된 바와 같이, 반도체 디바이스(100)는 프론트 사이드(107), 프론트 사이드와 대향하는 백 사이드(109) 및 프론트 사이드(107)에 및/또는 그 위에 복수의 회로 소자(104)(예를 들어, 와이어, 트레이스(trace), 인터커넥트(interconnect), 트랜지스터 등)를 갖는 기판(102)을 포함한다. 예를 들어, 금속 트레이스가 기판(102)의 프론트 사이드(107) 상에 형성될 수 있고, 집적 회로 소자가 금속 트레이스 아래에 기판(102)에 위치될 수 있다. 도 1a는 TSV(106)가 기판(102)에 형성된 후에, 반도체 디바이스(100)를 추가로 도시한다. 특별히, TSV는 프론트 사이드(107)으로부터 기판(102)으로 연장되지만, 백 사이드(109)에서 아직 액세스 할 수 없다. TSV(106)는 관련 기술 분야에서 잘 알려진 프로세스를 사용하여 형성될 수 있다. 예를 들어, TSV는 기판(102)에 홀(hole)을 형성하고, 전도성 재료(105)로 홀을 충전함으로써 제조될 수 있다.
도 1a는 TSV(106)의 대응하는 것의 전도성 재료(105)에 전기적으로 결합되도록 전도성 필라(108)가 기판(102)의 프론트 사이드(107) 상에 형성된 후의 반도체 디바이스(100)를 도시한다. 전도성 필라(108)는 기판(102)의 프론트 사이드(107) 위의 높이가 약 10-100㎛(예를 들어, 약 35-60㎛)인 비교적 높은 구조물이다. 전도성 필라(108)는 당업계에 공지된 적절한 전기 도금 또는 무전해 도금 프로세스에 의해 제조될 수 있다. 다른 실시예들에서, 전기 도금 또는 무전해 도금 대신에 다른 증착 기술들(예를 들어, 스퍼터 증착)이 사용될 수 있다.
도 1b는 기판(102)이 접착층(112)을 통해 캐리어(110)(예를 들어, 실리콘 캐리어)에 부착된 후의 반도체 디바이스(100)를 도시한다. 캐리어(110)는 기판(102)의 백 사이드(109) 상의 중간 프로세싱 단계에 내내 추가적인 안정성을 제공하는데 사용될 수 있고, 접착층(112)과 함께 나중에 제거될 수 있다. 도 1b에 도시된 바와 같이, 접착층(112)은 전도성 필라(108)의 높이보다 큰 두께를 가지며, 따라서, 전도성 필라(108)를 완전히 둘러싸도록 형성될 수 있다. 따라서, 접착층(112)은 약 10-100㎛ 사이의(예를 들어, 약 35-60㎛ 사이) 두께를 가질 수 있다. 도 1b에 도시된 바와 같이, 비교적 두꺼운 접착층(112)에 의해 캐리어(110)에 가해지는 힘은 캐리어(110)가 휘게 할 수 있다. 특별히, 접착층(112)에 의해 부여된 접착력은 캐리어(102)의 백 사이드(119)가 실질적으로 동일 평면상에 있지 않도록 캐리어(110)가 휘게 할 수 있다. 추가 프로세싱이 기판(102)의 백 사이드(109)에 실행되기 전에, 캐리어(110)는 후속 프로세싱 단계 동안에 예를 들어, 캐리어(110)(및 거기에 부착된 반도체 디바이스(100))의 정확한 핸들링 및 정렬을 허용하기 위해 평탄화되어야 한다. 따라서, 도 1c는 캐리어(102)의 백 사이드(119)가 전체적으로 동일 평면상에 있도록 평탄화된 후에 캐리어(110) 및 반도체 디바이스(100)를 예시한다.
도 1d는 기판(102)의 백 사이드(109)를 통해 기판(102)의 백 사이드(109)가 TSV(106)의 전도성 재료(105)를 노출 시키도록 얇아진 후의 반도체 디바이스(100)를 도시한다. 기판(102)은 예를 들어, 당업계에 알려진 적절한 이면 연삭 프로세스(backgrinding process)를 사용하여 얇아질 수 있다. 도 1d에 도시된 바와 같이, 기판(102)을 얇게 한 후, TSV(106)의 전도성 재료(105)의 일부는 기판(102)의 백 사이드(109) 너머로 돌출될 수 있다.
도 1e는 유전체 층(114)이 기판(102)의 백 사이드(109) 위에 그리고 TSV(106)의 전도성 재료(105)의 노출된 부분 위에 증착된 후의 반도체 디바이스(100)를 도시한다. 유전체 층(114)은 SiOx 재료(예를 들어, 실리콘 디옥사이드), 테트라에틸 오소실리케이트(TEOS), 다른 옥사이드 재료 등을 포함할 수 있다. 도 1f에 도시된 바와 같이, TSV(106)의 전도성 재료(105)의 유전체 층(114) 및/또는 노출된 부분은 이후에 전도성 재료(105) 및 유전체 층(114)의 노출 부분을 동일 평면화하기 위해 얇아진다. 따라서, 박화(thinning) 후, TSV(106)의 전도성 재료(105)와 유전체 층(114)은 함께 반도체 디바이스(100)의 평면 백사이드(115)을 정의한다. 박화(thinning)는 전형적으로 CMP(chemical mechanical planarization) 프로세스를 사용하여 달성된다.
도 1g는 TSV(106)의 대응하는 것의 전도성 재료(105)에 전기적으로 결합되도록 UBM 피처(116)가 반도체 디바이스(100)의 백 사이드(115) 상에 형성된 후의 반도체 디바이스(100)를 도시한다. UBM 피처(116)는 전도성 필라(108)와 비교하여 비교적 짧은 피처이며, 반도체 디바이스(100)의 백 사이드(115) 위의 높이는 약 1-10㎛ 사이 (예를 들어, 약 1-5㎛ 사이) 이다. 전도성 필라(108)는 당업계에 공지된 바와 같이 적절한 전기 도금 또는 무전해 도금 프로세스에 의해 제조될 수 있다. 다른 실시예들에서, 전기 도금 또는 무전해 도금 대신에 다른 증착 기술들(예를 들어, 스퍼터 증착)이 사용될 수 있다. 도 1g는 (i) 캐리어(110) 및 접착층(112)(도 1f)이 제거된 후 및 (ii) 솔더 볼(solder ball) 또는 솔더 범프(solder bump)(118)를 전도성 필라(108) 상에 증착한 후의 반도체 디바이스(100)를 추가로 예시한다. 예를 들어, 스텐실링 머신(stenciling machine)은 전도성 필라(108) 상에 이산의 솔더 페이스트(solder paste) 블록을 증착할 수 있고, 솔더 페이스트는 재용융되어 전도성 필라(108) 상에 솔더 볼(118)을 형성할 수 있다.
특히, 도 1a 내지 도 1g를 참조하여 예시된 종래 기술의 프로세스 단점 중 하나는 캐리어(110)를 제거한 후에, 후속 프로세싱 단계에서(예를 들어, 다른 반도체 디바이스(100)의 제조 동안) 캐리어(110)가 재사용될 수 없다는 것이다. 특별히, 접착층(112)(도 1b)에 의해 야기되는 휨을 설명하기 위해 캐리어(110)가 평탄화되어야 하므로(도 1c), 캐리어(110)는 많은 추가적인 반도체 제조 프로세스에 사용하기에 부적절하다.
본 기술의 많은 양태들은 이하의 도면들을 참조하여 더 잘 이해될 수 있다. 도면의 컴포넌트는 반드시 축척에 맞을 필요는 없다. 대신에, 본 기술의 원리를 명확하게 설명하는 것이 강조된다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 디바이스의 제조 방법에서 다양한 단계를 예시하는 단면도이다.
도 2a 내지 도 2f는 본 기술의 실시예들에 따른 반도체 디바이스를 제조하는 방법에서 다양한 단계들을 도시하는 단면도들이다.
도 3은 본 기술의 실시예들에 따른 반도체 디바이스 어셈블리의 단면도이다.
도 4는 본 기술의 실시예에 따른 반도체 디바이스를 포함하는 시스템의 개략도이다.
반도체 디바이스를 제조하기 위한 방법 및 관련 시스템 및 방법의 몇몇 실시예의 특정 세부 사항이 이하에 설명된다. 관련 기술 분야의 통상의 기술자는 본 출원에 설명된 방법의 적절한 단계가 웨이퍼 레벨 또는 다이 레벨에서 수행될 수 있음을 인식할 것이다. 따라서, 그것이 사용되는 문맥에 따라, "기판(substrate)"이라는 용어는 웨이퍼 레벨 기판 또는 싱귤레이션된(singulated) 다이 레벨 기판을 지칭할 수 있다. 또한, 문맥이 달리 지시하지 않는 한, 본 출원에 개시된 구조는 통상의 반도체 제조 기술을 사용하여 형성될 수 있다. 재료는 예를 들어, 화학적 기상 증착, 물리적 기상 증착, 원자 층 증착, 스핀 코팅 및/또는 다른 적절한 기술을 사용하여 증착될 수 있다. 유사하게, 재료는 예를 들어 플라즈마 에칭, 습식 에칭, 화학적-기계적 평탄화 또는 다른 적절한 기술을 사용하여 제거될 수 있다. 관련 기술 분야의 통상의 기술자는 또한 기술이 추가의 실시예를 가질 수 있고, 기술은 도 2a 내지 도 4를 참조하여 이하에 설명된 실시예의 몇몇 세부 사항 없이도 실시될 수 있다는 것을 이해할 것이다.
후술되는 몇몇 실시예들에서, TSV를 갖는 반도체 디바이스를 제조하는 방법은 반도체 디바이스의 기판의 프론트 사이드 상에 UBM(under-bump metallization) 피처를 형성하고 TSV의 대응하는 것들에 전기적으로 결합되는 단계를 포함한다. 기판은 프론트 사이드에 근접한 능동 회로 소자를 가질 수 있다. 방법은 얇은 접착층을 사용하여 기판의 프론트 사이드에 캐리어 웨이퍼를 부착하고 이어서 기판의 백 사이드를 얇게 하여 TSV를 드러내는 단계를 포함할 수 있다. 본 방법은 또한 TSV의 노출된 부분 위 및/또는 노출된 부분 주위에 UBM 피처보다 더 큰 전도성 필라를 직접 형성하는 단계를 포함할 수 있다. 캐리어는 그런 다음 기판으로부터 분리되고 추가적인 반도체 제조 프로세스에서 재사용될 수 있다.
더 큰 전도성 필라를 그 위에 형성하는 것(예를 들어, 도 1a-1g를 참조하여 설명한 기존 방법대로)과는 반대로, 기판의 프론트 사이드에 UBM 구조를 형성하는 것은 반도체 디바이스를 캐리어에 결합하기 위해 더 얇은 접착층이 사용되는 것을 가능하게 할 수 있다. 더 얇은 접착층은 캐리어에 대해 상당한 휨(warping)을 야기하지 않을 것이며, 따라서, 캐리어는 기판의 백 사이드 상에서 수행되는 프로세싱 단계 전에 평탄화될 필요가 없다는 것이 예상된다. 따라서, 캐리어는 후속하는 반도체 제조 프로세스에 재사용될 수 있고 - 캐리어를 사용하여 반도체 제조 프로세스의 비용을 줄일 수 있다. 또한, 일부 실시예에서, 전도성 필라는 TSV의 노출된 부분의 볼륨보다 상당히 큰 볼륨을 가질 수 있다. 그러므로, 어떠한 평탄화 또는 다른 박화(thinning) 단계도 전도성 필라를 형성하기 전에 요구되지 않아서, 제조 비용을 추가로 감소시킨다.
본 출원에 사용되는, 용어 "수직", "측방", "상단” 및 "하단"는 도면에 도시된 방위를 고려하여 반도체 디바이스에서의 피처의 상대적 방향 또는 위치를 지칭할 수 있다. 예를 들어, "상단” 또는 "최상단(uppermost)"는 다른 피처보다 페이지 상단에 더 가까이 위치된 피처를 지칭할 수 있다. 그러나, 이들 용어는 방위에 따라 상부/바닥, 위/아래, 상에(above)/하부에(below), 위쪽(up)/아래쪽(down), 및 좌/우가 상호 교환될 수 있는 역전 또는 경사 방위와 같은 다른 방위를 갖는 반도체 디바이스를 포함하도록 광범위하게 해석되어야 한다.
도 2a 내지 도 2f는 본 기술의 실시예들에 따른 반도체 디바이스(200)를 제조하는 방법에서 다양한 단계들을 도시하는 단면도들이다. 일반적으로, 반도체 디바이스는 예를 들어, 이산 디바이스 또는 더 큰 웨이퍼 또는 패널의 일부로서 제조될 수 있다. 웨이퍼 레벨 또는 패널 레벨 제조에서, 더 큰 반도체 디바이스가 복수의 개별 디바이스를 형성하기 위해 싱귤레이션되기 전에 형성된다. 설명 및 이해의 용이성을 위해, 도 2a 내지 도 2f는 2 개의 개별 반도체 디바이스(예를 들어, 반도체 다이)(201)(도 2f)로 싱귤레이션될 수 있는 반도체 디바이스(200)의 제조를 예시한다. 그러나, 당업자는 유사한 피처를 포함하고 본 출원에서 설명된 유사한 프로세스를 사용하여 - 반도체 디바이스(200)의 제조가 웨이퍼 및/또는 패널 레벨로 스케일링될 수 있으며 - 즉, 2 개 초과의 반도체 디바이스(201)로 싱귤레이션될 수 있도록 더 많은 컴포넌트를 포함할 수 있음을 쉽게 이해할 것이다.
도 2a에 도시된 바와 같이, 반도체 디바이스(200)는 프론트 사이드(207), 프론트 사이드(207)와 대향하는 백 사이드(209) 및 프론트 사이드(207)에 및/또는 그 위에 복수의 회로 소자(예를 들어, 활성층)(204)를 갖는 기판(예를 들어, 실리콘 기판)(202)을 포함한다. 예를 들어, 회로 소자(204)는 와이어, 트레이스, 인터커넥트, 트랜지스터 등을 포함할 수 있다. 일부 실시예에서, 금속 트레이스가 기판(202)의 프론트 사이드(207) 상에 형성될 수 있고, 집적 회로 소자가 금속 트레이스 아래에 기판(202)에 위치될 수 있다. 회로 소자들(204)은 예를 들어, 메모리 회로(예를 들어, 동적 랜덤 메모리(DRAM)), 제어기 회로(예를 들어, DRAM 제어기), 로직 회로 및/또는 다른 회로를 포함할 수 있다.
도 2a는 하나 이상의 스루 실리콘 비아(TSV)(206)가 기판(202)에 형성된 후에, 반도체 디바이스(200)를 추가로 도시한다. 특별히, TSV(206)는 프론트 사이드(207)으로부터 기판(202)으로 연장되지만, 백 사이드(209)에서 아직 액세스 할 수 없다(예를 들어, TSV(206)는 백 사이드(209)에서 기판(202)로부터 노출되거나 또는 드러나지 않는다). TSV(206)는 회로 소자(204)에 전기적으로 결합된 전도성 재료(205)를 포함할 수 있고, 관련 기술 분야에서 알려진 프로세스를 사용하여 형성될 수 있다. 예를 들어, TSV(206)는 기판(202)의 프론트 사이드(207)를 통해 홀을 형성하고(예를 들어, 에칭), 전도성 재료(205)로 홀을 충전함으로써 제조될 수 있다. 홀을 형성하는 프로세스는 포토리소그래피 프로세스에 이어 하나 이상의 습식 및/또는 건식 화학 에칭 프로세스를 포함할 수 있다. 전도성 재료(205)는 구리, 니켈, 솔더(solder)(예를 들어, SnAg계 솔더), 도전체 충전 에폭시 및/또는 다른 전기 전도성 재료를 포함할 수 있다. 일부 실시예에서, TSV(206)는 전도성 재료(205)와 둘러싸는 기판(202) 사이에 배치된 장벽 재료 및/또는 다른 재료를 포함할 수 있다.
도 2a는 TSV(206)의 대응하는 것의 전도성 재료(205)에 전기적으로 결합되도록 전도성 패드(예를 들어, UBM 피처)가 기판(202)의 프론트 사이드(207) 상에 형성된 후의 반도체 디바이스(200)를 추가로 도시한다. 일부 실시예에서, 전도성 패드(216)는 약 1-10㎛ 사이(예를 들어, 약 1-5㎛ 사이, 약 5㎛ 미만 등)의 기판(202)의 프론트 사이드(207) 위의 높이(H1)를 갖는다(예를 들어, 기판(202)의 프론트 사이드(207) 너머 연장된, 거리(H1)). 전도성 패드(216)는 적절한 전기 도금 또는 무전해 도금 프로세스에 의해 또는 다른 적절한 증착 기술(예를 들어, 스퍼터 증착)을 사용하여 제조될 수 있다. 전도성 패드(216)는 구리, 니켈, 알루미늄 솔더(예를 들어, SnAg계 솔더), 도전체 충전 에폭시 및/또는 다른 전기 전도성 재료를 포함할 수 있고, 동일하거나 상이한 전도성 재료의 하나 이상의 층을 포함할 수 있다. 예를 들어, 특정 실시예에서, 전도성 패드는 (i) 약 2㎛의 두께(예를 들어, 프론트 사이드(207) 위의 높이)를 갖는 제 1 니켈 층, 및 (ii) 약 0.1㎛의 두께를 갖는 제 1 층 위에 알루미늄의 제 2 층을 포함한다. 다른 실시예에서, 전도성 패드(216)는 기판(202)의 프론트 사이드(207) 상에 형성된(예를 들어, 증착된) 시드 층의 일부일 수 있다. 예를 들어, 시드 층은 별도의 도금 프로세스가 전도성 패드(216)를 형성하기 위해 요구되지 않도록 솔더 습윤 가능할 수 있다. 이러한 실시예에서, 전도성 패드(216)는 약 0.1-1㎛의 두께를 가질 수 있다.
도 2b는 기판(202)이 접착층(212)을 통해 캐리어(210)에 부착된 후의 반도체 디바이스(200)를 도시한다. 캐리어(210)는 나중에 기판(202)으로부터 분리(예를 들어, 해제, 제거 등)되기 전에 기판(202)의 백 사이드(209) 상에서 후속 프로세싱 단계를 위한 기계적 지지체를 제공할 수 있다. 캐리어(210)는 예를 들어, 실리콘, 실리콘-온-절연체, 화합물 반도체(예를 들어, 갈륨 나이트라이드), 유리 또는 다른 적절한 재료로 형성된 임시 캐리어일 수 있다. 접착층(212)은 기판(202) 및/또는 전도성 패드(216)의 프론트 사이드(207)에 캐리어(210)를 고정시키는 일회용 필름(예를 들어, 에폭시계 재료의 라미네이트 필름) 또는 다른 적절한 재료일 수 있다.
도 2b에 도시된 바와 같이, 접착층(212)은 전도성 패드(216)의 높이(H1)보다 큰 두께를 가질 수 있고, 따라서, 전도성 패드(216)를 전체적으로 또는 부분적으로 둘러싸도록 형성될 수 있다. 따라서, 특정 실시예에서, 접착층(212)은 약 1-30㎛ 사이의(예를 들어, 약 5-10㎛ 사이, 약 10-20㎛ 사이) 두께를 가질 수 있다. 도 1a 내지 도 1g를 참조하여 예시된 종래의 방법과 비교하여, 접착층(212)은 기판(202)의 프론트 사이드(207) 상에 형성된 비교적 짧은 전도성 패드(216)와 동일하거나 그보다 약간 큰 두께를 가질 수 있기 때문에 접착층(212)의 총 볼륨은 축소될 수 있다. 일부 실시예에서, 접착층(212)은 접착층(212)에 의해 부여된 임의의 접착력이 캐리어(210), 기판(202) 및/또는 반도체 디바이스(200)의 다른 컴포넌트의 상당한 휨을 야기하지 않을 정도로 충분히 얇다(예를 들어, 충분히 작은 볼륨을 가짐). 예를 들어, 일부 실시예에서, 캐리어(210)는 접착층(212)를 통해 캐리어(210)를 기판(202)에 결합한 후에 전체적으로 동일 평면에 있는 백 사이드(219)을 포함할 수 있다. 따라서, 캐리어(210)의 백 사이드(219)은 기판(202)의 백 사이드(209) 상에서 수행되는 후속 프로세싱 단계 이전에 평탄화될 필요가 없다. 또한, 캐리어(210)가 반도체 디바이스(200)에 결합되거나 나중에 분리되는 동안 접착층(212)이 기판(202) 또는 전도성 패드(216)를 손상시킬 위험이 감소된다.
도 2c는 기판(202)의 백 사이드(209)가 얇아져서 기판의 백 사이드(209)을 통해 TSV(206)의 전도성 재료(205)를 노출시킨 후의 반도체 디바이스(200)를 도시한다. 기판(202)은 예를 들어, 당업계에 알려진 적절한 이면 연삭 프로세스를 사용하여 얇아질 수 있다. 도 2c에 도시된 바와 같이, 기판(202)을 박화한 후, 각각의 TSV(206)에서 전도성 재료(205)의 돌출부(211)는 기판(202)의 백 사이드(209) 너머로 돌출될 수 있다. 일부 실시예에서, 각각의 TSV(206)에서 전도성 재료(205)의 돌출부(211)는 약 1-10㎛ 사이(예를 들어, 약 2㎛ 미만, 약 5㎛ 미만 등)의 기판(202)의 백 사이드(209) 위의 높이(H2)를 갖는다(예를 들어, 기판(202)의 백 사이드(209) 너머 연장된, 거리(H2)). 특정 실시예에서, 높이(H2)는 약 4㎛이다. 일부 실시예에서, 높이(H2)는 각각의 돌출부(211)에 대해 전체적으로 동일하지만, 다른 실시예에서, 돌출부(211)의 높이(H2)는 변할 수 있다. 예를 들어, TSV(206)의 전도성 재료(205)를 드러내기 위해 사용되는 이면 연삭 프로세스는 전도성 재료(205)가 균일하게 드러나지 않도록 특정 영역에서 기판(202)의 백 사이드(209)를 오버(over) 및/또는 언더(under) 폴리싱할 수 있다. 게다가, 일부 실시예에서, 전도성 재료(205)는 이면 연삭 후에 기판(202)의 백 사이드(209) 너머로 돌출되지 않는다. 예를 들어, 이러한 실시예에서, 기판(202)의 백 사이드(209)은 TSV(206)의 전도성 재료(205)의 상단 표면과 동일 평면에 있을 수 있다.
도 2d는 TSV(206)의 대응하는 것의 전도성 재료(205)에 전기적으로 결합되도록 전도성 필라(208)가 기판(202)의 백 사이드(209) 상에 형성된 후의 반도체 디바이스(200)를 도시한다. 도 2d에 도시된 실시 예에서, 전도성 필라(208)는 TSV에 전도성 재료(205)의 돌출부(211)를 둘러싸도록(예를 들어, 캡) 형성된다. 일부 실시예들에서, 전도성 필라들(208)은 돌출부(211)를 단지 부분적으로만 둘러 쌀 수 있다(예를 들어, 돌출부(211)의 모든 측면들보다 적은 수로 인접하고/하거나 돌출부(211)의 전체 표면적 미만으로 인접하여 배치될 수 있다). 특정 실시예에서, 전도성 재료(205)가 기판(202)의 백 사이드(209) 너머로 돌출하지 않는 경우, 전도성 필라(208)는 기판(202)의 백 사이드(209)에서 노출된 전도성 재료(205)의 전부 또는 일부 위에 형성될 수 있다.
일부 실시예에서, 전도성 필라(208)는 약 10-100㎛ 사이(예를 들어, 약 35-100㎛ 사이, 약 35-60㎛ 사이 등)의 기판(202)의 백 사이드(209) 위의 높이(H3)를 갖는다(예를 들어, 기판(202)의 백 사이드(209)를 너머 연장된, 거리(H3)). 특히, 전도성 필라(208)는 전도성 패드(216) 보다 실질적으로 더 클 수 있다. 예를 들어, 일부 실시예에서, 높이(H3)는 높이(H1) 보다 적어도 약 5 배 더 클 수 있다. 다른 실시예에서, 높이(H3)는 높이(H1) 보다 약 2 배, 10 배 등일 수 있다. 전도성 필라(208)는 적절한 전기 도금 또는 무전해 도금 프로세스에 의해 또는 다른 적절한 증착 기술(예를 들어, 스퍼터 증착)을 사용하여 제조될 수 있다. 전도성 필라(208)는 구리, 니켈, 알루미늄 솔더(예를 들어, SnAg계 솔더), 도전체 충전 에폭시 및/또는 다른 전기 전도성 재료를 포함할 수 있고, 동일하거나 상이한 전도성 재료의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 전도성 필라(208)는 도금 프로세스를 가능하게 하기에 적절한 하나 이상의 시드 층(seed layer)을 포함한다.
특히, 전도성 필라(208)의 높이(H3)는 돌출부(211)의 높이(H2)보다 더 크기 때문에(예를 들어, 실질적으로 더 크므로), 전도성 필라(208)의 볼륨은 전도성 재료(205)의 돌출부(211)의 볼륨보다 실질적으로 더 클 수 있고(예를 들어, 약 2 배, 5 배, 10 배 등), 일부 실시예에서, 전도성 필라(208)는 그것들이 더 큰(예를 들어, 실질적으로 더 큰) 측방 두께를 갖도록 돌출부(211)를 둘러싼다. 따라서, 일부 실시예들에서, 전도성 필라들(208)은 돌출부(211)를 평탄화하기 위해 임의의 중간 단계를 요구하지 않고 돌출부(211) 바로 위에 및/또는 그 주위에 제조될 수 있다. 즉, 돌출부(211)의 임의의 비 평면성, 불규칙성, 가변성 등이 보다 큰 볼륨의 전도성 필라(208)에 의해 밑에 숨겨지기(subsum)(예를 들어, 보상되기) 때문에, 박화 프로세스(도 2c) 동안 TSV가 "드러나는(revealed)" 정도가 중요성에서 감소된다. 예를 들어, 도 1a 내지 도 1g를 참조하여 예시된 종래의 방법과 비교하여, 반도체 디바이스(200)는 기판(202)의 백 사이드(209) 상에 유전체 또는 다른 층을 형성하지 않고, 따라서, 반도체 디바이스(200)의 평평면의 백 사이드 표면을 형성하기 위해 유전체 재료 및/또는 전도성 재료(205)를 이어서 박화하지 않고(예를 들어, 화학적 기계적 평탄화(CMP)를 통해) 제조될 수 있다. 결과적으로, 일부 실시예에서, 반도체 디바이스(200)는 전도성 필라(208)와 기판(202) 사이에 유전체 층을 포함하지 않으며, 전도성 필라(208)는 돌출부(211)와 기판(202)과 직접 컨택한다. 마찬가지로, 일부 실시예에서 돌출부(211)는 동일 평면 상에 있지 않다. 이러한 평탄화 및/또는 유전체 증착 단계의 생략은 예를 들어, 통상의 프로세스와 비교하여 제조 비용을 감소시킬 것으로 예상된다.
도 2e는 캐리어(210) 및 접착층(212)(도 2d)이 제거된 후의 반도체 디바이스(200)를 예시한다. 일부 실시예에서, 접착층(212)은 캐리어(210)가 진공, 포커 핀(poker pin), 레이저 또는 다른 광원, 또는 캐리어(210)가 다시 재사용될 수 있는 다른 적절한 방법을 통해 반도체 디바이스(200)로부터 용이하게 제거될 수 있게 한다. 캐리어(210) 및 접착층(212)을 제거하면 기판(202)의 프론트 사이드(207) 및 전도성 패드(216)가 노출된다.
도 2e는 전도성 피처(예를 들어, 솔더 볼 또는 솔더 범프)(218)가 전도성 필라(208) 상에 증착된 후(예를 들어, 상에 형성된 후) 반도체 디바이스(200)를 추가로 예시한다. 예를 들어, 스텐실링 머신은 전도성 필라(208) 상에 이산의 솔더 페이스트 블록을 증착할 수 있고, 솔더 페이스트는 재용융되어 전도성 필라(208) 상에 솔더 볼 또는 솔더 범프를 형성할 수 있다. 도 2e에 추가로 도시된 바와 같이, 예를 들어, 반도체 디바이스(200)를 복수의 더 작은 반도체 디바이스(예를 들어, 반도체 다이)로의 싱귤레이션을 가능하게 하기 위해 싱귤레이션 레인(lane)(220)이 반도체 디바이스(200)를 따라 제공될 수 있다. 따라서, 도 2f는 2 개의 반도체 다이(201)를 형성하기 위해 싱귤레이션된 후의 반도체 디바이스(200)를 도시한다. 구체적으로, 기판(202)은 싱귤레이션 레인(220)(도 2e)에서 절단되어 반도체 다이(201)를 서로 분리할 수 있다. 일단 싱귤레이션되면, 개별 반도체 다이(201)는 도전체(218) 및/또는 전도성 패드(216)를 통해 외부 회로(예를 들어, 같은 반도체 다이)에 부착될 수 있고, 따라서 무수히 많은 시스템 및/또는 디바이스에 통합될 수 있다.
예를 들어, 도 3은 본 기술의 실시예들에 따른 반도체 디바이스 어셈블리(330)("어셈블리(330)")의 단면도이다. 어셈블리(330)는 패키지 기판(340) 상에 스택(303)으로 배열된 복수의 반도체 다이(201)(도 2f)를 포함한다. 도 3에 도시된 실시예에서, 어셈블리(330)는 "프론트-백(front-to-back)"구성으로 배열된 4 개의 반도체 다이(201)를 포함한다(예를 들어, 반도체 다이(201)의 프론트, 활성, 사이드(207)는 반도체 다이들(201) 중 인접한 것의 백 사이드(209)를 마주한다). 특히, 도 3에 도시된 실시 예에서, 반도체 다이(201)는 각각의 반도체 다이(201)의 프론트 사이드(207)가 패키지 기판(340)과 반대쪽을 향하도록 배열되고, 전도성 필라(208)는 패키지 기판(340)을 향하여 각각의 반도체 다이(201)의 백 사이드(209)로부터 연장되도록 배치된다. 실제로, 어셈블리(330)는 예컨대, 하나의 다이, 2 개의 다이, 3 개의 다이, 5 개의 다이, 8 개의 다이, 16 개의 다이 등과 같은 상이한 수의 반도체 다이(201)를 포함할 수 있다. 마찬가지로, 반도체 다이(201)는 "프론트-프론트"와 같은 다른 적절한 방위를 가질 수 있다. 일부 실시예에서, 반도체 다이(201)는 동일할 수 있고(예를 들어, 동일한 디자인 및 사양을 갖도록 제조된 메모리 다이), 다른 실시예에서, 반도체 다이(201)는 서로 상이할 수 있다(예를 들어, 상이한 유형의 메모리 다이 또는 제어기, 로직, 메모리 및/또는 다른 다이의 조합). 예를 들어, 일부 실시예에서, 최상단 반도체 다이(201)는 TSV를 포함하지 않는다. 다른 실시예에서, 최상단 반도체 다이(201)는 백 사이드(209)에서 드러나지 않는 TSV를 포함할 수 있고, 프론트 사이드(207)는 스택(303)에서 하단 반도체 다이(201)를 향하도록 배향될 수 있다.
예를 들어, 일 실시예에서, 상부 다이는 TSV가 없는 다이일 수 있거나, 또는 TSV가도 3에 도시된 것과 달리 활성 표면을 아래로 향하게 배향시킴으로써 TSV가 드러나지 않는 다이일 수 있다.
패키지 기판(340)은 재분배 층, 인터포저(interposer), 인쇄 회로 기판, 유전체 스페이서, 다른 반도체 다이(예를 들어, 로직 다이), 또는 다른 적당한 기판을 포함할 수 있다. 패키지 기판(340)은 패키지 기판(340)에 전기적으로 결합되고 반도체 다이(201)를 외부 디바이스 또는 회로부(미도시)에 전기적으로 결합하도록 구성된 전기 커넥터(342)(예를 들어, 솔더 볼, 전도성 범프, 전도성 필라, 전도성 에폭시 및/또는 다른 적절한 전기 전도성 엘리먼트)를 더 포함할 수 있다. 도 3에 추가로 도시된 바와 같이, 주형(mold)된 재료(350)가 패키지 기판(340) 위에 그리고 반도체 다이(201) 및/또는 어셈블리(330)의 다른 컴포넌트를 반도체 다이(201)를 손상시킬 수 있는 외부 오염 물질 또는 힘들로부터 보호하기 위해 반도체 다이(201) 주위에 적어도 부분적으로(예를 들어, 캡슐화) 형성될 수 있다.
도 2a 내지 도 3을 참조하여 전술한 특징을 갖는 반도체 디바이스 중 임의의 것은 무수히 많은 더 크고 및/또는 더 복잡한 시스템 중 임의의 것에 통합될 수 있으며, 이들의 대표적인 예가 도 4에 개략적으로 도시된 시스템(400)이다. 시스템(400)은 프로세서(402), 메모리(404)(예를 들어, SRAM, DRAM, 플래시 및/또는 다른 메모리 디바이스), 입력/출력 디바이스(405) 및/또는 다른 서브 시스템 또는 컴포넌트(408)를 포함할 수 있다. 도 2a 내지 도 3을 참조하여 전술한 반도체 다이는 도 4에 도시된 임의의 엘리먼트에 포함될 수 있다. 결과적인 시스템(400)은 다양한 적절한 컴퓨팅, 프로세싱, 저장, 감지, 이미징 및/또는 다른 기능을 수행하도록 구성될 수 있다. 따라서, 시스템(400)의 대표적인 예는 예컨대, 데스크탑 컴퓨터, 랩탑 컴퓨터, 인터넷 기기, 핸드 헬드 디바이스(예를 들어, 팜탑(palm-top) 컴퓨터, 웨어러블 컴퓨터, 셀룰러 또는 이동 전화기들, 개인 디지털 보조장치들, 뮤직 플레이어들, 등), 태블릿, 멀티 프로세서 시스템, 프로세서 기반 또는 프로그램 가능한 가전 제품, 네트워크 컴퓨터 및 미니 컴퓨터와 같은 컴퓨터 및/또는 다른 데이터 프로세서를 제한없이 포함한다. 시스템(400)의 추가적인 대표적인 예는 라이트, 카메라, 차량 등을 포함한다. 이들 및 다른 예와 관련하여, 시스템(400)은 단일 유닛에 하우징되거나 또는 예를 들어, 통신 네트워크를 통해 다수의 상호 연결된 유닛에 걸쳐 분산될 수 있다. 따라서, 시스템(400)의 컴포넌트는 로컬 및/또는 원격 메모리 저장 디바이스 및 임의의 광범위한 적절한 컴퓨터 판독 가능 매체를 포함할 수 있다.
전술한 내용으로부터, 기술의 특정 실시예가 예시의 목적으로 본 출원에서 설명되었지만, 본 개시를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 본 발명은 첨부된 청구 범위에 의한 것을 제외하고는 제한되지 않는다. 또한, 특정 실시예들과 관련하여 설명된 새로운 기술의 특정 양태들은 또한 다른 실시예들에서 결합되거나 제거될 수 있다. 더욱이, 새로운 기술의 특정 실시예와 관련된 장점이 이들 실시예와 관련하여 설명되었지만, 다른 실시예는 또한 이러한 장점을 나타낼 수 있고, 모든 실시예가 반드시 기술의 범위 내에 있도록 이러한 장점을 나타내야 하는 것은 아니다. 따라서, 본 개시 및 관련 기술은 본 출원에 명시적으로 도시되거나 설명되지 않은 다른 실시예들을 포함할 수 있다.

Claims (28)

  1. 반도체 디바이스에 있어서,
    제 1 측면, 상기 제 1 측면에 근접한 복수의 회로 소자, 및 상기 제 1 측면에 대향하는 제 2 측면을 갖는 기판;
    상기 기판을 통해 상기 제 1 측면에서 상기 제 2 측면으로 연장되는 비아(via);
    상기 비아에 있고 상기 기판의 제 2 측면을 너머 연장되는 돌출부를 갖는 전도성 재료;
    상기 제 1 측면 상에 있고 상기 전도성 재료에 전기적으로 결합된 전도성 패드; 및
    상기 전도성 재료의 돌출부를 적어도 부분적으로 둘러싸고, 상기 전도성 재료에 전기적으로 결합된, 상기 제 2 측면상의 전도성 필라(conductive pillar)를 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 전도성 패드는 제 1 거리 만큼 상기 기판의 제 1 측면을 너머 연장되고, 상기 전도성 필라는 상기 제 1 거리보다 더 큰 제 2 거리 만큼 상기 기판의 제 2 측면을 너머 연장되는, 반도체 디바이스.
  3. 제 2 항에 있어서, 상기 제 1 거리는 약 0.1-5㎛ 사이이고, 상기 제 2 거리는 약 10-100㎛ 사이인, 반도체 디바이스.
  4. 제 2 항에 있어서, 상기 제 2 거리는 약 35-60㎛ 사이인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 전도성 필라는 상기 전도성 재료의 돌출부를 완전히 둘러싸는, 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 반도체 디바이스는 상기 기판과 상기 전도성 필라 사이에 유전체 재료를 포함하지 않는, 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 기판은 상기 전도성 필라에 직접 컨택하는, 반도체 디바이스.
  8. 제 1 항에 있어서, 상기 비아는 제 1 비아이고, 상기 전도성 재료는 제 1 전도성 재료이고, 상기 전도성 필라는 제 1 전도성 필라이며, 추가로,
    상기 기판을 통해 상기 제 1 측면에서 상기 제 2 측면으로 연장되는 제 2 비아;
    상기 제 2 비아에 있고 상기 기판의 제 2 측면을 너머 연장되는 돌출부를 갖는 제 2 전도성 재료; 및
    상기 제 2 전도성 재료의 돌출부를 적어도 부분적으로 둘러싸고, 상기 제 2 전도성 재료에 전기적으로 결합된, 상기 제 2 측면상의 제 2 전도성 필라를 포함하고,
    상기 제 1 전도성 재료의 돌출부는 상기 기판의 제 2 측면 위의 제 1 높이를 갖고, 상기 제 2 전도성 재료의 돌출부는 상기 기판의 제 2 측면 위의 제 2 높이를 갖고, 상기 제 1 높이는 상기 제 2 높이와 다른, 반도체 디바이스.
  9. 제 1 항에 있어서, 상기 전도성 재료의 표면은 상기 기판의 제 1 측면과 실질적으로 동일 평면(coplanar)에 있는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판의 제 1 측면 상에, 상기 기판을 통해 부분적으로 연장되는 비아의 전도성 재료에 전기적으로 결합된 전도성 패드를 형성하는 단계;
    상기 비아의 전도성 재료가 상기 전도성 재료의 돌출부를 정의하기 위해 상기 기판의 제 2 측면을 너머 돌출하도록 상기 기판의 제 2 측면으로부터 재료를 제거하는 단계; 및
    상기 기판의 제 2 측면 상에 그리고 적어도 부분적으로 상기 전도성 재료의 돌출부 주위에 전도성 필라를 형성하는 단계를 포함하는, 방법.
  11. 제 10 항에 있어서,
    상기 전도성 패드를 형성한 후, 약 30㎛ 미만의 두께를 갖는 접착제를 통해 캐리어를 상기 기판의 제 1 측면에 결합시키는 단계를 더 포함하는, 방법.
  12. 제 10 항에 있어서,
    상기 전도성 패드를 형성한 후, 약 10㎛ 미만의 두께를 갖는 접착제를 통해 캐리어를 상기 기판의 제 1 측면에 결합시키는 단계를 포함하는, 방법.
  13. 제 10 항에 있어서,
    상기 전도성 패드를 형성한 후, 상기 기판의 제 1 측면에 캐리어(carrier)를 결합시키는 단계; 및
    상기 전도성 필라를 형성한 후, 상기 기판으로부터 상기 캐리어를 결합 해제하는 단계(decoupling)로서, 상기 캐리어를 상기 기판에 결합하기 전과 상기 캐리어를 상기 기판으로부터 제거한 후, 상기 캐리어는 동일한 두께를 갖는, 상기 결합 해제하는 단계를 더 포함하는, 방법.
  14. 제 10 항에 있어서, 상기 전도성 패드를 형성하는 단계는 (a) 상기 기판의 제 1 측면 및 (b) 상기 비아의 전도성 재료 상에 적어도 부분적으로 전도성 패드 재료를 도금하는 단계를 포함하고, 상기 전도성 패드 재료는 상기 기판의 제 1 측면 위에 약 10㎛ 미만의 높이를 갖는, 방법.
  15. 제 10 항에 있어서, 상기 전도성 필라를 형성하는 단계는 (a) 상기 기판의 제 2 측면 상에 및 (b) 상기 전도성 재료의 돌출부 주위에 적어도 부분적으로 전도성 필라 재료를 도금하는 단계를 포함하고, 상기 전도성 필라 재료는 상기 기판의 제 2 측면 위에 약 30-100㎛ 사이의 높이를 갖는, 방법.
  16. 제 10 항에 있어서.
    상기 전도성 패드를 형성하는 단계는 (a) 상기 기판의 제 1 측면 및 (b) 상기 비아의 전도성 재료 상에 적어도 부분적으로 전도성 패드 재료를 도금하는 단계를 포함하고, 상기 전도성 패드 재료는 제 1 거리 만큼 상기 기판의 제 1 측면 너머로 연장되고; 및
    상기 전도성 필라를 형성하는 단계는 (a) 상기 기판의 제 2 측면 상에 및 (b) 상기 전도성 재료의 돌출부 주위에 적어도 부분적으로 전도성 필라 재료를 도금하는 단계를 포함하고, 상기 전도성 필라 재료는 제 2 거리 만큼 상기 기판의 제 2 측면 너머로 연장되고,
    상기 제 2 거리는 상기 제 1 거리의 적어도 5 배인, 방법.
  17. 제 10 항에 있어서, 상기 기판의 제 1 측면 상에 상기 전도성 패드를 형성하는 단계는 상기 기판의 활성 영역에 근접하여 상기 전도성 패드를 형성하는 단계를 포함하는, 방법.
  18. 제 10 항에 있어서,
    상기 기판으로부터 상기 재료를 제거한 후, 상기 전도성 재료의 돌출부 중 제 1 돌출부는 상기 기판의 제 2 측면 위에 제 1 높이를 갖고, 상기 돌출부 중 제 2 돌출부는 상기 기판의 제 2 측면 위에 상기 제 1 높이와 다른 제 2 높이를 갖고; 및
    상기 전도성 필라를 형성하는 단계는 (a) 상기 돌출부 중 제 1 돌출부 주위에 상기 전도성 필라 중 제 1 필라 및(b) 상기 돌출부 중 제 2 돌출부 주위에 상기 전도성 필라 중 제 2 필라를 형성하는 단계를 포함하는, 방법.
  19. 제 18 항에 있어서, 상기 전도성 필라 중 상기 제 1 필라 및 상기 제 2 필라는 상기 기판의 제 2 측면 위에 실질적으로 동일한 거리로 연장되는, 방법.
  20. 제 10 항에 있어서, 상기 기판은 상기 반도체 웨이퍼 또는 패널이고, 상기 방법은 상기 기판을 다이싱(dicing)하여 개별 반도체 다이를 형성하는 단계를 더 포함하는, 방법.
  21. 제 10 항에 있어서, 상기 방법은 상기 전도성 재료의 돌출부를 평탄화하는 단계를 포함하지 않는, 방법.
  22. 제 10 항에 있어서, 상기 전도성 패드를 형성한 후, 상기 기판의 제 1 측면에 캐리어를 결합하는 단계를 더 포함하고, 상기 방법은 상기 캐리어를 평탄화하는 단계를 포함하지 않는, 방법.
  23. 반도체 디바이스에 있어서,
    프론트 사이드(front side), 상기 프론트 사이드에 복수의 회로 소자, 상기 프론트 사이드에 대향하는 백 사이드(back side)를 갖는 기판;
    상기 기판에 스루 실리콘 비아(TSV : through-silicon via)로서, 상기 TSV는 상기 기판을 통해 연장되는 전도성 재료를 포함하는, 상기 스루 실리콘 비아;
    상기 기판의 프론트 사이드 상에, 상기 TSV에 전기적으로 결합된 제 1 전도성 구조로서, 상기 제 1 전도성 구조는 상기 기판의 상기 프론트 사이드 위에 약 10㎛ 미만의 높이를 갖는, 상기 제 1 전도성 구조; 및
    상기 기판의 백 사이드 상에, 상기 TSV에 전기적으로 결합된 제 2 전도성 구조로서, 상기 제 2 전도성 구조는 상기 기판의 상기 백 사이드 위에 약 30-100㎛ 사이의 높이를 갖는, 상기 제 2 전도성 구조를 포함하는, 반도체 디바이스.
  24. 제 23 항에 있어서, 상기 TSV의 돌출부를 정의하기 위해 상기 기판의 백 사이드를 너머 상기 TSV의 전도성 재료가 돌출되고, 상기 제 2 전도성 구조는 대응하는 TSV의 돌출부를 캐핑(cap)하는, 반도체 디바이스.
  25. 제 24 항에 있어서, 상기 TSV의 돌출부 각각은 상기 기판의 상기 백 사이드 위에 약 5㎛ 미만의 높이를 갖는, 반도체 디바이스.
  26. 제 24 항에 있어서, 상기 TSV의 돌출부는 동일 평면 상에 있지 않은, 반도체 디바이스.
  27. 제 23 항에 있어서, 상기 제 1 전도성 구조는 언더 범프 금속화(UBM : under-bump metallization) 구조인, 반도체 디바이스.
  28. 제 23 항에 있어서, 상기 제 1 전도성 구조는 시드 층(seed layer)을 포함하는, 반도체 디바이스.
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