KR102024122B1 - 스루-실리콘 비아 노출을 위한 방법 및 장치 - Google Patents

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Abstract

TSV 노출을 위한 방법 및 장치가 제공된다. 상기 방법은 하기 단계들을 포함한다: Si 기판(101) 내에 형성된 복수의 TSV(102)를 갖는 Si 기판(101)을 제공하는 것; 상기 Si 기판(101)을 회전시키고, 상기 Si 기판(101)의 백사이드 상에 제 1 에천트를 분사시켜서 상기 Si 기판(101)의 백사이드를 에칭하고, 상기 TSV(102)가 상기 Si 기판(101)의 백사이드에 노출되기 전에 에칭을 중단하는 것; 및 상기 Si 기판(101)을 회전시키고, 상기 TSV(102)가 상기 Si 기판(101)의 백사이드에 노출될 때까지 상기 Si 기판(101)의 백사이드 상에 제 2 에천트를 분사시켜서 상기 Si 기판(101)의 백사이드를 에칭하고, 상기 Si 기판(101)의 백사이드 상에 제 2 에천트를 분사시키는 동안 고정된 간격들에서 상기 Si 기판(101)의 회전 방향을 역전시키는 것.

Description

스루-실리콘 비아 노출을 위한 방법 및 장치{METHOD AND APPARATUS FOR THROUGH-SILICON VIAS REVEAL}
본 발명은 일반적으로 스루-실리콘 비아(through-silicon via, TSV) 노출을 위한 방법 및 장치, 보다 특히는 TSV를 노출시키기 위한 실리콘 에칭을 위한 방법 및 장치에 관한 것이다.
VLSI의 연속 스케일링(scaling)은 게이트(gate) 지연을 감소시킬 수 있으나, 상호접속(interconnection) 지연은 급격히 증가시킬 수 있다. 기술 교점(technology node)이 축소됨에 따라, 고급(advanced) VLSI의 성능 향상은 포화하기 시작했으며, 더욱 무거운 상호접속 적재는 고성능 칩들에서의 동력 소모를 증가시킨다. 더욱 작은 와이어 횡단면, 더욱 작은 와이어 피치 그리고 더욱 큰 칩들을 가로지르기 위한 더욱 긴 라인(line)들은 RC 지연을 증가시킨다. 따라서, 전통적인 2D(2차원) 디바이스 스케일링은 점차 어려워지며, 물리학의 근본적인 한계에 빠르게 접근하고 있다.
최근 수년, 3D IC(3차원 집적 회로) 물리적 디자인에 대해 더욱더 많은 관심이 끌린다. 3D IC 기술은 통상적인 2D 디바이스 스케일링 한계를 극복하기 위한 가장 유망한 해결 방안이 되어 왔다. 전자장치에서, 3D IC는 능동 전자 구성요소들의 2개 이상의 층들이 수직으로 및 수평으로 모두 단일 회로에 집적되어 있는 칩이다. 3D IC 적층 기술의 장점은 예컨대 증가된 밀도, 더욱 짧은 상호접속 길이, 더욱 적은 상호접속 지연, 증가된 대역폭, 감소된 동력 소모, 더욱 낮은 비용 및 이종 집적(heterogeneous integration) 가능성을 포함할 수 있다. 웨이퍼 처리는, 2D 구조에서 이종 기능에 대한 공정 단계들을 부가하는 대신에, 적층된 실리콘의 하나의 층 또는 계층 내에서 프로세서 또는 메모리 기능과 같은 특정 기능을 위해 간소화될 수 있다. 3D IC와 2D IC의 주된 차이는, 3D IC에서 디바이스 층들을 연결하는 스루-실리콘 비아(TSV)이다. 비아 퍼스트(Via First), 비아 미들(Via Middle) 및 비아 래스트(Via Last)로 지칭되는 몇몇 TSV 접근들이 3D IC 제품을 제조하기 위해 개발되어 왔다. 비아 퍼스트는 디바이스 제조 공정에서 초기에 비아들이 형성되는 공정이다. 사전-공정 비아(pre-process vias) 또는 비아 퍼스트(Vias First)로 지칭되는 이 TSV 기술은 후속 표준 CMOS 공정과 완벽하게 호환되어야 한다. 더욱이, 이 기술은 또한 MEMS 패키징 또는 메모리 적층과 같은 다른 패키징 용도들에서도 또한 이용할 수 있다. 비아 미들(Via Middle)은, Si FEOL(Front End of Line) 트랜지스터 형성 처리 후, 및 BEOL(Back End of Line) 금속화 처리(metallization processing) 전에 비아가 생성되는 공정이다. 비아 래스트는 BEOL 처리 후에 비아들이 생성되는 공정이다. 총체적으로, 비아 퍼스트 및 비아 미들 공정들은 작은 비아 직경(5-20 ㎛)으로 엄격한 CD 제어를 필요로 한다. 통상적으로 사용된 AR(Aspect Ratio, 종횡비)은 일반적으로 3:1 내지 10:1이다. 비아 래스트 공정은 더욱 큰 비아 직경(20-50 ㎛)으로 CD 제어에서 비교적 느슨하다. 통상적으로 사용된 AR은 일반적으로 3:1 내지 15:1이다.
통상의 3D TSV 제조 공정은 2개의 주요 단계들을 포함한다.
단계 1은 웨이퍼에서 TSV를 형성하는 것이며, 이는 상기 웨어퍼에서 복수의 관통 구멍(through hole)을 에칭하고, 상기 관통 구멍들의 측벽 및 바닥 벽 상에서 CVD(chemical vapor deposition)(화학 증착) 유전성 옥사이드 라이너를 에칭하고, 상기 관통 구멍들의 측벽 및 바닥 벽 상에서 PVD(physical vapor deposition)(물리 증착) 배리어(barrier) 층 및 시드(seed) 층을 에칭하고, 상기 관통 구멍에서 전도성 물질을 충전하는 것을 포함한다. 전도성 물질은 구리, 텅스텐, 폴리 Si 또는 도핑된 Si일 수 있다. 충전 방법은 ECD(electrochemical deposition)(전기화학적 침적), CVD 및 LPCVD일 수 있다.
단계 2는 웨이퍼를 박화시키고(thin), TSV를 노출시키는 것(reveal)이다. 이 단계는, 다음과 같이 단계들을 추가로 포함하는, 3D TSV 제조를 완료하기 위한 주된 기술이다:
a) 웨이퍼의 프론트사이드(frontside)를 임시의 얇은 웨이퍼 캐리어에 결합시키는 것;
b) TSV 약 5-14㎛ 아래까지 연마시킴으로써 웨이퍼의 백사이드(backside)를 박화시키며, 여기서 TSV 기술의 핵심은 연마 후의 Si TTV(total thickness variation)(총 두께 변화)와 Si 표면 품질의 제어임;
c) 연마하는 동안, 웨이퍼 백사이드(입자 접착) 및 프론트사이드(연마 마크(mark)) 상에서 모두 생성되는 많은 수의 입자와 연마-마크 결점들을 대하여 단일-웨이퍼 세정 공구(single-wafer cleaning tool)에서 웨이퍼를 세정하는 것;
d) TSV의 중심 도체(conductor)가 웨이퍼의 백사이드로부터 노출될 때까지 웨이퍼의 백사이드를 CMP(chemical mechanical polishing)(화학 기계 폴리싱) 실시함. 웨이퍼의 백사이드가 기계적인 연마를 거친 후에는, 얇고 손상된 Si 층이 존재하게 된다. CMP는, 손상된 Si 층을 제거하고 TSV의 중심 도체를 노출시키는 이중 기능을 수행하며, 이는 전통적인 TSV 노출 방법이다. CMP 노출 후에 일부 본래의 실패들이 흔히 존재한다: CMP 처리 도중 전도성 물질(Cu, W 등)로의 Si 층의 오염에 기인하는 디바이스 신뢰성 문제, 상대적으로 낮은 TOX 폴리싱 속도와 함께 상대적으로 높은 Cu 폴리싱 속도에 기인하는 스크래칭, 디싱(dishing) 및 침식(erosion).
요약
CMP 노출 처리 도중에 발생되는 문제들을 해결하기 위해, TSV 노출을 위한 새로운 방법과 장치가 개발된다.
일 실시양태에서, TSV 노출에 대한 본 발명의 방법은 다음의 단계들을 포함한다: Si 기판 내에 형성된 복수의 TSV를 갖는 Si 기판을 제공하고; 상기 Si 기판을 회전시키고, 상기 Si 기판의 백사이드 상에 제 1 에천트(etchant)를 분사시켜서 상기 Si 기판의 백사이드를 에칭하고, 상기 TSV가 상기 Si 기판의 백사이드에 노출되기 전에 에칭을 중단하고; 상기 Si 기판을 회전시키고, 상기 TSV가 상기 Si 기판의 백사이드에 노출될 때까지 상기 Si 기판의 백사이드 상에 제 2 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭하되, 여기서 상기 Si 기판의 백사이드 상에 상기 제 2 에천트를 분사시키는 동안 고정된 간격들에서 상기 Si 기판의 회전 방향을 역전시키는 것.
일 실시양태에서, TSV 노출을 위한 본 발명의 장치는 회전 가능한 척 조립체(chuck assembly) 및 적어도 하나의 노즐을 포함한다. 척 조립체는 고정된 간격들에서 회전 방향을 역전시킬 수 있다. 척 조립체는, Si 기판 내에 형성된 복수의 TSV를 갖는 Si 기판을 유지하고(hold) 위치조정한다(position). 적어도 하나의 노즐은 척 조립체 위에 배치된다. 적어도 하나의 노즐은 Si 기판의 백사이드 상에 제 1 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭하고, TSV가 상기 Si 기판의 백사이드에 노출되기 전에 분사를 중단한다. 적어도 하나의 노즐은 TSV가 Si 기판의 백사이드에 노출될 때까지 상기 Si 기판의 백사이드 상에 제 2 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭한다.
앞서 기재된 바와 같이, 본 발명은 TSV를 노출시키기 위해 2개의 습식 에칭 단계들을 이용한다. CMP 노출 방법과 비교하면, 2개의 습식 에칭 단계들을 이용함으로써 큰 장점들이 존재한다: Si 및 SiO2에 대한 높은 에칭 선택성; Cu가 Si 기판을 오염시키는 것으로부터 완벽하게 방지하는 것; 그리고, 본래의 CMP 결점들, 예컨대 스크래칭, 디싱 및 침식을 피하는 것. 더욱이, 제 2 습식 에칭 단계 동안, 고정된 간격들에서 Si 기판의 회전 방향을 역전시키는 것은 에칭 섀도우(shadow)에서 잔존하는 Si 잔류물을 제거할 수 있다.
본 발명은 TSV 노출을 위한 방법 및 장치를 제공한다. 첨부된 도면들과 연관하여 하기 상세한 설명으로부터 다른 목적과 특징들이 더욱 명확해질 것이다. 그러나, 도면은 오직 예시적인 목적으로 제공되며, 발명의 한계의 정의로서 의도되는 것은 아니다.
도 1a 내지 도 1h는 본 발명에 따른 TSV 노출을 위한 예시적인 공정을 제시하는 단면도들이고;
도 2는 Si 기판 습식 에칭을 위한 일반적인 방법을 제시하고;
도 3은 본 발명에 따른 Si 기판 습식 에칭을 위한 개선된 방법을 제시하고;
도 4a 및 도 4b는 습식 에칭 공정 동안의 Si 기판의 상면도들이고;
도 5a 및 도 5b는 일반적인 방법 및 개선된 방법을 사용하는 엣지 습식 에칭 비교 도면들이고;
도 6은 본 발명의 TSV 노출을 위한 예시적인 장치를 제시하는 상면도이고;
도 7은 도 6에서 제시된 라인(A-A')을 따라 취해진 단면도이고;
도 8은 도 7에서 제시된 B 부분의 확대된 도면이고;
도 9는 TSV 노출을 위한 다른 예시적인 장치를 제시하고;
도 10은 TSV 노출을 위한 다른 예시적인 장치를 제시한다.
본 발명은 TSV 노출에 도달하기 위해 2-단계 습식 에칭을 주로 이용한다. 일반적으로 2개 유형의 습식 실리콘 에천트가 사용된다: Si 및 SiO2에 대한 낮은 선택성을 갖는 제 1 에천트 및 Si 및 SiO2에 대한 높은 선택성을 갖는 제 2 에천트. 제 1 에천트와 제 2 에천트 사이에는 일부 차이가 존재한다. 일반적으로, 제 1 에천트는 제 2 에천트보다 신속하게 기판을 에칭시키지만, 제 2 에천트는 기판에 대해 더욱 정확하고 한정된 프로파일을 제공한다. 제 1 에천트는 모든 방향으로 동일한 에칭 속도를 가지며, 상기 에칭 속도는 마스크의 배향에 크게 의존하지 않는다. 제 2 에천트에 대하여, 에칭 속도는 결정질 평면들에 대한 배향에 의존적이고, 특정 결정 평면은 다른 것들보다 아주 신속하게 에칭 침범된다. 이 높은 에칭 속도 선택성은 TSV 노출 공정에서 사용될 수 있다. 에칭 속도는 결정에서 배향 의존적이다. 실리콘의 경우, <100> 및 <110> 결정 평면들은 <111> 결정 평면보다 매우 신속하게 에칭된다. 예를 들면, KOH, 물 및 알코올의 용액은 40:30:1의 상대 속도로 <100>, <110> 및 <111> 결정 평면들을 에칭할 수 있다.
제 1 에천트는, Si 및 SiO2에 대한 낮은 선택성을 갖는 강산성 물질, 예컨대 HN(HF/HNO3) 기반 용액이다. 에칭 속도는 용액의 비율에 의존한다. 예를 들면, 낮은 HF 및 높은 HNO3를 갖는 용액은, 확산 한계에 의존적인 더욱 높은 에칭 속도를 초래할 것이다. 기판의 표면은 높은 에칭 속도 동안 거칠며; 매우 낮은 에칭 속도에서, 기판의 표면은 고도로 평탄하며 폴리싱된다. 반응 메커니즘은, HNO3는 Si를 산화시키고, HF는 SiO2를 제거하는 것이다. 화학식들은 다음과 같다:
Si+4HNO3->SiO2+2H2O+4NO2
SiO2+6HF->H2SiF6+2H2O
4HF(49%) 25℃ HN 용액과 혼합된 21HNO3(70%)에 있어서, Si에 대한 에칭 속도는 약 13.8μm/분이고, SiO2에 대한 에칭 속도는 약 8.39μm/분이다. 에칭 속도의 정확한 제어는 ±0.5℃ 내의 온도 제어를 필요로 한다.
제 2 에천트는 강알칼리성 물질(pH>12), 예컨대 KOH(KOH 기반) 수용액, TMAH(테트라메틸 암모늄 하이드록사이드 기반) 용액 또는 EDP(에틸렌다이아민 피로카테콜 기반) 용액이다. 반응 메커니즘은 다음과 같다:
Si+4OH-->Si(OH)4+4e-
Si 원자들의 결합 에너지는 각 결정 평면에 대해 상이하고, KOH/TMAH Si 에칭은 확산이 아니며 에칭 속도는 제한되기 때문에, Si 에칭은 고도로 이방성이다(anisotropic). 예를 들면, 에칭되는 Si의 도핑 농도는 또한 에칭에 강하게 영향을 미친다. 특히, 에칭 동안, 보론 도핑 농도가 1019cm-3을 초과한다면, 기판의 표면 상의 보론 도핑된 Si 형태 보로실리케이트 유리는 에칭 중단으로서 작용할 수 있다. 다른 예를 들면, <100> 및 <110> 결정 평면들이 에칭되는 동안, <111> 결정 평면은 제 2 에천트에 의해 거의 침범되지 않는다. 결과적으로, 44% 85℃ KOH 용액에 있어서, <100> 대 <110> 대 <111>의 에칭 속도 비율은 300:600:1이고, <100> 결정 평면에 대한 에칭 속도는 약 1.4μm/분이고, SiO2에 대한 에칭 속도는 약 14A/분이고, Si3N4에 대한 에칭 속도는 1A/분 미만이다. 25% 80℃ TMAH 용액에 대하여, <100> 대 <110> 대 <111>의 에칭 속도 비율은 37:68:1이고, <100> 결정 평면에 대한 에칭 속도는 약 0.3-1μm/분이고, SiO2에 대한 에칭 속도는 약 2A/분이고, Si3N4에 대한 에칭 속도는 1A/분 미만이다. 115℃ EDP 용액에 대하여, <100> 대 <110> 대 <111>의 에칭 속도 비율은 20:10:1이고, <100> 결정 평면에 대한 에칭 속도는 약 1.25μm/분이고, SiO2에 대한 에칭 속도는 약 2A/분이고, Si3N4에 대한 에칭 속도는 1A/분 미만이다. 이러한 높은 에칭 선택성 특성에 대하여, KOH 기반 용액에서의 하드(hard) 마스크로서 SiO2 또는 SixNy가 사용될 수 있지만, SixNy가 더욱 우수하며, TMAH 및 EDP 기반 용액들에서의 하드 마스크로서 SiO2 및 SixNy 둘다가 사용될 수 있다.
앞서 기재된 바와 같이, 본 발명의 TSV 노출을 위한 방법은 이후 본원에서 상세하게 소개될 것이다.
도 1a를 참고하면, 첫째로, Si 기판(101) 내에 미리 형성되어 있는 복수의 TSV(102)를 갖는 Si 기판(101)을 제공한다. TSV(102)는, 후속 처리 동안 Cu 확산을 방지하기 위해 유전성 격리 옥사이드 라이너(103) 내에 캡슐화된 Cu로 충전된다. TSV(102)가 형성된 후, 표준 풀(full) BEOL 금속화 처리가 뒷따르며, Si 기판(101)에서 디바이스(104)가 형성된다. 후속 처리 단계는 Si 기판(101)의 백사이드를 박화시킨다(thinning, 얇게 만든다). 얇은 Si 기판(101)의 요구되는 기계적 안정과 견고성을 보장하기 위해, 일시적 결합은, 도 1a에서 제시된 바와 같이, Si 기판(101)의 프론트사이드가 하향으로(facedown) 배치되며 아교(glue) 층(105)을 통해 캐리어 웨이퍼(106) 상에 장착되는 일반적인 방법이다. 캐리어 웨이퍼(106)는 실리콘 웨이퍼 또는 유리 웨이퍼일 수 있다.
도 1b를 참고하면, 둘째로, Si 기판(101)의 백사이드를 박화시키며, 유전성 격리 옥사이드 라이너(103)가 노출되기 전에 박화를 중단한다. Si 기판(101)의 백사이드를 박화시키기 위한 일반적인 방법은 연마이다. 이 처리 단계에서, 유전성 격리 옥사이드 라이너(103) 및 TSV(102) 안에 충전된 Cu의 손상을 피하기 위해, Si 기판(101) 백사이드 연마는 유전성 격리 옥사이드 라이너(103)를 건드리지 않고서 그에 대해 바로 근접하는 거리까지 연마가 진행되어서, TSV(102)가 노출되지 않는다. 도 1b에서 제시된 바와 같이, Si 기판(101)의 백사이드가 기계적 연마를 겪은 후, Si 기판(101)의 백사이드의 거칠고 손상된 표면이 존재한다.
도 1c를 참고하면, 셋째로, 제 1 에천트를 사용하여 Si 기판(101)의 백사이드를 에칭하며, 유전성 격리 옥사이드 라이너(103)가 노출되기 전에 에칭을 중단한다. 이는 제 1 습식 에칭 단계이며, 패스트 벌크(fast bulk) Si가 에칭된다. 제 1 에천트는 강산성 물질, 예컨대 HN(HF/HNO3) 기반 용액이다. 이 단계는 TSV(102)의 바닥 상의 Si를 제거하지만, 제 1 에천트가 또한 유전성 격리 옥사이드 라이너(103)를 에칭할 수 있기 때문에, 아직은 TSV(102)를 Si 기판(101)의 백사이드에 노출시키지 않는다. 도 1c에서 제시된 바와 같이, 이 처리 단계 후, Si 기판(101)의 매끄럽고 깨끗한 백사이드가 수득될 수 있다.
도 1d를 참고하면, 넷째로, TSV(102)가 Si 기판(101)의 백사이드에 노출될 때까지 제 2 에천트를 사용하여 Si 기판(101)의 백사이드를 에칭한다. TSV(102)가 노출된다. 이는 Si 함몰화(recessing)를 위한 미세하고 정교한 에칭 반응인 제 2 습식 에칭 단계이다. 제 2 에천트는 강알칼리성 물질, 예컨대 TMAH-, KOH- 또는 EDP-용액이다. 제 2 에천트는 Si 및 SiO2에 대한 높은 선택성을 가져서, 상기 제 2 에천트가 유전성 격리 옥사이드 라이너(103)를 손상시키지 않으면서 TSV(102)를 노출시키는 데 사용될 수 있다. 도 1d에서 제시된 바와 같이, 이 2-단계 공정으로, Si 기판(101)에서 캡슐화된 TSV(102)는 노출되며, 마이크로-범프(micro-bump)들이 형성된다.
2개의 습식 에칭 단계 동안, 제 1 에천트 및 제 2 에천트는 Si 기판(101)의 백사이드 위에 적용된다. 제 1 에천트 및 제 2 에천트가 Si 기판(101)의 프론트사이드를 에칭시키는 것을 피하기 위해, 보호 액체, 예컨대 DIW 또는 보호 기체, 예컨대 N2에 의해 캐리어 웨이퍼(106)가 보호될 수 있다.
전통적인 CMP TSV 노출 공정과 비교하면, 2개의 습식 에칭 단계를 사용하는 데에는 큰 장점들이 존재한다: Si 및 SiO2에 대한 높은 선택성을 갖고; Cu가 Si 기판(101)을 오염시키는 것을 완전하게 방지하고; 소유의 비용을 확연하게 감소시키고; 본래의 CMP 결점들, 예컨대 스크래칭, 디싱 및 침식을 피한다. 그러나, 이 방법에서는 또한 큰 도전들이 존재한다. 제 1 도전은 습식 에칭 단계들 도중 Si TTV(Total Thickness Variation)를 제어하는 방법이다. 제 2 도전은 외부로 노출되는 TSV(102) 상에 Si 잔류물이 잔존하지 않는다는 것을 확인하는 방법이다.
도 2를 참고하면, Si 기판 습식 에칭을 위한 일반적인 방법이 제시된다. 상기 방법은 다음의 것들을 포함한다: 습식 에칭 공정 동안 Si 기판(101)을 시계방향으로 회전시키는 것; 및 노즐(110)을 사용함으로써 에천트(111)(제 1 에천트 또는 제 2 에천트)를 Si 기판(101)의 백사이드에 분무시키는 것. 노즐(110)은 Si 기판(101)의 백사이드의 중심으로부터 Si 기판(101)의 백사이드의 외부 엣지까지 수평으로 스캐닝 또는 선회할 수 있다. 그러나, 이 전통적인 습식 에칭 공정에서는 2개의 큰 주요 도전들이 존재한다.
제 1 도전으로는, 비록 노즐(110)이 Si 기판(101)의 백사이드 전체를 가로질러 이동할 수 있지만, Si 기판(101)의 백사이드의 중심과 외부 엣지 사이의 선형 속도, 액체 층 두께, 액체 온도 등의 변화(variation) 때문에, Si 기판(101)의 백사이드의 중심은 흔히 더욱 높은 Si 에칭 속도를 나타내는 한편, Si 기판(101)의 백사이드의 외부 엣지는 흔히 더욱 낮은 Si 에칭 속도를 나타낸다는 것이다. 결과적으로, 균일한 Si 에칭 속도는 달성되기 어려우며, 전체 Si 기판(101)의 TTV(Total Thickness Variation)을 제어하는 것이 매우 곤란하다.
제 2 도전으로는 외부로 노출되는 TSV(102) 상에 Si 잔류물이 흔하게 잔존한다는 것이다. 일반적인 습식 에칭 공정에서, Si 기판(101)은 오직 하나의 방향으로 회전한다(시계방향 또는 반시계방향). 예를 들면, 시계방향 회전의 경우, Si 기판(101)의 백사이드 위로 유동하는 에천트(111)는 흔히 Si 기판(101)의 백사이드의 중심으로부터 Si 기판(101)의 백사이드의 외부 엣지까지 분산되어서, 에천트 유동 방향에 따르는 에칭 속도는 에천트 유동 방향에 대항하는 것보다 높다. 중심 구역에서, TSV(102)의 양 측부들은 업스트림 영역에 위치한다. Si 기판(101)의 백사이드의 우측 절반 구역에서, TSV(102)의 좌측 측부는 다운스트림 영역에 위치하고, TSV(102)의 우측 측부는 업스트림 영역에 위치한다. 한편, Si 기판(101)의 백사이드의 좌측 절반 구역에서, TSV(102)의 우측 측부는 다운스트림 영역에 위치하고, TSV(102)의 좌측 측부는 업스트림 영역에 위치한다. 도 2에서 제시된 바와 같이, 숫자 108로 표시되는 고속(fast) 에칭 구역으로서 다운스트림 영역에서 위치하는 TSV(102)의 측부들을 한정한다. 숫자 109로 표시되는 저속(low) 에칭 구역 또는 에칭 섀도우로서 업스트림 영역에서 위치하는 TSV(102)의 측부들을 또한 한정한다. 전통적인 습식 에칭 방법으로 에칭 섀도우(109)에서의 Si 잔류물들을 잔존시키는 것이 용이하다. 게다가, 노즐(110)이 에칭 섀도우(109)에서의 Si 잔류물들을 에칭시키기 위해 Si 기판(101)의 백사이드의 외부 엣지 위를 이동하는 경우, 척 회전 속도가 그 시간에 충분하게 높지 않다면, Si 기판(101)의 백사이드 위에 분사된 에천트(111)는 Si 기판(101)과의 동시발생(synchronous) 속도에 도달하기 충분한 시간을 갖지 않아서, 에천트(111)는 직접으로 외부로 날아가고(fly out), Si 기판(101)의 백사이드의 외부 에지에서의 에칭 섀도우(109)는 균일하게 에칭될 수 없다. 더욱이, Si 기판(101)은 일반적으로 복수의 핀(pin)에 의해 척 조립체 위에 위치한다. 에천트(111)가 외부로 날아가면, 에천트(111)는 핀을 타격할 수 있으며, 도 5a에서 제시된 바와 같이, 이는 스플레슁(splashing)을 초래한다. 산란된 에천트(111)는 처리 챔버를 오염시킨다.
이들 도전을 극복하기 위해, 이 발명에서는 개선된 방법이 제기된다.
도 3을 참고하면, 방법은 노즐(110)을 사용함으로써 Si 기판(101)의 백사이드 위에 에천트(111)(제 1 에천트 또는 제 2 에천트)를 분사시키는 것을 포함한다. 노즐(110)은 Si 기판(101)의 백사이드의 중심으로부터 Si 기판(101)의 백사이드의 외부 엣지까지 수평으로 스캐닝 또는 선회시킬 수 있으며, 노즐(110)의 수평 이동 속도 및 가속도는 조정 가능하다. 예를 들면, 노즐(110)은 Si 기판(101)의 백사이드의 중심 구역 위에서 고속으로 이동하고, Si 기판(101)의 백사이드의 엣지 구역 위에서 저속으로 이동한다. 더욱이, 습식 에칭 공정 동안 노즐을 휴지 위치(resting position)들로 설정하는 것을 허용 가능하다. 게다가, 노즐(110)은 또한 Si 기판(101)의 백사이드에 근접하게 또는 그로부터 멀게 수직으로 이동할 수 있다. 이들 새로운 기능들로, 각각의 지점에서의 에칭 속도는 잘 제어될 수 있으며, 균일한 Si 에칭 속도는 Si 기판(101)의 백사이드의 다양한 구역들에서 도달될 수 있다.
다시 도 3을 참고하면, 방법은 습식 에칭 공정 동안 노즐(110)의 분사 각도를 변화시키는 것을 추가로 포함한다. 예를 들면, 노즐(110)은 Si 기판(101)의 백사이드의 중심 위에 위치하며, 분사 각도는 Si 기판(101)의 백사이드과 수직일 수 있다. 노즐(110)이 Si 기판(101)의 백사이드의 우측 절반 구역 위에 위치하는 경우, 노즐(110)은 Si 기판(101)의 백사이드과 예각(acute angle)일 수 있으며, 분사 각도 범위는 0 내지 90℃이다. 노즐(110)이 Si 기판(101)의 백사이드의 좌측 절반 구역 위에 위치하는 경우, 노즐(110)은 Si 기판(101)의 백사이드과 둔각(obtuse angle)일 수 있으며, 분사 각도 범위는 90 내지 180℃이다. 이 기능으로, 에칭 섀도우(109)에서 잔존하는 Si 잔류물들이 제거될 수 있다.
다른 방법을 제시하는 도 4a 및 도 4b를 참고한다. 상기 방법은, 제 2 에천트 습식 에칭 공정 동안 Si 기판(101)의 회전 방향을 역전시키는 것을 포함하며, 여기서 시계방향 회전 모드 및 반시계방향 회전 모드가 교대로 사용된다. 도 4a를 참고하면, 습식 에칭 공정의 시작에서, Si 기판(101)의 백사이드 위를 유동하는 에천트(111)가 원심력 및 관성효과(inertia effect)로 인해 Si 기판(101)을 시계방향(또는 반시계방향) 회전 방향으로 회전시키는 경우, 액체 소적은 탄젠트 트랙(tangent tract)을 따라 Si 기판(101)의 백사이드의 외부 엣지 너머로 날아갈 것이다(fly off). 앞서 언급된 바와 같이, 숫자 108은 고속 에칭 구역으로서 한정된 다운스트림 영역에서 위치하는 TSV(102)의 측부들을 나타내며, 숫자 109는 에칭 섀도우로서 한정된 업스트림 영역에서 위치하는 TSV(102)의 측부들을 나타낸다. 에칭 섀도우(109)에서 Si 잔류물들을 잔존시키기는 것은 매우 용이하다.
도 4b를 참조하면, Si 기판(101)을 역으로 회전하는 조정 가능한 시간 간격 후, Si 기판(101)의 백사이드 위의 에천트(111) 유동 방향은 반시계방향에서 시계방향으로 변한다. 그리고, Si 기판(101)의 회전 방향이 역전됨에 따라, 에칭 섀도우(109) 구역은 이동한다(shift). 이 대향류(countercurrent) 에칭 방법은 에칭 섀도우(109)에서 잔존하는 Si 잔류물들을 제거하는 데 유리하다. 더욱이, Si 기판(101)의 백사이드의 외부 엣지에 위치하는 에칭 섀도우(109)에서 잔존하는 Si 잔류물들을 제거하기 위해, 방법에서는, 노즐(110)을 Si 기판(101)의 백사이드의 외부 엣지 위로 이동시킨 후, 노즐(110)이 Si 기판(101)의 백사이드의 중심 구역 위에 존재하는 경우 Si 기판(101)의 회전 속도보다 높은 속도로 Si 기판(101)을 회전시켜서, 도 5b에서 제시된 바와 같이, 에천트(111)는 Si 기판(101)과 동시발생 속도에 도달하기에 충분한 시간을 갖는다. 따라서, Si 기판(101)의 백사이드의 외부 엣지에 위치하는 에칭 섀도우(109)에서 잔존하는 Si 잔류물들은 제거될 수 있으며, 스플레슁이 발생하지 않는다. 노즐(110)이 Si 기판(101)의 백사이드의 외부 엣지 위에 존재하는 경우, Si 기판(101)의 회전 속도는 800rpm 내지 2000rpm의 범위일 수 있다.
도 1e 내지 도 1h를 참고하면, 다른 칩과 연결하기 위해, 상기 방법들에 의해 TSV(102)가 노출된 후, 유전성 격리 옥사이드 라이너(103) 내에 캡슐화된 Cu는 외부에 노출될 필요가 있다. 따라서, TSV(102) 노출을 위한 방법에는 하기의 것들이 추가로 포함된다: SiO2/Si3N4(112)를 Si 기판(101)의 백사이드 위에 침적시키고; SiO2/Si3N4(112) 위에 PR(113)을 코팅하고; 에치백(etchback)을 실시하여 TSV(102)의 바닥 위의 PR(113), SiO2/Si3N4(112) 및 유전성 격리 옥사이드 라이너(103)를 제거하며, Cu를 외부에 노출시키고; 마침내, Si 기판(101)의 백사이드로부터 나머지 PR(113)을 제거한다.
도 6 및 도 7을 참고하면 본 발명의 TSV 노출을 위한 장치가 예시된다. 장치(200)는 회전 스핀들(spindle)(제시되어 있지 않음)과 연결된 회전 가능한 척 조립체(201)를 포함한다. 척 조립체(201)는 Si 기판(203)을 지지하고 위치조정하기 위해 최적의 원형이다. Si 기판(203)은 Si 기판(203) 내부에 미리 형성되며 연마에 의해 Si 기판(203)의 백사이드가 박화되어 있는 복수의 TSV를 갖는다. Si 기판(203)의 프론트사이드는 아교 층을 통해 캐리어 웨이퍼(202) 위에 일시적으로 결합된다. 척 조립체(201)의 회전 방향은 교대로 시계방향 및 반시계방향일 수 있다. 척 조립체(201)는 그 안을 통과하는 복수의 관통 구멍(207)을 추가로 한정한다. 관통 구멍(207)은 척 조립체(201)의 바닥 표면에 대하여 수직이거나, 또는 이에 대하여 일정 각도를 형성할 수 있다. 척 조립체(201)는 6개와 같은 복수의 위치조정 핀(206)을 추가로 포함한다. 이들 위치조정 핀(206)은 척 조립체(201)의 최상부 표면의 외부 엣지에서 균일하게 배치된다. 위치조정 핀(206)의 목적은 Si 기판(203)의 유지 및 위치조정을 위한 것이다. 보호 고리(204a)는 척 조립체(201)의 최상부 표면의 외부 엣지 위에 배치되며, Si 기판(203)을 둘러싼다. 보호 고리(204a)는 탈착 가능하다. 여러 요건들에 따라, 보호 고리(204a)는 척 조립체(201)로부터 디스마운팅될 수 있거나(dismount), 또는 척 조립체(201) 위에 마운팅될 수 있다(mount). 하나의 실시양태에서, 보호 고리(204a)는 위치조정 핀(206)을 조립하기 위해 6개와 같은 복수의 개구부(opening)(제시되어 있지 않음)를 한정한다. 다른 실시양태에서, 보호 고리(204a)는 예컨대 6개의 섹션으로 분리되고, 각 섹션은 각 2개의 인접하는 위치조정 핀(206)들 사이에 정착된다(settle). 위치조정 핀(206) 및 보호 고리(204a)는 형상을 유지할 수 있고 화학적 혼화성인 플라스틱, 예컨대 PVDF(폴리 바이닐리덴 플루오라이드), PP(폴리프로필렌), PTFE(폴리테트라플루오로에틸렌), PEEK(폴리에테르에테르케톤)으로 제조될 수 있다.
에천트(111)를 Si 기판(203)의 백사이드 위에 분사시키기 위해 척 조립체(201) 위에 적어도 하나의 노즐(205)이 존재한다. 에천트(111)는, Si 및 SiO2에 대한 낮은 선택성을 갖는 제 1 에천트, 예컨대 벌크 Si 에칭을 위한 HN(HF/HNO3) 기반 용액, Si 및 SiO2에 대한 높은 선택성을 갖는 제 2 에천트, 예컨대 미세하고 정교한 Si 함몰화를 위한 TMAH-, KOH- 또는 EDP-기반 용액, Si 기판(203)의 백사이드를 헹구기 위한 DIW, Si 기판(203)의 백사이드를 건조시키기 위한 IPA, Si 기판(203)의 백사이드를 건조시키기 위한 고온 또는 실온 등일 수 있다. 노즐(205)은 Si 기판(203)의 백사이드의 중심으로부터 외부 엣지까지 수평으로 스캔 또는 선회할 수 있다. 노즐(205)의 수평 이동 속도 및 가속은 조정 가능하며, 습식 에칭 공정 동안 노즐을 휴지 위치로 설정하는 것을 허용할 수 있다. 더욱이, 노즐(205)은 Si 기판(203)의 백사이드에 근접하게 또는 그로부터 멀게 수직으로 이동할 수 있으며, 또한 습식 에칭 공정 동안 그의 분사 각도를 변화시킬 수도 있다.
에천트(111)가 캐리어 웨이퍼(202)를 에칭시키는 것 그리고 추가로 Si 기판(203)의 프론트사이드를 에칭시키는 것을 방지하기 위해, 보호 기체(208), 예컨대 N는 관통 구멍(207)을 통해 캐리어 웨이퍼(202)의 표면 위에 공급되고, 보호 고리(204a)는 보호 기체(208)의 공기유동을 형상화하여서 캐리어 웨이퍼(202)가 화학적 에칭으로부터 추가로 보호하기 위해 사용된다. 보호 기체(208)가 화학적 에칭으로부터 캐리어 웨이퍼(202)를 보호하기 위해 선택되면, 척 조립체(201)는 베르누이 척(Bernoulli chuck)인 것이 바람직하다.
도 8 내지 도 10을 참고한다. 도 8은 보호 고리(204a)가 척 조립체(201) 위에 연합되어 있고, 보호 고리(204a)의 내벽이 수직 평면인 것을 제시한다. 보호 기체(208)의 공기유동은 보호 기체(208)가 관통 구멍(207)을 통해 진행한 후 보호 고리(204a)의 내벽을 따라 상향으로 동그랗게 말리도록 안내된 후, 보호 기체(208)는 캐리어 웨이퍼(202)의 엣지로부터 외부로 분사된다. 이 수단에 의해 기체 쿠션(gas cushion)이 형성되며, 캐리어 웨이퍼(202)를 화학적 에칭으로부터 보호하기 위한 형상화된 구역으로 제한된다.
도 9는 다른 예시적인 장치를 제시한다. 장치(200)를 비교하면, 그 차이는 보호 고리에 있다. 이 장치에서, 보호 고리(204b)는 척 조립체(201) 위에 연합하며, 보호 고리(204b)의 내벽은 불규칙한 평면이다. 보호 기체(208)의 공기유동은 보호 기체(208)가 관통 구멍(207)을 통해 진행한 후 보호 고리(204b)의 내벽을 따라 상향으로 동그랗게 말리도록 안내된 후, 보호 기체(208)는 캐리어 웨이퍼(202)의 엣지로부터 외부로 분사된다. 이 수단에 의해 기체 쿠션이 형성되며, 캐리어 웨이퍼(202)를 화학적 에칭으로부터 보호하기 위한 형상화된 구역으로 제한된다.
도 10은 다른 예시적인 장치를 제시한다. 장치(200)을 비교하면, 그 차이는 보호 고리에 있다. 이 장치에서, 보호 고리(204c)는 척 조립체(201)로부터 분리되어서 보호 고리(204c)와 척 조립체(201) 사이에 틈이 형성된다. 보호 고리(204c)는 척 조립체(201)와 연결되어 있는 복수의 필라(pillar)(제시되어 있지 않음)에 의해 지지될 수 있다. 이 수단에 의해, 보호 기체(208)의 공기유동은 2개의 부분으로 분리된다. 하나의 부분은 보호 기체(208)가 관통 구멍(207)을 통해 진행한 후 보호 고리(204c)의 내벽을 따라 상향으로 동그랗게 말리도록 안내된 후, 캐리어 웨이퍼(202)의 엣지로부터 외부로 분사된다. 다른 부분은 보호 고리(204c)와 척 조립체(201) 사이의 틈으로부터 척 조립체(201) 외부로 유동한다. 이 수단에 의해 기체 쿠션이 형성되며, 캐리어 웨이퍼(202)를 화학적 에칭으로부터 보호하기 위한 형상화된 구역으로 제한된다.
보호 기체(208) 이외에, 보호 액체, 예컨대 DIW도 또한 캐리어 웨이퍼(202)를 화학적 에칭으로부터 보호하는 데 사용될 수 있다. 보호 액체를 선택하면, 보호 고리(204a/204b/204c)는 장치로부터 제거되어야 하며, 척 조립체(201)는 일반적인 척일 수 있다. 보호 액체는 캐리어 웨이퍼(202)를 화학적 에칭으로부터 보호하기 위해 관통 구멍(207)을 통해 캐리어 웨이퍼(202)의 표면 위에 공급된다.
전술된 바와 같이, 예시적인 장치에 따라, TSV 노출을 위한 방법은 하기의 것들을 포함할 수 있다:
단계 1: 공정 전에 Si 기판(203) 두께를 측정하며, 유전성 격리 옥사이드 라이너로부터 Si 기판(203)의 백사이드의 표면까지의 두께는 공지되어 있다. 제 1 에천트 및 제 2 에천트에 대한 실리콘 에칭 속도는 부피 시험으로부터 실험적 값들에 의해 추가로 얻을 수 있다. 따라서, 공정 시간이 계산될 수 있다. 특별히, Si 기판(203)이 TSV 형성을 마무리하며 표준 풀 BEOL 금속화를 처리하는 것이 지적될 것이다.
단계 2: Si 기판(203)을 척 조립체(201) 상에 하향으로 향하도록 배치한다.
단계 3: 척 조립체(201)를 10 내지 1500 rpm의 속도 범위로 회전시킨다.
단계 4: Si 기판(203)의 백사이드를 미리 습윤시키기 위해 DIW를 Si 기판(203)의 백사이드 상으로 공급하는 한편, Si 기판(203)의 백사이드 상으로 공급된 액체가 캐리어 웨이퍼(202) 상으로 유동되는 것을 방지하기 위해, 관통 구멍(207)으로부터 캐리어 웨이퍼(202) 상으로 보호 액체를 공급한다.
단계 5: DIW를 Si 기판(203)의 백사이드 상으로 공급하는 것을 중단한다.
단계 6: 0.5LPM 내지 5LPM, 바람직하게는 0.8LPM 내지 2LPM의 유량으로, 제 1 에천트, 예컨대 HN(HF/HNO3) 기반 용액을 노즐(205)로부터 Si 기판(203)의 백사이드 상에 공급한다. HNO3과 HF의 비율은 1:1 내지 20:1일 수 있다. 용액의 온도는 20℃ 내지 45℃일 수 있다. 공정 시간은 에칭 속도에 의해 결정된다. 단계 6 도중, 노즐(205)은 Si 기판(203)의 백사이드의 중심으로부터 외부 엣지까지 수평 방향으로 그리고 Si 기판(203)의 백사이드에 근접하게 또는 그로부터 멀게 수직 방향으로 모두 이동한다. 수평 방향 이동을 위해, 노즐(205)은 Si 기판(203)의 백사이드의 중심 구역 위에서 높은 속도로 그리고 Si 기판(203)의 백사이드의 엣지 구역 위에서 낮은 속도로 이동한다. 수직 방향 이동을 위해, 노즐(205)과 Si 기판(203)의 백사이드 사이의 이동 거리는 0.5cm 내지 10cm이다. 일부 노즐 휴지 위치들은 Si 기판(203)의 백사이드를 가로질러 설정된다. 이 단계는 TSV의 바닥 상의 Si를 제거하기 위해 사용되지만, 그러나 TSV를 외부에 노출시키지는 않도록 사용되는 데, 이는 제 1 에천트가 또한 유전성 격리 옥사이드 라이너를 에칭시킬 수 있기 때문이다. 바람직하게는, 제 1 에천트를 사용함으로써 에칭시킨 후, Si 기판(203)을 건조시킨 다음, 다음 단계 처리 시간을 얻기 위해 Si 기판(203)의 두께를 측정한다.
단계 7: 0.3LPM 내지 3LPM, 바람직하게는 0.5LPM 내지 2LPM의 유량으로, 제 2 에천트, 예컨대 TMAH 기반 용액을 노즐(205)로부터 Si 기판(203)의 백사이드 상에 공급한다. TMAH의 농도는 2% 내지 25%일 수 있다. 용액의 온도는 25℃ 내지 90℃일 수 있다. 공정 시간은 에칭 속도에 의해 결정된다. 이 단계 도중, Si 기판(203)의 회전 방향은 고정된 각격에서 역전시키며, 간격 시간은 5s 내지 60s로 설정될 수 있다.
단계 7 도중, 노즐(205)은 Si 기판(203)의 백사이드의 중심으로부터 외부 엣지까지 수평 방향으로 그리고 Si 기판(203)의 백사이드에 근접하게 또는 그로부터 멀게 수직 방향으로 모두 이동한다. 수평 방향 이동을 위해, 노즐(205)은 Si 기판(203)의 백사이드의 중심 구역 위에서 높은 속도로 그리고 Si 기판(203)의 백사이드의 엣지 구역 위에서 낮은 속도로 이동한다. 수직 방향 이동을 위해, 노즐(205)과 Si 기판(203)의 백사이드 사이의 이동 거리는 0.5cm 내지 10cm이다. 일부 노즐 휴지 위치들은 Si 기판(203)의 백사이드를 가로질러 설정된다. 습식 에칭 공정 도중, 노즐(205) 분사 각도는 변한다. 노즐(205)이 Si 기판(203)의 백사이드의 중심 구역 위에 위치되는 경우, 노즐(205)의 분사 각도는 Si 기판(203)의 백사이드과 수직일 수 있다. 노즐(205)이 Si 기판(203)의 백사이드의 우측 절반 구역 위에 위치하는 경우, 노즐(205)의 분사 각도는 Si 기판(203)의 백사이드과 예각일 수 있으며, 분사 각도 범위는 0 내지 90℃이다. 노즐(205)이 Si 기판(203)의 백사이드의 좌측 절반 구역 위에 위치하는 경우, 노즐(205)의 분사 각도는 Si 기판(203)의 백사이드과 둔각일 수 있으며, 분사 각도 범위는 90 내지 180℃이다. 노즐(205)이 Si 기판(203)의 백사이드의 외부 엣지 위로 이동하는 경우, 척 조립체(201)는, 노즐(205)이 Si 기판(203)의 백사이드의 중심 구역 위에 존재하는 경우 Si 기판(203)의 회전 속도보다 높은 속도로 회전하여서, 에천트는 Si 기판(203)과 동시발생 속도에 도달하기에 충분한 시간을 갖는다. 따라서, Si 기판(203)의 백사이드의 외부 엣지에 위치하는 에칭 섀도우에서 잔존하는 Si 잔류물들은 제거될 수 있으며, 스플레슁이 발생하지 않는다. 척 조립체(201)의 회전 속도는, 노즐(205)이 Si 기판(203)의 백사이드의 외부 엣지 위에 존재하는 경우 2000 rpm만큼 높을 수 있다.
단계 8: Si 기판(203)의 백사이드를 사후 헹구기 위해 노즐(205)로부터의 DIW를 Si 기판(203)의 백사이드 상에 공급한다. 공정 시간은 10 내지 60s일 수 있다.
단계 9: DIW를 Si 기판(203)의 백사이드 상에 공급하는 것을 중단하고, 보호 액체를 캐리어 웨이퍼(202) 상에 공급하는 것을 중단한다.
단계 10: 1000 내지 3000rpm인 사전-한정된 높은 속도로 척 조립체(201)를 회전시킨다.
단계 11: 1slm 내지 10slm, 바람직하게는 4slm 내지 6slm의 유량으로, Si 기판(203)을 건조시키기 위해 기체 또는 증기를 공급한다. 공정 시간은 10 내지 60s일 수 있다.
단계 12: 에칭 속도가 Si 기판(203) 내에서 및 Si 기판(203) 사이에서 균일하도록 보장하기 위해 Si 기판(203)의 두께를 측정한다.
본 발명의 다른 예시적인 장치에 따라, TSV 노출을 위한 방법은 하기의 것들을 포함할 수 있다:
단계 1: 공정 전에 Si 기판(203) 두께를 측정하며, 유전성 격리 옥사이드 라이너로부터 Si 기판(203)의 백사이드의 표면까지의 두께는 공지되어 있다. 제 1 에천트 및 제 2 에천트에 대한 실리콘 에칭 속도는 부피 시험으로부터 실험적 값들에 의해 추가로 얻을 수 있다. 따라서, 공정 시간이 계산될 수 있다. 특별히, Si 기판(203)이 TSV 형성을 마무리하며 표준 풀 BEOL 금속화를 처리하는 것이 지적될 것이다.
단계 2: Si 기판(203)을 척 조립체(201) 상에 하향으로 향하도록 배치한다.
단계 3: 관통 구멍(207)을 통해 캐리어 웨이퍼(202) 상으로 보호 기체(208)를 공급한다. 그 다음, Si 기판(203)의 백사이드 상으로 공급된 액체가 캐리어 웨이퍼(202) 상으로 유동되는 것을 방지하기 위해, 기체 쿠션이 형성된다.
단계 4: 척 조립체(201)를 10 내지 1500 rpm의 속도 범위로 회전시킨다.
단계 5: Si 기판(203)의 백사이드를 사전 습윤시키기 위해, 노즐(205)로부터의 DIW를 Si 기판(203)의 백사이드 상으로 공급한다. 공정 시간은 1 내지 20s일 수 있다.
단계 6: 0.5LPM 내지 5LPM, 바람직하게는 0.8LPM 내지 2LPM의 유량으로, 제 1 에천트, 예컨대 HN(HF/HNO3) 기반 용액을 노즐(205)로부터 Si 기판(203)의 백사이드 상에 공급한다. HNO3과 HF의 비율은 1:1 내지 20:1일 수 있다. 용액의 온도는 20℃ 내지 45℃일 수 있다. 공정 시간은 에칭 속도에 의해 결정된다. 단계 6 도중, 노즐(205)은 Si 기판(203)의 백사이드의 중심으로부터 외부 엣지까지 수평 방향으로 그리고 Si 기판(203)의 백사이드에 근접하게 또는 그로부터 멀게 수직 방향으로 모두 이동한다. 수평 방향 이동을 위해, 노즐(205)은 Si 기판(203)의 백사이드의 중심 구역 위에서 높은 속도로 그리고 Si 기판(203)의 백사이드의 엣지 구역 위에서 낮은 속도로 이동한다. 수직 방향 이동을 위해, 노즐(205)과 Si 기판(203)의 백사이드 사이의 이동 거리는 0.5cm 내지 10cm이다. 일부 노즐 휴지 위치들은 Si 기판(203)의 백사이드를 가로질러 설정된다. 이 단계는 TSV의 바닥 상의 Si를 제거하기 위해 사용되지만, 그러나 TSV를 외부에 노출시키지는 않도록 사용되는 데, 이는 제 1 에천트가 또한 유전성 격리 옥사이드 라이너를 에칭시킬 수 있기 때문이다. 바람직하게는, 제 1 에천트를 사용함으로써 에칭시킨 후, Si 기판(203)을 건조시킨 다음, 다음 단계 처리 시간을 얻기 위해 Si 기판(203)의 두께를 측정한다.
단계 7: 0.3LPM 내지 3LPM, 바람직하게는 0.5LPM 내지 2LPM의 유량으로, 제 2 에천트, 예컨대 TMAH 기반 용액을 노즐(205)로부터 Si 기판(203)의 백사이드 상에 공급한다. TMAH의 농도는 2% 내지 25%일 수 있다. 용액의 온도는 25℃ 내지 90℃일 수 있다. 공정 시간은 에칭 속도에 의해 결정된다. 이 단계 도중, Si 기판(203)의 회전 방향은 고정된 각격에서 역전시키며, 간격 시간은 5s 내지 60s로 설정될 수 있다.
단계 7 도중, 노즐(205)은 Si 기판(203)의 백사이드의 중심으로부터 외부 엣지까지 수평 방향으로 그리고 Si 기판(203)의 백사이드에 근접하게 또는 그로부터 멀게 수직 방향으로 모두 이동한다. 수평 방향 이동을 위해, 노즐(205)은 Si 기판(203)의 백사이드의 중심 구역 위에서 높은 속도로 그리고 Si 기판(203)의 백사이드의 엣지 구역 위에서 낮은 속도로 이동한다. 수직 방향 이동을 위해, 노즐(205)과 Si 기판(203)의 백사이드 사이의 이동 거리는 0.5cm 내지 10cm이다. 습식 에칭 공정 도중, 노즐(205) 분사 각도는 변한다. 노즐(205)이 Si 기판(203)의 백사이드의 중심 구역 위에 위치되는 경우, 노즐(205)의 분사 각도는 Si 기판(203)의 백사이드과 수직일 수 있다. 노즐(205)이 Si 기판(203)의 백사이드의 우측 절반 구역 위에 위치하는 경우, 노즐(205)의 분사 각도는 Si 기판(203)의 백사이드과 예각일 수 있으며, 분사 각도 범위는 0 내지 90℃이다. 노즐(205)이 Si 기판(203)의 백사이드의 좌측 절반 구역 위에 위치하는 경우, 노즐(205)의 분사 각도는 Si 기판(203)의 백사이드과 둔각일 수 있으며, 분사 각도 범위는 90 내지 180℃이다. 노즐(205)이 Si 기판(203)의 백사이드의 외부 엣지 위로 이동하는 경우, 척 조립체(201)는, 노즐(205)이 Si 기판(203)의 백사이드의 중심 구역 위에 존재하는 경우 Si 기판(203)의 회전 속도보다 높은 속도로 회전하여서, 에천트는 Si 기판(203)과 동시발생 속도에 도달하기에 충분한 시간을 갖는다. 따라서, Si 기판(203)의 백사이드의 외부 엣지에 위치하는 에칭 섀도우에서 잔존하는 Si 잔류물들은 제거될 수 있으며, 스플레슁이 발생하지 않는다. 척 조립체(201)의 회전 속도는, 노즐(205)이 Si 기판(203)의 백사이드의 외부 엣지 위에 존재하는 경우 2000 rpm만큼 높을 수 있다.
단계 8: Si 기판(203)의 백사이드를 사후 헹구기 위해 노즐(205)로부터의 DIW를 Si 기판(203)의 백사이드 상에 공급한다. 공정 시간은 10 내지 60s일 수 있다.
단계 9: DIW를 Si 기판(203)의 백사이드 상에 공급하는 것을 중단한다.
단계 10: 1000 내지 3000rpm인 사전-한정된 높은 속도로 척 조립체(201)를 회전시킨다.
단계 11: 1slm 내지 10slm, 바람직하게는 4slm 내지 6slm의 유량으로, Si 기판(203)을 건조시키기 위해 기체 또는 증기를 공급한다. 공정 시간은 10 내지 60s일 수 있다.
단계 12: 보호 기체(208)를 캐리어 웨이퍼(202) 상에 공급하는 것을 중단한다.
단계 13: 에칭 속도가 Si 기판(203) 내에서 및 Si 기판(203) 사이에서 균일하도록 보장하기 위해 Si 기판(203)의 두께를 측정한다.
비록 본 발명이 특정 실시양태, 실시예 및 용도에 대하여 기재하고 있지만, 발명으로부터 벗어나지 않고서 다양한 변경 및 변화가 이루어질 수 있음은 당업계의 숙련자에게는 분명할 것이다.

Claims (34)

  1. Si 기판 내에 형성된 복수의 TSV를 갖는 Si 기판을 제공하고;
    상기 Si 기판을 회전시키고, 상기 Si 기판의 백사이드 상에 제 1 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭하고, 상기 TSV가 상기 Si 기판의 백사이드에 노출되기 전에 에칭을 중단하고;
    상기 Si 기판을 회전시키고, 상기 TSV가 상기 Si 기판의 백사이드에 노출될 때까지 상기 Si 기판의 백사이드 상에 제 2 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭하되, 여기서 상기 Si 기판의 백사이드 상에 상기 제 2 에천트를 분사시키는 동안 고정된 간격들에서 상기 Si 기판의 회전 방향을 역전시키는 것
    을 포함하는,
    TSV 노출을 위한 방법.
  2. 제1항에 있어서,
    상기 제 1 에천트는 HN(HF/HNO3) 기반 용액인, TSV 노출을 위한 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제 2 에천트는 TMAH-, KOH- 또는 EDP-기반 용액인, TSV 노출을 위한 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 고정된 간격들에서 상기 Si 기판의 회전 방향을 역전시키는 것은, 상기 Si 기판을 고정된 간격들에서 시계 방향과 반시계 방향으로 교대로 회전시키는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  7. 제1항에 있어서,
    상기 제 1 에천트 및 상기 제 2 에천트는 각각 노즐에 의해 상기 Si 기판의 백사이드 상에 분사되는, TSV 노출을 위한 방법.
  8. 제7항에 있어서,
    상기 제 1 에천트 및 상기 제 2 에천트가 각각 분사될 때, 상기 Si 기판의 백사이드의 중심으로부터 외부 엣지까지 상기 노즐을 수평으로 이동시키는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  9. 제8항에 있어서,
    상기 Si 기판의 백사이드의 중심 구역에서의 상기 노즐의 수평 이동 속도는, 상기 Si 기판의 백사이드의 엣지 구역에서보다 높은, TSV 노출을 위한 방법.
  10. 제8항에 있어서,
    상기 Si 기판의 백사이드의 중심으로부터 외부 엣지까지 상기 노즐을 수평으로 이동시키는 동안, 노즐을 휴지 위치들로 설정하는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  11. 제7항에 있어서,
    상기 Si 기판의 백사이드에 상기 노즐을 수직으로 이동시키는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  12. 제11항에 있어서,
    상기 노즐과 상기 Si 기판의 백사이드 사이의 이동 거리는 0.5cm 내지 10cm인, TSV 노출을 위한 방법.
  13. 제7항에 있어서,
    상기 Si 기판의 백사이드 상에 상기 제 2 에천트를 분사시키는 동안 상기 노즐이 상기 Si 기판의 백사이드의 다른 구역에 위치함에 따라, 상기 TSV가 상기 Si 기판의 백사이드에 노출될 때까지 상기 노즐의 분사 각도를 변화시켜서 Si 기판의 백사이드를 에칭시키는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  14. 제7항에 있어서,
    상기 Si 기판을 회전시키고 상기 Si 기판의 백사이드 상에 제 2 에천트를 분사시키는 것은,
    상기 노즐을 상기 Si 기판의 백사이드의 외부 엣지 위로 이동시키고, 상기 노즐이 상기 Si 기판의 백사이드의 중심 구역 위에 존재하는 경우에서의 상기 Si 기판의 회전 속도보다 높은 속도로 상기 Si 기판을 회전시켜서, 상기 제 2 에천트가 상기 Si 기판과의 동시발생 속도에 도달하는 것을 추가로 포함하는,
    TSV 노출을 위한 방법.
  15. 제1항에 있어서,
    상기 Si 기판의 프론트사이드에 보호 기체 또는 보호 액체를 공급하여서 상기 Si 기판의 프론트사이드를 에칭 단계들 동안 에칭으로부터 보호하는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  16. 제1항에 있어서,
    상기 제 1 에천트를 상기 Si 기판의 백사이드 상에 분사시키기 전에 상기 Si 기판의 백사이드를 사전 습윤시키기 위해 DIW를 상기 Si 기판의 백사이드 상에 공급하는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  17. 제1항에 있어서,
    상기 제 2 에천트를 상기 Si 기판의 백사이드 상에 분사시킨 후에 상기 Si 기판의 백사이드를 사후 헹구기 위해 DIW를 상기 Si 기판의 백사이드 상에 공급하는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  18. 제17항에 있어서,
    상기 Si 기판을 1000~3000rpm의 사전-한정된 속도로 회전시키고, 사후 헹굼을 위해 DIW를 상기 Si 기판의 백사이드 상에 분사시킨 후, 상기 Si 기판을 건조시키기 위해 기체 또는 증기를 공급하는 것을 추가로 포함하는, TSV 노출을 위한 방법.
  19. 제1항에 있어서,
    상기 제 1 에천트를 상기 Si 기판의 백사이드 상에 분사시키기 전에, 상기 제 1 에천트를 사용하여 에칭한 후에, 그리고 상기 제 2 에천트를 사용하여 에칭한 후에 상기 Si 기판 두께를 측정하는 것을 포함하는 측정 단계들을 추가로 포함하는, TSV 노출을 위한 방법.
  20. 고정된 간격들에서 Si 기판의 회전 방향을 역전시킬 수 있으며, 상기 Si 기판 내에 형성된 복수의 TSV를 갖는 상기 Si 기판을 유지하고 위치조정하는 회전 가능한 척 조립체; 및
    상기 척 조립체 위에 배치된 것으로서, 상기 Si 기판의 백사이드 상에 제 1 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭하고, 상기 TSV가 상기 Si 기판의 백사이드에 노출되기 전에 분사를 중단하고, 상기 TSV가 상기 Si 기판의 백사이드에 노출될 때까지 상기 Si 기판의 백사이드 상에 제 2 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭하는 적어도 하나의 노즐
    을 포함하는,
    TSV 노출을 위한 장치.
  21. 제20항에 있어서,
    상기 척 조립체는, 상기 TSV가 상기 Si 기판의 백사이드에 노출될 때까지 상기 적어도 하나의 노즐이 상기 Si 기판의 백사이드 상에 상기 제 2 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭하는 경우, 고정된 간격들에서 시계 방향과 반시계 방향으로 교대로 회전시키는, TSV 노출을 위한 장치.
  22. 제20항에 있어서,
    상기 척 조립체는, 상기 Si 기판의 프론트사이드 상에 보호 기체 또는 보호 액체가 공급되는 복수의 관통 구멍들을 한정하는, TSV 노출을 위한 장치.
  23. 제20항에 있어서,
    상기 적어도 하나의 노즐은 상기 Si 기판의 백사이드의 중심으로부터 외부 엣지까지 수평으로 스캔 또는 선회하는, TSV 노출을 위한 장치.
  24. 제23항에 있어서,
    상기 노즐의 수평 이동 속도 및 가속도가 조정 가능한, TSV 노출을 위한 장치.
  25. 제23항에 있어서,
    상기 Si 기판의 백사이드의 중심으로부터 외부 엣지까지 상기 노즐을 수평으로 스캔 또는 선회하는 동안, 상기 노즐이 휴지 위치들로 설정되는 것을 추가로 포함하는, TSV 노출을 위한 장치.
  26. 제20항에 있어서,
    상기 Si 기판의 백사이드에 상기 노즐을 수직으로 이동시키는, TSV 노출을 위한 장치.
  27. 제26항에 있어서,
    상기 노즐과 상기 Si 기판의 백사이드 사이의 이동 거리는 0.5cm 내지 10cm인, TSV 노출을 위한 장치.
  28. 제20항에 있어서,
    상기 TSV가 상기 Si 기판의 백사이드에 노출될 때까지 상기 적어도 하나의 노즐이 상기 Si 기판의 백사이드 상에 제 2 에천트를 분사시켜서 상기 Si 기판의 백사이드를 에칭시키는 경우, 상기 노즐이 상기 Si 기판의 백사이드의 다른 구역에 위치함에 따라, 노즐의 분사 각도가 변화 가능한, TSV 노출을 위한 장치.
  29. 제20항에 있어서,
    상기 적어도 하나의 노즐은 상기 Si 기판의 백사이드의 외부 엣지 위로 이동시키고, 상기 척 조립체는, 상기 노즐이 상기 Si 기판의 백사이드의 중심 구역 위에 존재하는 경우에서의 상기 척 조립체의 회전 속도보다 높은 속도로 상기 척 조립체를 회전시켜서, 상기 제 2 에천트가 상기 Si 기판과의 동시발생 속도에 도달하는, TSV 노출을 위한 장치.
  30. 제22항에 있어서,
    상기 보호 기체의 공기유동을 형상화하기 위해 상기 척 조립체 상에 배치된 보호 고리를 추가로 포함하는, TSV 노출을 위한 장치.
  31. 제30항에 있어서,
    상기 보호 고리는 상기 척 조립체로부터 탈착 가능한, TSV 노출을 위한 장치.
  32. 제30항에 있어서,
    상기 보호 고리의 내벽은 수직 평면 또는 불규칙한 평면인, TSV 노출을 위한 장치.
  33. 제30항에 있어서,
    상기 보호 고리는 상기 척 조립체 상에 연합되거나 또는 상기 척 조립체로부터 분리되어서 그들 사이에서 틈을 형성하는, TSV 노출을 위한 장치.
  34. 제20항에 있어서,
    상기 Si 기판을 유지하고 위치조정하기 위해 상기 척 조립체에 균일하게 배치된 복수의 위치 핀들을 추가로 포함하는, TSV 노출을 위한 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT518466A3 (de) * 2014-10-31 2019-07-15 Veeco Precision Surface Proc Llc System und Verfahren zum Ausführen eines Nass-Ätzprozesses
US10026660B2 (en) 2014-10-31 2018-07-17 Veeco Precision Surface Processing Llc Method of etching the back of a wafer to expose TSVs
US9870928B2 (en) 2014-10-31 2018-01-16 Veeco Precision Surface Processing Llc System and method for updating an arm scan profile through a graphical user interface
TWI738757B (zh) 2016-04-05 2021-09-11 美商維克儀器公司 經由化學的適應性峰化來控制蝕刻速率的裝置和方法
SG11201808636TA (en) * 2016-04-07 2018-10-30 Acm Res Shanghai Inc Tsv structure planarization process and apparatus
EP3590128A1 (en) 2017-03-03 2020-01-08 Veeco Precision Surface Processing LLC An apparatus and method for wafer thinning in advanced packaging applications
US10957625B2 (en) 2017-12-29 2021-03-23 Micron Technology, Inc. Pillar-last methods for forming semiconductor devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3972846B2 (ja) * 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP2005191170A (ja) * 2003-12-25 2005-07-14 Seiko Epson Corp 半導体装置の製造方法、半導体装置の製造装置、半導体装置、回路基板および電子機器
FR2886053B1 (fr) * 2005-05-19 2007-08-10 Soitec Silicon On Insulator Procede de gravure chimique uniforme
KR20100050403A (ko) * 2008-11-04 2010-05-13 주식회사 실트론 대상물의 습식 처리 장치 및 방법과 이에 사용되는 유체 확산판
US8501587B2 (en) * 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US8264066B2 (en) * 2009-07-08 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Liner formation in 3DIC structures
US8596623B2 (en) * 2009-12-18 2013-12-03 Lam Research Ag Device and process for liquid treatment of a wafer shaped article
CN102403270B (zh) * 2011-12-07 2013-09-18 南通富士通微电子股份有限公司 硅通孔互连结构的形成方法

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