CN109346419B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN109346419B
CN109346419B CN201811479285.6A CN201811479285A CN109346419B CN 109346419 B CN109346419 B CN 109346419B CN 201811479285 A CN201811479285 A CN 201811479285A CN 109346419 B CN109346419 B CN 109346419B
Authority
CN
China
Prior art keywords
metal
oxide layer
metal oxide
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811479285.6A
Other languages
English (en)
Other versions
CN109346419A (zh
Inventor
马敬
金子貴昭
黄晓橹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huaian Xide Industrial Design Co ltd
Original Assignee
Huaian Imaging Device Manufacturer Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huaian Imaging Device Manufacturer Corp filed Critical Huaian Imaging Device Manufacturer Corp
Priority to CN201811479285.6A priority Critical patent/CN109346419B/zh
Publication of CN109346419A publication Critical patent/CN109346419A/zh
Application granted granted Critical
Publication of CN109346419B publication Critical patent/CN109346419B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/1161—Physical or chemical etching
    • H01L2224/11614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81902—Pressing the bump connector against the bonding areas by means of another connector by means of another bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)

Abstract

本发明技术方案公开了半导体器件及其制造方法，其中制造方法，包括：提供基底；在所述基底上形成金属氧化物层；刻蚀所述金属氧化物层及所述半导体衬底，形成沟槽；在所述金属氧化物层上形成金属层，所述金属层填充满所述沟槽；去除所述金属氧化物层表面的所述金属层；去除所述金属氧化物层，形成金属凸块，所述金属凸块边缘的高度高于所述基底表面。最终金属凸块之间熔融结合消除了由于金属凸块表面缺陷而带来的空隙问题，提高了键合后半导体器件的良率。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，尤其是涉及半导体器件及其制造方法。
背景技术
随着CMOS工艺的不断推进和发展，晶体管数量越来越多，导致互连尺寸越来越小，信号延迟问题日趋严重，成为影响系统速度提高的关键因素。采用3D集成的芯片堆叠技术，将有助于大大减小布线长度、缩短信号延迟，降低功耗，同时又可以缩小芯片尺寸，从而提高器件的系统性能。新型器件结构的产生将带动新型封装工艺的开发，因此，很多现有的封装方式将被新型芯片级、高密度金属凸块(例如铜柱凸块Cupillar)结构封装所取代。金属凸块可提供高导线连接密度、改善电性与热传导性能、抗电迁移性质。
目前，键合工艺在种子层制作后，利用光刻胶定义出电镀区域，通过电镀制作凸块。由于凸块间相对键合工艺对键合界面的平整度要求近乎苛刻，需要对凸块表面实施化学机械抛光。但是，在实施化学机械抛光的过程中，抛光垫与凸块之间存在一定的压力，当凸块被抛光打磨到与基底表面齐平时，会发生凸块中心低于周边的凹陷现象，在键合过程中，导致相键合的凸块之间产生空隙。
发明内容
本发明技术方案要解决的技术问题是提供一种半导体器件及其制造方法，防止键合过程中，相键合的凸块之间产生空隙。
为解决上述技术问题，本发明技术方案提供一种半导体器件的制造方法，包括：提供基底；在所述基底上形成金属氧化物层；刻蚀所述金属氧化物层及所述半导体衬底，形成沟槽；在所述金属氧化物层上形成金属层，所述金属层填充满所述沟槽；去除所述金属氧化物层表面的所述金属层；去除所述金属氧化物层，形成金属凸块，所述金属凸块边缘的高度高于所述基底表面。
可选的，所述金属氧化物层的厚度由所述金属凸块需要露出所述基底的高度决定。
可选的，所述金属氧化物层的厚度为
Figure BDA0001892975000000011
可选的，所述金属氧化物层的材料为氧化锌或氧化铝。
可选的，形成金属氧化物层的方法为化学气相沉积法。
可选的，去除所述金属氧化物层的方法为湿法刻蚀法。
可选的，采用的刻蚀溶液为盐酸溶液，其质量百分浓度为3％～10％。
可选的，所述金属层的材料为铜。
可选的，采用化学机械抛光去除所述金属层，抛光速率为
Figure BDA0001892975000000021
可选的，在形成所述金属氧化物层之后，形成沟槽之前，还包括：在所述金属氧化物层上形成绝缘层。
可选的，在所述沟槽内填充满所述金属层后，采用化学机械抛光法抛光所述绝缘层及所述金属层至露出所述金属氧化物层。
可选的，化学机械抛光去除所述绝缘层的速率为
Figure BDA0001892975000000022
本发明还提供一种半导体器件，包括：基底；金属凸块，所述金属凸块边缘的高度高于所述基底表面。
与现有技术相比，本发明技术方案具有以下有益效果：
本技术方案中，在基底上形成金属氧化物层，向沟槽内填充金属层后，去除金属氧化物层，使形成的金属凸块边缘的高度高于所述基底表面，在后续键合过程中，由于金属凸块的边缘的高度高于基底面，金属凸块之间熔融结合消除了由于金属凸块表面缺陷而带来的空隙问题，提高了键合后半导体器件的良率。
其中，在所述金属氧化层上形成绝缘层，然后采用化学机械抛光抛光金属层表面的同时移除所述绝缘层，所述绝缘层增加抛光时间，进一步改善金属凸块表面的粗糙度，防止后续键合时由于金属凸块表面凹凸不平而造成的空隙问题。
附图说明
图1是为现有技术的半导体器件封装的示意图。
图2至图6为本发明第一实施例形成半导体器件各步骤对应的结构示意图；
图7至图11为本发明第二实施例形成半导体器件各步骤对应的结构示意图；
图12A至图12D为本发明的半导体器件中沟槽的形成工艺一实施例各步骤示意图；
图13A及图13B为本发明的半导体器件的键合工艺的一实施例的步骤示意图。
具体实施方式
目前，在键合工艺中，金属凸块之间的键合如图1所示，将具有金属凸块14的两块基底10相对放置进行退火，完成金属凸块14之间的键合。在现有工艺中，将金属凸块14的表面抛光到与所述基底10的表面齐平，由于化学机械抛光过程中抛光垫与金属凸块金属凸块14之间存在一定的压力，抛光后的金属凸块14的边缘与基底10的表面齐平，而中心点低于基底10的表面，金属凸块14的表面呈现向下凹陷的抛物线形状，在键合工艺后容易在所述金属凸块14之间形成空隙12，影响键合质量。
发明人经研究后发现，使金属凸块的边缘高于基底表面，能在键合时，将高出部分的所述金属凸块熔融，有效去除金属凸块表面的凹陷，进而避免键合后金属凸块之间的空隙。
下面结合实施例和附图对本发明技术方案进行详细说明。
第一实施例
图2至图6为本发明第一实施例形成半导体器件各步骤对应的结构示意图。参考图2，提供基底100，在所述基底100上形成金属氧化物层110。
本实施例中，形成所述金属氧化物层110的方法可以是化学气相沉积法。所述金属氧化物层的材料可以是氧化锌或氧化铝。
本实施例中，所述基底100可以是半导体衬底，或已形成有其他半导体元件的半导体衬底。
参考图3，刻蚀所述金属氧化物层110及所述基底100，形成沟槽120。
本实施例中，刻蚀所述金属氧化物层110及所述基底100的方法可以是干法刻蚀工艺，采用的气体为C4F8或CF4。
参考图4，在所述金属氧化物层110上形成金属层130，且所述金属层130填充满所述沟槽120。
本实施例中，所述金属层130的材料可以是铜。
本实施例中，形成所述金属层130的方法可以是电化学镀膜工艺。
参考图5，去除所述金属氧化物层110表面的所述金属层130。
本实施例中，去除所述金属层130的方法为化学机械抛光法。所采用的抛光剂可以是CU3929和BAR6610R；化学机械抛光所述金属层130的速率为
Figure BDA0001892975000000041
参考图6，刻蚀去除所述金属氧化物层110，形成金属凸块131，所述金属凸块131的边缘高度高于所述基底100表面。
本实施例中，所述金属氧化物层110的厚度由所述金属凸块131需要露出所述基底的高度决定。所述金属氧化物层的厚度优选为
Figure BDA0001892975000000042
若所述金属氧化物层的厚度低于
Figure BDA0001892975000000043
无法有效填补所述金属凸块131的表面的凹陷；若所述金属氧化物层110的厚度高于
Figure BDA0001892975000000044
键合后所述基底100之间产生空隙，影响键合质量。
本实施例中，去除所述金属氧化物层110的方法为湿法刻蚀法，采用的刻蚀溶液为盐酸溶液，其质量百分浓度为3％～10％。因为盐酸溶液可以与氧化锌或氧化铝反应而不与铜发生反应，所以能够有效去除基底表面的金属氧化物层110而不损伤所述金属凸块131。
除本实施例外，所述金属凸块边缘和中间区域的高度均可高于所述基底100的表面。
第二实施例
第二实施例与第一实施例比较，其不同点在于，在形成所述金属氧化物层110之后，形成沟槽120之前，还包括：在所述金属氧化物层110上形成绝缘层140。
图7至图11为本发明第二实施例形成半导体器件各步骤对应的结构示意图。参考图7，提供基底100，在所述基底100上形成金属氧化物层110；在所述金属氧化层110上形成绝缘层140。
本实施例中，形成所述金属氧化物层110的方法可以是化学气相沉积法。所述金属氧化物层的材料可以为氧化锌或氧化铝。
本实施例中，形成所述绝缘层140的方法可以是化学气相沉积法，所述绝缘层140的材料可以为氧化硅或氮氧化硅等。所述绝缘层140的作用是为化学机械抛光工艺提供更好的停止层，使后续抛光工艺后可以停到所述金属氧化物层110上。
参考图8，刻蚀所述绝缘层140、所述金属氧化物层110及所述基底100，形成沟槽120。
本实施例中，刻蚀所述绝缘层140、所述金属氧化物层110及所述半导体衬底100的方法可以是干法刻蚀工艺，采用的气体为C4F8或CF4。
参考图9，在所述绝缘层140上形成金属层130，所述金属层130填充满所述沟槽120。
参考图10，采用化学机械抛光法抛光所述金属层130和所述绝缘层140至露出所述金属氧化物层110。
本实施例中，抛光剂可以是CU3929和BAR6610R，抛光所述金属层130的速率为
Figure BDA0001892975000000051
而抛光所述绝缘层140的速率为
Figure BDA0001892975000000052
参考图11，刻蚀去除所述金属氧化物层110，形成金属凸块131，所述金属凸块131边缘高度高于所述基底100表面。
本实施例中，所述金属氧化物层110的厚度由所述金属凸块131需要露出所述基底的高度决定。优选，所述金属氧化物层的厚度为
Figure BDA0001892975000000053
若所述金属氧化物层的厚度低于
Figure BDA0001892975000000054
无法有效填补金属凸块金属凸块131的表面的凹陷；若所述金属氧化物层的厚度高于
Figure BDA0001892975000000055
键合后所述基底100之间产生空隙，影响键合质量。
上述两个实施例形成的半导体器件包括：基底100；金属凸块131所述金属凸块131边缘的高度高于所述基底表面。根据本实施例，在所述金属氧化层110上形成绝缘层140，然后采用化学机械抛光抛光金属层130的表面的同时移除所述绝缘层140，所述绝缘层140增加抛光时间，进一步改善金属凸块金属凸块131表面的粗糙度，防止后续键合时由于金属凸块金属凸块131表面凹凸不平而造成的空隙问题。
图12A至图12D为本发明的半导体器件中沟槽的形成工艺一实施例各步骤示意图。
参考图12A，在所述绝缘层140上形成光刻胶层150；如图12B所示，图形化光刻胶150，定义出所述沟槽图形；如图12C所示，以所述光刻胶层150为掩膜刻蚀所述绝缘层140、所述金属氧化物层110及所述基底100，形成所述沟槽120；如图12D所示，去除所述光刻胶层150。
本实施例中，形成所述光刻胶150的方法可以是旋涂法，去除所述光刻胶150的工艺可以是灰化法。
图13A及图13B为本发明实施例中的半导体器件键合工艺各步骤示意图。
如图13A所示，将形成有金属凸块131的两基底100相对设置，即使形成有金属凸块131的那一面相对，且两基底100上的所述金属凸块131一一对应。如图13B所示，对金属凸块131进行焊接工艺，键合后的金属凸块131之间完全熔融结构，消除了空隙问题。
本发明虽然已以较佳实施方式公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施方式所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，包括：
提供基底；
在所述基底上形成金属氧化物层；
形成所述金属氧化物层之后，在所述金属氧化物层上形成绝缘层；
刻蚀所述绝缘层、金属氧化物层及所述基底，形成沟槽；
在所述绝缘层上形成金属层，所述金属层填充满所述沟槽；
之后，采用化学机械抛光法抛光所述金属氧化物层表面的所述金属层及所述绝缘层至露出所述金属氧化物层；
去除所述金属氧化物层，形成金属凸块，所述金属凸块边缘的高度高于所述基底表面。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述金属氧化物层的厚度由所述金属凸块需要露出所述基底的高度决定。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述金属氧化物层的厚度为
Figure FDA0002653409140000011
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述金属氧化物层的材料为氧化锌或氧化铝。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，形成金属氧化物层的方法为化学气相沉积法。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，去除所述金属氧化物层的方法为湿法刻蚀法。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，采用的刻蚀溶液为盐酸溶液，其质量百分浓度为3％～10％。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述金属层的材料为铜。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，采用化学机械抛光去除所述金属层，抛光速率为
Figure FDA0002653409140000012
10.如权利要求1所述的半导体器件的制造方法，其特征在于，化学机械抛光去除所述绝缘层的速率为
Figure FDA0002653409140000013
11.一种采用所述权利要求1～10中任一制造方法形成的半导体器件，其特征在于，包括：基底；金属凸块，所述金属凸块边缘的高度高于所述基底表面。
CN201811479285.6A 2018-12-05 2018-12-05 半导体器件及其制造方法 Active CN109346419B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811479285.6A CN109346419B (zh) 2018-12-05 2018-12-05 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811479285.6A CN109346419B (zh) 2018-12-05 2018-12-05 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN109346419A CN109346419A (zh) 2019-02-15
CN109346419B true CN109346419B (zh) 2020-11-06

Family

ID=65319972

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811479285.6A Active CN109346419B (zh) 2018-12-05 2018-12-05 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN109346419B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530877A (zh) * 2020-11-30 2021-03-19 复旦大学 临时键合结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1373499A (zh) * 2000-09-29 2002-10-09 国际商业机器公司 使用化学机械抛光精加工用于接合的晶片的装置和方法
CN104167353A (zh) * 2014-08-08 2014-11-26 武汉新芯集成电路制造有限公司 键合衬底表面的处理方法
CN105047603A (zh) * 2015-06-24 2015-11-11 武汉新芯集成电路制造有限公司 一种混合键合金属突出界面的处理方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558042B1 (ko) * 1999-11-16 2006-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN103943491B (zh) * 2014-04-28 2016-08-24 华进半导体封装先导技术研发中心有限公司 在转接板工艺中采用cmp对基板表面进行平坦化的方法
CN107564888B (zh) * 2016-07-01 2020-09-15 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US10008387B1 (en) * 2017-02-15 2018-06-26 Globalfoundries Singapore Pte. Ltd. Embedded memory in back-end-of-line low-k dielectric

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1373499A (zh) * 2000-09-29 2002-10-09 国际商业机器公司 使用化学机械抛光精加工用于接合的晶片的装置和方法
CN104167353A (zh) * 2014-08-08 2014-11-26 武汉新芯集成电路制造有限公司 键合衬底表面的处理方法
CN105047603A (zh) * 2015-06-24 2015-11-11 武汉新芯集成电路制造有限公司 一种混合键合金属突出界面的处理方法

Also Published As

Publication number Publication date
CN109346419A (zh) 2019-02-15

Similar Documents

Publication Publication Date Title
US20180182665A1 (en) Processed Substrate
US20220139869A1 (en) Direct bonding methods and structures
TWI525720B (zh) 半導體裝置及其形成方法
JP5662947B2 (ja) シリコン貫通電極（ｔｓｖ）を露出させ接触させる高歩留まりの方法
KR100661042B1 (ko) 반도체 장치의 제조 방법
US20020132461A1 (en) Semiconductor device having bump electrodes with a stress dissipating structure and method of manufacturing the same
JP2001284381A (ja) 半導体装置及びその製造方法
US20160035662A1 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
JP3459234B2 (ja) 半導体装置およびその製造方法
CN109346419B (zh) 半导体器件及其制造方法
US11688706B2 (en) Semiconductor device assembly with embossed solder mask having non-planar features and associated methods and systems
JP2024001301A (ja) 半導体パッケージングのための構造及び方法
JP2004343088A (ja) 半導体装置及びその製造方法
JP2011249562A (ja) 半導体装置及びその製造方法
TWI606528B (zh) 半導體裝置的製作方法
JP4561307B2 (ja) 配線基板の製造方法および半導体装置の製造方法
US9935069B2 (en) Reducing solder pad topology differences by planarization
TW200522307A (en) Semiconductor device and method of manufacturing thereof, circuit board, and electronic apparatus
KR100561638B1 (ko) 재배열 금속배선기술을 적용한 패키징 제조방법
US20230268197A1 (en) Substrate structure, and fabrication and packaging methods thereof
JP2001176872A (ja) 半導体装置の製造方法
JP2933037B2 (ja) 半導体装置及びその製造方法
CN111081676A (zh) 一种防漏电tsv背面露头结构及其制造方法
KR20110127513A (ko) 실리콘 인터포저의 제작방법
JP2001077145A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20221222

Address after: 223001 Room 318, Building 6, east of Zhenda Steel Pipe Company, south of Qianjiang Road, Huaiyin District, Huai'an City, Jiangsu Province

Patentee after: Huaian Xide Industrial Design Co.,Ltd.

Address before: 223300 no.599, East Changjiang Road, Huaiyin District, Huai'an City, Jiangsu Province

Patentee before: HUAIAN IMAGING DEVICE MANUFACTURER Corp.