JP2001077145A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001077145A JP2001077145A JP25251299A JP25251299A JP2001077145A JP 2001077145 A JP2001077145 A JP 2001077145A JP 25251299 A JP25251299 A JP 25251299A JP 25251299 A JP25251299 A JP 25251299A JP 2001077145 A JP2001077145 A JP 2001077145A
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Abstract
(57)【要約】
【課題】 柱状電極及び封止膜を備えた半導体装置の製
造に際し、柱状電極の上面を封止膜から露出させるため
の処理時間を短縮する。 【解決手段】 メッキレジスト層１２の開口部１３内の
シリコン基板１１の上面に銅等からなる柱状電極１４及
びポリウレタンからなる被膜１５を形成する。次に、メ
ッキレジスト層１２を剥離する。次に、被膜１５を含む
シリコン基板１１の上面全体にエポキシ系樹脂からなる
封止膜１６を形成する。次に、被膜１５をその上に形成
された封止膜１６と共に除去すると、柱状電極１４の上
面が露出される。この場合、柱状電極１４の上面を露出
させるための処理時間は、研磨処理の場合と比較して、
短縮することができる。
造に際し、柱状電極の上面を封止膜から露出させるため
の処理時間を短縮する。 【解決手段】 メッキレジスト層１２の開口部１３内の
シリコン基板１１の上面に銅等からなる柱状電極１４及
びポリウレタンからなる被膜１５を形成する。次に、メ
ッキレジスト層１２を剥離する。次に、被膜１５を含む
シリコン基板１１の上面全体にエポキシ系樹脂からなる
封止膜１６を形成する。次に、被膜１５をその上に形成
された封止膜１６と共に除去すると、柱状電極１４の上
面が露出される。この場合、柱状電極１４の上面を露出
させるための処理時間は、研磨処理の場合と比較して、
短縮することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、柱状電極を有す
る半導体装置の製造方法に関する。
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】例えばＣＳＰ(Chip Size Package)と呼
ばれる半導体装置を製造する場合、一例として、まず図
３（Ａ）に示すように、ウエハ状態のシリコン基板１の
上面にメッキレジスト層２を形成する。この場合、メッ
キレジスト層２の柱状電極形成領域に対応する部分には
開口部３が形成されている。次に、図３（Ｂ）に示すよ
うに、銅等の電解メッキあるいは無電解メッキを行うこ
とにより、メッキレジスト層２の開口部３内のシリコン
基板１の上面に柱状電極４を形成する。次に、メッキレ
ジスト層２を剥離する。
ばれる半導体装置を製造する場合、一例として、まず図
３（Ａ）に示すように、ウエハ状態のシリコン基板１の
上面にメッキレジスト層２を形成する。この場合、メッ
キレジスト層２の柱状電極形成領域に対応する部分には
開口部３が形成されている。次に、図３（Ｂ）に示すよ
うに、銅等の電解メッキあるいは無電解メッキを行うこ
とにより、メッキレジスト層２の開口部３内のシリコン
基板１の上面に柱状電極４を形成する。次に、メッキレ
ジスト層２を剥離する。
【０００３】次に、図３（Ｃ）に示すように、柱状電極
４を含むシリコン基板１の上面全体にエポキシ系樹脂か
らなる封止膜５をスクリーン印刷法等によりその上面が
平坦となるように形成する。したがって、この状態で
は、柱状電極４の上面は封止膜５によって覆われてい
る。次に、図示しない研削砥石を用いて封止膜５及び柱
状電極４の上面側を適宜に研磨することにより、図３
（Ｄ）に示すように、柱状電極４の上面を露出させる。
次に、ダイシング工程を経ると、個々の半導体装置が得
られる。
４を含むシリコン基板１の上面全体にエポキシ系樹脂か
らなる封止膜５をスクリーン印刷法等によりその上面が
平坦となるように形成する。したがって、この状態で
は、柱状電極４の上面は封止膜５によって覆われてい
る。次に、図示しない研削砥石を用いて封止膜５及び柱
状電極４の上面側を適宜に研磨することにより、図３
（Ｄ）に示すように、柱状電極４の上面を露出させる。
次に、ダイシング工程を経ると、個々の半導体装置が得
られる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体装置の製造方法では、柱状電極４の上
面を封止膜５から露出させるための研磨処理に１枚のウ
エハ状態のシリコン基板１に対して１５分程度と比較的
長い時間がかかるという問題があった。この発明の課題
は、柱状電極の上面を封止膜から露出させるための処理
時間を短縮することである。
このような半導体装置の製造方法では、柱状電極４の上
面を封止膜５から露出させるための研磨処理に１枚のウ
エハ状態のシリコン基板１に対して１５分程度と比較的
長い時間がかかるという問題があった。この発明の課題
は、柱状電極の上面を封止膜から露出させるための処理
時間を短縮することである。
【０００５】
【課題を解決するための手段】この発明は、半導体基板
上に複数の柱状電極を形成し、前記各柱状電極の上面に
被膜を形成し、前記被膜を含む前記半導体基板上に封止
膜を形成し、前記被膜及びその上に形成された前記封止
膜を除去することにより、前記柱状電極の上面を露出さ
せるようにしたものである。この発明によれば、柱状電
極の上面に形成された被膜及びその上に形成された封止
膜を除去することにより、柱状電極の上面を露出させて
いるので、従来の研磨処理に比較して、柱状電極の上面
を封止膜から露出させるための処理時間を短縮すること
ができる。
上に複数の柱状電極を形成し、前記各柱状電極の上面に
被膜を形成し、前記被膜を含む前記半導体基板上に封止
膜を形成し、前記被膜及びその上に形成された前記封止
膜を除去することにより、前記柱状電極の上面を露出さ
せるようにしたものである。この発明によれば、柱状電
極の上面に形成された被膜及びその上に形成された封止
膜を除去することにより、柱状電極の上面を露出させて
いるので、従来の研磨処理に比較して、柱状電極の上面
を封止膜から露出させるための処理時間を短縮すること
ができる。
【０００６】
【発明の実施の形態】図１（Ａ）〜（Ｄ）はそれぞれこ
の発明の一実施形態における半導体装置の各製造工程を
示したものである。そこで、これらの図を順に参照し
て、この実施形態における半導体装置の製造方法につい
て説明する。まず、図１（Ａ）に示すように、アルミニ
ウム等の多数の電極パッドが形成されたウエハ状態のシ
リコン基板１１の上面にメッキレジスト層１２を形成
し、メッキレジスト層１２のシリコン基板１１に形成さ
れた各電極パッドに対応する部分には開口部１３を形成
する。この開口部１３内には、後述する如く、各電極パ
ッドに接続される柱状電極が高さ１００〜２００μｍ程
度に形成されるものであり、メッキレジスト層１２の厚
さは、形成すべき柱状電極の高さよりも適宜に例えば２
０〜３０μｍ程度厚く形成される。
の発明の一実施形態における半導体装置の各製造工程を
示したものである。そこで、これらの図を順に参照し
て、この実施形態における半導体装置の製造方法につい
て説明する。まず、図１（Ａ）に示すように、アルミニ
ウム等の多数の電極パッドが形成されたウエハ状態のシ
リコン基板１１の上面にメッキレジスト層１２を形成
し、メッキレジスト層１２のシリコン基板１１に形成さ
れた各電極パッドに対応する部分には開口部１３を形成
する。この開口部１３内には、後述する如く、各電極パ
ッドに接続される柱状電極が高さ１００〜２００μｍ程
度に形成されるものであり、メッキレジスト層１２の厚
さは、形成すべき柱状電極の高さよりも適宜に例えば２
０〜３０μｍ程度厚く形成される。
【０００７】次に、図１（Ｂ）に示すように、銅等の電
解メッキあるいは無電解メッキを行うことにより、メッ
キレジスト層１２の開口部１３内の各電極パッド上に柱
状電極１４を形成する。この場合、柱状電極１４の高さ
は、メッキレジスト層１２の上面よりも適宜に例えば２
０〜３０μｍ程度低くなるようにする。次に、メッキレ
ジスト層１２の開口部１３内の柱状電極１４の上面にポ
リウレタン等の樹脂からなる被膜１５をスクリーン印刷
法、ディスペンサ法、スピンコート法、ディップ法等に
より形成する。次に、メッキレジスト層１２を剥離す
る。
解メッキあるいは無電解メッキを行うことにより、メッ
キレジスト層１２の開口部１３内の各電極パッド上に柱
状電極１４を形成する。この場合、柱状電極１４の高さ
は、メッキレジスト層１２の上面よりも適宜に例えば２
０〜３０μｍ程度低くなるようにする。次に、メッキレ
ジスト層１２の開口部１３内の柱状電極１４の上面にポ
リウレタン等の樹脂からなる被膜１５をスクリーン印刷
法、ディスペンサ法、スピンコート法、ディップ法等に
より形成する。次に、メッキレジスト層１２を剥離す
る。
【０００８】次に、図１（Ｃ）に示すように、被膜１５
を含むシリコン基板１１の上面全体にエポキシ系樹脂か
らなる封止膜１６を形成する。この場合、封止膜１６の
形成方法については後で説明するが、被膜１５の上面に
封止膜１６を薄く形成すると共に、柱状電極１４間にお
けるシリコン基板１１の上面に封止膜１６を柱状電極１
４の高さよりも薄くなるように形成する。次に、被膜１
５をその上に形成された封止膜１６と共に除去すると、
図１（Ｄ）に示すように、柱状電極１４の上面が露出さ
れる。この場合、エッチング液としてＮメチルピロリゾ
レを用いると、柱状電極１４間における封止膜１６はエ
ッチングされずにそのまま残存される。この後、各柱状
電極１４の上面に半田等の回路基板の接続端子に接合す
る接合材料を設けたうえ、ダイシング工程を経て、個々
の半導体装置が得られる。
を含むシリコン基板１１の上面全体にエポキシ系樹脂か
らなる封止膜１６を形成する。この場合、封止膜１６の
形成方法については後で説明するが、被膜１５の上面に
封止膜１６を薄く形成すると共に、柱状電極１４間にお
けるシリコン基板１１の上面に封止膜１６を柱状電極１
４の高さよりも薄くなるように形成する。次に、被膜１
５をその上に形成された封止膜１６と共に除去すると、
図１（Ｄ）に示すように、柱状電極１４の上面が露出さ
れる。この場合、エッチング液としてＮメチルピロリゾ
レを用いると、柱状電極１４間における封止膜１６はエ
ッチングされずにそのまま残存される。この後、各柱状
電極１４の上面に半田等の回路基板の接続端子に接合す
る接合材料を設けたうえ、ダイシング工程を経て、個々
の半導体装置が得られる。
【０００９】このように、この半導体装置の製造方法で
は、柱状電極１４の上面に形成された被膜１５をその上
に形成された封止膜１６と共にウェットエッチングによ
り除去することにより、柱状電極１４の上面を露出させ
ている。この場合の処理時間は数分例えば３〜４分程度
である。したがって、従来の研磨処理に比較して、柱状
電極１４の上面を封止膜１６から露出させるための処理
時間を短縮することができる。
は、柱状電極１４の上面に形成された被膜１５をその上
に形成された封止膜１６と共にウェットエッチングによ
り除去することにより、柱状電極１４の上面を露出させ
ている。この場合の処理時間は数分例えば３〜４分程度
である。したがって、従来の研磨処理に比較して、柱状
電極１４の上面を封止膜１６から露出させるための処理
時間を短縮することができる。
【００１０】ここで、図１（Ｃ）に示す製造工程おいて
封止膜１６を形成する方法について説明する。一例とし
て、図２（Ａ）に示すように、シリコン基板１１の上面
に印刷用マスク２１を載置する。この場合、印刷用マス
ク２１の厚さは柱状電極１４の高さよりも適宜に薄くな
っており、例えば柱状電極１４の高さの半分以下となっ
ている。そして、ナイロン等からなるスキージ２２を用
いてスクリーン印刷を行うと、すなわちスキージ２２を
若干傾斜させてまたはほぼ垂直にして水平方向に往復動
させると、被膜１５の上面に封止膜１６が薄く形成され
ると共に、柱状電極１４間におけるシリコン基板１１の
上面に封止膜１６が柱状電極１４の高さよりも薄くなる
ように形成される。
封止膜１６を形成する方法について説明する。一例とし
て、図２（Ａ）に示すように、シリコン基板１１の上面
に印刷用マスク２１を載置する。この場合、印刷用マス
ク２１の厚さは柱状電極１４の高さよりも適宜に薄くな
っており、例えば柱状電極１４の高さの半分以下となっ
ている。そして、ナイロン等からなるスキージ２２を用
いてスクリーン印刷を行うと、すなわちスキージ２２を
若干傾斜させてまたはほぼ垂直にして水平方向に往復動
させると、被膜１５の上面に封止膜１６が薄く形成され
ると共に、柱状電極１４間におけるシリコン基板１１の
上面に封止膜１６が柱状電極１４の高さよりも薄くなる
ように形成される。
【００１１】他の例として、図２（Ｂ）に示すように、
印刷用マスク２１として、その厚さが柱状電極１４及び
被膜１５の合計高さとほぼ同じものを用い、シリコン基
板１１とスキージ２２とのうちいずれか一方を柱状電極
１４の配置に応じて上下動させながら、スキージ２２を
若干傾斜させてまたはほぼ垂直にして水平方向に往復動
させる。すると、この場合も、被膜１５の上面に封止膜
１６が薄く形成されると共に、柱状電極１４間における
シリコン基板１１の上面に封止膜１６が柱状電極１４の
高さよりも薄くなるように形成される。
印刷用マスク２１として、その厚さが柱状電極１４及び
被膜１５の合計高さとほぼ同じものを用い、シリコン基
板１１とスキージ２２とのうちいずれか一方を柱状電極
１４の配置に応じて上下動させながら、スキージ２２を
若干傾斜させてまたはほぼ垂直にして水平方向に往復動
させる。すると、この場合も、被膜１５の上面に封止膜
１６が薄く形成されると共に、柱状電極１４間における
シリコン基板１１の上面に封止膜１６が柱状電極１４の
高さよりも薄くなるように形成される。
【００１２】ところで、いずれの形成方法であっても、
柱状電極１４の上面に形成された被膜１５をその上に形
成された封止膜１６と共にウェットエッチングにより除
去するので、被膜１５の上面に形成される封止膜１６の
厚さはなるべく薄い方（例えば２〜３μｍ程度）が望ま
しい。この場合、上記実施形態では、被膜１５のエッチ
ング液であるＮメチルピロリゾレのみを用いて、被膜１
５と共にこの被膜１５上面の封止膜１６を除去するもの
であるが、最初に封止膜１６のエッチング液である発煙
硝酸等で封止膜１６全体を薄く除去して被膜１５を露出
したうえ、被膜１５のエッチング液で、被膜１５を除去
するようにしてもよい。なお、封止膜１５の柱状電極１
４間の厚さは柱状電極１４の高さより薄くするのは、被
膜１５と被膜１５上面の封止膜１６の除去を容易とする
効果がある。
柱状電極１４の上面に形成された被膜１５をその上に形
成された封止膜１６と共にウェットエッチングにより除
去するので、被膜１５の上面に形成される封止膜１６の
厚さはなるべく薄い方（例えば２〜３μｍ程度）が望ま
しい。この場合、上記実施形態では、被膜１５のエッチ
ング液であるＮメチルピロリゾレのみを用いて、被膜１
５と共にこの被膜１５上面の封止膜１６を除去するもの
であるが、最初に封止膜１６のエッチング液である発煙
硝酸等で封止膜１６全体を薄く除去して被膜１５を露出
したうえ、被膜１５のエッチング液で、被膜１５を除去
するようにしてもよい。なお、封止膜１５の柱状電極１
４間の厚さは柱状電極１４の高さより薄くするのは、被
膜１５と被膜１５上面の封止膜１６の除去を容易とする
効果がある。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、柱状電極の上面に形成された被膜及びその上に形成
された封止膜を除去することにより、柱状電極の上面を
露出させているので、従来の研磨処理に比較して、柱状
電極の上面を封止膜から露出させるための処理時間を短
縮することができる。
ば、柱状電極の上面に形成された被膜及びその上に形成
された封止膜を除去することにより、柱状電極の上面を
露出させているので、従来の研磨処理に比較して、柱状
電極の上面を封止膜から露出させるための処理時間を短
縮することができる。
【図１】（Ａ）〜（Ｄ）はそれぞれこの発明の一実施形
態における半導体装置の各製造工程を示す断面図。
態における半導体装置の各製造工程を示す断面図。
【図２】（Ａ）及び（Ｂ）は図１（Ｃ）に示す製造工程
おいて封止膜を形成する方法の各例を説明するために示
す断面図。
おいて封止膜を形成する方法の各例を説明するために示
す断面図。
【図３】（Ａ）〜（Ｄ）はそれぞれ従来の半導体装置の
一例の各製造工程を示す断面図。
一例の各製造工程を示す断面図。
１１ シリコン基板 １２ メッキレジスト層 １３ 開口部 １４ 柱状電極 １５ 被膜 １６ 封止膜
Claims (6)
- 【請求項１】 半導体基板上に複数の柱状電極を形成
し、前記各柱状電極の上面に被膜を形成し、前記被膜を
含む前記半導体基板上に封止膜を形成し、前記被膜及び
その上に形成された前記封止膜を除去することにより、
前記柱状電極の上面を露出させることを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１記載の発明において、前記封止
膜は、前記柱状電極間における厚さが前記柱状電極の高
さよりも薄くなるように形成することを特徴とする半導
体装置の製造方法。 - 【請求項３】 請求項２記載の発明において、前記封止
膜はスクリーン印刷法により形成することを特徴とする
半導体装置の製造方法。 - 【請求項４】 請求項１〜３のいずれかに記載の発明に
おいて、前記被膜及びその上に形成された前記封止膜の
除去は、前記被膜のエッチング液を用いて同時に行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１〜４のいずれかに記載の発明に
おいて、前記被膜はポリウレタンからなり、前記封止膜
はエポキシ系樹脂からなることを特徴とする半導体装置
の製造方法。 - 【請求項６】 請求項５記載の発明において、前記被膜
の除去はＮメチルピロリゾレからなるエッチング液を用
いて行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25251299A JP2001077145A (ja) | 1999-09-07 | 1999-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25251299A JP2001077145A (ja) | 1999-09-07 | 1999-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077145A true JP2001077145A (ja) | 2001-03-23 |
Family
ID=17238411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25251299A Pending JP2001077145A (ja) | 1999-09-07 | 1999-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6395633B1 (en) * | 2001-05-16 | 2002-05-28 | World Wiser Electrics Inc. | Method of forming micro-via |
| WO2010150912A1 (ja) * | 2009-06-24 | 2010-12-29 | 日本電気株式会社 | 半導体装置及びその製造方法並びにこれを用いた回路装置 |
-
1999
- 1999-09-07 JP JP25251299A patent/JP2001077145A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6395633B1 (en) * | 2001-05-16 | 2002-05-28 | World Wiser Electrics Inc. | Method of forming micro-via |
| WO2010150912A1 (ja) * | 2009-06-24 | 2010-12-29 | 日本電気株式会社 | 半導体装置及びその製造方法並びにこれを用いた回路装置 |
| JP2011009363A (ja) * | 2009-06-24 | 2011-01-13 | Nec Corp | 半導体装置及びその製造方法並びにこれを用いた複合回路装置 |
| CN102460670A (zh) * | 2009-06-24 | 2012-05-16 | 日本电气株式会社 | 半导体器件、半导体器件制造方法和使用半导体器件的电路器件 |
| US8610269B2 (en) | 2009-06-24 | 2013-12-17 | Nec Corporation | Semiconductor device, method for manufacturing semiconductor device, and circuit device using semiconductor device |
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