JP2011249562A - 半導体装置及びその製造方法 - Google Patents
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05669—Platinum [Pt] as principal constituent
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Abstract
【課題】積層する基板の電極端子同士の間での接合不良を防止できる3次元集積化技術を提供する。
【解決手段】基板1上にトランジスタ6と多層配線2、絶縁膜3を形成する。絶縁膜3に配線が露出するように開口部4を形成する。開口部内を含む絶縁膜上に、銅などからなる複数の導電体微粒子5を含む有機溶剤を回転塗布する。第1の熱処理により溶剤と有機成分を除去した後、CMP法で外側部分の導電体微粒子を除去する。開口部内に導電体微粒子から構成された電極端子9が形成される。第2の基板51の貫通電極52を開口部に合わせ、加圧して押し合わせる。第1の熱処理より高温の第2の熱処理を行い、導電体微粒子を部分的に溶融させ、貫通電極と接合する。
【選択図】図1
【解決手段】基板1上にトランジスタ6と多層配線2、絶縁膜3を形成する。絶縁膜3に配線が露出するように開口部4を形成する。開口部内を含む絶縁膜上に、銅などからなる複数の導電体微粒子5を含む有機溶剤を回転塗布する。第1の熱処理により溶剤と有機成分を除去した後、CMP法で外側部分の導電体微粒子を除去する。開口部内に導電体微粒子から構成された電極端子9が形成される。第2の基板51の貫通電極52を開口部に合わせ、加圧して押し合わせる。第1の熱処理より高温の第2の熱処理を行い、導電体微粒子を部分的に溶融させ、貫通電極と接合する。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特に、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層された半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、貫通電極を用いた基板のチップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層による3次元集積化技術が提案されている。
これは、従来のSoC(システムオンチップ)のような2次元的な微細化においては、配線の断面積の縮小によって引き起こされる配線抵抗の上昇と、配線長の増大により引き起こされる配線遅延の増加とに起因して、性能が劣化してしまうことが懸念されているためである。
3次元集積化技術においては、半導体集積回路装置を3次元的に積層することによって配線可能エリアを拡大し、それにより、配線断面積の増大と配線長の短縮とを可能とする。すなわち、集積度を高めつつ、性能向上を実現することができる。
また、3次元集積化技術においてシリコン基板等の基板を積層する場合、基板間の電気的な接続のために、各基板の電極端子同士の間で金属−金属接合が必須となる。通常、各電極端子を構成する金属同士の接合には、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層における電極端子同士を加熱圧着し、金属−金属接合を形成する方法が用いられる。
このような3次元集積回路装置は、一般的に、以下のようにして製造される。
まず、シリコン基板の主面(表面)上に複数のトランジスタを形成する。次に、層間絶縁膜及びコンタクトを形成した後、貫通電極形成用ホールを形成して貫通電極となる銅を埋め込み、その後、層間絶縁膜上にさらに配線層を形成する。その後、基板裏面に対してCMP(chemical mechanical polishing )を行い、シリコン基板の裏面を平坦化した後、ドライエッチング法によりシリコン基板の裏面をさらにエッチング除去して、貫通電極の底部を露出させる。これにより、一方のチップの裏面側電極端子が形成される。続いて、このチップの裏面側電極端子を、別途作製された他方のチップの表面側電極端子に加熱圧着させることにより、貫通電極を介した基板同士の積層(チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層)が行われる(例えば非特許文献1参照)。
ITRS(The International Technology Roadmap for Semiconductors) 2007 Assembly and Packaging Chapter(和訳版)、P.41-42
しかしながら、前述の従来の3次元集積化技術においては、各基板の電極端子同士の間で接合不良が生じるという問題がある。
前記に鑑み、本発明は、各基板の電極端子同士の間での接合不良を防止できる3次元集積化技術を提供することを目的とする。
前記の目的を達成するために、従来の3次元集積化技術において各基板の電極端子同士の間で接合不良が生じる原因について本願発明者が種々の検討を行ったところ、次のような知見を得た。
図4は、従来の3次元集積化技術を用いて基板が積層されてなる半導体装置の断面構成を示している。図4に示すように、素子形成面(表面)100a及びその反対面(裏面)100bを有する第1の基板100中に貫通電極101が形成されている。第1の基板100の表面100a上には、トランジスタ102が形成されていると共に、トランジスタ102及び貫通電極101と電気的に接続する多層配線を有する配線層103が形成されている。第1の基板100の裏面100bには、裏面側電極端子となる貫通電極101の底部が露出している。第1の基板100は、素子形成面(表面)200a及びその反対面(裏面)200bを有する第2の基板200と、第1の基板100の裏面100と第2の基板200の表面200aとが対向するように積層されている。第2の基板200の表面200a上には、トランジスタ201が形成されていると共に、トランジスタ201と電気的に接続する多層配線を有する配線層202が形成されている。配線層202の最表面部には、第1の基板100の裏面側電極端子となる貫通電極101の底部と接続する電極パッド203が形成されている。
しかしながら、図4に示すように、第1の基板100の裏面100b側においてグラインド、CMP及びドライエッチング法等を用いて貫通電極(つまり貫通孔内に埋め込まれた導電材料)を露出させて裏面側電極端子を形成する工程で、基板(例えばウェーハ)面内において、当該裏面側電極端子(貫通電極の露出端部)の高さにバラツキが生じてしまう。
この高さバラツキは、基板自体の厚さバラツキ、貫通電極を形成する際のリソグラフィ工程におけるレジストパターンの寸法バラツキ、及び、ドライエッチング時のエッチング速度のウェーハ面内でのバラツキに起因する貫通電極の露出端部自体の高さバラツキ等によって発生する。
また、図4に示すように、ウェーハ面内での基板の厚さバラツキや反りにより、第1の基板100の貫通電極101の底面と、第2の基板200の電極パッド203の上面とを平行に保持することができないため、ウェーハ面内において、貫通電極101の底面(裏面側電極端子の底面)と電極パッド203の上面との間の距離がばらつくことになる。
以上に述べたような、電極端子の高さバラツキや、各基板の電極端子間の距離バラツキに起因して、各基板の電極端子同士を加熱圧着させた場合に、ウェーハ面内で印加される圧力にバラツキが生じる。その結果、最悪、ウェーハ内の一部分において対向する両電極端子間に空隙が生じて接合が形成されないという問題が発生する。
以上の知見に基づいて、本願発明者は、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層において、電極端子の高さバラツキ、基板の厚さバラツキ及び基板の反り等に起因する電極端子同士の圧着時の接合不良を防止できる以下のような発明を想到した。
本発明に係る第1の半導体装置は、第1の基板と、前記第1の基板上に形成された配線と、前記配線を覆うように前記第1の基板上に形成された絶縁膜と、前記絶縁膜に、前記配線が露出するように形成された開口部と、前記開口部内に形成され且つ複数の導電体微粒子から構成されている第1の電極端子とを備えている。
本発明に係る第1の半導体装置によると、基板上の絶縁膜開口部に充填された導電体微粒子群から電極端子が構成されている。このため、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層において、開口部上方から開口部内へ挿入される導電体(他の基板の電極端子)の挿入深さに応じて、言い換えると、他の基板の電極端子から受ける圧力の大きさに応じて、導電体微粒子群が緩衝材となって変形しつつ、電極端子同士が接合する。従って、他の基板の電極端子の高さにバラツキが生じていたり、基板に厚さバラツキや反り等が生じている場合にも、導電体微粒子群の変形によって、チップ内又はウェーハ内において電極端子同士を確実に接合させることができる。
本発明に係る第1の半導体装置において、前記複数の導電体微粒子のそれぞれの表面は有機材料によってコーティングされていてもよい。このようにすると、各導電体微粒子の酸化を抑制することができるので、導電体微粒子群からなる電極端子の抵抗の増大を防止することができる。
本発明に係る第1の半導体装置において、前記複数の導電体微粒子の平均粒径は、50nm以下であってもよい。このようにすると、例えば350℃程度以下の低温プロセスにおいて導電体微粒子を溶融させ、他の基板の電極端子と接合させることができるので、半導体装置へのダメージを低減しつつ、電極端子同士の接合強度を強くすることができる。尚、前記複数の導電体微粒子のうちの過半数の粒径が50nm程度以下であれば、前述の効果を得ることができる。言い換えると、前記複数の導電体微粒子は、50nmを超える粒径の導電体微粒子を含んでいてもよい。また、より好ましくは、例えば250℃程度以下の低温プロセスにおいて導電体微粒子を溶融させるために、前記複数の導電体微粒子の平均粒径が40nm程度以下であってもよい。この場合も、前記複数の導電体微粒子のうちの過半数の粒径が40nm程度以下であればよく、前記複数の導電体微粒子が、40nmを超える粒径の導電体微粒子を含んでいてもよい。尚、以上の粒径とプロセス温度との関係は、導電体微粒子が銅の微粒子の場合についてのものであるが、金や銀等の他の金属の微粒子であっても、同様の傾向(粒径の微細化に伴う融点の低下)が見られる。
本発明に係る第1の半導体装置において、前記複数の導電体微粒子は遷移金属から構成されていてもよい。
本発明に係る第1の半導体装置において、前記複数の導電体微粒子は金、銀又は銅から構成されていてもよい。
本発明に係る第1の半導体装置において、表面又は裏面から突出した第2の電極端子を有する第2の基板をさらに備え、前記第1の基板と前記第2の基板とは、前記第1の電極端子と前記第2の電極端子とが接続するように積層されており、前記第2の電極端子は、前記第1の電極端子となる前記複数の導電体微粒子の集合体の形状を変形させて前記開口部内に挿入されていてもよい。このようにすると、各基板の電極端子同士の間での接合不良を防止できる3次元集積化半導体装置を得ることができる。この場合、前記第2の電極端子は、前記第2の基板に形成された貫通電極の一部であってもよい。このようにすると、半導体装置のさらなる高集積化、高機能化及び高速化を実現することができる。
本発明に係る第2の半導体装置は、第1の基板と、前記第1の基板上に形成された配線と、前記配線を覆うように前記第1の基板上に形成された絶縁膜と、前記絶縁膜に、前記配線が露出するように形成された複数の開口部と、前記複数の開口部内に形成され且つ複数の導電体微粒子から構成されている複数の第1の電極端子と、表面又は裏面から突出した複数の第2の電極端子を有する第2の基板とを備え、前記第1の基板と前記第2の基板とは、前記複数の第1の電極端子と前記複数の第2の電極端子とが接続するように積層されており、前記複数の第2の電極端子は、前記複数の第1の電極端子のそれぞれとなる前記複数の導電体微粒子の集合体の形状を変形させて前記複数の開口部内に挿入されており、前記複数の開口部内における前記複数の第2の電極端子の挿入深さが互いに異なる。
本発明に係る第2の半導体装置によると、第1の基板上の絶縁膜開口部に充填された導電体微粒子群から第1の電極端子が構成されているため、第2の基板の第2の電極端子の絶縁膜開口部における挿入深さに応じて、言い換えると、第2の電極端子から受ける圧力の大きさに応じて、導電体微粒子群が緩衝材となって変形しつつ、電極端子同士が接合する。従って、第2の電極端子の高さにバラツキが生じていたり、基板に厚さバラツキや反り等が生じている場合にも、導電体微粒子群の変形によって、チップ内又はウェーハ内において電極端子同士を確実に接合させることができる。
本発明に係る第1の半導体装置の製造方法は、第1の基板上に配線を形成する工程(a)と、前記配線を覆うように前記第1の基板上に絶縁膜を形成する工程(b)と、前記絶縁膜に、前記配線層が露出するように開口部を形成する工程(c)と、前記開口部内に、複数の導電体微粒子からなる第1の電極端子を形成する工程(d)とを備えている。
本発明に係る第1の半導体装置の製造方法によると、基板上の絶縁膜開口部に充填された導電体微粒子群から電極端子が構成される。このため、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層において、開口部上方から開口部内へ挿入される導電体(他の基板の電極端子)の挿入深さに応じて、言い換えると、他の基板の電極端子から受ける圧力の大きさに応じて、導電体微粒子群が緩衝材となって変形しつつ、電極端子同士が接合する。従って、他の基板の電極端子の高さにバラツキが生じていたり、基板に厚さバラツキや反り等が生じている場合にも、導電体微粒子群の変形によって、チップ内又はウェーハ内において電極端子同士を確実に接合させることができる。
本発明に係る第1の半導体装置の製造方法において、前記複数の導電体微粒子のそれぞれの表面は有機材料によってコーティングされていてもよい。このようにすると、各導電体微粒子の酸化を抑制することができるので、導電体微粒子群からなる電極端子の抵抗の増大を防止することができる。
本発明に係る第1の半導体装置の製造方法において、前記複数の導電体微粒子の平均粒径は50nm以下であってもよい。このようにすると、例えば350℃程度以下の低温プロセスにおいて導電体微粒子を溶融させ、他の基板の電極端子と接合させることができるので、半導体装置へのダメージを低減しつつ、電極端子同士の接合強度を強くすることができる。尚、前記複数の導電体微粒子のうちの過半数の粒径が50nm程度以下であれば、前述の効果を得ることができる。言い換えると、前記複数の導電体微粒子は、50nmを超える粒径の導電体微粒子を含んでいてもよい。また、より好ましくは、例えば250℃程度以下の低温プロセスにおいて導電体微粒子を溶融させるために、前記複数の導電体微粒子の平均粒径が40nm程度以下であってもよい。この場合も、前記複数の導電体微粒子のうちの過半数の粒径が40nm程度以下であればよく、前記複数の導電体微粒子が、40nmを超える粒径の導電体微粒子を含んでいてもよい。尚、以上の粒径とプロセス温度との関係は、導電体微粒子が銅の微粒子の場合についてのものであるが、金や銀等の他の金属の微粒子であっても、同様の傾向(粒径の微細化に伴う融点の低下)が見られる。
本発明に係る第1の半導体装置の製造方法において、前記複数の導電体微粒子は遷移金属から構成されていてもよい。
本発明に係る第1の半導体装置の製造方法において、前記複数の導電体微粒子は金、銀又は銅から構成されていてもよい。
本発明に係る第1の半導体装置の製造方法において、前記工程(d)は、前記開口部内を含む前記絶縁膜上に前記複数の導電体微粒子を層状に堆積した後、前記開口部の外側の前記複数の導電体微粒子を除去する工程を含んでいてもよい。
本発明に係る第1の半導体装置の製造方法において、表面又は裏面から突出した第2の電極端子を有する第2の基板を準備する工程(e)と、前記第1の基板と前記第2の基板とを、前記第1の電極端子と前記第2の電極端子とが接続するように積層する工程(f)とをさらに備え、前記工程(f)は、前記第1の電極端子となる前記複数の導電体微粒子の集合体の形状を変形させて前記第2の電極端子を前記開口部内に挿入する工程を含んでいてもよい。このようにすると、各基板の電極端子同士の間での接合不良を防止できる3次元集積化半導体装置を得ることができる。この場合、前記第2の電極端子は、前記第2の基板に形成された貫通電極の一部であってもよい。このようにすると、半導体装置のさらなる高集積化、高機能化及び高速化を実現することができる。また、前記工程(f)は、熱処理によって前記複数の導電体微粒子を溶融させて前記第2の電極端子と接合させる工程を含んでいてもよい。このようにすると、電極端子同士の接合強度を強くすることができる。
本発明に係る第2の半導体装置の製造方法は、第1の基板上に配線を形成する工程(a)と、前記配線を覆うように前記第1の基板上に絶縁膜を形成する工程(b)と、前記絶縁膜に、前記配線層が露出するように複数の開口部を形成する工程(c)と、前記複数の開口部内に、複数の導電体微粒子からなる複数の第1の電極端子を形成する工程(d)と、表面又は裏面から突出した複数の第2の電極端子を有する第2の基板を準備する工程(e)と、前記第1の基板と前記第2の基板とを、前記複数の第1の電極端子と前記複数の第2の電極端子とが接続するように積層する工程(f)とを備え、前記工程(f)は、前記複数の第1の電極端子のそれぞれとなる前記複数の導電体微粒子の集合体の形状を変形させて前記複数の第2の電極端子を前記複数の開口部内に挿入する工程を含み、前記複数の開口部内における前記複数の第2の電極端子の挿入深さが互いに異なる。
本発明に係る第2の半導体装置の製造方法によると、第1の基板上の絶縁膜開口部に充填された導電体微粒子群から第1の電極端子が構成されるため、第2の基板の第2の電極端子の絶縁膜開口部における挿入深さに応じて、言い換えると、第2の電極端子から受ける圧力の大きさに応じて、導電体微粒子群が緩衝材となって変形しつつ、電極端子同士が接合する。従って、第2の電極端子の高さにバラツキが生じていたり、基板に厚さバラツキや反り等が生じている場合にも、導電体微粒子群の変形によって、チップ内又はウェーハ内において電極端子同士を確実に接合させることができる。
本発明に係る半導体装置及びその製造方法によれば、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層において、電極端子の高さバラツキ、基板の厚さバラツキ及び基板の反り等に起因する電極端子同士の圧着時の接合不良を防止できるので、信頼性の高い3次元集積化半導体装置を高歩留りで提供することができる。
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図1(a)〜(d)は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図1(a)に示すように、素子形成面(表面)1a及びその反対面(裏面)1bを有しており、且つ例えばシリコンからなる第1の基板1を準備する。続いて、第1の基板1の表面1a上に、トランジスタ6を形成した後、コンタクト7を介してトランジスタ6と電気的に接続する多層配線を有する配線層2を形成する。続いて、配線層2上に絶縁膜3を形成する。
次に、図1(b)に示すように、絶縁膜3に、下層の配線層2(具体的には最上層配線)の一部が露出するように開口部4を形成する。
次に、図1(c)に示すように、開口部4内に、例えば銅からなる複数の導電体微粒子5を充填することによって、電極端子9を形成する。
ここで、図1(c)に示す工程について、図2(a)〜(c)を参照しながら詳細に説明する。まず、図2(a)に示すように、例えばドライエッチング法を用いて、絶縁膜3に、下層の配線層2(具体的には最上層配線)の一部が露出するように開口部4を形成した後、開口部4内を含む絶縁膜3上に、例えば銅からなる多数の導電体微粒子5を含む有機溶剤を回転塗布法を用いて塗布する。導電体微粒子5の直径(粒径)は例えば0.1nm程度以上1μm程度未満である。続いて、比較的低温である例えば150〜200℃程度の温度で約10分間の第1の熱処理を行い、絶縁膜3上の溶剤及び有機成分を揮発させて除去する。これにより、図2(b)に示すように、開口部4内を含む絶縁膜3上において多数の導電体微粒子5が凝集して層状態で堆積される。次に、図2(c)に示すように、開口部4の外側に堆積されている導電体微粒子5を例えばCMP法を用いて研磨除去して、開口部4内のみに導電体微粒子5を電極端子9として残存させる。図2(c)に示す工程までが終了した時点では、導電体微粒子5は個々に独立した状態を保っており、導電体微粒子5の集合体に圧力を加えると、各導電体微粒子5が比較的容易に移動して導電体微粒子5の集合体としての形状が変化する。
次に、図1(d)に示すように、素子形成面(表面)51a及びその反対面(裏面)51bを有しており、且つ例えばシリコンからなる第2の基板51を準備する。第2の基板51中には貫通電極52が形成されている。貫通電極52の側壁面は絶縁膜53によって覆われている。第2の基板51の表面51a上には、トランジスタ54が形成されていると共に、コンタクト55を介してトランジスタ54と電気的に接続する多層配線を有する配線層56が形成されている。第2の基板51の裏面51bからは、裏面側電極端子となる貫通電極52の底部が突出している。続いて、当該貫通電極52の突出部分が第1の基板1の開口部4つまり導電体微粒子5の集合体からなる電極端子9と対向するように、第1の基板1及び第2の基板51を配置し、当該両基板を加圧して押し合わせる。この処理により、第2の基板51の裏面51bに露出した貫通電極52の底部は、第1の基板1上に形成された絶縁膜3の開口部4内に挿入され、当該開口部4内に充填されている導電体微粒子5の集合体の形状を変形させる。
次に、第1の基板1と第2の基板51とを加圧して押し合わせた状態で加熱(第2の熱処理)を行うことにより、導電体微粒子5を部分的に溶融させ、貫通電極52の露出底部と電極端子9とを接合させる。第2の熱処理は、第1の熱処理よりも高温(例えば200〜250℃程度の温度)で例えば30分間程度行う。
本実施形態によると、第1の基板1上の絶縁膜3の開口部4に充填された導電体微粒子5の集合体から電極端子9が構成されているため、第2の基板51の電極端子(貫通電極52の露出底部)の開口部4における挿入深さに応じて、言い換えると、貫通電極52の露出底部から受ける圧力の大きさに応じて、導電体微粒子5の集合体が緩衝材となって変形しつつ、電極端子同士が接合する。従って、貫通電極52の露出底部の位置(つまり第2の基板51の電極端子の高さ)にバラツキが生じていたり、基板に厚さバラツキや反り等が生じている場合にも、導電体微粒子5の集合体の変形によって、チップ内又はウェーハ内において電極端子同士を確実に接合させることができる。その結果、貫通電極52と第1の基板1の配線層2との電気的接続が良好になるので、信頼性の高い3次元集積化半導体装置を高歩留りで提供することができる。
以下、図3(a)及び(b)を参照しながら、本実施形態による電極端子同士の接合信頼性向上効果を従来技術と比較して説明する。
図3(a)は、比較例として、従来の3次元集積化技術を用いて基板が積層されてなる半導体装置の断面構成を示す図であり、図3(b)は、前述の本実施形態の3次元集積化技術を用いて基板が積層されてなる半導体装置の断面構成を示す図である。尚、図3(a)及び(b)において、図1(d)に示す本実施形態に係る半導体装置と同一の構成要素には同一の符号を付している。
図3(a)に示す比較例では、基板裏面からの突出部分(電極端子部分)の高さにバラツキのある貫通電極52を有する第2の基板51と、これらの貫通電極52に対向する位置に通常のパッド電極である電極端子8を有する第1の基板1とを圧着した際に、貫通電極52の高さバラツキに起因して、電極端子8と接続していない貫通電極52が生じてしまう。
それに対して、図3(b)に示す本実施形態によれば、基板裏面からの突出部分(電極端子部分)の高さにバラツキのある貫通電極52を有する第2の基板51と、これらの貫通電極52に対向する位置に導電体微粒子5の集合体からなる電極端子9を有する第1の基板1とを圧着した際に、導電体微粒子5の集合体からなる電極端子9が緩衝材として変形して貫通電極52の高さバラツキを吸収する。すなわち、第1の基板1上の絶縁膜3の各開口部4内における各貫通電極52の挿入深さは互いに異なる。このため、貫通電極52の突出部分の高さバラツキによらず、導電体微粒子5の集合体からなる電極端子9と貫通電極52との電気的接続を確実に達成することができる。すなわち、比較例のように、貫通電極52の高さバラツキに起因して電極端子8と接続していない貫通電極52が生じることはない。
従って、本実施形態によれば、チップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層において、電極端子の高さバラツキ、基板の厚さバラツキ及び基板の反り等に起因する電極端子同士の圧着時の接合不良を防止できるので、信頼性の高い3次元集積化半導体装置を高歩留りで提供することができる。
尚、本実施形態において、第2の基板51の貫通電極52と、第1の基板1の電極端子9との接合を一例として説明したが、これに限定されず、貫通電極52の代わりに、例えば、第2の基板51の裏面51b上又は表面51a上に形成された配線と電気的に接続するパッド電極と、第1の基板1の電極端子9とを接合させてもよい。
また、本実施形態において、導電体微粒子5の材料として銅を用いたが、これに限らず、例えば、金、銀、白金又はニッケル等の遷移金属を用いることができる。
また、本実施形態において、導電体微粒子5として、直径(粒径)0.1nm程度以上1μm程度未満の微粒子を用いたが、導電体微粒子5の大きさは特に限定されるものではない。但し、例えば350℃程度以下の低温プロセスにおいて導電体微粒子5を溶融させて他の電極端子と接合させるために、導電体微粒子5の平均粒径を50nm以下にしてもよいし、より好ましくは、例えば250℃程度以下の低温プロセスにおいて導電体微粒子5を溶融させて他の電極端子と接合させるために、導電体微粒子5の平均粒径を40nm程度以下にしてもよい。これにより、半導体装置へのダメージを低減しつつ、電極端子同士の接合強度を強くすることができる。尚、導電体微粒子5のうちの過半数の粒径が50nm程度以下(より好ましくは40nm程度以下)であれば、前述の効果を得ることができる。言い換えると、導電体微粒子5は、50nm(より好ましくは40nm)を超える粒径の導電体微粒子を含んでいてもよい。また、以上の粒径とプロセス温度との関係は、導電体微粒子が銅の微粒子の場合についてのものであるが、金や銀等の他の金属の微粒子であっても、同様の傾向(粒径の微細化に伴う融点の低下)が見られる。
また、本実施形態において、導電体微粒子5の表面は、有機材料(例えば、3-(6-mercaptohexyl)thiophene)等によってコーティングされていてもよい。このようにすると、導電体微粒子5の酸化を抑制することができるので、導電体微粒子5の集合体からなる電極端子9の抵抗の増大を防止することができる。尚、導電体微粒子5の表面を有機コーティングする場合、導電体微粒子5の生成時にその表面を有機分子によって被覆する。これにより、導電体微粒子5の凝集を防止して微粒子状態を安定化させることができると共に導電体微粒子5の酸化も防止することができる。
また、本実施形態に係る半導体装置及びその製造方法は、チップ−チップ積層(ウェハダイシングにより得られたチップ状態の半導体装置同士の積層)、チップ−ウェーハ積層(チップ状態の半導体装置と、ダイシング前のウェーハ状態の半導体装置との積層)、又はウェーハ−ウェーハ積層(ウェーハ状態の半導体装置同士の積層)された半導体装置及びその製造方法のいずれにも適用可能である。
以上に説明したように、本発明に係る半導体装置及びその製造方法は、電極端子の高さバラツキ、基板の厚さバラツキ及び基板の反り等に起因する各基板の電極端子同士の圧着時の接合不良を防止できるものであり、特に、基板のチップ−チップ積層、チップ−ウェーハ積層又はウェーハ−ウェーハ積層による3次元集積化等において有用である。
1 第1の基板
1a 第1の基板の表面
1b 第1の基板の裏面
2 配線層
3 絶縁膜
4 開口部
5 導電体微粒子
6 トランジスタ
7 コンタクト
9 電極端子
51 第2の基板
51a 第2の基板の表面
51b 第2の基板の裏面
52 貫通電極
53 絶縁膜
54 トランジスタ
55 コンタクト
56 配線層
1a 第1の基板の表面
1b 第1の基板の裏面
2 配線層
3 絶縁膜
4 開口部
5 導電体微粒子
6 トランジスタ
7 コンタクト
9 電極端子
51 第2の基板
51a 第2の基板の表面
51b 第2の基板の裏面
52 貫通電極
53 絶縁膜
54 トランジスタ
55 コンタクト
56 配線層
Claims (18)
- 第1の基板と、
前記第1の基板上に形成された配線と、
前記配線を覆うように前記第1の基板上に形成された絶縁膜と、
前記絶縁膜に、前記配線が露出するように形成された開口部と、
前記開口部内に形成され且つ複数の導電体微粒子から構成されている第1の電極端子とを備えていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の導電体微粒子のそれぞれの表面は有機材料によってコーティングされていることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記複数の導電体微粒子の平均粒径は、50nm以下であることを特徴とする半導体装置。 - 請求項1〜3のいずれか1項に記載の半導体装置において、
前記複数の導電体微粒子は遷移金属からなることを特徴とする半導体装置。 - 請求項1〜4のいずれか1項に記載の半導体装置において、
前記複数の導電体微粒子は金、銀又は銅からなることを特徴とする半導体装置。 - 請求項1〜5のいずれか1項に記載の半導体装置において、
表面又は裏面から突出した第2の電極端子を有する第2の基板をさらに備え、
前記第1の基板と前記第2の基板とは、前記第1の電極端子と前記第2の電極端子とが接続するように積層されており、
前記第2の電極端子は、前記第1の電極端子となる前記複数の導電体微粒子の集合体の形状を変形させて前記開口部内に挿入されていることを特徴とする半導体装置。 - 請求項6に記載の半導体装置において、
前記第2の電極端子は、前記第2の基板に形成された貫通電極の一部であることを特徴とする半導体装置。 - 第1の基板と、
前記第1の基板上に形成された配線と、
前記配線を覆うように前記第1の基板上に形成された絶縁膜と、
前記絶縁膜に、前記配線が露出するように形成された複数の開口部と、
前記複数の開口部内に形成され且つ複数の導電体微粒子から構成されている複数の第1の電極端子と、
表面又は裏面から突出した複数の第2の電極端子を有する第2の基板とを備え、
前記第1の基板と前記第2の基板とは、前記複数の第1の電極端子と前記複数の第2の電極端子とが接続するように積層されており、
前記複数の第2の電極端子は、前記複数の第1の電極端子のそれぞれとなる前記複数の導電体微粒子の集合体の形状を変形させて前記複数の開口部内に挿入されており、
前記複数の開口部内における前記複数の第2の電極端子の挿入深さが互いに異なることを特徴とする半導体装置。 - 第1の基板上に配線を形成する工程(a)と、
前記配線を覆うように前記第1の基板上に絶縁膜を形成する工程(b)と、
前記絶縁膜に、前記配線層が露出するように開口部を形成する工程(c)と、
前記開口部内に、複数の導電体微粒子からなる第1の電極端子を形成する工程(d)とを備えていることを特徴とする半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記複数の導電体微粒子のそれぞれの表面は有機材料によってコーティングされていることを特徴とする半導体装置の製造方法。 - 請求項9又は10に記載の半導体装置の製造方法において、
前記複数の導電体微粒子の平均粒径は50nm以下であることを特徴とする半導体装置の製造方法。 - 請求項9〜11のいずれか1項に記載の半導体装置の製造方法において、
前記複数の導電体微粒子は遷移金属からなることを特徴とする半導体装置の製造方法。 - 請求項9〜12のいずれか1項に記載の半導体装置の製造方法において、
前記複数の導電体微粒子は金、銀又は銅からなることを特徴とする半導体装置の製造方法。 - 請求項9〜13のいずれか1項に記載の半導体装置の製造方法において、
前記工程(d)は、前記開口部内を含む前記絶縁膜上に前記複数の導電体微粒子を層状に堆積した後、前記開口部の外側の前記複数の導電体微粒子を除去する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項9〜14のいずれか1項に記載の半導体装置の製造方法において、
表面又は裏面から突出した第2の電極端子を有する第2の基板を準備する工程(e)と、
前記第1の基板と前記第2の基板とを、前記第1の電極端子と前記第2の電極端子とが接続するように積層する工程(f)とをさらに備え、
前記工程(f)は、前記第1の電極端子となる前記複数の導電体微粒子の集合体の形状を変形させて前記第2の電極端子を前記開口部内に挿入する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項15に記載の半導体装置の製造方法において、
前記第2の電極端子は、前記第2の基板に形成された貫通電極の一部であることを特徴とする半導体装置の製造方法。 - 請求項15又は16に記載の半導体装置の製造方法において、
前記工程(f)は、熱処理によって前記複数の導電体微粒子を溶融させて前記第2の電極端子と接合させる工程を含むことを特徴とする半導体装置の製造方法。 - 第1の基板上に配線を形成する工程(a)と、
前記配線を覆うように前記第1の基板上に絶縁膜を形成する工程(b)と、
前記絶縁膜に、前記配線層が露出するように複数の開口部を形成する工程(c)と、
前記複数の開口部内に、複数の導電体微粒子からなる複数の第1の電極端子を形成する工程(d)と、
表面又は裏面から突出した複数の第2の電極端子を有する第2の基板を準備する工程(e)と、
前記第1の基板と前記第2の基板とを、前記複数の第1の電極端子と前記複数の第2の電極端子とが接続するように積層する工程(f)とを備え、
前記工程(f)は、前記複数の第1の電極端子のそれぞれとなる前記複数の導電体微粒子の集合体の形状を変形させて前記複数の第2の電極端子を前記複数の開口部内に挿入する工程を含み、
前記複数の開口部内における前記複数の第2の電極端子の挿入深さが互いに異なることを特徴とする半導体装置の製造方法。
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