DE112010002692T5 - Stapelchip-Pakete in elner Paket-auf-Paket-Vorrichtung, Verfahren zu ihrem Zusammensetzen,und Systeme, die sie enthalten. - Google Patents

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Charles A. Gealer
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Eine Stapelchip-Vorrichtung umfasst ein Paketsubstrat und einen Interposer mit einem Chipstapel, der mit einer Distanzierung angeordnet ist, die dem Interposer entspricht. Eine Paket-auf-Paket-Stapelchip-Vorrichtung umfasst ein oberes Paket, das auf dem Interposer angeordnet ist.

Description

  • TECHNISCHES GEBIET
  • Offenbarte Ausführungsformen betreffen Halbleiter-Mikroelektronikvorrichtungen und Prozesse zu ihrer Paketierung.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Um die Weise, auf die die Ausführungsformen erhalten werden, besser zu verstehen, wird unter Bezugnahme auf die beigelegten Zeichnungen eine genauere Beschreibung der oben kurz beschriebenen Ausführungsformen gegeben werden. Diese Zeichnungen zeigen Ausführungsformen, die nicht notwendigerweise maßstabsgetreu gezeichnet sind und nicht als Einschränkung des Umfangs angesehen werden sollen. Einige Ausführungsformen werden durch die Verwendung der beiliegenden Zeichnungen mit vermehrter Genauigkeit und zusätzlichen Einzelheiten beschrieben und erklärt werden, wobei
  • 1a ein quergeschnittener Aufriss eines Anbringungssubstrats und einer Interposervorrichtung für ein Stapelchip-Paket nach einer beispielhaften Ausführungsform ist;
  • 1b ein quergeschnittener Aufriss der in 1a dargestellten Vorrichtung nach einer weiteren Bearbeitung nach einer Ausführungsform ist;
  • 1c ein quergeschnittener Aufriss der in 1b dargestellten Vorrichtung nach einer weiteren Bearbeitung nach einer Ausführungsform ist;
  • 1d ein quergeschnittener Aufriss der in 1c dargestellten Vorrichtung nach einer weiteren Bearbeitung nach einer Ausführungsform ist;
  • 1e ein quergeschnittener Aufriss einer Paket-auf-Paket-Stapelchip-Vorrichtung, die mit der in 1d dargestellten Vorrichtung nach einer weiteren Bearbeitung zusammengesetzt ist, nach einer beispielhaften Ausführungsform ist;
  • 2a ein quergeschnittener Aufriss eines Anbringungssubstrats und einer Interposervorrichtung für ein Stapelchip-Paket nach einer beispielhaften Ausführungsform ist,
  • 2b ein quergeschnittener Aufriss einer Paket-auf-Paket-Stapelchip-Vorrichtung, die mit der in 2b dargestellten Vorrichtung nach einer weiteren Bearbeitung zusammengesetzt ist, nach einer beispielhaften Ausführungsform ist;
  • 3a ein quergeschnittener Aufriss einer Mischchip-Vorrichtung während der Bearbeitung nach einer beispielhaften Ausführungsform ist;
  • 3b ein quergeschnittener Aufriss der in 3a dargestellten Vorrichtung nach einer weiteren Bearbeitung nach einer Ausführungsform ist;
  • 4 ein quergeschnittener Aufriss einer Interposervorrichtung für ein Stapelchip-Paket nach einer beispielhaften Ausführungsform ist;
  • 5 ein quergeschnittener Aufriss einer Mischchip-Vorrichtung, die eine Paket-auf-Paket-Vorrichtung tragen wird, nach einer Ausführungsform ist;
  • 6 ein quergeschnittener Aufriss einer Mischchip-Vorrichtung, die eine Paket-auf-Paket-Mischchip-Vorrichtung tragen wird, nach einer Ausführungsform ist;
  • 7 ein quergeschnittener Aufriss einer Mischchip-Vorrichtung, die eine Paket-auf-Paket-Vorrichtung tragen wird, nach einer Ausführungsform ist;
  • 8 ein Prozess- und Verfahrensablaufdiagramm nach einer beispielhaften Ausführungsform ist; und
  • 9 eine schematische Ansicht eines Computersystems nach einer Ausführungsform ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Nun wird auf die Zeichnungen Bezug genommen werden, worin gleiche Aufbauten mit gleichen angehängten Bezugsbezeichnungen versehen sein können. Um die Aufbauten von verschiedenen Ausführungsformen am deutlichsten zu zeigen, sind die hierin enthaltenen Zeichnungen diagrammatische Darstellungen in integrierten Schaltungsaufbauten. Daher kann das tatsächliche Aussehen der hergestellten Aufbauten zum Beispiel in einer Mikroaufnahme anders aussehen, obwohl dennoch die beanspruchten Aufbauten der veranschaulichten Ausführungsformen enthalten sind. Überdies kann es sein, dass die Zeichnungen nur die Aufbauten zeigen, die nötig sind, um die veranschaulichten Ausführungsformen zu verstehen. Zusätzliche Aufbauten, die in der Technik bekannt sind, können möglicherweise nicht aufgenommen sein, um die Klarheit der Zeichnungen zu bewahren. Obwohl ein Prozessorchip und ein Speicherchip in dem gleichen Satz erwähnt sein können, sollte nicht angenommen werden, dass sie gleichwertige Aufbauten sind.
  • Eine Bezugnahme in der Offenbarung auf „eine Ausführungsform” bedeutet, dass ein bestimmtes Merkmal, ein bestimmter Aufbau oder eine bestimmte Eigenschaft, das, der bzw. die in Verbindung mit der Ausführungsform beschrieben ist, in zumindest einer Ausführungsform der vorliegenden Erfindung vorhanden ist. Das Auftauchen des Ausdrucks „eine Ausführungsform” an verschiedenen Stellen in dieser Offenbarung bezieht sich nicht notwendigerweise immer auf die gleiche Ausführungsform. Darüber hinaus können die bestimmten Merkmale, Aufbauten oder Eigenschaften in einer oder mehreren Ausführungsformen auf jede beliebige geeignete Weise kombiniert werden.
  • Ausdrücke wie „obere(r/s)” und „untere(r/s)” können unter Bezugnahme auf die X-Z- oder die Y-Z-Koordinaten verstanden werden, und Ausdrücke wie etwa „neben” können durch Bezugnahme auf die veranschaulichten X-Y-Koordinaten verstanden werden.
  • 1a ist ein quergeschnittener Aufriss einer Anbringungssubstrat-und-Interposer-Vorrichtung 100 für ein Stapelchip-Paket nach einer beispielhaften Ausführungsform. Die Vorrichtung 100 ist senkrecht (in der Z-Richtung) in einer auseinandergezogenen Ansicht gezeigt, die ein Paketsubstrat 110 und einen Interposer 130 umfasst. Das Paketsubstrat 110 umfasst eine Chipseite 112 zum Empfang eines Prozessors und eine Bodenseite 114 zur Kopplung mit einer Kommunikation nach außen wie etwa einer Platte. Die „Platte” kann ein externer oder beinahe externer Aufbau für eine tragbare Vorrichtung wie etwa einen drahtlosen Kommunikator sein. Das Paketsubstrat 110 umfasst auf der Chipseite 112 eine Fläche 116 für einen unteren Chip. Die Fläche 116 für einen unteren Chip kann in nachfolgenden Zeichnungen, die hierin offenbart sind, durch das Projizieren veranschaulichter Prozessoren auf jeweilige Chipseiten veranschaulichter Anbringungssubstrate bestimmt werden.
  • Das Paketsubstrat 110 umfasst eine bodenseitige Kugel-Gitter-Anordnung, wovon ein Kugelfeld mit dem Bezugszeichen 118 bezeichnet ist. In einer Ausführungsform umfasst das Kugelfeld 118 eine Oberflächenvergütung 120. Die Oberflächenvergütung 120 ist so gestaltet, dass sie ein weniger elektronegatives Metall als das Kugelfeld 118 ist. Die Oberflächenvergütung 120 ist nach einer Ausführungsform durch Elektroplattieren gebildet. Alternativ ist die Oberflächenvergütung 120 durch stromloses Plattieren gebildet.
  • In einer beispielhaften Ausführungsform ist das Kugelfeld 118 Kupfer und die Oberflächenvergütung 120 eine auf das Kupfer plattierte Nickel-Palladium-Gold-Legierung. In einer Ausführungsform ist die Oberflächenvergütung 120 eine auf das Kupfer plattierte Nickel-Gold-Legierung. In einer Ausführungsform ist die Oberflächenvergütung 120 auf das Kupfer plattiertes Kupfer-Gold.
  • In einer beispielhaften Ausführungsform ist das Kugelfeld 118 Kupfer und die Oberflächenvergütung 120 eine organische, die Lötfähigkeit erhaltende (OSP, organic solderability preservative) Zusammensetzung wie etwa Aryl-Phenylimidazol. In einer beispielhaften Ausführungsform weist die Oberflächenvergütung 120 eine Dicke von 1.000 Å bis 2.000 Å auf und ist sie Aryl-Phenylimidazol.
  • Gleichermaßen umfasst das Paketsubstrat 110 eine chipseitige Kugel-Gitter-Anordnung, wovon ein Kugelfeld mit dem Bezugszeichen 122 bezeichnet ist, und umfasst das Kugelfeld 122 eine Oberflächenvergütung. Das Kugelfeld 122 und die Oberflächenvergütung 124 können eine Ausführungsform sein, die jener, die sich auf der Plattenseite 114 findet, ähnlich ist. In einer Ausführungsform ist die chipseitige Kugel-Gitter-Anordnung 122 durch ein Lötresist 126 definiert. Ebenso kann das Lötresist 126 Chiphöckerfelder, die sich in der Fläche 116 für einen unteren Chip finden, definieren, wovon eines mit dem Bezugszeichen 128 bezeichnet ist. Das Paketsubstrat 110 ist zwischen der Chipseite 112 und der Bodenseite 114 mit dielektrischen Verbindungs- und Zwischenschichtaufbauten dargestellt, die erläuternd, aber nicht beschränkend sind.
  • Die Vorrichtung 100 wird mit dem Interposer 130 zusammengesetzt, der sich mit der chipseitigen Kugel-Gitter-Anordnung 122 verbindet. Der Interposer 130 umfasst eine Chipseite 132 und eine Oberseite 134 und weist eine Versatzhöhe 136 auf, die so gestaltet ist, dass sie einer Versatzhöhe 138 über dem Paketsubstrat 110 für einen Mehrfachchipstapel (multiple die stack, MDS) entspricht, der die Fläche 116 für einen unteren Chip belegen wird. Der Interposer 130 kann einen Kern 140 und Verbindungen 142 umfassen. In einer Ausführungsform sind chipseitige elektrische Höcker 144 und oberseitige elektrische Höcker 146 mit den Verbindungen 142 gekoppelt.
  • 1b ist ein quergeschnittener Aufriss der in 1a dargestellten Vorrichtung nach einer weiteren Bearbeitung nach einer Ausführungsform. Die Vorrichtung 101 veranschaulicht, dass die Interposer-Versatzhöhe 136 der Paketsubstrat-Versatzhöhe 138 (1a) entspricht. Die Fläche 116 für einen unteren Chip ist von dem Interposer 130 umgeben und wird den Mehrfachchipstapel, der als Teil der Vorrichtung 101 zusammengesetzt werden soll, umgeben.
  • 1c ist ein quergeschnittener Aufriss der in 1b dargestellten Vorrichtung nach einer weiteren Bearbeitung nach einer Ausführungsform. Die Vorrichtung 102 wurde mit einem Interposer-Füllmaterial 148 verstärkt, das die Bindung zwischen dem Paketsubstrat 110 und dem Interposer 130 stabilisiert.
  • Ein unterer Chip 150 wird auf der Fläche 116 für einen unteren Chip (1b) angeordnet. In einer Ausführungsform ist der untere Chip 150 ein Flip-Chip 150, der durch eine Chip-Kugel-Anordnung, wovon ein elektrischer Höcker mit dem Bezugszeichen 152 bezeichnet ist, flip-chipgebondet wurde. In einer Ausführungsform wurde eine Unterfüllung einfließen gelassen, um die Bindung zwischen dem unteren Chip 150 und dem Paketsubstrat 110 zu verstärken. In einer Ausführungsform wird der Rückfluss der elektrischen Höcker 152 während eines gleichzeitigen Härtens der Unterfüllung 154 ausgeführt. In einer Bearbeitungsausführungsform wird der Rückfluss der elektrischen Höcker 152 während eines gleichzeitigen Härtens des Füllmaterials 148 ausgeführt.
  • In einer Ausführungsform wird der untere Chip 150 so bearbeitet, dass die elektrischen Höcker 152 zum Rückfluss gebracht werden, worauf eine Anordnung der Unterfüllung 154 nach dem Höckerrückfluss folgt.
  • 1d ist ein quergeschnittener Aufriss der in 1c dargestellten Vorrichtung nach einer weiteren Bearbeitung nach einer Ausführungsform. Die in 1c dargestellte Vorrichtung 102 wurde weiter bearbeitet, um eine Mischchip-Vorrichtung 103 zu erzielen, die ein Teil einer Paket-auf-Paket(Package-on-Package, PoP)-Stapelchip-Vorrichtung werden wird. Die Mischchip-Vorrichtung 103 umfasst einen Chipzwischenklebstoff 156, der auf dem unteren Chip 150 gebildet wurde; und auf dem Klebstoff 156 wurde ein oberer Chip 158 angebracht. Der obere Chip 158 wird durch den unteren Chip 150 getragen. Nachstehend kann ein Chipstapel, der mit einem unteren Chip (z. B. dem Chip 150) beginnt, welcher auf dem Paketsubstrat 110 angeordnet wird, und der mit einem nachfolgenden Chip (z. B. dem Chip 158) endet, auch als dreidimensionaler (3D) Chipstapel bezeichnet werden.
  • In einer Ausführungsform ist der obere Chip 158 durch Drahtbondungen, wovon eine mit dem Bezugszeichen 160 bezeichnet ist, mit dem Paketsubstrat 110 gekoppelt. Folglich umfasst die Mischstapelvorrichtung 103 einen Flip-Chip 150, der auf dem Paketsubstrat 110 angebracht ist, und einen Drahtbond-Chip 158, der über dem Flip-Chip 150 angebracht ist. Die Versatzhöhe 136 des Interposers 130 nimmt daher die Höhe des Mischstapels auf, welche die Drahtbondungen 160 wie auch den oberen Chip 158, den Klebstoff 156, den unteren Chip 150 und den durch die elektrischen Höcker 152 (in 1c ersichtlich) erzeugten Versatz umfasst.
  • In einer Prozessausführungsform wurde eine Stapelverkapselung 162 eingefüllt, um den Mischchipstapel zu isolieren und ferner die Bonddrähte 160 daran zu hindern, sich zu bewegen. Die Stapelverkapselung 162 kann auch verwendet werden, um den Mischchipstapel vor Umwelt- und Handhabungsgefahren zu schützen. Die Stapelverkapselung 162 kann auch verwendet werden, um die Wärmeübertragung von dem Mischchipstapel weg zu erleichtern. In einer Ausführungsform wird keine Stapelverkapselung verwendet.
  • In einer Ausführungsform ist der untere Chip 150 ein Prozessor und der obere Chip 158 eine Funkfrequenz(RF, radio frequency)-Vorrichtung. Der Mischchipstapel kann in einem drahtlosen Kommunikator (z. B. einem Mobiltelefon) wie etwa einem Smartphone verwendet werden.
  • 1e ist ein quergeschnittener Aufriss einer Paket-auf-Paket(PoP)-Stapelchip-Vorrichtung 104, die mit der in 1d dargestellten Vorrichtung nach einer weiteren Bearbeitung zusammengesetzt wurde, nach einer beispielhaften Ausführungsform. Der untere Chip 150 und der obere Chip 158 sind in den Interposerversatz 136 gesetzt, und ein oberes Paket 164 wurde mit der Oberseite 134 des Interposers 130 verbunden. Das obere Paket 164 kann ein Anbringungssubstrat 170 zur Kommunikation mit dem unteren Chip 150 und/oder dem oberen Chip 158 aufweisen. Das obere Paket 164 ist als eine Lösung, die eine Drahtbondung ermöglicht, etwa für einen Originalgerätehersteller dargestellt. In dem oberen Paket 164 sind zwei drahtgebondete Chips dargestellt. Ein Chip, der sich in dem oberen Paket 164 befindet, kann als mikroelektronische Vorrichtung bezeichnet werden. In einer Ausführungsform ist die in 1d dargestellte Mischstapel-Vorrichtung 103 dazu bereitgestellt, ein oberes Paket 164 etwa für ein Smartphone aufzunehmen, wobei sich smartphonespezifische mikroelektronische Vorrichtungen in dem oberen Paket 164 befinden und unterstützende mikroelektronische Vorrichtungen in dem Chipstapel befinden.
  • In einer Ausführungsform stabilisiert ein Füllmaterial 172 des oberen Pakets die Bindung zwischen dem Interposer 130 und dem oberen Paket 164.
  • Es ist ersichtlich, dass der Mischstapel aus dem unteren Chip 150 und dem oberen Chip 158 durch den Interposerversatz 136 so aufgenommen wurde, dass das obere Paket 164 nicht störend mit dem Mischstapel eingreift. Folglich ist die Pol-Stapelchip-Vorrichtung mit einem ausreichenden Interposerversatz 136 aufgebaut, um eine Versatzhöhe des Chipstapels, die abhängig von einer bestimmten Anwendung schwanken kann, aufzunehmen.
  • 2a ist ein quergeschnittener Aufriss einer Anbringungssubstrat-und-Interposer-Vorrichtung 200 für ein Stapelchip-Paket nach einer beispielhaften Ausführungsform. Die Vorrichtung 200 ist der in 1d dargestellten Vorrichtung 103 ähnlich und wurde durch Setzen eines Interposers 230 auf ein Paketsubstrat 210 ähnlich bearbeitet.
  • Es ist eine Stapelchip-Vorrichtung 200 dargestellt. Die Stapelchip-Vorrichtung 200 umfasst einen unteren Chip 250 und einen oberen Chip 258. In einer Ausführungsform ist der untere Chip 250 ein Prozessor und der obere Chip 258 ein Speicherchip, der durch die Silizium-Durchkontaktierungs(TSV, through-silicon via)-Technologie gekoppelt ist. Eine einzelne TSV 274 ist in dem gestrichelten Kreis ausführlich dargestellt. In einer Ausführungsform ist der obere Chip 258 ein Level-2(L2)-Speicher-Cache (wobei sich L0 und L1 in dem Prozessor 250 befinden) wie etwa ein statischer Direktzugriffsspeicher (SRAM) für den Prozessor 250. Der untere Chip 250 und der obere Chip 258 sind ein 3D.
  • Folglich umfasst die Stapelchip-Vorrichtung 200 den Flip-Chip 250, der auf dem Paketsubstrat 210 angebracht ist, und den TSV-gekoppelten Chip 258, der über dem Flip-Chip 250 angeordnet ist. Die Versatzhöhe 236 des Interposers 230 nimmt daher die Höhe der Stapelchipgestaltung auf. Die Bearbeitung des unteren Chips 250 kann durch jede beliebige Ausführungsform vorgenommen werden, welche in 1c und anderswo in Bezug auf den unteren Chip 150 offenbart ist.
  • In einer Ausführungsform ist der obere Chip 258 ein Speicherchip wie ein Direktzugriffsspeicher(RAM)-Chip 258. In einer Ausführungsform ist der obere Chip 258 ein Speicherchip wie ein dynamischer Direktzugriffsspeicher(DRAM)-Chip 258. In einer Ausführungsform ist der obere Chip 258 ein Speicherchip wie ein statischer Direktzugriffsspeicher(SRAM)-Chip 258. In einer Ausführungsform ist der obere Chip 258 ein Speicherchip wie ein löschbarer programmierbarer Speicher(EPROM)-Chip 258. Andere Speicherchipgestaltungen können je nach einer bestimmten Anwendung verwendet werden.
  • In einer Ausführungsform umfasst der obere Chip 258 einen Funkfrequenzvorrichtungs(RF)-Tag. In einer Ausführungsform umfasst der obere Chip 258 eine Funkfrequenzvorrichtung für die drahtlose Kommunikation.
  • In einer Prozessausführungsform wurde eine Stapelverkapselung 262 eingefüllt, um den Chipstapel zu isolieren. Die Stapelverkapselung 262 kann auch verwendet werden, um den Chipstapel vor Umwelt- und Handhabungsgefahren zu schützen. Die Stapelverkapselung 262 kann auch verwendet werden, um die Wärmeübertragung von dem Chipstapel weg zu erleichtern. In einer Ausführungsform wird keine Stapelverkapselung verwendet.
  • 2b ist ein quergeschnittener Aufriss einer PoP-Stapelchip-Vorrichtung 201, die aus der in 2a dargestellten Vorrichtung zusammengesetzt wurde, nach einer weiteren Bearbeitung nach einer beispielhaften Ausführungsform. Der untere Chip 250 und der obere Chip 258 sind in den Interposerversatz 236 gesetzt, und ein oberes Paket 264 wurde mit der Oberseite des Interposers 230 verbunden. Das obere Paket 264 kann ein Anbringungssubstrat 270 zur Kommunikation mit dem unteren Chip 250 und/oder dem oberen Chip 258 aufweisen. Das obere Paket ist als eine Lösung, die eine TSV ermöglicht, etwa für einen Originalgerätehersteller dargestellt. In einer Ausführungsform ist die in 2a dargestellte Chipstapel-Vorrichtung 200 dazu bereitgestellt, ein oberes Paket 264 etwa für ein Smartphone aufzunehmen.
  • Es ist ersichtlich, dass der Chipstapel aus dem unteren Chip 250 und dem oberen Chip 258 so durch den Interposerversatz 236 aufgenommen wurde, dass das obere Paket 264 nicht störend mit dem Chipstapel eingreift.
  • Einzelheiten, die in Bezug auf 1e veranschaulicht und beschrieben wurden, können gegebenenfalls durch Betrachten ähnlicher Aufbauten und Räume, die in 2b dargestellt sind, ebenfalls abgeleitet werden.
  • Man kann nun verstehen, dass die Bearbeitung zur Realisierung der PoP-Stapelchip-Vorrichtung 201 der Bearbeitung zur Realisierung der in 1e dargestellten PoP-Stapelchip-Vorrichtung 104 ähnlich ist.
  • In einer beispielhaften Ausführungsform liegt die E/A-Dichte zwischen dem unteren Chip 150 und dem oberen Chip 158 in einem Bereich zwischen 128 Bit pro Chip (etwa, wenn der obere Chip 258 ein DRAM-Chip ist) und 252 Bit/Chip. In einer beispielhaften Ausführungsform liegt die E/A-Geschwindigkeit zwischen dem Prozessor 250 und dem nachfolgenden Chip 258 zwischen 10 Gb/s und 1 Tb/s (Terabit pro Sekunde). Entlang eines Randabschnitts von 10 mm des nachfolgenden Chips 250 als DRAM-Vorrichtung beträgt die gesamte Bandbreite 160 GB/s bis 320 GB/s. Als Paket weist die PoP-Vorrichtung 201 nach einer Ausführungsform eine gesamte Paketbandbreite von 640 GB/s bis 6400 GB/s auf, wobei der Prozessor 250 und der nachfolgende Chip 258 jeweils bei oder über 256 Bit arbeiten. Die E/A-Geschwindigkeit kann unter 10 Gb/s (wie etwa unter 7 Gb/s) langsamer laufen, wenn eine gegebene Ausführungsform in diesem Bereich nützlich sein kann.
  • 3a ist ein quergeschnittener Aufriss einer Mischchip-Vorrichtung 300 während des Bearbeitens nach einer beispielhaften Ausführungsform. Ein unterer Chip 350 ist auf einem Paketsubstrat 310 angeordnet, das dem in 1c dargestellten Paketsubstrat 110 ähnlich sein kann. In einer Ausführungsform ist der untere Chip 350 ein Flip-Chip 350, der durch eine Chip-Kugel-Anordnung, wovon ein elektrischer Höcker mit der Zahl 352 bezeichnet ist, flip-chip-gebondet wurde. In einer Ausführungsform wurde eine Unterfüllung 354 einfließen gelassen, um die Bindung zwischen dem unteren Chip 350 und dem Paketsubstrat 310 zu verstärken. In einer Bearbeitungsausführungsform wird der Rückfluss der elektrischen Höcker 352 während eines gleichzeitigen Härtens der Unterfüllung 354 ausgeführt.
  • Das Bearbeiten des unteren Chips 350 kann durch jede beliebige Ausführungsform erfolgen, die in Bezug auf den unteren Chip 150, 250 offenbart ist und anderswo in dieser Offenbarung dargestellt ist.
  • 3b ist ein quergeschnittener Aufriss der in 3a dargestellten Vorrichtung nach einer weiteren Bearbeitung nach einer Ausführungsform. Die in 3b dargestellte Vorrichtung 301 wurde weiter bearbeitet, um eine Mischstapel-Vorrichtung 301 zu realisieren, die ein Teil einer PoP-Stapelchip-Vorrichtung werden wird. Die Mischstapel-Vorrichtung 301 umfasst einen Chipzwischenklebstoff 356, der auf dem unteren Chip 350 gebildet wurde; und auf dem Klebstoff 356 wurde ein oberer Chip 358 angebracht. Der obere Chip 356 wird durch den unteren Chip 350 getragen.
  • In einer Ausführungsform ist der obere Chip 358 durch Drahtbondungen, wovon eine durch das Bezugszeichen 360 angegeben ist, mit dem Paketsubstrat 310 gekoppelt. Folglich umfasst die Mischstapel-Vorrichtung 301 einen Flip-Chip 350, der auf dem Paketsubstrat 310 angebracht ist, und einen Drahtbond-Chip 358, der über dem Flip-Chip 350 angeordnet ist. Einer Versatzhöhe 336 wird bei der weiteren Bearbeitung durch die Versatzhöhe eines Interposers entsprochen werden. Es wird nun klar sein, dass der Zusammenbau des Mischstapels der Montage eines Interposers auf dem Paketsubstrat 310 vorhergeht.
  • Ähnlich wie bei der Ausführungsform der Mischchipstapel-Vorrichtung, die in 1d dargestellt ist, wird der zu montierende Interposer die Höhe des Mischchipstapels aufnehmen, welche die Drahtbondungen 360 wie auch den oberen Chip 358, den Klebstoff 356, den unteren Chip 350 und den durch die elektrischen Höcker 352 erzeugten Versatz umfasst. In einer Ausführungsform wird keine Stapelverkapselung verwendet.
  • In einer Ausführungsform ist der untere Chip 350 ein Prozessor und der obere Chip 358 eine RF-Vorrichtung. Der Mischchipstapel kann in einem drahtlosen Kommunikator wie einem Smartphone verwendet werden. Einzelheiten, die in Bezug auf vorher offenbarte Ausführungsformen veranschaulicht und beschrieben wurden, können gegebenenfalls durch Betrachten ähnlicher Aufbauten und Räume, die in 3b dargestellt sind, ebenfalls abgeleitet werden. Zusätzlich können hinsichtlich der PoP-Stapelchip-Ausführungsformen, die in 3b dargestellt und beschrieben sind, die vorher offenbarten E/A- und Bandbreitenfähigkeiten abgeleitet werden.
  • 4 ist ein quergeschnittener Aufriss einer Interposervorrichtung 400 für ein Stapelchip-Paket nach einer beispielhaften Ausführungsform. Die Vorrichtung 400 ist der in 2a dargestellten Vorrichtung 200 ähnlich, außer dass die Montage eines Interposers nach dem Zusammenbau der gestapelten Chips 450 und 458 durchgeführt wird.
  • Es ist eine Stapelchip-Vorrichtung 400 dargestellt. Die Stapelchip-Vorrichtung 400 umfasst einen unteren Chip 450 und einen oberen Chip 458. In einer Ausführungsform ist der untere Chip 450 ein Prozessor und der obere Chip 458 ein Speicherchip, der durch die Silizium-Durchkontaktierungs(TSV, through-silicon via)-Technologie gekoppelt ist. Eine einzelne TSV 474 ist in dem gestrichelten Kreis ausführlich dargestellt. In einer Ausführungsform ist der obere Chip 458 ein Level-2(L2)-Speicher-Cache (wobei sich L0 und L1 in dem Prozessor 450 befinden) wie etwa ein statischer Direktzugriffsspeicher (SRAM) für den Prozessor 450. Die Bearbeitung des unteren Chips 450 kann durch jede beliebige Ausführungsform durchgeführt werden, die in Bezug auf die unteren Chips 150, 250, 350 offenbart ist und anderswo in dieser Offenbarung dargestellt ist.
  • Folglich umfasst die Stapelchip-Vorrichtung 400 den Flip-Chip 450, der auf dem Paketsubstrat 410 angebracht ist, und den TSV-gekoppelten Chip 458, der über dem Flip-Chip 450 angeordnet ist. Der Versatzhöhe 446 der gestapelten Chips 450 und 458 wird durch einen Interposer, der montiert werden wird, entsprochen werden. Der Interposer wird daher die Höhe der Stapelchip-Gestaltung aufnehmen.
  • In einer Ausführungsform ist der obere Chip 458 ein Speicherchip wie ein Direktzugriffsspeicher(RAM)-Chip 458. In einer Ausführungsform ist der obere Chip 458 ein Speicherchip wie ein dynamischer Direktzugriffsspeicher(DRAM)-Chip 458. In einer Ausführungsform ist der obere Chip 458 ein Speicherchip wie ein statischer Direktzugriffsspeicher(SRAM)-Chip 458. In einer Ausführungsform ist der obere Chip 458 ein Speicherchip wie ein löschbarer programmierbarer Speicher(EPROM)-Chip 458. Andere Speicherchipgestaltungen können je nach einer bestimmten Anwendung verwendet werden.
  • In einer Ausführungsform umfasst der obere Chip 458 ein Funkfrequenz(RF)-Tag. In einer Ausführungsform umfasst der obere Chip 458 eine Funkfrequenzvorrichtung für die drahtlose Kommunikation. In einer Prozessausführungsform wird eine Stapelverkapselung in die Aussparung, die der Interposer um den Chipstapel bilden wird, gefüllt werden.
  • Einzelheiten, die in Bezug auf vorher offenbarte Ausführungsformen veranschaulicht und beschrieben wurden, können gegebenenfalls durch Betrachten ähnlicher Aufbauten und Räume, die in 4 dargestellt sind, ebenfalls abgeleitet werden. Zusätzlich können hinsichtlich der PoP-Stapelchip-Ausführungsformen, die in 4 dargestellt und beschrieben sind, die vorher offenbarten E/A- und Bandbreitenfähigkeiten abgeleitet werden.
  • 5 ist ein quergeschnittener Aufriss einer Mischstapel-Vorrichtung 500, die eine Paket-auf-Paket-Vorrichtung nach einer Ausführungsform tragen wird. Die Mischstapel-Vorrichtung 500 umfasst einen unteren Chip 550, einen oberen Chip 558 und einen Zwischenchip 551. Der obere Chip 558 und der Zwischenchip 551 werden durch den unteren Chip 550 getragen. Der untere Chip 550 ist ein Flip-Chip, der als erster Chip bezeichnet werden kann, der Zwischenchip 551 ist ein drahtgebondeter Chip, der als zweiter Chip 551 bezeichnet werden kann, und der obere Chip 558 ist ein drahtgebondeter Chip, der als nachfolgender Chip 558 bezeichnet werden kann. In einer Ausführungsform liegt die Anzahl der TSV-gekoppelten Chips, die unmittelbar über dem unteren Chip 550 angeordnet sind, in einem Umfang von 2 bis 8, worauf der obere Chip 558 folgt. Das Bearbeiten des unteren Chips 550 kann durch jede beliebige Ausführungsform erfolgen, die in Bezug auf die in dieser Offenbarung dargestellten unteren Chips offenbart ist.
  • In einer Ausführungsform ist der obere Chip 558 durch Drahtbondungen, wovon eine durch das Bezugszeichen 560 angegeben ist, mit dem Paketsubstrat 510 gekoppelt. Die Versatzhöhe 536 des Interposers 530 nimmt daher die Höhe des Mischchipstapels auf, welche wie veranschaulicht die Drahtbondungen 560 wie auch den oberen Chip 558, den Zwischenchip 551, den unteren Chip 550 und den durch die elektrischen Höcker und Chipzwischenklebstoffe und Distanzstücke verursachten Versatz umfasst.
  • In einer Prozessausführungsform wurde eine Stapelverkapselung 562 eingefüllt, um den Mischchipstapel zu isolieren und ferner die Bonddrähte 560 daran zu hindern, sich zu bewegen. Die Stapelverkapselung 562 kann auch verwendet werden, um den Mischchipstapel vor Umwelt- und Handhabungsgefahren zu schützen. Die Stapelverkapselung 562 kann auch verwendet werden, um die Wärmeübertragung von dem Mischchipstapel weg zu erleichtern. In einer Ausführungsform wird keine Stapelverkapselung verwendet.
  • In einer Ausführungsform ist der erste Chip 550 ein Prozessor, ist der Zwischenchip 551 ein TSV-RAM-Chip, und ist der obere Chip 558 eine RF-Vorrichtung. Der Mischchipstapel kann in einem drahtlosen Kommunikator wie einem Smartphone verwendet werden.
  • Einzelheiten, die in Bezug auf vorher offenbarte Ausführungsformen veranschaulicht und beschrieben wurden, können gegebenenfalls durch Betrachten ähnlicher Aufbauten und Räume, die in 5 dargestellt sind, ebenfalls abgeleitet werden. Zusätzlich können hinsichtlich der PoP-Stapelchip-Ausführungsformen, die in 5 dargestellt und beschrieben sind, die vorher offenbarten E/A- und Bandbreitenfähigkeiten abgeleitet werden.
  • 6 ist ein quergeschnittener Aufriss einer Mischchip-Vorrichtung 600, die eine PoP-Mischchip-Vorrichtung tragen wird, nach einer Ausführungsform. Die Mischchip-Vorrichtung 600 umfasst einen unteren Chip 650, einen oberen Chip 659 und mehrere Zwischenchips 651, 653 und 658. Der obere Chip 659 und die Zwischenchips 651, 653 und 658 werden durch den unteren Chip 650 getragen. Die Bearbeitung des unteren Chips 650 kann durch jede beliebige Ausführungsform erfolgen, die in Bezug auf die in dieser Offenbarung dargestellten unteren Chips offenbart ist.
  • Die Mischchip-Vorrichtung 600 ist eine Ausführung mit mehreren TSV-Chips und mehreren Drahtbond-Chips. Der untere Chip 650 ist ein Flip-Chip, der als erster Chip bezeichnet werden kann. Der Zwischenchip 651 ist ein TSV-gekoppelter Chip, der als zweiter Chip 651 bezeichnet werden kann. Der Zwischenchip 653 ist ein TSV-gekoppelter Chip, der als dritter Chip 653 bezeichnet werden kann. Der Zwischenchip 658 ist ein drahtgebondeter Chip, der als vierter Chip 658 bezeichnet werden kann. Und der obere Chip 659 ist ein drahtgebondeter Chip, der als nachfolgender Chip 659 bezeichnet werden kann. In einer Ausführungsform liegt die Anzahl der TSV-gekoppelten Chips, die unmittelbar über dem unteren Chip 650 und unter dem drahtgebondeten Chip 658 angeordnet sind, in einem Umfang von 2 bis 8.
  • In einer Ausführungsform sind sowohl der Drahtbond-Chip 658 als auch der Drahtbond-Chip 659 durch Drahtbondungen 660 bzw. 661 mit dem Paketsubstrat 610 gekoppelt. Die Versatzhöhe 636 des Interposers 630 nimmt daher die Höhe des Mischchipstapels auf, welche wie veranschaulicht die Drahtbondungen 660 und 651 wie auch den gesamten Chipstapel und die elektrischen Höcker und die Chipzwischenklebstoffe und Distanzstücke umfasst.
  • In einer Prozessausführungsform wurde eine Stapelverkapselung 662 eingefüllt, um den Mischchipstapel zu isolieren und ferner die Banddrähte 660 und 661 daran zu hindern, sich zu bewegen. Die Stapelverkapselung 662 kann auch verwendet werden, um den Mischchipstapel vor Umwelt- und Handhabungsgefahren zu schützen. Die Stapelverkapselung 662 kann auch verwendet werden, um die Wärmeübertragung von dem Mischchipstapel weg zu erleichtern. In einer Ausführungsform wird keine Stapelverkapselung verwendet.
  • Einzelheiten, die in Bezug auf vorher offenbarte Ausführungsformen veranschaulicht und beschrieben wurden, können gegebenenfalls durch Betrachten ähnlicher Aufbauten und Räume, die in 6 dargestellt sind, ebenfalls abgeleitet werden. Zusätzlich können hinsichtlich der PoP-Stapelchip-Ausführungsformen, die in 6 dargestellt und beschrieben sind, die vorher offenbarten E/A- und Bandbreitenfähigkeiten abgeleitet werden.
  • 7 ist ein quergeschnittener Aufriss einer Mischchip-Vorrichtung 700, die eine Paket-auf-Paket-Vorrichtung tragen wird, nach einer Ausführungsform. Die Mischchip-Vorrichtung 700 umfasst einen unteren Chip 750, einen oberen Chip 759 und mehrere Zwischenchips 751, 753 und 758. Der obere Chip 759 und die Zwischenchips 751, 753 und 758 werden durch den unteren Chip 750 getragen. Die Mischchip-Vorrichtung 700 ist eine Ausführungsform mit mehreren TSV-Chips und mehreren Drahtbond-Chips, wobei sich ein Drahtbond-Chip unter einem TSV-Chip befindet.
  • Der untere Chip 750 ist ein Flip-Chip, der als erster Chip bezeichnet werden kann. Der Zwischenchip 751 ist ein TSV-gekoppelter Chip, der als zweiter Chip 751 bezeichnet werden kann. Der Zwischenchip 758 ist ein drahtgebondeter Chip, der als dritter Chip 758 bezeichnet werden kann. Der Zwischenchip 753 ist ein TSV-gekoppelter Chip, der als vierter Chip 753 bezeichnet werden kann. Und der obere Chip 759 ist ein drahtgebondeter Chip, der als nachfolgender Chip 759 bezeichnet werden kann. In einer Ausführungsform ist der zweite Chip 751 ein Speichercache-Chip, der den unteren Chip 750 trägt. Die Bearbeitung des unteren Chips 750 kann durch jede beliebige Ausführungsform erfolgen, die in Bezug auf die in dieser Offenbarung dargestellten unteren Chips offenbart ist.
  • In einer Ausführungsform ist der vierte Chip 753 ein TSV-Speichercache-Chip, der den nachfolgenden Chip 759 trägt. In einer beispielhaften Ausführungsform ist die Mischchip-Vorrichtung 700 ein Teil einer PoP-Stapelchip-Vorrichtung wie etwa eines Supersmartphones. Der untere Chip 750 in dieser Ausführungsform ist ein Prozessor, und der zweite Chip 751 ist ein Speichercache. Der Zwischenchip 758 ist eine drahtgebondete Vorrichtung zur Verarbeitung von Online-Kommunikationen. Der obere Chip 759 ist ein Satellitennavigationssystem(global positioning system, GPS)-Chip, der durch den vierten Chip 758 getragen wird, welcher als Cache für den GPS-Chip 759 wirkt. Ferner ist in einer beispielhaften Ausführungsform ein oberes Paket In einer Ausführungsform wird der vierte Chip 753 als Träger und Schnittstelle zwischen dem Zwischenchip 758 und dem oberen Chip 759 verwendet. Zum Beispiel weist der vierte Chip 753 eine TSV auf, die eine direkte Kommunikation zwischen dem oberen Chip 759 und dem Zwischenchip 758 gestattet.
  • In einer Ausführungsform sind sowohl der Drahtbond-Chip 758 als auch der Drahtbond-Chip 759 durch Drahtbondungen 760 bzw. 761 mit dem Paketsubstrat 710 gekoppelt. Die Versatzhöhe 736 des Interposers 730 nimmt daher die Höhe des Mischchipstapels auf, welche wie veranschaulicht die Drahtbondungen 760 und 761 wie auch den gesamten Chipstapel und die elektrischen Höcker und die Chipzwischenklebstoffe und Distanzstücke umfasst.
  • In einer Prozessausführungsform wurde eine Stapelverkapselung 762 eingefüllt, um den Mischchipstapel zu isolieren und ferner die Bonddrähte 760 und 761 daran zu hindern, sich zu bewegen. Die Stapelverkapselung 762 kann auch verwendet werden, um den Mischchipstapel vor Umwelt- und Handhabungsgefahren zu schützen. Die Stapelverkapselung 762 kann auch verwendet werden, um die Wärmeübertragung von dem Mischchipstapel weg zu erleichtern. In einer Ausführungsform wird keine Stapelverkapselung verwendet.
  • Einzelheiten, die in Bezug auf vorher offenbarte Ausführungsformen veranschaulicht und beschrieben wurden, können gegebenenfalls durch Betrachten ähnlicher Aufbauten und Räume, die in 6 dargestellt sind, ebenfalls abgeleitet werden. Zusätzlich können hinsichtlich der PoP-Stapelchip-Ausführungsformen, die in 6 dargestellt und beschrieben sind, die vorher offenbarten E/A- und Bandbreitenfähigkeiten abgeleitet werden. 8 ist ein Prozess- und Verfahrensablaufdiagramm 800 nach einer beispielhaften Ausführungsform.
  • Bei 810 umfasst ein Prozess das Bilden eines Interposers auf einem Paketsubstrat. Der Interposer ist so gestaltet, dass er einen Versatz aufweist, welcher einem Chipstapel, der auf dem Paketsubstrat angeordnet werden soll, entsprechen wird.
  • Bei 820 umfasst der Prozess das Bilden eines Chipstapels auf dem Paketsubstrat. Wenn der Prozess 820 dem Prozess 810 vorausgeht, wird der Interposer nach dem Bilden des Chipstapels auf dem Paketsubstrat angeordnet. Wenn der Prozess 820 dem Prozess 810 folgt, wird der Chipstapel in einer Aussparung gebildet, die durch den Interposer zurückbelassen wird. In einer Ausführungsform beginnt der Prozess bei 810 und endet er bei 820.
  • Bei 830 umfasst der Prozess das Einfüllen einer Stapelverkapselung, um den Chipstapel zu isolieren. In einer Ausführungsform beginnt der Prozess bei 810 und endet er bei 830.
  • Bei 840 umfasst der Prozess das Bilden eines oberen Pakets auf dem Interposer. In einer Ausführungsform beginnt und endet der Prozess bei 840.
  • 9 ist eine schematische Darstellung eines Computersystems 900 nach einer Ausführungsform. Das wie dargestellte Computersystem 900 (auch als das elektronische System 900 bezeichnet) kann eine PoP-Stapelchip-Vorrichtung nach einer beliebigen der mehreren offenbarten Ausführungsformen und ihren Entsprechungen, wie sie in dieser Offenbarung bekannt gemacht sind, ausführen. In einer Ausführungsform ist das elektronische System 900 ein Computersystem, das einen Systembus 920 umfasst, um die verschiedenen Bestandteile des elektronischen Systems elektrisch zu koppeln. Der Systembus 920 ist nach verschiedenen Ausführungsformen ein Einzelbus oder jede beliebige Kombination von Bussen. Das elektronische System 900 umfasst eine Spannungsquelle 930, die der integrierten Schaltung 910 Leistung bereitstellt. In einigen Ausführungsformen liefert die Spannungsquelle 930 Strom durch den Systembus 920 zu der integrierten Schaltung 910.
  • Die integrierte Schaltung 910 ist elektrisch mit dem Systembus 920 gekoppelt und umfasst jede beliebige Schaltung oder Kombination von Schaltungen nach einer Ausführungsform. In einer Ausführungsform umfasst die integrierte Schaltung 910 einen Prozessor 912, der von jeder beliebigen Art sein kann. Der hier verwendete Prozessor 912 steht für jede beliebige Art von Schaltung wie etwa, jedoch ohne Beschränkung darauf, einen Mikroprozessor, eine Mikrosteuerung, einen Graphikprozessor, einen digitalen Signalprozessor oder einen anderen Prozessor. In einer Ausführungsform finden sich SRAM-Ausführungsformen in Speichercaches des Prozessors. Andere Arten von Schaltungen, die in der integrierten Schaltung 910 enthalten sein können, sind eine benutzerspezifische Schaltung oder eine anwendungsspezifische integrierte Schaltung (application-specific integrated circuit, ASIC) wie etwa eine Kommunikationsschaltung 914 zur Verwendung in drahtlosen Systemen wie etwa Mobiltelefonen, Pagern, tragbaren Computern, Zweiweg-Funkgeräten und ähnlichen elektronischen Systemen. In einer Ausführungsform umfasst der Prozessor 910 einen On-Chip-Speicher 916 wie einen statischen Direktzugriffsspeicher (SRAM), und kann der SRAM eine 6T-SRAM-Zelle mit unabhängigen S/D-Abschnitten der Zugangs- und Pull-Down-Bereiche umfassen. In einer Ausführungsform umfasst der Prozessor 910 einen eingebetteten On-Chip-Speicher 916 wie einen eingebetteten dynamischen Direktzugriffsspeicher (eDRAM).
  • In einer Ausführungsform umfasst das elektronische System 900 auch einen externen Speicher 940, der wiederum ein oder mehr Speicherelemente, die für die besondere Anwendung geeignet sind, enthalten kann, wie etwa einen Hauptspeicher 942 in der Form eines RAM, ein oder mehrere Festplattenlaufwerke 944 und/oder ein oder mehrere Laufwerke, die entfernbare Medien 946 wie etwa Disketten, Compact Disks (CDs), digitale veränderliche Disks (DVDs), Flash-Speicher-Laufwerke und andere entfernbare Medien, die in der Technik bekannt sind, handhaben. Der externe Speicher 940 kann auch ein eingebetteter Speicher 948 wie etwa der in ein Prozessoranbringungssubstrat eingebettete mikroelektronische Chip nach einer Ausführungsform sein.
  • In einer Ausführungsform umfasst das elektronische System 900 auch eine Anzeigevorrichtung 950 und einen Audioausgang 960. In einer Ausführungsform umfasst das elektronische System 900 eine Eingabevorrichtung wie etwa eine Steuerung 970, die eine Tastatur, eine Maus, eine Rollkugel, eine Spielsteuerung, ein Mikrophon, eine Spracherkennungsvorrichtung oder jede beliebige andere Eingabevorrichtung, die Informationen in das elektronische System 900 eingibt, sein kann.
  • Wie hier gezeigt kann die integrierte Schaltung 910 in einer Anzahl von unterschiedlichen Ausführungsformen ausgeführt werden, einschließlich einer PoP-Stapelchip-Vorrichtung nach einer der mehreren offenbarten Ausführungsformen und ihrer Entsprechungen, eines elektronischen Systems, eines Computersystems, eines oder mehrerer Verfahren zur Herstellung einer integrierten Schaltung und eines oder mehrerer Verfahren zur Herstellung eines elektronischen Aufbaus, der eine PoP-Stapelchip-Vorrichtung nach einer der mehreren offenbarten Ausführungsformen, die hier in den verschiedenen Ausführungsformen bekannt gemacht wurden, und ihren in der Technik anerkannten Entsprechungen umfasst. Die Elemente, Materialien, Geometrien, Abmessungen und die Abfolge der Tätigkeiten können alle verändert werden, damit sie für besondere E/A-Kopplungsanforderungen einschließlich der Anordnungskontaktanzahl und der Anordnungskontaktgestaltung für einen mikroelektronischen Chip, der in ein Prozessoranbringungssubstrat nach einer der mehreren offenbarten Ausführungsformen von PoP-Stapelchip-Vorrichtungen und ihren Entsprechungen eingebettet ist, geeignet sind.
  • Die Zusammenfassung ist bereitgestellt, um 37 CFR §1.72(b) zu erfüllen, worin eine Zusammenfassung verlangt wird, die dem Leser gestatten wird, die Natur und den Hauptinhalt der technischen Offenbarung rasch festzustellen. Sie wird mit dem Verständnis vorgelegt, dass sie nicht benutzt werden wird, um den Umfang oder die Bedeutung der Ansprüche zu interpretieren oder zu beschränken.
  • In der obigen „Ausführlichen Beschreibung” sind verschiedene Merkmale in einer einzelnen Ausführungsform zusammengefasst, um die Offenbarung zu straffen. Dieses Offenbarungsverfahren darf nicht so interpretiert werden, als ob es die Absicht wiederspiegeln würde, dass die beanspruchten Ausführungsformen der Erfindung mehr Merkmale benötigen, als ausdrücklich in jedem Anspruch angeführt sind. Wie die folgenden Ansprüche wiederspiegeln, liegt der erfinderische Gegenstand vielmehr in weniger als allen Merkmalen einer einzelnen offenbarten Ausführungsform. Daher werden die folgenden Ansprüche hiermit in die „Ausführliche Beschreibung” aufgenommen, wobei jeder Anspruch für sich allein als gesonderte bevorzugte Ausführungsform steht.
  • Fachleute werden leicht verstehen, dass verschiedene andere Veränderungen an den Einzelheiten, dem Material und den Anordnungen der Teile und Verfahrensstufen, die beschrieben und veranschaulicht wurden, um die Natur dieser Erfindung zu erklären, vorgenommen werden können, ohne von den Grundsätzen und dem Umfang der Erfindung, die in den beigefügten Ansprüchen ausgedrückt sind, abzuweichen.

Claims (25)

  1. Paket-auf-Paket-Vorrichtung, umfassend: ein Paketsubstrat, das eine Chipseite und eine Bodenseite umfasst; einen Chipstapel, der auf der Chipseite angeordnet ist, wobei der Chipstapel einen unteren Chip, der auf der Chipseite angeordnet ist, und einen oberen Chip, der über dem unteren Chip angeordnet ist, umfasst, wobei der obere Chip durch den unteren Chip getragen wird, und wobei der Chipstapel eine Versatzhöhe aufweist; und einen Interposer, der auf der Chipseite angeordnet ist und den Chipstapel umgibt, wobei der Interposer der Versatzhöhe entspricht.
  2. Vorrichtung nach Anspruch 1, wobei der Interposer eine Kugel-Gitter-Anordnung aufweist, wobei die Vorrichtung ferner Folgendes umfasst: ein oberes Paket, wobei das obere Paket zumindest eine mikroelektronische Vorrichtung umfasst, und wobei sich das obere Paket mit der Kugel-Gitter-Anordnung des Interposers verbindet.
  3. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; und den oberen Chip, der ein Drahtbond-Chip ist, welcher auf dem Flip-Chip angeordnet ist.
  4. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist, einen zweiten Chip vom Drahtbond-Typ, der über dem Flip-Chip angeordnet ist; und den oberen Chip, der ein nachfolgender Drahtbond-Chip ist, welcher über dem zweiten Chip vom Drahtbond-Typ angeordnet ist.
  5. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; einen zweiten Chip vom Silizium-Durchkontaktierungs(TSV)-Typ, der auf dem Flip-Chip angeordnet ist; und den oberen Chip, der ein nachfolgender Drahtbond-Chip ist, welcher auf dem zweiten Chip vom TSV-Typ angeordnet ist.
  6. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; einen zweiten Chip vom Silizium-Durchkontaktierungs(TSV)-Typ, der auf dem Flip-Chip angeordnet ist; einen dritten Chip vorn TSV-Typ, der auf dem zweiten Chip vom TSV-Typ angeordnet ist; und den oberen Chip, der ein vierter Chip vom Drahtbond-Typ ist, welcher auf dem dritten Chip vom TSV-Typ angeordnet ist.
  7. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; einen zweiten Chip vorn Silizium-Durchkontaktierungs(TSV)-Typ, der auf dem Flip-Chip-angeordnet ist; einen dritten Chip vom TSV-Typ, der auf dem zweiten Chip vom TSV-Typ angeordnet ist, wobei es sich bei dem dritten Chip vom TSV-Typ um mehrere TSV-Chips in einem Umfang von 2 bis 8 TSV-Chips handelt; und den oberen Chip, der ein nachfolgender Chip vom Drahtbond-Typ ist, welcher über dem dritten Chip vom TSV-Typ angeordnet ist.
  8. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; einen zweiten Chip vom Silizium-Durchkontaktierungs(TSV)-Typ, der auf dem Flip-Chip angeordnet ist; einen dritten Chip vom TSV-Typ, der über dem zweiten Chip vom TSV-Typ angeordnet ist; einen vierten Chip vom Drahtbond-Typ, der über dem zweiten Chip vom TSV-Typ angeordnet ist, und den oberen Chip, der ein nachfolgender Chip vom Drahtbond-Typ ist, welcher über dem vierten Chip vom Drahtbond-Typ angeordnet ist.
  9. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; einen zweiten Chip vom Drahtbond-Typ, der über dem ersten Chip vom TSV-Typ angeordnet ist; einen dritten Chip vom Silizium-Durchkontaktierungs(TSV)-Typ, der über dem zweiten Chip vom Drahtbond-Typ angeordnet ist; und den oberen Chip, der ein nachfolgender Chip vom Drahtbond-Typ ist, welcher über dem dritten Chip vom TSV-Typ angeordnet ist.
  10. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; und den oberen Chip, der ein Silizium-Durchkontaktierungs(TSV)-Chip ist, welcher auf dem Flip-Chip angeordnet ist.
  11. Vorrichtung nach Anspruch 1, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; den oberen Chip, der ein nachfolgender Chip vom Silizium-Durchkontaktierungs(TSV)-Typ ist, welcher über dem Flip-Chip angeordnet ist; und zumindest einen Chip vom TSV-Typ, der in einem Umfang von 2 bis 7 zwischen dem unteren Chip und dem oberen Chip angeordnet ist.
  12. Paket-auf-Paket-Stapelchip-Vorrichtung, umfassend: ein Paketsubstrat, das eine Chipseite und eine Bodenseite umfasst; einen Chipstapel, der auf der Chipseite angeordnet ist, wobei der Chipstapel einen unteren Chip, der auf der Chipseite angeordnet ist, und einen oberen Chip, der über dem unteren Chip angeordnet ist, umfasst, wobei der obere Chip durch den unteren Chip getragen wird, und wobei der Chipstapel eine Versatzhöhe aufweist; und einen Interposer, der auf der Chipseite angeordnet ist und den Chipstapel umgibt, wobei der Interposer der Versatzhöhe entspricht; und ein oberes Paket, das auf dem Interposer angeordnet ist, wobei das obere Paket zumindest eine mikroelektronische Vorrichtung umfasst.
  13. Vorrichtung nach Anspruch 13, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; und den oberen Chip, der ein Silizium-Durchkontaktierungs(TSV)-Chip ist, welcher auf dem Flip-Chip angeordnet ist.
  14. Vorrichtung nach Anspruch 13, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; den oberen Chip, der ein nachfolgender Silizium-Durchkontaktierungs(TSV)-Chip ist, welcher über dem Flip-Chip angeordnet ist; und zumindest einen TSV-Chip, der in einem Umfang von 2 bis 7 zwischen dem unteren Chip und dem oberen Chip angeordnet ist.
  15. Vorrichtung nach Anspruch 13, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; und den oberen Chip, der ein Drahtbond-Chip ist, welcher auf dem Flip-Chip angeordnet ist.
  16. Vorrichtung nach Anspruch 13, wobei der Chipstapel Folgendes umfasst: den unteren Chip, der ein Flip-Chip ist, welcher auf der Chipseite des Substrats angebracht ist; einen zweiten Chip vom Drahtbond-Typ, der auf dem Flip-Chip angeordnet ist; und den oberen Chip, der ein nachfolgender Drahtbond-Chip ist, welcher über dem zweiten Chip vom Drahtbond-Typ angeordnet ist.
  17. Verfahren zum Zusammensetzen einer Paket-auf-Paket-Stapelchip-Vorrichtung, umfassend: Montieren eines oberen Pakets mit einer Kugel-Gitter-Anordnung an einer entsprechenden Kugel-Gitter-Anordnung einer dreidimensionalen (3D) Stapelchip-Vorrichtung, wobei die 3D-Stapelchip-Vorrichtung Folgendes umfasst: ein Paketsubstrat, das eine Bodenseite und eine Chipseite umfasst; einen Chipstapel, der auf der Chipseite angeordnet ist, wobei der Chipstapel eine Stapelhöhe aufweist; und einen Interposer, der eine Chipseite und eine obere Seite umfasst, wobei der Interposer eine Versatzhöhe erzeugt, die der Stapelhöhe entspricht, und wobei das Zusammensetzen das Paaren des oberen Pakets mit dem Interposer umfasst.
  18. Verfahren nach Anspruch 18, wobei der Chipstapel auf dem Paketsubstrat montiert wird, bevor der Interposer auf dem Paketsubstrat montiert wird.
  19. Verfahren nach Anspruch 18, wobei der Interposer auf dem Paketsubstrat montiert wird, bevor der Chipstapel auf dem Paketsubstrat montiert wird.
  20. Verfahren nach Anspruch 18, ferner umfassend das Bilden einer Stapelverkapselung über dem Chipstapel.
  21. Verfahren nach Anspruch 18, wobei die Bildung des Chipstapels Folgendes umfasst: Flip-Chip-Anbringen eines unteren Chips auf der Chipseite des Substrats; und Drahtbond-Anbringen eines oberen Chips über dem Flip-Chip.
  22. Verfahren nach Anspruch 18, wobei die Bildung des Chipstapels Folgendes umfasst: Flip-Chip-Anbringen eines unteren Chips auf der Chipseite des Substrats; Drahtbond-Anbringen eines zweiten Chips über dem unteren Chip; und Drahtbond-Anbringen eines oberen Chips über dem zweiten Chip.
  23. Verfahren nach Anspruch 18, wobei die Bildung des Chipstapels Folgendes umfasst: Flip-Chip-Anbringen eines unteren Chips auf der Chipseite des Substrats; Silizium-Durchkontaktierungs(TSV)-Anbringen eines zweiten Chips auf dem Flip-Chip; und Drahtbond-Anbringen eines nachfolgenden Chips als oberer Chip über dem zweiten Chip.
  24. Rechensystem, umfassend: ein Paketsubstrat, das eine Chipseite und eine Bodenseite umfasst; einen Chipstapel, der auf der Chipseite angeordnet ist, wobei der Chipstapel einen unteren Chip, der auf der Chipseite angeordnet ist, und einen oberen Chip, der über dem unteren Chip angeordnet ist, umfasst, wobei der obere Chip durch den unteren Chip getragen wird, und wobei der Chipstapel eine Versatzhöhe aufweist; einen Interposer, der auf der Chipseite angeordnet ist und den Chipstapel umgibt, wobei der Interposer der Versatzhöhe entspricht; und ein oberes Paket, das auf dem Interposer angeordnet ist, wobei das obere Paket zumindest eine mikroelektronische Vorrichtung umfasst; und ein Vorrichtungsgehäuse, das das obere Paket enthält.
  25. Rechensystem nach Anspruch 25, wobei das Rechensystem ein Teil eines aus einem Mobiltelefon, einem Pager, einem tragbaren Computer, einem Desktop-Computer und einem Zweiweg-Funkgerät ist.
DE112010002692.0T 2009-06-26 2010-05-04 Stapelchip-Pakete in einer Paket-auf-Paket-Vorrichtung, Verfahren zu ihrem Zusammensetzen, und Systeme, die sie enthalten. Active DE112010002692B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/459,226 2009-06-26
US12/459,226 US20100327419A1 (en) 2009-06-26 2009-06-26 Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
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Publications (3)

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WO (1) WO2010151375A1 (de)

Families Citing this family (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101313391B1 (ko) 2004-11-03 2013-10-01 테세라, 인코포레이티드 적층형 패키징
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP5714564B2 (ja) 2009-03-30 2015-05-07 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 上部ポストパッシベーション技術および底部構造技術を使用する集積回路チップ
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
KR101678539B1 (ko) * 2010-07-21 2016-11-23 삼성전자 주식회사 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
US20120020040A1 (en) * 2010-07-26 2012-01-26 Lin Paul T Package-to-package stacking by using interposer with traces, and or standoffs and solder balls
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
TWI462200B (zh) * 2011-03-03 2014-11-21 Advanced Semiconductor Eng 半導體封裝結構及其製作方法
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
CN103748678B (zh) * 2011-08-16 2016-09-14 英特尔公司 用于大底座封装和大管芯层叠封装结构的偏移中介层
US9000577B2 (en) 2011-09-30 2015-04-07 Intel Corporation Interlayer communications for 3D integrated circuit stack
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US9412689B2 (en) 2012-01-24 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and method
US9691636B2 (en) * 2012-02-02 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer frame and method of manufacturing the same
US8946072B2 (en) * 2012-02-02 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. No-flow underfill for package with interposer frame
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8981559B2 (en) 2012-06-25 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
JP5959097B2 (ja) 2012-07-03 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US10115671B2 (en) 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
US9086452B2 (en) * 2012-08-10 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit and method for wireless information access thereof
US9431064B2 (en) * 2012-11-02 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and cache circuit configuration
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US9136159B2 (en) * 2012-11-15 2015-09-15 Amkor Technology, Inc. Method and system for a semiconductor for device package with a die-to-packaging substrate first bond
US10714378B2 (en) 2012-11-15 2020-07-14 Amkor Technology, Inc. Semiconductor device package and manufacturing method thereof
US9040349B2 (en) 2012-11-15 2015-05-26 Amkor Technology, Inc. Method and system for a semiconductor device package with a die to interposer wafer first bond
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9704780B2 (en) * 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9237648B2 (en) 2013-02-25 2016-01-12 Invensas Corporation Carrier-less silicon interposer
US9768048B2 (en) 2013-03-15 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structure
US9484327B2 (en) 2013-03-15 2016-11-01 Qualcomm Incorporated Package-on-package structure with reduced height
CN104051411B (zh) * 2013-03-15 2018-08-28 台湾积体电路制造股份有限公司 叠层封装结构
KR20140119522A (ko) 2013-04-01 2014-10-10 삼성전자주식회사 패키지-온-패키지 구조를 갖는 반도체 패키지
US8941225B2 (en) * 2013-04-18 2015-01-27 Sts Semiconductor & Telecommunications Co., Ltd. Integrated circuit package and method for manufacturing the same
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
KR101550496B1 (ko) * 2013-07-24 2015-09-04 에스티에스반도체통신 주식회사 적층형 반도체패키지 및 그 제조방법
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9305853B2 (en) * 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package
US9455211B2 (en) 2013-09-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with openings in buffer layer
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9018040B2 (en) 2013-09-30 2015-04-28 International Business Machines Corporation Power distribution for 3D semiconductor package
US10153180B2 (en) 2013-10-02 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bonding structures and methods
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9691693B2 (en) 2013-12-04 2017-06-27 Invensas Corporation Carrier-less silicon interposer using photo patterned polymer as substrate
EP3087599A4 (de) 2013-12-23 2017-12-13 Intel Corporation Package-on-package-architektur und verfahren zur herstellung
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US10056267B2 (en) * 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9230936B2 (en) 2014-03-04 2016-01-05 Qualcomm Incorporated Integrated device comprising high density interconnects and redistribution layers
CN106462788B (zh) * 2014-03-18 2020-07-07 惠普发展公司，有限责任合伙企业 安全元件
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9881859B2 (en) * 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TWI660476B (zh) * 2014-07-11 2019-05-21 矽品精密工業股份有限公司 封裝結構及其製法
KR102240704B1 (ko) * 2014-07-15 2021-04-15 삼성전기주식회사 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US10453785B2 (en) 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
US10354974B2 (en) * 2014-12-11 2019-07-16 Mediatek Inc. Structure and formation method of chip package structure
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
WO2016099446A1 (en) * 2014-12-15 2016-06-23 Intel Corporation Opossum-die package-on-package apparatus
KR20160090241A (ko) * 2014-12-16 2016-07-29 인텔 코포레이션 스택형 전자 디바이스를 포함하는 전자 어셈블리
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
US9418926B1 (en) * 2015-05-18 2016-08-16 Micron Technology, Inc. Package-on-package semiconductor assemblies and methods of manufacturing the same
US10211160B2 (en) 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier
US20170092618A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Package topside ball grid array for ultra low z-height
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9666560B1 (en) 2015-11-25 2017-05-30 Invensas Corporation Multi-chip microelectronic assembly with built-up fine-patterned circuit structure
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
US9576942B1 (en) 2015-12-18 2017-02-21 Intel Corporation Integrated circuit assembly that includes stacked dice
US10388636B2 (en) * 2015-12-21 2019-08-20 Intel Corporation Integrating system in package (SIP) with input/output (IO) board for platform miniaturization
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9576933B1 (en) * 2016-01-06 2017-02-21 Inotera Memories, Inc. Fan-out wafer level packaging and manufacturing method thereof
KR102595276B1 (ko) * 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
CN106971993B (zh) * 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
US10177131B2 (en) * 2016-03-02 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
CN106098676A (zh) * 2016-08-15 2016-11-09 黄卫东 多通道堆叠封装结构及封装方法
EP3503091A4 (de) * 2016-08-17 2019-08-07 Sony Corporation Dialogsteuerungsvorrichtung und -verfahren
RU168167U1 (ru) * 2016-08-18 2017-01-23 Общество с ограниченной ответственностью "ТЭК электроникс" Печатная плата с массивным компонентом
US20200066701A1 (en) * 2016-09-28 2020-02-27 Intel Corporation Stacked chip package having substrate interposer and wirebonds
US10729000B2 (en) * 2016-09-28 2020-07-28 Intel Corporation Thermal conductivity for integrated circuit packaging
KR101973431B1 (ko) * 2016-09-29 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
CN110088884A (zh) * 2016-11-30 2019-08-02 深圳修远电子科技有限公司 集成电路多芯片层叠封装结构以及方法
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
WO2018125170A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Semiconductor package having wafer-level active die and external die mount
TWI637536B (zh) * 2017-02-24 2018-10-01 矽品精密工業股份有限公司 電子封裝結構及其製法
US20180315725A1 (en) * 2017-04-26 2018-11-01 Nanya Technology Corporation Package structure having bump with protective anti-oxidation coating
US10950535B2 (en) * 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
US10685922B2 (en) 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
US10178755B2 (en) 2017-05-09 2019-01-08 Unimicron Technology Corp. Circuit board stacked structure and method for forming the same
US10714448B2 (en) 2017-05-09 2020-07-14 Unimicron Technology Corp. Chip module with porous bonding layer and stacked structure with porous bonding layer
US10757800B1 (en) 2017-06-22 2020-08-25 Flex Ltd. Stripline transmission lines with cross-hatched pattern return plane, where the striplines do not overlap any intersections in the cross-hatched pattern
KR102468765B1 (ko) * 2017-11-29 2022-11-22 삼성전자주식회사 반도체 패키지 구조체 및 이를 포함하는 반도체 모듈
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
KR102586794B1 (ko) 2018-06-08 2023-10-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10903155B2 (en) * 2018-06-20 2021-01-26 Intel Corporation Vertical modular stiffeners for stacked multi-device packages
US11224117B1 (en) 2018-07-05 2022-01-11 Flex Ltd. Heat transfer in the printed circuit board of an SMPS by an integrated heat exchanger
KR102568705B1 (ko) 2018-10-05 2023-08-22 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR102540829B1 (ko) 2018-10-05 2023-06-08 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
CN111092062B (zh) * 2018-10-24 2021-06-08 欣兴电子股份有限公司 晶片封装结构及其制造方法
US10964660B1 (en) 2018-11-20 2021-03-30 Flex Ltd. Use of adhesive films for 3D pick and place assembly of electronic components
CN111312665B (zh) * 2018-12-12 2022-02-22 欣兴电子股份有限公司 封装结构及其制造方法
US10896877B1 (en) * 2018-12-14 2021-01-19 Flex Ltd. System in package with double side mounted board
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
KR102431331B1 (ko) * 2019-04-04 2022-08-11 주식회사 네패스 반도체 패키지 및 그 제조 방법
TWI791881B (zh) * 2019-08-16 2023-02-11 矽品精密工業股份有限公司 電子封裝件及其組合式基板與製法
JP6930793B2 (ja) * 2019-10-28 2021-09-01 Ｎｅｃスペーステクノロジー株式会社 モジュール構造およびモジュールの製造方法
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
KR102643424B1 (ko) * 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지
US11735538B2 (en) * 2020-02-17 2023-08-22 Wolfspeed, Inc. Semiconductor having a backside wafer cavity for radio frequency (RF) passive device integration and/or improved cooling and process of implementing the same
KR20210104364A (ko) * 2020-02-17 2021-08-25 삼성전자주식회사 반도체 패키지
TW202201673A (zh) * 2020-03-17 2022-01-01 新加坡商安靠科技新加坡控股私人有限公司 半導體裝置和製造半導體裝置的方法
US11715699B2 (en) 2020-03-17 2023-08-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11764179B2 (en) * 2020-08-14 2023-09-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11942386B2 (en) * 2020-08-24 2024-03-26 Texas Instruments Incorporated Electronic devices in semiconductor package cavities
TWI740733B (zh) * 2020-09-30 2021-09-21 創意電子股份有限公司 半導體器件的介面及用於排列結合半導體器件的介面的方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399898A (en) 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
US6890798B2 (en) 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
JP3854054B2 (ja) * 2000-10-10 2006-12-06 株式会社東芝 半導体装置
US20020074637A1 (en) 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
US6848177B2 (en) 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
TW546795B (en) * 2002-06-04 2003-08-11 Siliconware Precision Industries Co Ltd Multichip module and manufacturing method thereof
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
TWI290365B (en) * 2002-10-15 2007-11-21 United Test Ct Inc Stacked flip-chip package
JP2004273706A (ja) * 2003-03-07 2004-09-30 Sony Corp 電子回路装置
KR20050112122A (ko) * 2003-04-07 2005-11-29 이비덴 가부시키가이샤 다층프린트배선판
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
JP3939707B2 (ja) * 2004-03-29 2007-07-04 シャープ株式会社 樹脂封止型半導体パッケージおよびその製造方法
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
KR100639701B1 (ko) 2004-11-17 2006-10-30 삼성전자주식회사 멀티칩 패키지
US7279786B2 (en) * 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
US8089143B2 (en) * 2005-02-10 2012-01-03 Stats Chippac Ltd. Integrated circuit package system using interposer
US7429786B2 (en) 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7528474B2 (en) * 2005-05-31 2009-05-05 Stats Chippac Ltd. Stacked semiconductor package assembly having hollowed substrate
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
JP4322844B2 (ja) * 2005-06-10 2009-09-02 シャープ株式会社 半導体装置および積層型半導体装置
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
KR100661297B1 (ko) * 2005-09-14 2006-12-26 삼성전기주식회사 리지드-플렉시블 패키지 온 패키지용 인쇄회로기판 및 그제조방법
JP2007123705A (ja) * 2005-10-31 2007-05-17 Elpida Memory Inc 積層型半導体装置及びその製造方法
KR100697553B1 (ko) * 2005-12-19 2007-03-21 삼성전자주식회사 멀티 스택 패키지 및 이의 제조 방법
JP4753725B2 (ja) 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
DE102006033702B3 (de) * 2006-07-20 2007-12-20 Infineon Technologies Ag Herstellungsverfahren für eine elektronische Schaltung in einer Package-on-Package-Konfiguration und elektronisches Bauelement in einer solchen Konfiguration
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
KR100817075B1 (ko) * 2006-11-09 2008-03-26 삼성전자주식회사 멀티스택 패키지 및 그 제조 방법
KR100843214B1 (ko) * 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
JP2008166527A (ja) * 2006-12-28 2008-07-17 Spansion Llc 半導体装置およびその製造方法
KR101332861B1 (ko) * 2007-01-03 2013-11-22 삼성전자주식회사 아이씨 패키지 및 그 제조방법
US7829990B1 (en) * 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
RU2335822C1 (ru) * 2007-01-25 2008-10-10 Закрытое акционерное общество "Научно-производственное объединение "НИИТАЛ" Многокристальный модуль
US20080258286A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated High Input/Output, Low Profile Package-On-Package Semiconductor System
KR100923562B1 (ko) * 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
US8852986B2 (en) 2007-05-16 2014-10-07 Stats Chippac Ltd. Integrated circuit package system employing resilient member mold system technology
US7872356B2 (en) 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
US7888798B2 (en) 2007-05-16 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor devices including interlayer conductive contacts and methods of forming the same
US7635914B2 (en) * 2007-05-17 2009-12-22 Texas Instruments Incorporated Multi layer low cost cavity substrate fabrication for pop packages
US7824960B2 (en) * 2007-05-22 2010-11-02 United Test And Assembly Center Ltd. Method of assembling a silicon stack semiconductor package
US7841080B2 (en) * 2007-05-30 2010-11-30 Intel Corporation Multi-chip packaging using an interposer with through-vias
US8586465B2 (en) * 2007-06-07 2013-11-19 United Test And Assembly Center Ltd Through silicon via dies and packages
KR100871381B1 (ko) 2007-06-20 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 칩 스택 패키지
US7687899B1 (en) * 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7800212B2 (en) * 2007-12-27 2010-09-21 Stats Chippac Ltd. Mountable integrated circuit package system with stacking interposer
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US9818680B2 (en) * 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same

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