DE102012109374B4 - Halbleitergehäuse und Verfahren zum Herstellen desselben - Google Patents

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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

Halbleitergehäuse, das aufweist:ein internes Gehäuse (1000) mit mindestens einem Halbleiterchip (100), wobei der mindestens eine Halbleiterchip (100) mit einer internen Versiegelung (300) versiegelt ist;ein externes Substrat (2000), auf dem das interne Gehäuse (1000) angeordnet ist; undeine externe Versiegelung (3000), die das interne Gehäuse (1000) versiegelt, wobei ein Elastizitätsmodul der internen Versiegelung (300) kleiner als ein Elastizitätsmodul der externen Versiegelung (3000) ist, undwobei kein Element des mindestens einen Halbleiterchips (100) durch die interne Versiegelung (300) zu der externen Versiegelung (3000) durchtritt.

Description

  • Hintergrund
  • Die erfinderische Idee bezieht sich auf Halbleitergehäuse und insbesondere auf Halbleitergehäuse mit reduzierter Verspannung und/oder Verfahren zum Herstellen derselben.
  • Im Allgemeinen unterlaufen Halbleiterchips, die durch ein Durchführen mehrerer Halbleiterverfahren auf einem Wafer gebildet werden, einem Häusungsverfahren, um dadurch ein Halbleitergehäuse zu bilden. Ein Halbleitergehäuse kann einen Halbleiterchip, eine Leiterplatte (PCB), auf der der Halbleiterchip aufgebracht ist, einen Bonddraht oder einen Bump, der den Halbleiterchip mit dem PCB elektrisch verbindet, und eine Versiegelung, die den Halbleiterchip versiegelt, enthalten. Mit einer höheren Integrationsdichte von Halbleitergehäusen wird die Zuverlässigkeit und Praktikabilität der Halbleitergehäuse gewünscht.
  • Die US 2010 / 0 261 311 A1 offenbart die Erzeugung eines Chipstapels durch Stapeln einer Vielzahl von Halbleiterchips, während jeweilige Durchgangselektroden der Halbleiterchips miteinander verbunden werden, und Bilden einer ersten Versiegelungsharzschicht zum Bedecken der Peripherie der Vielzahl von gestapelten Halbleiterchips und Füllen von Lücken zwischen den Halbleitern Chips. Anschließend wird der Chipstapel auf einer Trägerplatine oder einer Verdrahtungsplatine befestigt, die mit einer vorbestimmten Verdrahtung ausgebildet ist.
  • Die US 2009 / 0 302 435 A1 offenbart mehrere gestapelte Halbleiterwafer, welche jeweils mehrere Halbleiterchips enthalten. Die Halbleiterchips weisen jeweils eine leitende Durchkontaktierung auf, die durch den Chip hindurch gebildet ist. Zwischen dem Halbleiterchip wird eine Lücke erzeugt. Ein leitfähiges Material wird in einem unteren Abschnitt des Spalts abgeschieden. In der Lücke und über dem Halbleiterchip wird ein Isoliermaterial abgeschieden. Ein Teil des Isoliermaterials in der Lücke wird entfernt, um eine Vertiefung zwischen jedem Halbleiterchip zu bilden, die sich zu dem leitfähigen Material erstreckt. Über dem Isoliermaterial und in der Vertiefung wird eine Abschirmschicht gebildet, um das leitfähige Material zu kontaktieren. Die Abschirmungsschicht isoliert den Halbleiterchip von Inter-Device-Interferenzen. Ein Substrat wird als Aufbaustruktur auf dem Halbleiterchip angrenzend an das leitfähige Material gebildet. Das leitfähige Material ist elektrisch mit einem Massepunkt im Substrat verbunden. Der Spalt wird vereinzelt, um den Halbleiterchip zu trennen.
  • Die US 7 259 455 B2 offenbart eine Halbleitervorrichtung mit einem bereitgestellten Halbleiterchip, der ein Halbleitersubstrat und eine darauf gebildete mehrschichtige Verbindungsstruktur enthält, wobei die mehrschichtige Verbindungsstruktur einen isolierenden Zwischenschichtfilm mit einer kleineren relativen Dielektrizitätskonstante als ein SiO2-Film enthält, eine einkapselnde Harzschicht, die eine Hauptoberfläche des Halbleiterchips auf einer Seite der mehrschichtigen Verbindungsstruktur bedeckt und eine Seitenoberfläche des Halbleiterchips bedeckt, und eine spannungsabbauende Harzschicht, die zwischen dem Halbleiterchip und der einkapselnden Harzschicht eingefügt ist, bedeckt zumindest einen Teil einer Kante des Halbleiterchips auf der Seite der mehrschichtigen Verbindungsstruktur und hat einen kleineren Young-Modul als die einkapselnde Harzschicht.
  • Die US 2009 / 0 179 317 A1 offenbart die Möglichkeit, das Verziehen zum Zeitpunkt der Harzhärtung zu begrenzen und eine geringere Dicke zu erzielen. Ein Halbleiterbauelement umfasst: einen ersten Chip mit einem MEMS-Bauelement und einem ersten Pad, das auf einer oberen Fläche des MEMS-Bauelements gebildet ist, wobei das erste Pad elektrisch mit dem MEMS-Bauelement verbunden ist; einen zweiten Chip mit einem Halbleiterbauelement und einem zweiten Pad, das auf einer oberen Fläche des Halbleiterbauelements gebildet ist, wobei das zweite Pad elektrisch mit dem Halbleiterbauelement verbunden ist; und einen Klebstoffabschnitt mit einer gestapelten Struktur und Verbinden einer Seitenfläche des ersten Chips und einer Seitenfläche des zweiten Chips, wobei die gestapelte Struktur einen ersten Klebstofffilm, der durch Hinzufügen eines ersten Materialkonstanten-Modifizierers zu einem ersten Harz gebildet wird, und einen zweiten Klebefilm umfasst, gebildet durch Zugabe eines zweiten Materialkonstanten-Modifizierers zu einem zweiten Harz.
  • Kurzfassung
  • Die erfinderische Idee sieht ein Halbleitergehäuse mit reduzierter Verspannung vor, das auf einfache Weise in einem Halbleiterhäusungsverfahren verarbeitet werden kann und das einen Verzug reduziert oder effektiv vermeidet, und/oder ein Verfahren zum Herstellen des Halbleitergehäuses vor.
  • Gemäß einer beispielhaften Ausführungsform der erfinderischen Idee kann ein Halbleitergehäuse ein internes Gehäuse mit mindestens einem Halbleiterchip und versiegelt mit einer internen Versiegelung, ein externes Substrat, auf dem das interne Gehäuse aufgebracht ist, und eine externe Versiegelung, die das interne Gehäuse versiegelt, wobei die interne Versiegelung und die externe Versiegelung verschiedene Elastizitätsmoduli besitzen, aufweisen.
  • Erfindungsgemäß tritt dabei kein Element des zumindest einen Halbleiterchips durch die interne Versiegelung zu der externen Versiegelung durch.
  • Der Elastizitätsmodul der internen Versiegelung kann kleiner als der Elastizitätsmodul der externen Versiegelung sein.
  • Die interne Versiegelung kann mindestens eines von einem Material auf Siliziumbasis, ein duroplastisches Material, ein thermoplastisches Material und ein UV-härtendes Material aufweisen und die externe Versiegelung kann mindestens eines von einem Material auf Epoxidbasis, einem duroplastischen Material, einem thermoplastischen Material und einem UV-härtenden Material aufweisen.
  • Wenn der mindestens eine Halbleiterchip einer Mehrzahl von Halbleiterchips entspricht, können einige Speicherchips sein und die anderen können Logik-Chips sein.
  • Das interne Gehäuse kann Silizium-Durchkontaktierungen (TSVs) und ein internes Substrat mit einer Unterseite aufweisen, auf der ein Anschlusskörper, der mit den TSVs gekoppelt ist, gebildet ist. Der mindestens eine Halbleiterchip kann sich auf dem internen Substrat befinden und mit dem Anschlusskörper über die TSVs verbunden sein. Das interne Substrat kann auf dem externen Substrat mit einem Anschlusskörper montiert sein. Wenn der mindestens eine Halbleiterchip einer Mehrzahl von Halbleiterchips entspricht, können die Halbleiterchips einen gestapelten Bereich bilden, der in einer Multilayer-Struktur auf dem internen Substrat gebildet ist.
  • Das interne Substrat kann aus einem aktiven Wafer gebildet sein, der eine Mehrzahl von Halbleiterchips aufweist, die das interne Gehäuse bilden, oder kann aus einem Interposer-Substrat gebildet sein, das eine Mehrzahl von Interposer-Einheiten aufweist, die das interne Gehäuse bilden.
  • Das interne Gehäuse kann ein Wafer-Level-Package (WLP) ohne interne Substrate sein. Das interne Gehäuse kann eine Fan-In- oder Fan-Out-Struktur aufweisen.
  • Gemäß einer beispielhaften Ausführungsform der erfinderischen Idee kann ein Halbleitergehäuse ein internes Substrat mit einem TSV darin, einen gestapelten Chip-Bereich auf dem internen Substrat, eine interne Versiegelung, die den gestapelten Chip-Bereich versiegelt, ein externes Substrat, auf dem das interne Substrat aufgebracht ist, und eine externe Versiegelung, die das interne Substrat versiegelt, den gestapelten Chip-Bereich und die interne Versiegelung aufweisen. Die externe Versiegelung weist einen Elastizitätsmodul größer als die interne Versiegelung auf. Der gestapelte Chip-Bereich kann ein Stapel von mindestens einen Halbleiterchip sein.
  • Gemäß einer beispielhaften Ausführungsform der erfinderischen Idee kann ein Verfahren zum Herstellen eines Halbleitergehäuses ein Bilden eines internen Gehäuses durch Versiegeln mindestens eines Halbleiterchips mit einer internen Versiegelung, ein Aufbringen des internen Gehäuses auf ein externes Substrat und ein Versiegeln des internen Gehäuses mit einer externen Versiegelung mit einem Elastizitätsmodul größer als die interne Versiegelung aufweisen.
  • Das Bilden eines internen Gehäuses kann ein Bilden eines internen Substrats, wobei das interne Substrat eine Silizium-Durchkontaktierung (TSV) aufweist, ein Bilden einer Mehrzahl von gestapelten Chip-Bereichen auf dem internen Substrat, wobei jeder der Mehrzahl von gestapelten Chip-Bereichen einen Stapel von Halbleiterchips aufweist, ein Versiegeln der Mehrzahl von gestapelten Chip-Bereichen unter Verwenden der internen Versiegelung und Teilen der versiegelten Mehrzahl von geteilten Chip-Bereichen in individuelle interne Gehäuse aufweisen und jedes der internen Gehäuse weist mindestens einen der gestapelten Chip-Bereiche auf.
  • Das Bilden eines internen Gehäuses kann ein Herstellen eines Basis-Wafers, wobei der Basis-Wafer eine Silizium-Durchkontaktierung (TSV) und einen Anschlusskörper aufweist, des Anschlusskörpers, wobei der Anschlusskörper auf der Unterseite des Basis-Wafers und mit der TSV verbunden ist, Anbringen des Basis-Wafers an ein erstes Trägersubstrat, derart, dass die Unterseite der Basis-Wafer dem ersten Trägersubstrat gegenüber liegt, Bilden einer Mehrzahl von gestapelten Chip-Bereichen, wobei jeder der Mehrzahl von gestapelten Chip-Bereichen einen Stapel von Halbleiterchips auf einer Oberfläche des Basis-Wafers aufweist, Versiegelung der Mehrzahl von gestapelten Chip-Bereichen mit der internen Versiegelung und Freilegen des Anschlusskörpers durch Entfernen des ersten Trägersubstrats von dem Basis-Wafer aufweisen. Das Bilden eines internen Gehäuses kann ferner ein Aufbringen eines zweiten Trägersubstrats auf Oberflächen von mindestens einem der Mehrzahl von gestapelten Chip-Bereichen und der internen Versiegelung, ein Durchführen einer Electrical-Die-Sort-(EDS)-Prüfung auf den gestapelten Chip-Bereichen über den Anschlusskörper, Teilen der versiegelten gestapelten Chip-Bereiche in individuelle interne Gehäuse, wobei jedes der internen Gehäuse mindestens einen der Mehrzahl der gestapelten Chip-Bereiche aufweist, und ein Lösen der internen Gehäuse von dem zweiten Trägersubstrat aufweisen.
  • Das Bilden eines internen Gehäuses kann ein Herstellen eines Basis-Wafers, wobei der Basis-Wafer eine Mehrzahl von internen Einheits-Substraten aufweist, wobei jedes der internen Einheits-Substrate mindestens eine Silizium-Durchkontaktierung (TSV) und mindestens einen Anschlusskörper aufweist, wobei der mindestens eine Anschlusskörper auf eine Unterseite von jedem der internen Einheits-Substrate aufgebracht ist, ein Teilen des Basis-Wafers in eine Mehrzahl von interne Einheits-Substrate, ein Aufbringen von mindestens einem der internen Einheits-Substrate auf ein erstes Trägersubstrat, derart, dass mindestens ein Anschlusskörper dem ersten Trägersubstrat gegenüber steht, ein Bilden mindestens eines gestapelten Chip-Bereichs auf mindestens einem der internen Einheits-Substrate, wobei der mindestens eine gestapelte Chip-Bereich den mindestens einen Halbleiterchip aufweist, ein Versiegeln mindestens eines der internen Einheits-Substrate und des mindestens einen gestapelten Chip-Bereichs mit der internen Versiegelung und Freilegen des Anschlusskörpers durch Entfernen des ersten Trägersubstrats von den internen Einheits-Substraten aufweisen. Das Bilden eines internen Gehäuses kann ferner ein Aufbringen eines zweiten Trägersubstrats auf Oberflächen von mindestens einem der gestapelten Chip-Bereiche und einer internen Versiegelung, ein Durchführen einer EDS-Prüfung auf dem mindestens einen gestapelten Chip-Bereich über den mindestens einen Anschlusskörper, ein Teilen des versiegelten internen Einheits-Substrats und des versiegelten mindestens einen gestapelten Chip-Bereichs in individuelle interne Gehäuse, wobei jedes der individuellen Gehäuse den mindestens einen gestapelten Chip-Bereich aufweist, und ein Entfernen der internen Gehäuse von dem zweiten Trägersubstrat aufweisen.
  • Gemäß einer beispielhaften Ausführungsform der erfinderischen Idee kann ein Verfahren zum Herstellen eines Halbleitergehäuses ein Bilden eines internen Substrats, wobei das interne Substrat eine Silizium-Durchkontaktierung (TSV) aufweist, ein Bilden einer Mehrzahl von gestapelten Chip-Bereichen, wobei jeder der Mehrzahl von gestapelten Chip-Bereichen durch Stapeln von mindestens einem Halbleiterchip auf dem internen Substrat gebildet wird, ein Versiegeln der gestapelten Chip-Bereiche mit einer internen Versiegelung, ein Teilen der versiegelten geteilten Chip-Bereiche in individuelle interne Gehäuse, wobei jedes der internen Gehäuse mindestens einen von den gestapelten Chip-Bereichen aufweist, ein Aufbringen einer Mehrzahl von internen Gehäusen auf einem externen Substrat, ein Versiegeln der Mehrzahl von den internen Gehäusen mit einer externen Versiegelung mit einem größeren Elastizitätsmodul als die interne Versiegelung und ein Teilen der versiegelten internen Gehäuse in individuelle Halbleitergehäuse, wobei jedes der Halbleitergehäuse mindestens eines der Mehrzahl von internen Gehäusen aufweist, aufweisen.
  • Das Verfahren kann ferner ein Durchführen einer EDS-Prüfung an der Mehrzahl der internen Gehäuse vor dem Teilen der versiegelten Gehäuse in individuelle interne Gehäuse aufweisen.
  • Kurzbeschreibung der Zeichnungen
  • Beispielhafte Ausführungsformen der erfinderischen Idee werden durch die folgende detaillierte Beschreibung in Verbindung mit den beigefügten Zeichnungen einleuchtender verstanden werden, in denen:
    • die 1 bis 14 Schnittansichten von Halbleitergehäusen gemäß einigen beispielhaften Ausführungsformen der erfinderischen Idee sind;
    • die 15A bis 15J Schnittansichten sind, die ein Verfahren zum Herstellen des in der 5 veranschaulichten Halbleitergehäuses gemäß einer beispielhaften Ausführungsform der erfinderischen Idee veranschaulichen;
    • die 16A bis 16E Schnittansichten sind, die ein Verfahren zum Herstellen des in der 7 veranschaulichten Halbleitergehäuses gemäß einer beispielhaften Ausführungsform der erfinderischen Idee veranschaulichen;
    • die 17A bis 17I Schnittansichten sind, die ein Verfahren zum Herstellen des in der 12 veranschaulichten Halbleitergehäuses gemäß einer beispielhaften Ausführungsform der erfinderischen Idee veranschaulichen;
    • die 18 ein schematisches Diagramm einer Speicherkarte mit einem Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee ist;
    • die 19 ein Blockdiagramm eines elektronischen Systems mit einem Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee ist;
    • die 20 eine Querschnittsansicht einer Festkörperlaufwerks(SSD)-Vorrichtung ist, bei dem ein Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee angewendet wird; und
    • die 21 eine schematische perspektivische Ansicht eines elektronischen Gerätes ist, bei dem ein Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee angewendet wird.
  • Es sollte beachtet werden, dass diese Figuren beabsichtigt sind, um die allgemeinen Eigenschaften von Verfahren, Strukturen und/oder Materialien, die in bestimmten beispielhaften Ausführungsformen verwendet werden, zu veranschaulichen und, um die im Folgenden bereit gestellte schriftliche Beschreibung zu ergänzen. Diese Zeichnungen sind jedoch nicht maßstabsgetreu und können die exakten Struktur- und Ausführungseigenschaften von jeder bereit gestellten Ausbildungsform nicht genau wieder spiegeln und sollten nicht als den Umfang von Werten oder Eigenschaften von beispielhaften Ausführungsformen definierend oder beschränkend betrachtet werden. Die relativen Stärken und Positionen von Molekülen, Schichten, Bereichen und/oder strukturellen Elementen können zum Beispiel der Klarheit halber eingeschränkt oder übertrieben dargestellt sein. Das Verwenden von ähnlichen oder gleichen Bezugszeichen in unterschiedlichen Zeichnungen wird beabsichtigt, um das Vorhandensein von ähnlichen oder gleichen Elementen oder Eigenschaften anzugeben.
  • Detaillierte Beschreibung der Ausführungsformen
  • Die erfinderische Idee wird nun in Bezug auf die angehängten Zeichnungen genauer beschrieben werden, in denen beispielhafte Ausführungsformen der erfinderischen Idee gezeigt sind. Die erfinderische Idee kann jedoch in vielen verschiedenen Formen verkörpert werden und sollte nicht als beschränkend auf zuvor hier beschriebene beispielhafte Ausführungsformen aufgefasst werden; vielmehr sind diese beispielhaften Ausführungsformen vorgesehen, dass diese Offenbarung gründlich und vollständig ist.
  • Wenn ein Element im Folgenden als „verbunden“ mit einem anderen Element bezeichnet wird, kann es direkt verbunden sein mit einem anderen Element oder es können dazwischen liegende Elemente vorhanden sein. Im Gegensatz dazu sind, wenn ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element beschrieben wird, keine dazwischen liegenden Elemente vorhanden. Wie hier verwendet wird, beinhaltet der Begriff „und/oder“ irgendeine oder alle Kombinationen von einem oder mehreren der in Verbindung gebrachten aufgelisteten Begriffe. Andere Wörter, die verwendet werden, um Beziehungen zwischen Elementen oder Schichten zu beschreiben, sollten in einer ähnlichen Weise interpretiert werden (zum Beispiel „zwischen“ versus „unmittelbar zwischen“, „angrenzend“ versus „unmittelbar angrenzend“, „auf“ versus „unmittelbar auf“). In ähnlicher Weise kann, wenn ein Element als „auf“ einem anderen Element oder einer Schicht bezeichnet wird, das Element unmittelbar auf einem anderen Element oder es können dazwischen liegende Elemente vorhanden sein.
  • In den Zeichnungen ist die Struktur oder die Größe von jedem Element zur Verdeutlichung und zum Vorteil der Erklärung übertrieben und nicht in der Beschreibung enthaltene Bereiche werden nicht veranschaulicht. Gleiche Bezugszeichen beziehen sich durchgehend durch die Beschreibung auf gleiche Elemente. Die Fachsprache, die hier verwendet wird, hat nur das Ziel, bestimmte Ausführungsformen zu beschreiben und beabsichtigt nicht, begrenzend auf die Ausführungsformen zu wirken. Ausdrücke wie zum Beispiel „mindestens einer/eine/eines von“ verändern die gesamte Liste von Elementen und verändern nicht die einzelnen Elemente der Liste, wenn sie einer Liste von Elementen voran gehen.
  • Es ist selbstverständlich, dass obwohl die Begriffe „erster/erste/erstes“, „zweiter/zweite/zweites“ etc. hier verwendet werden können, um eine Mehrzahl von Elementen, Komponenten, Bereiche, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte nicht durch diese Begriffe beschränkt werden. Diese Begriffe werden nur verwendet, um ein Element, Komponente, Bereich, Schicht oder Abschnitt von einem anderen Element, einer Komponente, einem Bereich, einer Schicht oder einem Abschnitt zu unterscheiden. Deshalb könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder ein erster Abschnitt der weiter unten behandelt wird, als ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht oder ein zweiter Abschnitt bezeichnet werden, ohne von der Lehre der beispielhaften Ausführungsformen abzuweichen.
  • Räumlich relative Begriffe wie zum Beispiel „unterhalb“, „darunter“, „unterer/untere/unteres“, „über“, „oberer/obere/oberes“ und dergleichen können hier zur Erleichterung der Beschreibung verwendet werden, um ein Element oder eine Eigenschaftsbeziehung zu einem anderen Element oder Eigenschaft oder zu anderen Elementen oder Eigenschaften, so wie es in den Zeichnungen veranschaulicht ist. Es ist selbstverständlich, dass die räumlich relativen Begriffe beabsichtigt sind, um unterschiedliche Ausrichtungen der Vorrichtung im Einsatz oder Betrieb zusätzlich zu der in den Figuren beschriebenen Ausrichtung zu umfassen. Wenn zum Beispiel die Vorrichtung in den Zeichnungen umgedreht wird, würden Elemente, die als „unter“ oder „unterhalb“ weiterer Elemente oder Eigenschaften beschrieben werden, dann als „oberhalb“ der weiteren Elemente oder Eigenschaften ausgerichtet sein. Demzufolge kann der beispielhafte Begriff „unter“ oder „unterhalb“ sowohl eine Ausrichtung oberhalb und unterhalb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90° oder andere Ausrichtungen gedreht) und die räumlich relativen hier verwendeten Deskriptoren können entsprechend aufgefasst werden.
  • Die hierin verwendete Fachsprache hat das Ziel, nur bestimmte Ausführungsformen zu beschreiben, und beabsichtigt nicht, auf beispielhafte Ausführungsformen beschränkt zu werden. So wie hier verwendet beabsichtigen die Singularformen „einer/eine/eines“ und „der/die/das“ auch die Pluralformen mit einzubeziehen, es sei denn der Zusammenhang weist anderweitig klar darauf hin. Es ist weiterhin selbstverständlich, dass die Begriffe „er/sie/es weist auf”, „aufweisend“, wenn sie hier verwendet werden, das Vorhandensein von bestimmten Eigenschaften, Ganzzahlen, Schritten, Betriebsabläufen, Elementen und/oder Komponenten schreiben, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehreren weiteren Eigenschaften, Ganzzahlen, Schritten, Betriebsabläufen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
  • Beispielhafte Ausführungsformen werden hier in Bezug auf Querschnittsabbildungen beschrieben, die schematische Abbildungen von idealisierten Ausführungsformen (und Zwischenstrukturen) von beispielhaften Ausführungsformen sind. Als solches sind Veränderungen der Form der Abbildungen als Ergebnis zum Beispiel von Herstellungstechniken und/oder Toleranzen zu erwarten. Folglich sollten beispielhafte Ausführungsformen nicht als begrenzend auf die besonderen Formen der Bereiche, die hierin veranschaulicht sind, interpretiert werden, sondern sollten Abweichungen in der Form zu Beispiel als Ergebnis des Herstellens mit einbeziehen. Ein implantierter Bereich, der als ein Rechteck veranschaulicht ist, kann zum Beispiel eher runde oder kurvenförmige Eigenschaften und/oder einen Gradient von einer implantierter Konzentration an seinen Kanten aufweisen, als einen binären Wechsel von einem implantierten zu einem nichtimplantierten Bereich. Ebenso kann ein verborgener Bereich, der durch eine Implantation gebildet wird, in einiger Implantation in dem Bereich zwischen dem verborgenen Bereich und der Oberfläche, durch die die Implantation stattfindet, resultieren. Folglich sind die in den Figuren veranschaulichten Bereiche schematischer Natur und ihre Formen beabsichtigen nicht, die tatsächliche Form eines Bereichs einer Vorrichtung zu veranschaulichen, und beabsichtigen nicht, den Umfang der beispielhaften Ausführungsformen zu beschränken. Es ist auch zu beachten, dass bei einigen alternativen Umsetzungen die berücksichtigten Funktionen/Handlungen nicht in der Reihenfolge der in den Figuren berücksichtigten auftreten können. Es können zum Beispiel zwei Figuren, die nacheinander dargestellt sind, in Realität im Wesentlichen gleichzeitig ausgeführt werden oder können in manchen Fällen in umgekehrter Reihenfolge ausgeführt werden, abhängig von den umfassten Funktionalitäten/Handlungen.
  • Wenn nicht anders definiert, haben alle Begriffe (technische und wissenschaftliche Begriffe mit einbeziehend) die hier verwendet werden die gleiche Bedeutung wie allgemein von einem Durchschnittsfachmann verstanden, an den sich die beispielhaften Ausführungsformen richten. Es ist ferner selbstverständlich, dass Begriffe wie solche in häufig verwendeten Wörterbüchern definierte als eine Bedeutung aufweisend interpretiert werden sollten, die einheitlich mit ihrer Bedeutung in dem Zusammenhang mit der betreffenden Technik ist, und werden nicht in einer idealisierten oder übermäßig formalen Bedeutung interpretiert werden, wenn hier nicht ausdrücklich so definiert ist.
  • Die 1 bis 14 sind Querschnittsansichten von Halbleitergehäusen 10000 bis 10000m gemäß beispielhaften Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 1 kann ein Halbleitergehäuse 10000 ein internes Gehäuse 1000, ein externes Substrat 2000 und eine externe Versiegelung 3000 aufweisen. Das interne Gehäuse 1000 kann auf dem externen Substrat 2000 aufgebracht sein und mit der externen Versiegelung 3000 versiegelt sein. Das interne Gehäuse 1000 kann ein internes Substrat 200, einen Halbleiterchip 100 und eine interne Versiegelung 300 aufweisen.
  • Das interne Substrat 200 kann einen Körperabschnitt 210, eine Passivierungsschicht 220, untere Flächen 230, Anschlusskörper 240, Silizium-Durchkontaktierungen (TSVs) 250 und obere Flächen 260 aufweisen. Das interne Substrat 200 kann basierend auf einem aktiven Wafer oder einem Interposer-Substrat gebildet werden. Der aktive Wafer bezeichnet einen Wafer, auf dem ein Halbleiterchip zum Beispiel ein Siliziumwafer gebildet sein kann.
  • Wenn das interne Substrat 200 basierend auf einem aktiven Wafer aufgebaut wird, kann der Körperabschnitt 210 ein Halbleitersubstrat (nicht dargestellt), eine integrierte Schaltkreis-Schicht (nicht dargestellt), eine Zwischenisolationsschicht (nicht dargestellt) und eine Zwischen-Metallisolationsschicht (nicht dargestellt) aufweisen. Eine Multilayer-Verdrahtungsschicht (nicht dargestellt) kann in der Zwischen-Metallisolationsschicht gebildet sein. Das Halbleitersubstrat kann einen Gruppe-IV-Materialwafer, zum Beispiel einen Siliziumwafer oder einen Gruppe-III-V-Verbindungswafer aufweisen. Das Halbleitersubstrat kann aus einem Einkristall-Wafer, zum Beispiel einem Einkristall-Siliziumwafer gemäß einem Bildungsverfahren gebildet werden. Jedoch ist das Halbleitersubstrat nicht auf einen Einkristall-Wafer beschränkt und folglich kann irgendein von einer Mehrzahl von Wafern, zum Beispiel ein Epitaxial-Wafer, ein polierter Wafer, ein geglühter Wafer und ein Silizium-Auf-Isolator-(SOI)-Wafer als Halbleitersubstrat verwendet werden. Der Epitaxial-Wafer bezeichnet einen Wafer, der durch Wachsen eines Kristallmaterials auf einem Einkristall-Siliziumsubstrat erhalten wird.
  • Wenn alternativ das interne Substrat 200 basierend auf einem aktiven Wafer gebildet wird, kann der Körperabschnitt 210 nur ein Halbleitersubstrat aufweisen. Dementsprechend kann der Körperabschnitt 210 keine integrierte Schaltkreisschicht, keine Zwischen-Isolationsschicht und keine Zwischen-Metall-Isolationsschicht aufweisen.
  • Wenn das interne Substrat 200 basierend auf einem Zwischensubstrat gebildet wird, kann der Körperabschnitt 210 schlichtweg als ein Trägersubstrat dienen und kann aus Silizium, Glas, Keramik, Plastik oder dergleichen gebildet sein.
  • Die Passivierungsschicht 220 kann auf einer Unterseite des Körpers 210 gebildet werden und kann den Körperabschnitt 210 von einem äußeren Einfluss schützen. Die Passivierungsschicht 220 kann aus einer Oxidschicht, einer Nitridschicht oder einer Doppelschicht, einer Oxidschicht und einer Nitridschicht gebildet werden. Die Oxidschicht oder Nitridschicht kann zum Beispiel eine Siliziumoxid-Schicht (SiO2) oder eine Siliziumnitrid-Schicht (SiNx) sein, die durch ein High-Densitiy-Plasma-Chemical-Vapor-Deposition-(HDP-CVD)-Verfahren gebildet wird.
  • Die unteren Flächen 230 können aus einem leitfähigen Material auf der Unterseite des Körpers 210 durch die Passivierungsschicht 220 gebildet werden und mit den TSVs 250 elektrisch gekoppelt sein. Obwohl die unteren Flächen 230 unmittelbar mit den TSVs 250 von der 1 gekoppelt sind, können die unteren Flächen 230 mit den TSVs 250 durch eine Verdrahtungsschicht (nicht dargestellt), die in dem Körperabschnitt 210 enthalten ist, gekoppelt werden. Ein unteres Bump-Metall (UBM) kann auf den unteren Flächen 230 gebildet werden. Die unteren Flächen 230 können aus Aluminium (Al), Kupfer (Cu) oder dergleichen aufgebaut sein und können durch Puls-Plating oder Direct-Current-Plating gebildet werden. Jedoch sind die unteren Flächen 230 nicht auf die zuvor genannten Materialien oder Verfahren beschränkt.
  • Die Anschlusskörper 240 können auf den unteren Flächen 230 gebildet werden. Die Anschlusskörper 240 können aus einem leitfähigen Material, zum Beispiel Kupfer (Cu), Aluminium (Al), Silber (Ag), Zinn, Gold (Au) oder Lötmetall gebildet werden. Jedoch ist das Material der Anschlusskörper nicht darauf beschränkt. Jeder der Anschlusskörper 240 kann als Multi-Schichten oder als eine Einzelschicht gebildet werden. Wenn zum Beispiel jeder der Anschlusskörper 240 als Multi-Schicht gebildet ist, können die Anschlusskörper 240 eine Cu-Stütze und ein Lötmetall aufweisen. Wenn zum Beispiel jeder der Anschlusskörper 240 als eine Einzelschicht gebildet ist, können die Anschlusskörper 240 aus einem Zinn-Ag-Lötmetall oder Cu sein.
  • Die TSVs 250 können mit den unteren Flächen 230 über den Körperabschnitt 210 gekoppelt sein. Obwohl die TSVs 250 als eine Via-Last-Struktur in der beispielhaften Ausführungsform gebildet sind, können die TSVs 250 als eine Via-First- oder Via-Middle-Struktur gebildet werden.
  • Die TSVs können in TSVs mit einer Via-Last-Struktur, TSVs mit einer Via-First-Struktur und TSVs mit einer Via-Mittel-Struktur klassifiziert werden. Eine Via-First-Struktur bezeichnet eine Struktur, bei der eine TSV vor dem Bilden einer integrierten Schaltungsschicht gebildet wird, eine Via-Middle-Struktur bezeichnet eine Struktur, bei der ein TSV nach dem Bilden einer integrierten Schaltkreisschicht vor der Bildung einer Multilayer-Verdrahtungsschicht gebildet wird und eine Via-Last-Struktur bezeichnet eine Struktur, bei der ein TSV nach dem Bilden einer Multilayer-Verdrahtungsschicht gebildet wird. Gemäß beispielhaften Ausführungsformen sind die TSVs 250 als Via-Last-Strukturen gebildet, bei denen TSVs nach dem Bilden einer Multilayer-Verdrahtungsschicht gebildet werden und daher können sie unmittelbar mit den unteren Flächen 130 aufgrund der Via-Last-Strukturen gekoppelt werden.
  • Die TSVs 250 können mindestens ein Metall aufweisen. Die TSVs 250 können zum Beispiel eine Metall-Sperrschicht (nicht dargestellt) und eine Metall-Verdrahtungsschicht (nicht dargestellt) aufweisen. Die Metall-Sperrschicht kann ausbebildet sein aus einem Material, das ausgewählt ist von Titan (Ti), Tantal (Ta), Titannitrit (TiN) und Tantalnitrit (TaN) oder sie kann eine Struktur aufweisen, bei der mindestens zwei davon ausgewählte sind. Die Metall-Verdrahtungsschicht kann zum Beispiel mindestens eines ausgewählt aus der Gruppe bestehend aus Aluminium (Al), Gold (Au), Beryllium (Be), Bismuth (Bi), Kobalt (Co), Kupfer (Cu), Hafnium (Hf), Indium (In), Mangan (Mn), Molybden (Mo), Nickel (Ni), Blei (Pb), Palladium (Pd), Platin (Pt), Rhodium (Rh), Rhenium (Re), Lutetium (Ru), Tantal (Ta), Tellurium (Te), Titan (Ti), Wolfram (W), Zink (Zn) und Zirkon (Zr) aufweisen. Die Metall-Verdrahtungsschicht kann zum Beispiel ausgebildet sein aus einem Material sein, das ausgewählt ist von Wolfram (W), Aluminium (Al) und Kupfer (Cu), oder kann eine Struktur aufweisen, bei der mindestens zwei davon ausgewählte gestapelt sind. Jedoch ist das Material der TSVs 250 nicht darauf beschränkt.
  • Eine Abstandshalter-Isolationsschicht (nicht dargestellt) kann zwischen den TSVs 250 und dem Körperabschnitt 210 eingefügt werden. Die Abstandshalter-Isolationsschicht kann einen direkten Kontakt zwischen den TSVs 250 und Schaltungselementen in dem Körperabschnitt 210 reduzieren oder wirksam verhindern. Die Abstandshalter-Isolationsschicht kann nicht oben auf den Oberflächen der TSVs 250 gebildet werden.
  • Wenn das interne Substrat 200 basierend auf einem aktiven Wafer aufgebaut ist, kann das interne Substrat 200 als Speichervorrichtung oder Logikvorrichtung agieren. Beispiele für die Speichervorrichtung können einen DRAM, einen SRAM, einen Flash-Speicher, einen EEPROM, einen PRAM, einen MRAM und einen RRAM enthalten.
  • Der Halbleiterchip 100 kann ähnlich wie das interne Substrat 200 einen Körperabschnitt 110, eine Passivierungsschicht 120, Chip-Kontakte 130 und Anschlusskörper 140 aufweisen.
  • Der Körperabschnitt 110 entspricht dem weiter oben beschriebenen Körperabschnitt 210 des internen Substrats 200 und folglich wird eine detaillierte Beschreibung davon weggelassen. Jedoch kann der Körperabschnitt 110 des Halbleiterchips 100 basierend auf einem aktiven Wafer anstelle von einem Zwischen-Substrat gebildet werden. Die Passivierungsschicht 120, die Chip-Kontakte 130 und die Anschlusskörper 140 entsprechen jeweils der Passivierungsschicht 220, den unteren Kontakten 230 und den Anschlusskörpern 240 des internen Substrats 200 und daher wird davon ebenso eine detaillierte Beschreibung weggelassen.
  • Gemäß beispielhaften Ausführungsformen kann der Halbleiterchip 100 keine TSVs und keinen oberen Kontakt im Gegensatz zu dem internen Substrat 200 aufweisen. Jedoch kann in einigen Fällen der Halbleiterchip 100 TSVs und einen oberen Kontakt aufweisen.
  • Der Halbleiterchip 100 kann eine Speichervorrichtung oder eine Logikvorrichtung sein. So wie oben beschrieben können Beispiele von Speichervorrichtungen einen DRAM, einen SRAM, einen Flash-Speicher, einen EEPROM, einen PRAM, einen MRAM und einen RRAM aufweisen.
  • Sowohl das interne Substrat 200 als auch der Halbleiterchip 100 können Speichervorrichtungen oder Logikvorrichtungen sein. Alternativ kann eines von dem internen Substrat 200 und dem Halbleiterchip 100 eine Speichervorrichtung sein und das andere kann eine Logikvorrichtung sein. Das interne Substrat 200 kann zum Beispiel eine Logikvorrichtung sein und der Halbleiterchip 100 kann eine Speichervorrichtung sein.
  • Die interne Versiegelung 300 versiegelt den Halbleiterchip 100. Die interne Versiegelung 300 kann ein Elastizitätsmodul kleiner als 1 GPa, zum Beispiel einige 10 bis einige 100 MPa, aufweisen. Die interne Versiegelung 300 kann zum Beispiel aus einem Material auf Siliziumbasis, einem duroplastischen Material, einem thermoplastischen Material, einem UV-härtenden Material oder dergleichen gebildet werden. Ein duroplastisches Material kann ein phenolartiges Material, ein säureanhydridartiges Material, oder ein aminartiges Härtemittel und einen Acryl-Polymer-Zusatzstoff aufweisen.
  • Die interne Versiegelung 300 kann aus einem Harz mit einer verhältnismäßig geringen Menge an Füllmittel gebildet werden. Hierbei gibt der Fachausdruck „verhältnismäßig kleine Menge“ „geringere Menge im Vergleich mit der Menge an Füllmittel der externen Versiegelung 3000“ an und genauer gibt eine verhältnismäßig geringere Menge an Füllmittel pro Volumeneinheit an, zum Beispiel die Dichte des Füllmittels. Im Einzelnen, wenn die interne Versiegelung 300 und die externe Versiegelung 3000 aus demselben Harz gebildet werden, können die Elastizitätsmoduli der internen und externen Versiegelung 300 und 3000 gemäß der Menge an Füllmittel enthalten in dem Harz verändert werden. Dementsprechend kann der Elastizitätsmodul der internen Versiegelung 300 durch Aufweisen einer verhältnismäßig geringen Menge an Füllmittel in dem Harz, das verwendet wird, um die interne Versiegelung 300 zu bilden, reduziert werden und der Elastizitätsmodul der externen Versiegelung 3000 kann durch Aufweisen einer verhältnismäßig großen Menge an Füllmittel in dem Harz, das verwendet wird, um die externe Versiegelung 3000 zu bilden, erhöht werden. Als Referenz stellt ein Elastizitätsmodul einen elastischen Koeffizienten dar und damit kann ein Material mit einem geringen Elastizitätsmodul verhältnismäßig flexibler oder weicher sein und ein Material mit einem großen Elastizitätsmodul kann verhältnismäßig starrer oder härter sein. Das Füllmittel kann ein Kieselerde-Füllmittel sein.
  • Die interne Versiegelung 300 kann durch ein Gieß-Verfahren (MUF) gebildet werden. Dementsprechend kann ein Material, das die Außenseite des Halbleiterchips 100 bedeckt, dasselbe Material sein wie ein Material, mit dem ein Raum zwischen dem Halbleiterchip 100 und dem internen Substrat 200 aufgefüllt wird.
  • Die interne Versiegelung 300 kann in einem Wafer-Level-Formverfahren gebildet werden und einen verhältnismäßig geringen Elastizitätsmodul wie oben beschrieben aufweisen, und damit kann die interne Versiegelung 300 auf einfache Weise bei Verfahren anschließend an das Wafer-Level-Formverfahren gehandhabt werden und einen Verzug minimieren oder reduzieren. Wenn zum Beispiel das Wafer-Level-Formverfahren nicht durchgeführt wird, das heißt, wenn Halbleiterchips nicht durch eine interne Versiegelung versiegelt werden, ist eine Waferebene, zum Beispiel ein aktiver Wafer, ein Zwischen-Wafer oder ein Träger-Wafer, auf dem Halbleiterchips gestapelt sind, zu flexibel, um in den darauffolgenden Verfahren gehandhabt zu werden. Wenn Halbleiterchips mit einer Versiegelung mit einem verhältnismäßig großen Elastizitätsmodul, zum Beispiel Epoxid versiegelt werden, kann ein starker Verzug auftreten, und somit können die nachfolgenden Verfahren nicht angemessen durchgeführt werden. Jedoch können, wie in der beispielhaften Ausführungsform, wenn Halbleiterchips mit einer internen Versiegelung mit einem verhältnismäßig kleinen Elastizitätsmodul auf einer Waferebene versiegelt werden, sowohl ein Handhabungsproblem als auch ein Verzugsproblem angegangen werden.
  • Das externe Substrat 2000 ist ein Trägersubstrat, auf dem das interne Gehäuse 1000 so wie oben beschrieben aufgebracht ist. Das interne Substrat 2000 kann einen Körperabschnitt 2100, eine untere Schutzschicht 2200, einen unteren Kontakt 2300, einen externen Anschlusskörper 2400, eine obere Schutzschicht 2500 und einen oberen Kontakt 2600 aufweisen. Das externe Substrat 2000 kann basierend auf einem Keramiksubstrat, einem PCB, einem organischen Substrat, einem Zwischen-Substrat oder derselben aufgebaut sein. In einigen Fällen kann das externe Substrat 2000 auch aus einem aktiven Wafer gebildet werden.
  • Eine Multilayer- oder Einzelschicht-Verdrahtungsstruktur (nicht dargestellt) kann in dem Körperabschnitt 2100 gebildet werden und der untere Kontakt 2300 und der oberen Kontakt 2600 können miteinander über die Multilayer- oder Einzelschicht-Verdrahtungsstruktur elektrisch verbunden sein. Die untere Schutzschicht 2200 und die obere Schutzschicht 2500 schützen den Körperabschnitt 2100 und können zum Beispiel aus einem Lötstopplack gebildet sein.
  • Der untere Kontakt 2300 kann auf einer Unterseite des Körpers 2100 gebildet sein und kann mit der Multilayer- oder Einzelschicht-Verdrahtungsstruktur in dem Körperabschnitt 2100 über die untere Schutzschicht 2200 elektrisch gekoppelt sein. Ein Material und/oder ein Bildungsverfahren des unteren Kontakts 2300 ist das gleiche wie das des oberen Kontakts 230 des internen Substrats 200, so wie oben beschrieben. Der obere Kontakt 2600 kann auf einer Oberfläche des Körpers 2100 gebildet werden und kann mit der Multilayer- oder Einzelschicht-Verdrahtungsstruktur in dem Körperabschnitt 2100 über die obere Schutzschicht 2500 elektrisch gekoppelt sein. Ein Material und/oder ein Bildungsverfahren des oberen Kontaktes 2600 ist das gleiche wie das des oberen Kontaktes 260 des internen Substrats 200, so wie oben beschrieben.
  • Der externe Anschlusskörper 2400 kann auf dem unteren Kontakt 2300 gebildet werden und kann derart arbeiten, dass er das Halbleitergehäuse 10000 auf dem System-Substrat oder eine Hauptplatine außerhalb des Halbleitergehäuses 10000 aufbringt. Eine Struktur und/oder Material des externen Anschlusskörpers 2400 kann gleich sein wie das des Anschlusskörpers 240 des internen Substrats 200, so wie oben beschrieben. Jedoch kann die Größe des externen Anschlusskörpers 2400 größer sein als die des Anschlusskörpers 2400 des internen Substrats 200 oder des Anschlusskörpers 140 des Halbleiterchips 100.
  • Die externe Versiegelung 3000 kann eine Seitenfläche und eine Oberseite des internen Gehäuses 1000 versiegeln. Die externe Versiegleung 3000 kann ein Elastizitätsmodul von mehr als 1 GPa, zum Beispiel einige 10 GPa aufweisen. Die externe Versiegelung 3000 kann zum Beispiel aus einem Material auf Epoxidbasis, einem duroplastischen Material, einem thermoplastischen Material, einem UV-härtenden Material oder dergleichen gebildet werden. Ein duroplastisches Material kann eine phenolartiges Material, eine säureanhydridartiges Material oder ein aminartiges Härtemittel und einen Acryl-Polymer-Zusatzstoff aufweisen.
  • Die externe Versiegelung 3000 kann aus einem Harz mit einer verhältnismäßig großen Menge an Füllmitteln gebildet werden. Die externe Versiegelung 3000 kann zum Beispiel aus einem Material auf Epoxidbasis mit ungefähr 80% von Kieselerde-Füllmittel gebildet sein. Wie oben beschrieben, wenn die interne Versiegelung 300 und die externe Versiegelung 3000 aus einem Harz aufgebaut sind, können die Elastizitätsmoduli der internen und externen Versiegelung 300 und 3000 gemäß einer Menge an Füllmittel enthalten in dem Harz zum Beispiel die Dichte des Füllmittels verändert werden. Dementsprechend kann der Elastizitätsmodul der internen Versiegelung 300 durch Aufweisen einer verhältnismäßig geringere Menge an Füllmittel in dem Harz, das verwendet wird um die internen Versiegelung 300 zu bilden, verkleinert werden und der Elastizitätsmodul der externen Versiegelung 3000 kann durch Aufweisen einer verhältnismäßig großen Menge an Füllmittel in dem Harz, das verwendet wird, um die externe Versiegelung 3000 zu bilden, erhöht werden.
  • Die externe Versiegelung 3000 kann auch durch ein MUF-Verfahren gebildet werden, und daher kann ein Material, das die Außenseite des internen Gehäuses 1000 bedeckt, das gleiche Material sein, mit dem ein Raum zwischen dem internen Gehäuse 1000 und dem externen Substrat 2000 aufgefüllt wird.
  • Das Halbleitergehäuse 10000 gemäß der vorliegenden beispielhaften Ausführungsform kann das zuvor genannte während eines Häusungsverfahrens erzeugte Handhabungsproblem und/oder Verzugsproblem angehen, indem eine interne Versiegelung eines internen Gehäuses und eine externe Versiegelung außerhalb des internen Gehäuses aus Materialien mit unterschiedlichen Elastizitätsmoduli gebildet werden. Anders ausgedrückt wird die interne Versiegelung aus einem Material mit einem geringeren Elastizitätsmodul gebildet und die externe Versiegelung wird aus einem Material mit einem größeren Elastizitätsmodul in dem Häusungsverfahren gebildet, wobei eine auf ein internes Substrat ausgeübte Verspannung reduziert werden kann und das interne Gehäuse stabil gehalten wird. Dementsprechend können die oben beschriebenen Probleme effektiv angegangen werden.
  • Halbleitergehäuse gemäß einer Mehrzahl beispielhafter Ausführungsformen der vorliegenden erfinderischen Idee, die unterschiedliche Strukturen von dem Halbleitergehäuse 1000 von der 1 aufweisen, werden nun beschrieben. Zur Erleichterung der Beschreibung werden Inhalte, die weiter oben in Bezug auf die 1 beschrieben wurden, weggelassen oder kurz beschrieben.
  • Ein Halbleitergehäuse 10000a gemäß einer beispielhaften Ausführungsform von der 2 kann im Wesentlichen die gleiche Struktur wie das Halbleitergehäuse 10000 von der 1, abgesehen von einer internen Versiegelung und einer externen Versiegelung, aufweisen.
  • In Bezug auf die 2 kann in dem Halbleitergehäuse 10000a eine interne Versiegelung 300a nicht die Oberfläche des Halbleiterchips 100 versiegeln. Dementsprechend kann die Oberfläche des Halbleiterchips 100 von der internen Versiegelung 300a freigelegt werden. Eine Oberfläche der internen Versiegelung 300a kann sich auf derselben Ebene wie die Oberfläche des Halbleiterchips 100 befinden.
  • Eine externe Versiegelung 3000a kann eine Oberfläche eines internen Gehäuses 1000a nicht versiegeln. Anders ausgedrückt können die Oberflächen der Halbleiterchips 100 und der internen Versiegelung 300a des internen Gehäuses 1000a freigelegt werden. Dementsprechend können sich die Oberflächen des Halbleiterchips 100, der internen Versiegelung 300a und der externen Versiegelung 3000a alle auf derselben Ebene befinden.
  • So wie auch oben beschrieben ist in dem Halbleitergehäuse 10000a gemäß der vorliegenden beispielhaften Ausführungsform der Elastizitätsmodul der internen Versiegelung 300a kleiner als der der externen Versiegelung 3000a.
  • Gemäß der beispielhaften Ausführungsform sind die interne Versiegelung 300a und die externe Versiegelung 3000a derart gebildet, dass sich die Oberflächen des Halbleiterchips 100, die interne Versiegelung 300a und die externe Versiegelung 3000a auf derselben Ebene befinden. Jedoch können die interne Versiegelung 300a und die externe Versiegelung 3000a derart gebildet werden, dass sich die Oberflächen von nur zwei der Halbleiterchips 100 der internen Versiegelung 300a und der externen Versiegelung 3000a auf derselben Ebene befinden. Die interne Versiegelung 300a kann zum Beispiel derart gebildet sein, dass sich die Oberfläche des Halbleiterchips 100 auf derselben Ebene befindet wie die Oberfläche der internen Versiegelung 300a, und die externe Versiegelung 3000a kann derart gebildet sein, dass die Oberfläche des Halbleiterchips 100 und die Oberfläche der internen Versiegelung 300a bedeckt werden. Alternativ kann die interne Versiegelung 300a derart gebildet werden, dass die Oberfläche des Halbleiterchips 100 bedeckt wird, und die externe Versiegelung 3000a kann derart gebildet werden, dass sie die Oberfläche der internen Versiegelung 300a zum Beispiel freilegt, so dass sich die Oberflächen der externen Versiegelung 3000a und der internen Versiegelung 300a auf derselben Ebene befinden.
  • Ein Halbleitergehäuse 10000b gemäß der Ausführungsform von der 3 kann im Wesentlichen dieselbe Struktur wie das Halbleitergehäuse 10000 von der 1 aufweisen, abgesehen von einem Bereich zwischen einem Halbleiterchip und einem internen Substrat und einem Bereich zwischen einem internen Gehäuse und einem externen Substrat.
  • In Bezug auf die 3 kann in dem Halbleitergehäuse 10000b ein internes Gehäuse 1000b ein Füllmittel 320 zwischen dem Halbleiterchip 1000 und dem internen Substrat 200 aufweisen. Das Füllmittel 320 kann in einem Verbindungsteil zwischen dem Halbleiterchip 100 und dem internen Substrat 200 aufgefüllt sein, zum Beispiel ein Bereich, in dem die Anschlusskörper 140 des Halbleiterchips 100 mit den oberen Kontakten 2260 des internen Substrats 200 gekoppelt sind. Das Füllmittel 320 kann aus einem Füllerharz, zum Beispiel einem Epoxidharz, einem Kieselerde-Füllmittel, einem Flussmittel aufgebaut werden oder die gleichen können in dem Füllerharz enthalten sein. Das Füllmittel 320 kann aus einem Material gebildet werden, das sich von dem der internen Versiegelung 300b unterscheidet, die auf der Außenseite des Halbleiterchips 100 gebildet wird. Jedoch kann das Füllmittel 320 aus demselben Material wie das der internen Versiegelung 300b gebildet sein.
  • Ein Haftkörper kann anstelle des Füllmittels 320 verwendet werden. Der Haftkörper kann zum Beispiel eine nicht-leitfähige Schicht (NCF), eine anisotropische leitfähige Schicht (ACF), eine UV-Schicht, ein Sekundenkleber, ein wärmehärtender Kleber, ein Laser-härtender Kleber, ein Ultraschall-härtender Kleber oder ein nicht-leitfähiger Klebstoff (NCP) sein.
  • Die interne Versiegelung 300b weist eine Struktur auf, die sich geringfügig von der der internen Versiegelung 300 unterscheidet, die weiter oben in Bezug auf die 1 beschrieben wurde. Anders ausgedrückt kann die interne Versiegelung 300b die Seitenfläche und eine Oberseite des Halbleiterchips 100 und eine Seitenfläche des Füllmittels 320 versiegeln. Das Material der internen Versiegelung 300b kann dasselbe sein wie das der internen Versiegelung 300, das weiter oben in Bezug auf die 1 beschrieben wurde. Demgemäß wird eine detaillierte Beschreibung der internen Versiegelung 300b weg gelassen werden.
  • Das Halbleitergehäuse 10000b gemäß der vorliegenden beispielhaften Ausführungsform kann ferner ein externes Füllmittel 3200 aufweisen, das einen Raum zwischen dem internen Gehäuse 1000b und dem externen Substrat 2000 auffüllt. Das Material des externen Füllmittels 3200 kann dasselbe sein wie das des oben beschriebenen Füllmittels 320 in dem internen Gehäuse 1000b.
  • Aufgrund des externen Füllmittels 3200 kann die externe Versiegelung 3000b eine Seitenfläche und eine Oberfläche des internen Gehäuses 1000b und eine Seitenfläche des externen Füllmittels 3200 versiegeln. Das Material der externen Versiegelung 3000b kann dasselbe sein wie das der weiter oben in Bezug auf die 1 beschriebenen externen Versiegelung 3000. Dementsprechend wird eine detaillierte Beschreibung der externen Versiegelung 3000b weg gelassen werden.
  • Ein Halbleitergehäuse 10000c gemäß einer beispielhaften Ausführungsform von 4 kann im wesentlichen die gleiche Struktur wie ein Halbleitergehäuse 10000 von der 1 aufweisen, mit der Ausnahme von einem externen Substrat.
  • In Bezug auf die 4 kann in einem Halbleitergehäuse 10000c ein externes Substrat 2000a einen Körperabschnitt 2100, Durchkontaktierungs-Kontakte 2250, untere Kontakte 2300, externe Anschlusskörper 2400, obere Kontakte 2600, eine Verdrahtungsschicht 2700 und Durchkontaktierungskontakte 2800 aufweisen. Das externe Substrat 2000a kann als ein Medium dienen, das es dem internen Gehäuse 1000, das feiner geworden ist, ermöglicht, auf ein externes System-Substrat oder eine externe Hauptplatine montiert zu werden.
  • Der Körperabschnitt 2100 dient einfach als ein Trägersubstrat und kann aus zum Beispiel Glas, Keramik, einem organischen Material oder Plastik aufgebaut sein. Die Durchkontaktierungs-Kontakte 2250 sind derart aufgebaut, dass sie durch den Körperabschnitt 2100 verlaufen, und Enden von jedem der Durchkontaktierungs-Kontakte 2250 können jeweils mit den unteren Kontakten 2300 und den Durchkontaktierungs-Kontakten 2800 verbunden sein. Obwohl das Material und die Struktur der Durchkontaktierungs-Kontakte 2250 gleich zu denen der TSVs 250 sind, die in dem internen Substrat 200 gebildet sind, werden die Durchkontaktierungs-Kontakte 2250 einfach als Durchkontaktierungs-Kontakte bezeichnet, weil der Körperabschnitt 2100 nicht notwendigerweise aus Silizium aufgebaut wird.
  • Die Verdrahtungsschicht 2700 kann auf dem Körperabschnitt 2100 gebildet sein und kann mit den Durchkontaktierungs-Kontakten 2800 mit den oberen Kontakten 2600 durch Aufweisen einer Einzelschicht- oder Multilayer-Verdrahtungsstruktur (nicht dargestellt) elektrisch verbunden sein. In einigen Fällen kann die Verdrahtungsschicht 2700 nicht enthalten sein und folglich können die Durchkontaktierungs-Kontakte 2250 unmittelbar mit den oberen Kontakten 2600 gekoppelt sein.
  • Die externen Anschlusskörper 2400, zum Beispiel Bumps oder Lötkugeln, können auf den unteren Kontakten 2300 gebildet werden. Das Halbleitergehäuse 10000c kann auf eine externe Vorrichtung über die externen Anschlusskörper 2400 aufgebracht werden. Die Anschlusskörper 2400 des internen Substrats 200 können mit den oberen Kontakten 2600 gekoppelt werden, und folglich kann das interne Gehäuse 1000 auf das externe Substrat 2000a aufgebracht werden.
  • Die Halbleitergehäuse 10000d und 10000dd können gemäß beispielhaften Ausführungsformen von den 5A und 5B im Wesentlichen die gleichen Strukturen wie die Halbleitergehäuse 10000 von der 1 aufweisen, abgesehen von der Anzahl von Halbleiterchips, die in einem internen Gehäuse enthalten sind.
  • In Bezug auf die 5A und 5B kann in dem Halbleitergehäuse 10000d oder 10000dd ein internes Gehäuse 1000c oder 1000cc vier (4) Halbleiterchips aufweisen, nämlich erste, zweite, dritte und vierte Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c, die auf dem internen Substrat 200 gestapelt sind. Jeder der ersten bis dritten Halbleiterchips 100-1, 100-2 und 100-3 kann TSVs 150 und obere Kontakte 160 im Gegensatz zu dem Halbleiterchip 100 von der 1 aufweisen. Jeder der ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c können miteinander über die Chip-Kontakte 130 und die Anschlusskörper 140 von jedem von dem ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c und die TSVs 150 und die oberen Anschlüsse 160 der ersten bis dritten Halbleiterchips 100-1, 100-2 und 100-3 elektrisch verbunden werden. Obwohl der vierte Halbleiterchip 100-4 keine TSVs 150 und obere Kontakte 160 sowie es in der 5A dargestellt ist, aufweist, kann der vierte Halbleiterchip 100-4c ein TSV 150 und einen oberen Kontakte 160, sowie in der 5B dargestellt, aufweisen.
  • Die vierten (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c können alle Halbleiterchips derselben Art sein oder mindestens einige der vier Halbleiterchips, nämlich die ersten, zweiten, dritten oder vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c können Halbleiterchips verschiedener Arten sein. Alle der vier Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c können zum Beispiel Speichervorrichtungen sein oder nur einige der 4 Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c können Halbleitervorrichtungen sein und die anderen können Logik-Vorrichtungen sein. Wenn alle der 4 Halbleiterchips, nämlich die ersten, zweiten, dritten, vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c Speichervorrichtungen sind, können die Speichervorrichtungen in bestimmten Fällen aus verschiedenen Arten sein.
  • Halbleiterchips können durch Einfügen eines Haftkörpers 350 zwischen jede angrenzenden Halbleiterchips gestapelt werden. Der Haftungskörper 350 kann zum Beispiel eine NCF, eine ACF, eine UV-Schicht, ein Sekundenkleber, ein Wärme-härtender Klebstoff, ein Laser-härtender Klebstoff, ein Ultraschall-härtender Klebstoff oder ein NCP sein.
  • Die NCF ist eine gemeinsame Haftungsschicht und weist eine Isolationseigenschaft auf. Wenn die NCF verwendet wird, kann ein oberer Halbleiterchip auf einem unteren Halbleiterchip durch Kompression gestapelt werden. Das Verwenden von einer NCF kann einen Verzug oder ein Biegen, zum Beispiel ein Verdrehen von Chips, verursacht durch konventionell gestapelte Chips durch Hitze und Kompression reduzieren oder effektiv verhindern, und kann folglich geeignet sein, um eine Mehrzahl von Schichten zu stapeln.
  • Die ACF, die eine anisotropische leitfähige Schicht ist, kann eine Struktur aufweisen, in der leitfähige Partikel innerhalb einer isolierenden Verbundschicht verteilt sind und kann eine anisotrope elektrische Eigenschaft aufweisen, dass, wenn Kontakte über die ACF verbunden sind, ein Strom nur in eine Elektrodenrichtung, zum Beispiel in einer vertikalen Richtung fließt und ein Strom nicht in einer Richtung zwischen Elektroden, zum Beispiel einer horizontalen Richtung, fließt. Wenn die ACF durch Hitze oder Kompression vereint werden, sind die leitfähigen Partikel zwischen sich gegenüberstehenden Elektroden angeordnet, um dadurch eine Leitfähigkeit bereit zu stellen, wobei Räume zwischen benachbarten Elektroden mit der isolierenden Verbundsschicht gefüllt sind und folglich voneinander isoliert sind.
  • Das Material des Haftkörpers 350 ist nicht auf die oben beschriebenen Materialien beschränkt und der Haftkörper 350 kann aus jedem von einer Mehrzahl anderer Haftmaterialien gebildet sein, die fähig sind, die Halbleiterchips fest miteinander zu verbinden, und fähig sind, Anschlusskörper und Kontakte in ihren Verbindungsbereichen zu versiegeln. Bei einigen Fällen kann ein Füllmittel anstelle des Haftkörpers 350 verwendet werden.
  • Gemäß der beispielhaften Ausführungsform werden vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 oder 100-4c auf dem internen Substrat gestapelt. Jedoch sind diese nur Beispiele. Dementsprechend können weniger als vier (4) Halbleiterchips oder mehr als vier Halbleiterchips auf dem internen Substrat gestapelt werden. Da die Anzahl der gestapelten Halbleiterchips zunimmt, kann das Wafer-Level-Formen wichtiger werden. Anders ausgedrückt wird das Durchführen nachträglicher Verfahren schwieriger, da die Anzahl der gestapelten Halbleiterchips zunimmt, wenn ein Formen nicht durchgeführt wird. Auch wenn ein Formen durchgeführt wird, wenn Halbleiterchips mit einer Versiegelung mit einem größeren Elastizitätsmodul zum Beispiel ein Epoxid versiegelt werden, kann ein Verzug auftreten. Gemäß den vorliegenden Ausführungsformen werden jedoch Halbleiterchips mit einer internen Versiegelung mit einem verhältnismäßig kleinen Elastizitätsmodul, zum Beispiel eine interne Versiegelung auf Siliziumbasis, versiegelt und folglich können obige Probleme angegangen werden.
  • Ein Halbleitergehäuse 10000e gemäß einer beispielhaften Ausführungsform der 6 kann im Wesentlichen die gleiche Struktur wie das Halbleitergehäuse 10000 der 1 aufweisen, abgesehen von der Größe eines internen Substrats und der Struktur einer internen Versiegelung.
  • In Bezug auf die 6 kann in dem Halbleitergehäuse 10000e ein internes Substrat 200a die gleiche Größe, nämlich dieselbe ebene Fläche wie der Halbleiterchip 100, aufweisen. Eine interne Versiegelung 300c kann eine Seitenfläche des internen Substrats 200a versiegeln. Dementsprechend kann die Seitenfläche des internen Substrats 200a nicht von der internen Versiegelung 300c freigelegt werden.
  • Der Halbleiterchip 100 kann auf dem internen Substrat 200a durch den Haftkörper 350 gestapelt werden. Dementsprechend kann ein Raum zwischen dem Halbleiterchip 100 und dem internen Substrat 200a nicht mit der internen Versiegelung 300c gefüllt werden. Ein Füllmaterial kann zum Beispiel anstelle des Haftkörpers 350 verwendet werden.
  • Gemäß der Struktur eines internen Gehäuse 1000d, das in dem Halbleitergehäuse 10000e der beispielhaften Ausführungsform enthalten ist, wird die Seitenfläche des internen Substrats 200a, die basieren auf einem aktiven Wafer gebildet ist, nicht freigelegt werden, und folglich kann sie von externen physikalischen chemischen Beschädigungen während eines Häusungsverfahrens geschützt werden. Eine Anordnung der Struktur des internen Gehäuses 1000d kann in Bezug auf ein in den 16A bis 16E veranschaulichtes Halbleitergehäuse-Herstellungsverfahren verstanden werden.
  • Ein Halbleitergehäuse 10000f gemäß einer Ausführungsform der 7 kann im Wesentlichen die gleiche Struktur wie das Halbleitergehäuse 10000d der 5A aufweisen, abgesehen von der Größe eines internen Substrats und der Struktur einer internen Versiegelung.
  • In Bezug auf die 7 kann in dem Halbleitergehäuse 10000f ein internes Gehäuse 1000e vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 aufweisen, die auf einem internen Substrat 200a, ähnlich dem internen Gehäuse 1000c der 5A gestapelt sind. Jedoch kann wie das interne Gehäuse 1000d der 6 die Größe, nämlich die ebene Fläche des internen Substrats 200a dieselbe sein wie die des Halbleiterchips.
  • Ein Halbleitergehäuse 10000g gemäß der Ausführungsform der 8 kann im Wesentlichen dieselbe Struktur wie das Halbleitergehäuse 1000 der 1 aufweisen, mit der Ausnahme der Anzahl von gestapelten Halbleiterchips und einer gestapelten Struktur.
  • In Bezug auf die 8 kann in dem Halbleitergehäuse 10000g ein internes Gehäuse 1000f zwei Halbleiterchips 100 und 400 aufweisen, die in einer horizontalen Richtung räumlich voneinander getrennt sind.
  • In diese Struktur kann einer der beiden Halbleiterchips 100 und 400 eine Speichervorrichtung sein und der andere kann eine Logik-Vorrichtung sein. Obwohl ein Halbleiterchip auf jeder Seite in der 8 veranschaulicht ist, können mindestens zwei Halbleiterchips auf einer Seite gestapelt sein. Wenn zum Beispiel der Halbleiterchip 100 auf der rechten Seite eine Speichervorrichtung und der Halbleiterchip 400 auf der linken Seite ein Logik-Chip ist, kann eine Mehrzahl von Speicher-Halbleiterchips 100 auf der rechten Seite so wie veranschaulicht in den 5A oder 7 gestapelt sein. In diesem Fall kann das interne Substrat 200 ein Zwischen-Substrat sein, um schlichtweg als ein Medium zu dienen. Alternativ kann das interne Substrat 200 als eine Logik-Vorrichtung dienen und sowohl die Halbleiterchips 100 als auch 400 auf beiden Seiten können als Speichervorrichtungen dienen.
  • Obwohl die zwei Halbleiterchips 100 und 400 auf dem internen Substrat in dem Halbleitergehäuse 10000g gemäß der beispielhaften Ausführungsform räumlich voneinander getrennt sind, ist die erfinderische Idee nicht darauf beschränkt. Anders ausgedrückt, können mindestens drei (3) Halbleiterchips horizontal räumlich voneinander getrennt auf dem internen Substrat 200 angeordnet sein.
  • Ein Halbleitergehäuse 10000h gemäß einer Ausführungsform der 9 kann im Wesentlichen dieselbe Struktur wie das Halbleitergehäuse 10000g der 8 aufweisen, mit der Ausnahme, dass das Halbleitergehäuse 10000h ferner ein passives Element aufweist.
  • In Bezug auf die 9 kann in dem Halbleitergehäuse 10000h ein internes Gehäuse 1000g ferner ein passives Element 500 aufweisen, das auf dem internen Substrat 200 gestapelt ist. Das passive Element 500 kann ein Widerstand, ein Kondensator, eine Spule oder derselben sein. Als solches kann das Halbleitergehäuse 10000h gemäß der beispielhaften Ausführungsform ein internes Gehäuse 1000g aufweisen, das das passive Element 500 auf dem internen Substrat 200 aufbringt und die Halbleiterchips 100 und 400 zusammen mit dem passiven Element 500 durch Verwenden einer internen Versiegelung 300 versiegeln.
  • Obwohl die zwei (2) Halbleiterchips 100 und 400 in der beispielhaften Ausführungsform horizontal räumlich voneinander getrennt sind, ist die erfinderische Idee nicht darauf beschränkt. Ein Halbleiterchip und ein passives Element können zum Beispiel auf dem internen Substrat 200 angeordnet sein oder eine Mehrzahl von Halbleiterchips, die so wie in der 5A oder 7 veranschaulicht vertikal gestapelt sind, und ein passives Element können räumlich voneinander getrennt auf dem internen Substrat 200 angeordnet sein.
  • Ein Halbleitergehäuse 10000i gemäß einer beispielhaften Ausführungsform der 10 kann im Wesentlichen dieselbe Struktur wie das Halbleitergehäuse 10000g der 8 aufweisen, mit der Ausnahme der Anzahl von auf einem interne Substrat gebildeten gestapelten Chip-Bereichen.
  • In Bezug auf die 10 kann in dem Halbleitergehäuse 10000i ein internes Gehäuse 1000h zwei gestapelte Chip-Bereiche 100s und 400s aufweisen, die horizontal räumlich voneinander getrennt auf dem internen Substrat 200 und in jedem von welchem eine Mehrzahl von Halbleiterchips gestapelt sind. Jeder der gestapelten Chip-Bereiche 100s und 400s kann ein Stapel von vier (4) Halbleiterchips sein und kann dieselbe Struktur wie die Struktur von der 5A aufweisen, in der die vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 gestapelt sind.
  • In dem Halbleitergehäuse 10000i mit dieser Struktur kann das interne Substrat 200 als eine Logik-Vorrichtung fungieren und die Halbleiterchips von beiden der gestapelten Chip-Bereiche 100s und 400s können alle Speichervorrichtungen sein.
  • Obwohl jeder der gestapelten Chip-Bereiche 100s und 400s vier (4) Halbleiterchips in der beispielhaften Ausführungsform aufweisen, ist die erfinderische Idee nicht darauf beschränkt. Jeder der gestapelten Chip-Bereiche 100s und 400s kann zum Beispiel weniger als vier (4) oder mehr als vier (4) Halbleiterchips aufweisen. Bei einigen Fällen können der gestapelte Chip-Bereich 100s und der gestapelte Chip-Bereich 400s eine unterschiedliche Anzahl von Halbleiterchips aufweisen.
  • Ein Halbleitergehäuse 10000j gemäß einer beispielhaften Ausführungsform der 11 weist ein internes Gehäuse mit einer sich von den internen Gehäusen der Halbleitergehäuse der 1 bis 10 unterscheidende Struktur auf.
  • In Bezug auf die 11 ist in dem Halbleitergehäuse 10000j ein internes Gehäuse 1000i ein Wafer-Level-Gehäuse ohne interne Substrate und kann einen Halbleiterchip 100a, eine Umverteilungsleitung 170, eine Schutzschicht 180, Verbindungsanschlüsse 140 und eine interne Versiegelung 300 aufweisen. Der Halbleiterchip 100a wird als die Verbindungsanschlüsse 140 ausschließend beschrieben aufgrund eines Verhältnisses zwischen den Positionen des Halbleiterchips 100a und der Verbindungsanschlüsse 140. Dementsprechend kann der Halbleiterchip 100a einen Körperabschnitt 110, eine Passivierungsschicht 120 und Chip-Anschlüsse 130 aufweisen.
  • Die Umverteilungsleitung 170 kann auf der Passivierungsschicht 120 und den Chip-Anschlüssen 130 gebildet sein und kann mit den Chip-Anschlüssen 130 elektrisch verbunden sein. Die Umverteilungsleitung 170 kann ausschließlich auf einer Unterseite des Halbleiterchips 100a gebildet sein oder kann sich von einem gewünschten (oder alternativen) vorbestimmten Bereich der Unterseite des Halbleiterchips 100a zu einer gewünschten (oder alternativen) vorbestimmten Unterseite der internen Versiegelung 300 erstrecken. Abhängig von dem Maß, zu dem sich die Umverteilungsleitung 170 erstreckt, kann eine Stelle der Anschlusskörper 140, die unter der Umverteilungsleitung 170 angeordnet ist, variieren. Der Anschlusskörper 140 kann zum Beispiel in einem Bereich unter der Unterseite des Halbleiterchips 100a angeordnet werden oder kann außerhalb des Raumes angeordnet werden.
  • Zur Vereinfachung der Bezugnahme wird eine Struktur, in der die Anschlusskörper 140 in dem Raum unter der Unterseite des Halbleiterchips 100a gebildet werden, auf eine Fan-In-Struktur bezogen und eine Struktur, in der die Anschlusskörper 140 außerhalb des Raumes unter der Unterseite des Halbleiterchips 100a gebildet werden, wird auf eine Fan-Out-Struktur bezogen werden. Gegenwärtig ist die Fan-Out-Struktur der JEDEC-Standard für Gehäuse ohne PCBs. Die vorliegende beispielhafte Ausführungsform veranschaulicht eine Fan-In-Struktur, weil der Anschlusskörper 140 in dem Raum unter der Unterseite des Halbleiterchips 100a angebracht ist.
  • Die Umverteilungsleitung 170 kann aus einem leitfähigem Material, zum Beispiel einem Metall wie zum Beispiel Silber (Ag), Aluminium (Al), Kupfer (Cu), Gold (Au), Nickel (Ni) oder Palladium (Pd) unter Verwenden eines Lithographie-Verfahrens oder eines Druckverfahrens gebildet werden. Beispiele des Druckverfahrens können ein Prägungsverfahren zum Beispiel einen Rollendruck oder Siebdruck aufweisen. Die Umverteilungsleitung 170 kann als Multilayer oder eine Einzelschicht aufgebaut sein.
  • Die Schutzschicht 180 kann auf dem Halbleiterchip 100a, der Umverteilungsleitung 170 und der internen Versiegelung 300 gebildet sein und kann den Halbleiterchip 100a und die Umverteilungsleitung 170 vor externen physikalischen, oder chemischen Beschädigungen schützen. Die Schutzschicht 180 kann eine Öffnung aufweisen, durch die ein Teil der Umverteilungsleitung 170 freigelegt wird. Die Schutzschicht 180 kann zum Beispiel aus einem Lötstopplack aufgebaut sein und kann eine Stärke von ungefähr 5 bis ungefähr 20 µm durch Prägung aufweisen.
  • Die Anschlusskörper 140 können in der in der Schutzschicht 180 gebildeten Öffnung angeordnet sein, so dass sie mit der Umverteilungsleitung 170 elektrisch verbunden sind. Ein Material oder ein Herstellungsverfahren der Anschlusskörper 140 ist gleich dem der Anschlusskörper 240 des internen Substrats 200 von der 1.
  • Die interne Versiegelung 300 kann den Halbleiterchip 100a versiegeln. Die interne Versiegelung 300 kann die gleiche sein wie die weiter oben in Bezug auf die 1 beschriebene interne Versiegelung 300. Jedoch kann in der beispielhaften Ausführungsform die interne Versiegelung 300 auf einer Seitenfläche und einer Oberseite des Halbleiterchips 100a und auf der Schutzschicht 180 gebildet werden, da das interne Gehäuse 1000i keine internen Substrate aufweist.
  • Ein Halbleitergehäuse 10000k gemäß einer beispielhaften Ausführungsform der 12 kann im Wesentlichen die gleiche Struktur wie das Halbleitergehäuse 10000j der 11 aufweisen, mit der Ausnahme, dass das interne Gehäuse eine Fan-Out-Struktur aufweist.
  • In Bezug auf die 12 kann in dem Halbleitergehäuse 10000k ein internes Gehäuse 1000j eine Fan-Out-Struktur aufweisen. Anders ausgedrückt kann sich eine Umverteilungsleitung 170 weiter von dem Halbleiterchip 100a als die Umverteilungsleitung 170 von der 11 erstrecken. Eine Öffnung einer Schutzschicht 180 kann in einem Bereich außerhalb des Raumes unter der Unterseite des Halbleiterchips 100a gebildet werden, so dass ein Bereich der Umverteilungsleitung 170 freigelegt wird. Dementsprechend können Anschlusskörper 140 mit der Umverteilungsleitung 170 über die Öffnung gekoppelt werden, die an der Stelle außerhalb des Raumes unter der Unterseite des Halbleiterchips 100a gebildet ist.
  • Ein Halbleitergehäuse 100001 gemäß einer beispielhaften Ausführungsform der 13 kann im Wesentlichen die gleiche Struktur wie das Halbleitergehäuse 10000d der 5A aufweisen, mit der Ausnahme einer Stapel-Struktur und einer BindungsStruktur von Halbleiterchips in einem internen Gehäuse.
  • In Bezug auf die 13 kann in dem Halbleitergehäuse 100001 ein internes Gehäuse 10000k vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a aufweisen, die auf einem internen Substrat 200b gestapelt sind, und eine kaskadenartige Versatzstruktur aufweisen. Eine Versatzrichtung der ersten und zweiten Halbleiterchips 100-1a und 100-2a kann entgegengesetzt zu den dritten und vierten Halbleiterchips 100-3a und 100-4a sein. Aufgrund dieser Versatzanordnung können Chip-Kontakte 130 der vier (4) Halbleiterchips, nämlich der ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a freigelegt werden. Die vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a können mit dem internen Substrat 200b durch Verbinden der freigelegten Chip-Kontakte 130 mit oberen Kontakten 260 des internen Substrats 200b über Anschlussdrähte 190 jeweils elektrisch verbunden sein.
  • Da die ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a mit dem internen Substrat 200b über ein Drahtanschlussverfahren verbunden sind, können die oberen Kontakte 260 des internen Substrats 200b in einem Randbereich des internen Substrats 200b angeordnet sein, wo so wie in der 13 veranschaulicht ist keine Halbleiterchips angeordnet sind.
  • In dem Halbleitergehäuse 100001 gemäß der vorliegenden beispielhaften Ausführungsform ist die Stapel-Struktur der vierten (4) Halbleiterchips, nämlich der ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a nicht auf die kaskadenartige Versatzstruktur beschränkt. Die vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a können in einer Zick-Zack-Anordnung gestapelt sein. Die Anzahl der gestapelten Halbleiterchips ist nicht auf vier (4) beschränkt und weniger oder mehr als vier (4) Halbleiterchips können gestapelt werden.
  • Ein Halbleitergehäuse 10000m gemäß einer beispielhaften Ausführungsform der 14 kann im Wesentlichen die gleiche Struktur aufweisen wie das Halbleitergehäuse 100001 der 13, mit der Ausnahme einer gestapelten Struktur von Halbleiterchips in einem internen Gehäuse.
  • In Bezug auf die 14 können in dem Halbleitergehäuse 10000m vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a mit einer Haftschicht oder einem Füllmittel 195 zwischen jeden beiden benachbarten Halbleiterchips, nämlich den ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a gestapelt werden. Dementsprechend können die vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a derart gestapelt werden, dass sich Seitenflächen der ersten, zweiten, dritten und vierten Halbleiterchips 100-1a, 100-2a, 100-3a und 100-4a auf der selben Ebene befinden, ohne versetzt gestapelt zu sein.
  • Die Haftschicht oder das Füllmittel 195 können eine bevorzugte (oder eine alternativ vorbestimmte) Stärke aufweisen, und folglich ist ein Raum zwischen benachbarten Halbleiterchips sichergestellt. Folglich können Chip-Kontakte 130 der Halbleiterchips mit den entsprechenden oberen Kontakten 260 des internen Substrats 200b über Anschlussdrähte 190 verbunden sein.
  • Halbleitergehäuse gemäß verschiedenen Ausführungsformen der erfinderischen Idee sind oben beschrieben worden. Jedoch ist die erfinderische Idee nicht auf diese Ausführungsformen beschränkt. Inhalte, die zum Beispiel weiter oben in Bezug auf die obigen Ausführungsformen beschrieben sind, lassen sich auf weitere Ausführungsformen anwenden ohne bedeutende Eigenschaften der oberen Ausführungsformen zu beseitigen. Solange der technische Pioniergeist, bei dem eine interne Versiegelung und eine externe Versiegelung aus Materialien mit unterschiedlichen Elastizitätsmoduli gebildet werden, eingesetzt wird, zum Beispiel wird die interne Versiegelung aus einem Material mit kleinem Elastizitätsmodul gebildet und die externe Versiegelung aus einem Material mit großem Elastizitätsmodul gebildet, kann irgendein Typ von Gehäuse in der erfinderischen Idee mit aufgenommen werden.
  • Die 15A bis 15J sind Schnittansichten, die ein Verfahren zum Herstellen des Halbleitergehäuses 10000d von der 5A gemäß einer beispielhaften Ausführungsform der erfinderischen Idee veranschaulichen. Gleiche Bezugszeichen beziehen sich auf gleiche Komponenten der Halbleiterchips in dem Halbleitergehäuse 10000d von der 5A.
  • In Bezug auf die 15A kann ein Basis-Wafer 200W hergestellt werden, bei dem eine Mehrzahl von TSVs 250 gebildet werden. Der Basis-Wafer 200W kann derart hergestellt werden, dass er auf ein Trägersubstrat 4000 über einen Haftkörper 4200 aufgebracht wird.
  • Das Trägersubstrat 4000 kann zum Beispiel aus Silizium, Germanium, Silizium-Germanium, Gallium-Arsen (GaAs), Glas, Plastik oder einem Keramik-Substrat gebildet sein. Der Haftkörper 4200 kann zum Beispiel eine NCF, eine ACF, ein Sekundenkleber, ein duroplastischer Klebstoff, ein Laser-härtender Klebstoff, ein Ultraschall-härtender Klebstoff oder eine NCP sein. Sowie in der 15A veranschaulicht ist, kann der Basis-Wafer 200W auf das Trägersubstrat 4000 aufgebracht werden, so dass der Anschlusskörper 240 dem Trägersubstrat 4000 gegenüber steht.
  • Der Basis-Wafer 200W kann ein Wafer sein, bei dem die Mehrzahl von TSVs 250 auf einer Waferebene gebildet sind. Der Basis-Wafer 200W kann basierend auf einem aktiven Wafer oder einem Zwischensubstrat aufgebaut sein. Wenn der Basis-Wafer 200W basierend auf einem aktiven Wafer gebildet wird, kann der Basis-Wafer 200W eine Mehrzahl von Halbleiterchips aufweisen und die Halbleiterchips können alle die TSVs 250 aufweisen.
  • In Bezug auf die 15B kann eine Mehrzahl eines gestapelten Chip-Bereichs 100s durch Stapeln einer gewünschten (oder alternativ vorbestimmten) Anzahl von Halbleiterchips auf dem Basis-Wafer 200W gebildet werden. Obwohl vier (4) Halbleiterchips, nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 in jedem Chip-Bereich 100s gemäß der vorliegenden beispielhaften Ausführungsform gestapelt sind, ist die Anzahl der gestapelten Halbleiterchips nicht auf vier (4) wie oben beschrieben beschränkt. Das Stapeln der Halbleiterchips kann der Reihe nach durchgeführt werden in einer Art, bei der ein Anschlusskörper eines oberen Halbleiterchips einen oberen Kontakt eines unteren Halbleiterchips durch thermische Kompression aufgebracht wird. Alternativ können die Halbleiterchips durch Füllen von Räumen zwischen den Halbleiterchips mit den Haftkörpern 350 gestapelt werden.
  • Der Haftkörper 350 kann zum Beispiel eine NCF, eine ACF, eine UV-Schicht, ein Sekundenkleber, ein duroplastischer Klebstoff, ein laser-härtender Klebstoff, ein ultraschall-härtender Klebstoff oder eine NCP, wie oben beschrieben sein. Ein Füllharz kann anstelle des Haftkörpers 350 verwendet werden. Wenn der erste Halbleiterchip 100-1 auf den Basis-Wafer 200W aufgebracht wird, kann ein Füllharz verwendet werden.
  • In Bezug auf die 15C können die gestapelten Chip-Bereiche 100s durch eine interne Versiegelung 300W versiegelt sein. Die interne Versiegelung 300W ist aus einem Material mit einem verhältnismäßig kleinen Elastizitätsmodul gebildet. Die interne Versiegelung 300W kann zum Beispiel ein Elastizitätsmodul von einigen zehn bis einigen hundert MPa aufweisen. Die interne Versiegelung 300W kann zum Beispiel aus einem Material auf Siliziumbasis, einem duroplastischen Material, einem thermoplastischen Material, einem UV-härtenden Material oder dergleichen aufgebaut sein. Das duroplastische Material kann ein phenolartiges Härtemittel, ein säureanhydritartiges Härtemittel oder ein aminartiges Härtemittel und einen acrylartigen Polymer-Zusatzstoff aufweisen. Wenn die interne Versiegelung 300W aus Harz aufgebaut ist, kann das Harz eine verhältnismäßig kleine Menge an Füllmittel aufweisen.
  • In Bezug auf die 15D kann die Stärke der internen Versiegelung 300W durch Schleifen einer Oberseite der internen Versiegelung 300W reduziert werden. In einigen Fällen kann ein Schleifen durchgeführt werden, um Oberflächen der am höchsten angebrachten Halbleiterchips zum Beispiel die vierten Halbleiterchips 100-4 der gestapelten Chipbereiche 100s freizulegen, um eine ähnliche Struktur zu dem Halbleitergehäuse 10000a von der 2 zu bilden. Das Schleifen, das durchgeführt wird, um ein flaches Halbleitergehäuse zu erzeugen, kann in einigen Fällen nicht durchgeführt werden.
  • In Bezug auf die 15E und 15F kann ein Trägersubstrat 4000 von dem Basis-Wafer 200W getrennt werden. Der Haftkörper 4200 kann zusammen mit dem Trägersubstrat 4000 getrennt werden oder kann von dem Trägersubstrat 4000 getrennt werden. Wenn das Trägersubstrat 4000 entfernt wird, können die Anschlusskörper 240 des Basis-Wafers 200W freigelegt werden.
  • Nachdem das Trägersubstrat 4000 abgetrennt wird, wird ein zweites Trägersubstrat 5000 auf eine Oberseite der internen Versiegelung 300W aufgebracht. Das zweite Trägersubstrat 5000 kann ebenso auf die interne Versiegelung 300W über einen Haftkörper 5200 aufgebracht werden. In der 15F zeigen zum besseren Verständnis die Anschlusskörper 240 des Basis-Wafers 200W nach oben.
  • Nachdem das zweite Trägersubstrat 5000 aufgebracht wird, kann jeder der gestapelten Chipbereiche 100s einer Electrical-Die-Sorting-(EDS)-Prüfung unterzogen werden. Die EDS-Prüfung kann durchgeführt werden, indem eine Prüfplatine 8000 oder dergleichen verwendet wird. Die Prüfplatine 8000 kann einen Körper 8400 und Anschlusskontakte 8200 aufweisen. Die Anschlusskontakte 8200 können zum Beispiel Pogo-Pins sein. Die Pogo-Pins können die entsprechenden Anschlusskörper 240 der Basis-Wafer 200W kontaktieren und es kann ein elektrisches Signal auf den Basis-Wafer 200W aufgebracht werden, sodass eine EDS-Prüfung durchgeführt werden kann.
  • Mit Hilfe der EDS-Prüfung wird festgestellt, ob die gestapelten Chipbereiche 100s funktionsfähig oder defekt sind. Als solches wird ein Feststellen, ob die gestapelten Chipbereiche 100s funktionsfähig oder defekt sind, durch eine EDS-Prüfung auf den gestapelten Chip-Bereichen 100s durchgeführt und gestapelte Chipbereiche 100s bestimmt, die defekt sind oder, ob ein Halbleitergehäuse mit dem defekten gestapelten Chipbereich 100s ausgesondert wird. Dementsprechend kann das Halbleitergehäuse 10000d gemäß der beispielhaften Ausführungsform gestapelt werden. Dementsprechend kann das Halbleitergehäuse 10000d gemäß der beispielhaften Ausführungsform als ein Known-Good-Die-Stack-(KGDS)-Gehäuse bezeichnet werden.
  • Die Halbleitergehäuse gemäß der beispielhaften Ausführungsform können einer EDS-Prüfung nach der Fertigstellung des Halbleitergehäuses 10000d unterlaufen, anstelle nach den Verfahren von den 15E und 15F. In diesem Fall können die Verfahren von den 15E und 15F weggelassen werden. Wenn die Verfahren von den 15E und 15F weggelassen werden, kann ein Trennverfahren basierend auf einem Vereinzeln mit dem Basis-Wafer 200W, der auf dem Trägersubstrat 400 in dem Verfahren der 15G aufgebracht wird, durchgeführt werden.
  • In Bezug auf die 15G werden interne Gehäuse 1000c mit jeweils dem internen Substrat 200, dem gestapelten Chipbereich 100s und der internen Versiegelung 300b durch ein Vereinzeln nach der EDS-Prüfung getrennt. Obwohl es nicht dargestellt ist, kann das Trennen durch Abtrennen von der Oberfläche der internen Versiegelung 300W zu einem gewünschten (oder alternativ vorbestimmten) Bereich des Haftkörpers 5200 auf dem zweiten Trägersubstrat 5000 durch Sägen oder Laserschneiden des Basis-Wafers 200W, der auf dem zweiten Trägersubstrat 5000 aufgebracht wird, und Lösen der internen Gehäuse 1000c von dem zweiten Trägersubstrat 5000 durchgeführt werden.
  • Wenn es gewünscht ist, das interne Gehäuse 1000h der 10 beizubehalten, kann ein Verfahren zum Schneiden und Trennen von zwei Chipbereichen 100s auf einmal durchgeführt werden. In der 15G weist S1 auf einen durch Sägen erhaltenen Schnittbereich hin.
  • In Bezug auf die 15H wird die Mehrzahl der internen Gehäuse 1000c, die durch das Trennen erhalten werden, auf einem zweiten Basis-Wafer 2000W gestapelt. Anders ausgedrückt werden die internen Gehäuse 1000c auf den zweiten Basis-Wafer 2000W durch Kombinieren der Anschlusskörper 240 des internen Substrats 200 mit oberen Kontakten 2600 des zweiten Basis-Wafers 2000W aufgebracht.
  • Der zweite Basis-Wafer 2000W entspricht dem externen Substrat 2000 von der 1 und folglich kann er basierend auf einem keramischen Substrat, einem PCB, einem organischen Substrat, einem Zwischensubstrat oder dergleichen gebildet werden. In einigen Fällen kann der zweite Basis-Wafer 2000W auf einem aktiven Wafer gebildet werden.
  • Um einen ausreichenden Raum in einem der Reihe nach ablaufenden Halbleitergehäuse-Trennungsverfahren sicherzustellen, können die internen Gehäuse 1000c auf dem zweiten Basis-Wafer 2000W aufgebracht werden, während ein ausreisendes Intervall zwischen den internen Gehäusen 1000c in einer horizontalen Richtung beibehalten wird.
  • In Bezug auf die 15I können die internen Gehäuse 100c mit einer externen Versiegelung 3000W versiegelt werden. Die externe Versiegelung 3000W kann aus einem Material mit einem verhältnismäßig großen Elastizitätsmodul aufgebaut werden. Die externe Versiegelung 3000W kann zum Beispiel einen Elastizitätsmodul von einigen bis zu einigen zehn GPa aufweisen. Die externe Versiegelung 3000W kann zum Beispiel aus einem Material auf Epoxidbasis, einem duroplastischen Material, einem thermoplastischen Material, einem UV-Härtenden Material oder dergleichen gebildet werden. Das duroplastische Material kann ein phenolartiges Härtemittel, ein säureanhydritartiges Härtemittel und ein Acryl-Polymer-Zusatzstoff aufweisen. Wenn die externe Versiegelung 3000W aus Harz aufgebaut ist, kann das Harz eine verhältnismäßig große Menge an Füllmittel aufweisen.
  • Wenn die externe Versiegelung 3000W durch ein MUF-Verfahren gebildet wird, kann die externe Versiegelung 3000W einen Raum zwischen dem internen Gehäuse 1000c und dem zweiten Basis-Wafer 2000W füllen. Wenn ein MUF-Verfahren nicht durchgeführt wird, kann ein externes Füllmittel den Raum zwischen den internen Gehäusen 1000c und dem zweiten Basis-Wafer 2000W füllen, so wie es in der 3 veranschaulicht ist.
  • Nach dem Herstellungsverfahren der externen Versiegelung 3000W kann, wenn es gewünscht ist, ein Verfahren zum Schleifen der Oberseite der externen Versiegelung 3000W durchgeführt werden.
  • Im Bezug auf die 15J können die Halbleitergehäuse 1000d alle das externe Substrat 2000, das interne Gehäuse 1000c aufweisen und eine externe Versiegelung 3000 kann durch ein Vereinzeln getrennt werden, nachdem die externe Versiegelung 3000W gebildet wurde. In der 15J weist S2 einen durch ein Sägen erhaltenen Schnittbereich auf.
  • Obwohl nicht veranschaulicht kann ein Treibersubstrat auf einen unteren Bereich des zweiten Basis-Wafers 2000W nach dem Verfahren der 15H aufgebracht werden. Gemäß dem Trennungsverfahren der beispielhaften Ausführungsform kann das Halbleitergehäuse 1000d von der 5A durch Schneiden der Oberfläche der externen Versiegelung 3000W zu einem gewünschten (oder alternativ vorbestimmten) Bereich eines Haftkörpers auf dem Trägersubstrat durch Sägen mit einem Sägeblatt oder Lasersägen und Lösen des Halbleitergehäuses 10000d von dem Trägersubstrat erhalten werden.
  • Die 16A bis 16E sind Schnittansichten, die ein Verfahren zum Herstellen des Halbleitergehäuses 10000f von der 7 gemäß einer beispielhaften Ausführungsform der erfinderischen Idee veranschaulicht. Gleiche Bezugszeichen beziehen sich auf gleiche Komponenten der Halbleiterchips in dem Halbleitergehäuse 10000f von der 7. Weil die Verfahren von den 15E bis 15J auf das Verfahren gemäß dieser beispielhaften Ausführungsform angewendet werden kann, wird eine Beschreibung davon weggelassen.
  • In Bezug auf die 16A kann ein Basis-Wafer 200W hergestellt werden, in dem eine Mehrzahl von TSVs 250 gebildet werden. Der Basis-Wafer 200W kann durch Aufbringen auf ein Trägersubstrat 4000 über einen Haftkörper 4200 hergestellt werden.
  • Das Trägersubstrat 4000 kann zum Beispiel aus Silizium, Germanium, Silizium-Germanium, Gallium-Arsenit (GaAs), Glas, Plastik oder einem keramischen Substrat gebildet sein. Der Haftkörper 4200 kann zum Beispiel eine NCF, eine ACF, ein Sekundenkleber, ein duroplastischer Klebstoff, ein Laser-härtender Klebstoff, ein Ultraschall-härtender Klebstoff oder eine NCP sein. So wie in der 16A veranschaulicht ist, kann der Basis-Wafer 200W auf das Trägersubstrat 4000 aufgebracht werden, so dass ein Anschlusskörper 240 dem Trägersubstrat 4000 gegenüber liegt.
  • Der Basis-Wafer 200W ist ein Wafer, bei dem die Mehrzahl von TSVs 250 auf einer Waferebene gebildet wird. Der Basis-Wafer 200W kann basierend auf einem aktiven Wafer oder einem Zwischensubstrat gebildet werden. Gemäß der aktuellen beispielhaften Ausführungsform kann der Basis-Wafer 200W ein Wafer basierend auf einem aktiven Wafer sein. Dementsprechend kann der Basis-Wafer 200W eine Mehrzahl von Halbleiterchips aufweisen und die Halbleiterchips können alle entsprechende TSVs 250 aufweisen.
  • In Bezug auf die 16B können Halbleiterchips durch Sägen des Basis-Wafers 200W entlang einer Schnittspur (S/L) erhalten werden. Jeder der Halbleiterchips kann dem internen Substrat 200a von der 7 entsprechen. Dementsprechend werden zur Vereinfachung der Beschreibung Halbleiterchips, die von einem Basis-Wafer erhalten werden, hiernach als „interne Substrate“ bezeichnet werden. In der 16B gibt S3 einen durch Sägen erhaltenen Schnittbereich an.
  • Ein Sägen kann nur auf dem Basis-Wafer 200W durchgeführt werden und kann nicht auf dem Trägersubstrat 4000 durchgeführt werden, das sich unter dem Basis-Wafer 200W befindet. Anders ausgedrückt kann ein Sägen auf nur einem beabsichtigten (oder alternativ vorbestimmten) Bereich des Haftkörpers 4200 durchgeführt werden. Nachdem die internen Substrate 200a von dem Basis-Wafer 200W erhalten worden sind, kann das Trägersubstrat 4000 entfernt werden. Der Haftkörper 4200 kann zusammen mit dem Trägersubstrat 4000 entfernt werden oder separat entfernt werden. In einigen Fällen kann der Haftkörper 4200 aufgrund eines anschließenden Verfahrens nicht entfernet werden.
  • In Bezug auf die 16C kann ein zweites Trägersubstrat 5000 hergestellt werden. Ein Haftkörper 5200 kann auf dem zweiten Trägersubstrat 5000 gebildet werden. Das zweite Trägersubstrat 5000 kann aus einem Siliziumsubstrat, einem Germanium-substrat, einem Silizium-Germanium-Substrat, einem Gallium-Arsenid-(GaAs)-Substrat, einem Glas-Substrat, einem Plastik-Substrat, einem Keramik-Substrat oder dergleichen gebildet werden. Gemäß den beispielhaften Ausführungsformen kann das zweite Trägersubstrat 5000 aus einem Silizium-Substrat oder einem Glas-Substrat gebildet werden. Der Haftkörper 5200 kann z. B. eine NCF, eine ACF, eine UV-Schicht, ein Sekundenkleber, ein duroplastischer Klebstoff, ein Laser-härtender Klebstoff, ein Ultraschall-härtender Klebstoff oder eine NCP sein.
  • Das zweite Trägersubstrat 5000 kann nicht notwendiger Weise nach dem internen Substrat-Trennverfahren in Bezug auf den in der 16B veranschaulichten Basis-Wafer 200W hergestellt werden. Das zweite Trägersubstrat 5000 kann vor dem Herstellen des Basis-Wafers 200W hergestellt werden. Alternativ kann das zweite Trägersubstrat 5000 nach dem Herstellen des Basis-Wafer 200W und vor dem internen Substrat-Trennverfahren in Bezug auf den Basis-Wafer 200W hergestellt werden.
  • Bevor der Haftkörper 5200 gebildet wird, kann eine Ausrichtungsmarkierung auf dem zweiten Trägersubstrat 5000 gebildet werden. Die Ausrichtungsmarkierung wird verwendet, um Positionen auf dem zweiten Trägersubstrat 5000 anzuzeigen, auf denen die internen Substrate später aufzubringen sind.
  • Die internen Substrate 200a können auf das zweite Trägersubstrat 5000 durch das Verwenden des Haftkörpers 5200 aufgebracht werden. Die internen Substrate 200a können derart aufgebracht werden, dass die Anschlusskörper 240 dem zweiten Trägersubstrat 5000 entgegenstehen. Die internen Substrate 200a können durch Anordnen in Intervallen von einem gewünschten (oder alternativ vorbestimmten) Abstand in einer horizontalen Richtung auf dem zweiten Trägersubstrat 5000 angeordnet werden. Der gewünschte (oder alternativ vorbestimmte) Abstand kann unter Betrachten der Größe eines Halbleitergehäuses passend festgelegt werden, das letztlich zu bilden ist.
  • Gemäß der aktuellen beispielhaften Ausführungsform können die internen Substrate 200a in Intervallen von einem Trägersubstrat angebracht werden. Folglich können Grenzen eines Füllverfahrens und/oder eines Sägeverfahrens aufgrund der Weite einer Schnittspur eines herkömmlichen Basis-Wafers adressiert werden und/oder physikalischer, chemischer Schaden aufgrund von Verunreinigung, Zerstörung, Ablösen von Schichten oder dergleichen, die aufgrund eines Freilegens eines Siliziums auf einer Seitenfläche auf einem Chip auftreten, kann nach Fertigstellen der internen Gehäuse reduziert oder effektiv verhindert werden.
  • In Bezug auf die 16D kann eine Mehrzahl von gespeicherten Chipbereichen 100s durch Stapeln einer gewünschten (oder alternativ festgelegten) Anzahl von Halbleiterchips auf die jeweiligen der internen Substrate 200a gebildet werden. Obwohl vier (4) Halbleiterchips nämlich die ersten, zweiten, dritten und vierten Halbleiterchips 100-1, 100-2, 100-3 und 100-4 in den jeweiligen der internen Substrate 200a gestapelt sind, ist die Anzahl der Halbleiterchips nicht auf vier (4) beschränkt. Das Stapeln der Halbleiterchips kann der Reihe nach in einer Art durchgeführt werden, bei der ein Anschlusskörper eines oberen Halbleiterchips an einen oberen Kontakt eines unteren Halbleiterchips durch thermische Kompression aufgebracht wird, und die Halbleiterchips können durch Füllen von Räumen zwischen den Halbleiterchips mit den Haftkörpern 350 gestapelt werden.
  • Die Haftkörper 350 können z. B. eine NCF, eine ACF, eine UV-Schicht, ein Sekundenkleber, ein duroplastischer Klebstoff, ein Laser-härtender Klebstoff, ein Ultraschall-härtender Klebstoff oder eine NPC, so wie oben beschrieben, sein. Ein Füllharz kann anstelle der Haftkörper 350 verwendet werden.
  • So wie in der 16D veranschaulicht ist, können die internen Substrate 200a dieselbe Größe, z. B. dieselbe ebene Fläche wie die gestapelten Halbleiterchips aufweisen. In einigen Fällen können die internen Substrate 200a größer sein als die Halbleiterchips.
  • In Bezug auf die 16E können die gestapelten Chipbereiche 100s durch eine interne Versiegelung 300W versiegelt sein. So wie oben beschrieben kann die interne Versiegelung 300W aus einem Material mit einem relativ kleinen Elastizitätsmodul gebildet werden.
  • Da die internen Substrate 200a dieselbe Größe wie die Halbleiterchips aufweisen, können eine Seitefläche von jeweils einem internen Substrat 200a und Seitenflächen von entsprechenden Halbleiterchips zusammen mit der internen Versiegelung 300W versiegelt sein. Dementsprechend kann sich eine interne Seitenfläche der internen Versiegelung 300W auf derselben Ebene wie die Seitefläche von jeweils einem internen Substrat 200a und den Seitenflächen der entsprechenden Halbleiterchips befinden.
  • Nach dem Herstellungsverfahren der internen Versiegelung 300W kann ein Verfahren zum Schleifen der Oberfläche der internen Versiegelung 300W durchgeführt werden. Dieses Schleifverfahren kann weggelassen werden. Um eine ähnliche Struktur zu dem Halbleitergehäuse 10000a von der 2 zu bilden, kann ein Schleifen durchgeführt werden, um Oberflächen des am höchsten angebrachten Halbleiterchips z. B. des vierten Halbleiterchips 100-4 der gestapelten Chipbereiche 100s freizulegen.
  • Danach kann dasselbe Verfahren wie jene der 15E bis 15J durchgeführt werden. Nach dem Verfahren von der 15J kann das Herstellen des Halbleitergehäuses 10000f von der 7 fertig gestellt werden.
  • Die 17A bis 17H sind Schnittansichten, die ein Verfahren zum Herstellen des Halbleitergehäuses 10000k der 12 gemäß einer beispielhaften Ausführungsform der erfinderischen Idee veranschaulichen. Da die Verfahren der 16C und 16E und der 15E bis 15J auf das Verfahren gemäß dieser beispielhaften Ausführungsform angewendet werden können, wird eine Beschreibung davon weggelassen.
  • In Bezug auf die 17A kann ein Basis-Wafer 100W mit einer Mehrzahl von Halbleiterchips 100a hergestellt werden. Ein Chipkontakt 130 kann in dem jeweiligen der Halbleiterchips 100a gebildet werden. Der Chipkontakt 130 kann aus einem Metall, z. B. Aluminium (Al), Kupfer (Cu), Gold (Au), Nickel (Ni) oder Palladium (Pd) gebildet werden, um Multilayer oder eine Einzelschicht aufzuweisen.
  • In Bezug auf die 17B kann ein Back-Lap (B/L) zum Polieren oder Entfernen einer Rückseitenoberfläche des Basis-Wafers 100W z. B. Oberflächen der Halbleiterchips 100a des Basis-Wafers 100W durchgeführt werden. Nach dem B/L-Verfahren wird der Basis-Wafer 100W in Halbleiterchips 100a durch ein Vereinzeln geteilt.
  • In Bezug auf die 17C können die Halbleiterchips 100a auf einen Haftkörper 6200 auf einem Trägersubstrat 6000 aufgebracht werden. Die Oberflächen der Halbleiterchips 100a, die den Haftkörper 6200 kontaktieren, sind Oberflächen, auf denen die Chipkontakte 130 gebildet werden. Der Haftkörper 6200 kann z. B. ein Klebestreifen sein. Der Klebestreifen ist ein ablösbarer Klebestreifen, der einfach später abgelöst wird. Der Klebestreifen kann z. B. eine Laminat- oder UV-Schicht sein, die in der Lage ist durch eine UV-Strahlung auf einfache Weise entfernt zu werden.
  • Vor dem Aufbringen der Halbleiterchips 100a kann ein Strukturierungsverfahren durchgeführt werden, um eine Ausrichtung der Halbleiterchips 100a auf dem Klebestreifen zu vereinfachen. Eine Struktur, die durch das Strukturierungsverfahren gebildet wird, ist eine Ausrichtungsmarkierung für einen aufzubringenden Chip z. B. die Halbleiterchips 100a und folglich können die Halbleiterchips 100a exakt an die Stelle der gebildeten Struktur aufgebracht werden. Folglich können anschließende Verfahren exakt durchgeführt werden.
  • Ein Abstand zwischen den Halbleiterchips, die auf das Trägersubstrat 6000 aufzubringen sind, kann passend gemäß der Größe des erforderlichen Halbleitergehäuses gesteuert werden. Derzeit haben die Größen der Halbleiterchips 100a abgenommen, aber die Größen von Halbleitergehäusen sind standardisiert. Folglich besteht eine Begrenzung in der Reduzierung des Abstandes zwischen Halbleiterchips. Eine Umverteilungsleitung kann sich z. B. bei einer Fan-Out-Struktur von einem gewünschten (oder alternativ vorbestimmten) Bereich der Unterseite eines Halbleiterchips zu einer internen Versiegelung 300 erstrecken, wo keine Halbleiterchips existieren, und ein Verbindungskörper wird mit der Erstreckung der Umverteilungsleitung verbunden.
  • In Bezug auf die 17D kann, nachdem die Halbleiterchips 100a aufgebracht sind, eine interne Versiegelung 300 die Halbleiterchips 100a versiegeln. Da eine Unterseite von jedem Halbleiterchip 100a, auf dem der Chipkontakt 130 gebildet wird, auf dem Haftkörper 6200 des Trägersubstrats 6000 aufgebracht wird, können die Seitenflächen oder die Oberseiten des Halbleiterchips 100a von der internen Versiegelung 300 umgeben werden. Jedoch kann die Unterseite des Halbleiterchips 100a nicht durch die interne Versiegelung 300 versiegelt werden. Die interne Versiegelung 300 kann gleich der internen Versiegelung 300 sein, die weiter oben in Bezug auf die 1 beschrieben wurde.
  • In Bezug auf die 17E kann, nachdem die interne Versiegelung 300 gebildet wurde, ein Gehäusekomplex 7000, der die Halbleiterchips 100a und die interne Versiegelung 300 aufweist, von dem Trägersubstrat 6000 getrennt werden. Nach diesem Trennen können die Unterseiten der Halbleiterchips 100a von der internen Versiegelung 300 freigelegt sein. Im Folgenden wird das Gehäusekomplex 7000 zum besseren Verständnis verkehrt herum veranschaulicht. Anders ausgedrückt sind die Unterseiten der Halbleiterchips 100a auf denen die Chipkontakte 130 gebildet werden, nach oben ausgerichtet.
  • In Bezug auf die 17F können die Umverteilungsleitungen 170 auf den Unterseiten der Halbleiterchips 100a und auf einigen Bereichen der internen Versiegelung 300 gebildet werden. Die Umverteilungsleitungen 170 können aus einem leitfähigen Material wie z. B. einem Metall, wie z. B. Silber (Ag), Kupfer (Cu), Gold (Au), Nickel (Ni) oder Palladium (Pd) durch Verwenden eines Lithographie-Verfahrens oder eines Druckverfahrens gebildet werden. Wenn die Umverteilungsleitungen 170 durch ein Druckverfahren gebildet werden, kann ein Prägeverfahren z. B. ein Rollendruck- und ein Trommelverfahren verwendet werden. Die Umverteilungsleitungen 170 können z. B. durch Bilden eines Keimmetalls durch ein Rollendruckverfahren und Bilden einer Metallplatte auf dem Keimmetall gebildet werden. Die Umstrukturierungsleitungen 170 können als Multilayer oder eine Einzelschicht gebildet werden.
  • In Bezug auf die 17G kann nach dem Bilden der Umverteilungsleitungen 170 die Schutzschicht 180 durch ein Lithographie- oder Druckverfahren gebildet werden. Wenn die Schutzschicht 180 durch ein Druckverfahren gebildet wird, kann die Schutzschicht 180 aus einem Lötstopplack durch Prägen z. B. durch ein Siebdruckverfahren gebildet werden.
  • Die Schutzschicht 180 kann auf Oberflächen der Umstrukturierungsleitungen 170, einem Bereich der Unterseiten der Halbleiterchips 100a, auf denen die Umverteilungsleitungen 170 nicht gebildet werden, und Bereiche der Oberseite der internen Versiegelung 300, auf denen die Umverteilungsleitungen 170 nicht gebildet werden, gebildet werden. Die Schutzschicht 180 kann aus einem Polymer gebildet werden und kann Öffnungen aufweisen, durch die erwünschte (oder alternativ vorbestimmte) Bereiche der Umstrukturierungsleitungen 170 freigelegt werden. Obwohl die Öffnungen nur Oberflächen der Umverteilungsleitungen 170 in der beispielhaften Ausführungsform freilegen können, können Seitenflächen der Umstrukturierungsleitungen 170 in einigen Fällen ebenso freigelegt werden. Die Schutzschicht 180 kann eine Stärke von ungefähr 5 bis ungefähr 20 µm aufweisen.
  • In Bezug auf die 17H können die Anschlusskörper 140 in den Öffnungen der Schutzschicht 180 gebildet werden. Die Anschlusskörper 140 können z. B. Lötkugeln sein. Die Anschlusskörper 140 können ein Fan-Out-Structured-Ball-Grid-Array (BGA) bilden. Gemäß den beispielhaften Ausführungsformen können Lötkugeln unmittelbar auf die Umstrukturierungsleitungen 170 aufgebracht werden. Die Umstrukturierungsleitungen 170 können als ein Ag-Ni-Au-Multilayer aufgebaut sein, um z. B. eine Verbesserung einer Benetzung von Lot und Diffusionsreduzierung oder -verhinderung zu erreichen.
  • Obwohl die Anschlusskörper 140 durch Anbringen außerhalb der Halbleiterchips 100a in der beispielhaften Ausführungsform gebildet werden, können die Anschlusskörper 140 in einer Fan-In-Struktur wie in dem Halbleitergehäuse 10000J von der 11 gebildet werden. Der Anschlusskörper 140 kann ebenso als Kombination von einer Fan-In-Struktur und einer Fan-Out-Struktur in einigen Fällen gebildet werden.
  • In Bezug auf die 17I kann nach dem Bilden der Anschlusskörper 140 ein Trennverfahren zum Vereinzeln des Gehäusekomplexes 7000 in einzelne interne Gehäuse 1000j durchgeführt werden. Durch dieses Trennverfahren basierend auf einem Vereinzeln kann das Herstellen der internen Gehäuse 1000j in dem Halbleitergehäuse 10000k der 12 beendet werden. Danach können die Verfahren von den 16C und 16E und 15E bis 15J durchgeführt werden, um das Herstellen des Halbleitergehäuses 10000k von der 12 fertig zu stellen. Gemäß der beispielhaften Ausführungsform kann ein Verfahren zum Stapeln einer Mehrzahl von Halbleiterchips so wie in der 16D gezeigt nicht durchgeführt werden.
  • Die 18 ist ein schematisches Diagramm einer Speicherkarte 10 mit einem Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 18 kann eine Steuereinheit 11 und ein Speicher 12 in der Speicherkarte 10 angeordnet sein, um elektrische Signale miteinander auszutauschen. Wenn z. B. ein Befehl von der Steuereinheit 11 ausgegeben wird, kann der Speicher 12 Daten übertragen. Die Steuereinheit 11 und/oder der Speicher 12 können ein Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee aufweisen. Der Speicher 12 kann einen Speicherbereich (nicht dargestellt) oder eine Speicherbereich-Bank (nicht dargestellt) aufweisen.
  • Die Speicherkarte 10 kann in einer Speichervorrichtung wie z. B. einer Karte z. B. eine Speicherstick-Karte, eine Smart-Media-(SM)-Karte, eine Secure-Digital-(SD)-Karte einer Mini-SD-Karte oder einer Multi-Media-Karte MMC verwendet werden.
  • Die 19 ist ein Blockdiagramm eines elektronischen Systems 80 mit einem Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee.
  • In Bezug auf die 19 kann das elektronische System 80 eine Steuereinheit 81, eine Eingangs-/Ausgangs-(E/A)-Vorrichtung 82, ein Speicher 83 und eine Schnittstelle 84 aufweisen. Das elektronische System 80 kann ein System sein, das Informationen überträgt oder empfängt oder ein mobiles System sein. Das mobile System kann ein PDA, ein tragbarer Computer, ein Web-Tablet, ein schnurloses Telefon, ein Mobiltelefon, ein digitaler Musikspieler oder eine Speicherkarte sein.
  • Die Steuereinheit 81 kann ein Programm ausführen und das elektronische System 80 steuern. Die Steuereinheit 81 kann ein Mikroprozessor, ein digitaler Signalprozessor, ein Mikrocontroller oder eine Vorrichtung ähnlich dieser Vorrichtungen sein. Die E/A-Vorrichtung 82 kann verwendet werden, um Daten des elektronischen Systems 80 einzugeben oder auszugeben.
  • Das elektronische System 80 kann mit einer externen Vorrichtung z. B. einem Personalcomputer oder einem Netzwerk über die E/A-Vorrichtung 82 verbunden werden, und folglich können Daten mit der externen Vorrichtung ausgetauscht werden. Die E/A-Vorrichtung 82 kann ein Tastenfeld, eine Tastatur oder ein Anzeigefeld sein. Der Speicher 83 kann einen Code und/oder Daten zum Betreiben der Steuereinheit 81 speichem und/oder von der Steuereinheit 81 verarbeitete Daten speichern. Die Steuereinheit 81 und der Speicher 83 können ein Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee aufweisen. Die Schnittstelle 84 kann ein Datenübertragungs-Pfad zwischen dem elektronischen System 80 und einer anderen externen Vorrichtung sein. Die Steuereinheit 81, die E-/A-Vorrichtung 82, der Speicher 83 und die Schnittstelle 84 können mit einander über einen Bus 85 in Verbindung stehen.
  • Das elektronische System 80 kann z. B. in einem Mobiltelefon, einem MP3-Spieler, einem Navigationsgerät, einem tragbaren Multimediaspieler (PMP), einer Solid-State-Disc (SSD), oder Haushaltsgeräten verwendet werden.
  • Die 20 ist eine Querschnittsansicht einer SSD-Vorrichtung 30, auf die ein Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee aufgebracht werden kann. Das elektronische System 80 von der 19 kann auf die SSD-Vorrichtung 30 angewendet werden.
  • In Bezug auf die 20 kann die SSD-Vorrichtung 30 ein Speichergehäuse 31, eine SSD-Steuereinheit 33, einen DRAM 35 und eine Hauptplatine 37 aufweisen.
  • Das Speichergehäuse 31, die SSD-Steuereinheit 33, der DRAM 35 usw. können ein Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee aufweisen. Eine SSD-Vorrichtung, die Halbleitergehäuse mit anderen Strukturen verwendet, die eine interne Versiegelung und eine externe Versiegelung mit sich unterscheidenden Elastizitätsmoduli verwenden, kann ebenso in der erfinderischen Idee enthalten sein.
  • Das Speichergehäuse 31 kann auf die Hauptplatine 37 über die externen Anschlusskörper 2400 von der 1 aufgebracht werden und vier (4) Speichergehäuse PKG1, PKG2, PKG3, PKG4, so wie in der 20 veranschaulicht ist, aufweisen. Jedoch können mehr als vier (4) Speichergehäuse 31 gemäß einem Kanal-Unterstützungs-Zustand der SSD-Steuereinheit 33 aufgebracht werden. Wenn ein Speichergehäuse 31 aus mehreren Kanälen gebildet wird, kann die Anzahl der aufgebrachten Speichergehäuse 31 auf weniger als vier (4) reduziert werden.
  • Die Speichergehäuse 31 können auf die Hauptplatine 37 über den externen Anschlusskörper 2400 wie z. B. Lötkugeln in einer BGA-Art aufgebracht werden. Jedoch können die Speichergehäuse 31 in anderen Arten aufgebracht werden. Die Speichergehäuse 31 können z. B. in einem PIN-Grid-Array-(PGA)-Verfahren, einem Tape-Carrier-Package-(TCP)-Verfahren, einem Chip-On-Board-(COB)-Verfahren, einem Quad-Flat-Non-Leaded-(QFN)-Verfahren, einem Quad-Flat-Package-(QFP)-Verfahren und dergleichen aufgebracht werden.
  • Die SSD-Steuereinheit 33 kann acht (8) Kanäle aufweisen. Die acht (8) Kanäle können mit den entsprechenden Kanälen der vier (4) Speichergehäuse PKG1, PKG2, PKG3 und PKG4 in einer 1:1-Zugehörigkeit gekoppelt sein, um die Halbleiterchips in den Speichergehäusen 31 zu Steuern.
  • Die SSD-Steuereinheit 33 kann ein Programm aufweisen, das eine Signalübertragung mit einer externen Vorrichtung durch ein Verfahren basierend auf einem Serial-Advanced-Technology-Attachment-(SATA)-Standard, einem Parallel-Advanced-Technology-Attachment-(PATA)-Standard oder einem Small-Computer-System-Interface-(SCSI)-Standard ermöglicht. Beispiele des SATA-Standards können nicht nur den sogenannten SATA-1-Standard sondern auch alle SATA-basierenden Standards wie z. B. SATA-2, SATA-3 und einen externen SATA (e-SATA) aufweisen. Beispiele des SATA-Standards können alle Integrated-Drive-Electronics-(DIE) basierten Standards wie z. B. DIE und Enhanced-DIE (E-DIE) aufweisen.
  • Die SSD-Steuereinheit 33 kann EEC, FTL oder dergleichen aufweisen. Die SSD-Steuereinheit 33 kann auch in einer Gehäuseform auf der Hauptplatine 37 aufgebracht werden. Die SSD-Steuereinheit 33 kann auf die Hauptplatine 37 in einer BGA-Art, einer PGA-Art, einer TCP-Art, einer COB-Art, einer QFN-Art, einer QFP-Art oder dergleichen so wie das Speichergehäuse 31 aufgebracht werden.
  • Der DRAM 35 ist eine Hilfs-Speichervorrichtung und kann als ein Puffer während des Datenaustausches zwischen der SSD-Steuereinheit 33 und dem Speichergehäuse 31 dienen. Das DRAM 35 kann ebenso auf der Hauptplatine 37 in verschiedenen Arten z. B. der BGA-Art, der PGA-Art, der TCP-Art, der COB-Art, der QFN-Art, der QFP-Art und dergleichen aufgebracht werden.
  • Die Hauptplatine 37 kann ein PCB, ein flexibles PCB, ein organisches Substrat, ein keramisches Substrat, ein Trägersubstrat oder dergleichen sein. Die Hauptplatine 37 kann eine Trägerplatte (nicht dargestellt) mit einer Oberseite und einer Unterseite und eine Harzschicht (nicht dargestellt), die auf der jeweiligen der Oberseite und der Unterseite gebildet ist, aufweisen. Die Harzschicht kann in einer Multilayer-Struktur gebildet sein und eine Einzelschicht, eine Masseschicht oder Versorgungsschicht, die in einem Verschaltungsmuster gebildet ist, kann zwischen den mehreren Schichten der Multilayer-Struktur zwischengeschaltet sein. Ein spezielles Verschaltungsmuster kann auf der jeweiligen der Harzschicht gebildet werden. In der 20 können feine Strukturen, die auf der Hauptplatine 37 dargestellt sind, ein Verschaltungsmuster oder eine Mehrzahl von passiven Elementen andeuten. Eine Schnittstelle 39 zur Übertragung mit einer externen Vorrichtung kann auf einer Seite z. B. der linken Seite der Hauptplatine 37 gebildet werden.
  • Die 21 ist eine schematische perspektivische Ansicht einer elektronischen Vorrichtung, auf die ein Halbleitergehäuse gemäß beispielhaften Ausführungsformen der erfinderischen Idee angewendet wird.
  • Die 21 veranschaulicht ein Mobiltelefon 40 als das elektronische Gerät, auf das das elektronische System 80 von der 20 angewendet wird. Das elektronische System 80 kann ebenso in einem tragbaren Notebook, MP3-Spieler, Navigationsgeräte, SSDs, Fahrzeugen oder Haushaltsgeräten angewendet werden.
  • In einem Halbleitergehäuse und einem Herstellungsverfahren davon gemäß der erfinderischen Idee können ein Handhaben von Schwierigkeiten und Verzugsproblemen, die während eines Häusungsverfahrens erzeugt werden, durch Bilden einer internen Versiegelung des internen Gehäuses und einer externen Versiegelung außerhalb des internen Gehäuses von Materialien mit unterschiedlichen Elastizitätsmoduli angegangen werden. Anders ausgedrückt kann die interne Versiegelung aus einem Material mit einem kleinen Elastizitätsmodul und die externe Versiegelung aus einem Material mit einem größeren Elastizitätsmodul in dem Häusungsverfahren gebildet werden.
  • Dementsprechend kann das Ergebnis eines Halbleiterverfahrens verbessert werden und die Zuverlässigkeit der endgültigen Halbleitergehäuse ebenso verbessert werden.

Claims (40)

  1. Halbleitergehäuse, das aufweist: ein internes Gehäuse (1000) mit mindestens einem Halbleiterchip (100), wobei der mindestens eine Halbleiterchip (100) mit einer internen Versiegelung (300) versiegelt ist; ein externes Substrat (2000), auf dem das interne Gehäuse (1000) angeordnet ist; und eine externe Versiegelung (3000), die das interne Gehäuse (1000) versiegelt, wobei ein Elastizitätsmodul der internen Versiegelung (300) kleiner als ein Elastizitätsmodul der externen Versiegelung (3000) ist, und wobei kein Element des mindestens einen Halbleiterchips (100) durch die interne Versiegelung (300) zu der externen Versiegelung (3000) durchtritt.
  2. Halbleitergehäuse nach Anspruch 1, wobei der Elastizitätsmodul der internen Versiegelung (300) nicht mehr als 1/10 des Elastizitätsmoduls der externen Versiegelung (3000) ist.
  3. Halbleitergehäuse nach Anspruch 1, wobei die interne Versiegelung (300) mindestens eines von einem Material auf Siliziumbasis, einem duroplastischen Material, einem thermoplastischen Material und einem UV-härtenden Material aufweist und die externe Versiegelung (3000) mindestens eines von einem Material auf Epoxidbasis, einem duroplastischen Material, einem thermoplastischen Material und einem UV-härtenden Material aufweist.
  4. Halbleitergehäuse nach Anspruch 3, wobei das duroplastische Material einen Acryl-Polymer-Zusatzstoff und mindestens eines von einem phenolartigen Härtemittel, einem säureanhydridartigen Härtemittel und einem aminartigen Härtemittel aufweist.
  5. Halbleitergehäuse nach Anspruch 1, wobei die interne Versiegelung (300) und die externe Versiegelung (3000) aus dem selben Harz gebildet sind, und die externe Versiegelung (3000) eine größere Dichte an Füllmittel als die interne Versiegelung (300) aufweist.
  6. Halbleitergehäuse nach Anspruch 1, wobei, wenn der mindestens eine Halbleiterchip (100) einer Mehrzahl von Halbleiterchips (100-1, 100-2, 100-3, 100-4) entspricht, einige der Halbleiterchips (100-1, 100-2, 100-3, 100-4) Speicherchips und andere Logikchips sind.
  7. Halbleitergehäuse nach Anspruch 1, wobei das interne Gehäuse (1000) Silizium-Durchkontaktierungen (TSVs) (250), ein internes Substrat (200, 200a, 200b) mit einer Unterseite und einen Anschlusskörper (240), der mit den TSVs (250) an der Unterseite verbunden ist, aufweist, wobei sich der mindestens eine Halbleiterchip (100) auf dem internen Substrat (200, 200a, 200b) befindet und mit dem Anschlusskörper (140) über die TSVs (250) verbunden ist, und das interne Substrat (200) auf dem externen Substrat (2000) über die Anschlusskörper (240) angebracht ist.
  8. Halbleitergehäuse nach Anspruch 7, wobei, wenn der mindestens eine Halbleiterchip (100) einer Mehrzahl von Halbleiterchips (100-1, 100-2, 100-3, 100-4; 100-1, 100-2, 100-3, 100-4c; 100-1a, 100-2a, 100-3a, 100-4a) entspricht, die Halbleiterchips (100-1, 100-2, 100-3, 100-4; 100-1, 100-2, 100-3, 100-4c; 100-1a, 100-2a, 100-3a, 100-4a) einen gestapelten Chipbereich (100s) in einer Multilayer-Struktur auf dem internen Substrat (200, 200a, 200b) bilden.
  9. Halbleitergehäuse nach Anspruch 8, wobei eine Chip-TSV (150) und ein mit der Chip-TSV (150) verbundener Chip-Anschlusskörper (140) in jedem des mindestens einen Halbleiterchips (100) vorkommen, oder die Chip-TSV (150) und der mit der Chip-TSV (150) verbundene Chip-Anschlusskörper (140) in jedem von allen außer in einem höchsten Halbleiterchip (100-4) von dem mindestens einen Halbleiterchip (100) vorkommen, und die Halbleiterchips (100-1, 100-2, 100-3, 100-4) miteinander über die Chip-TSV (150) und den Chip-Anschlusskörper (140) elektrisch verbunden sind.
  10. Halbleitergehäuse nach Anspruch 7, wobei wenn der mindestens eine Halbleiterchip (100) einer Mehrzahl von Halbleiterchips (100-1, 100-2, 100-3, 100-4) entspricht, einige der Halbleiterchips (100-1, 100-2, 100-3, 100-4) einen ersten gestapelten Chipbereich (100s) bilden und andere (400-1, 400-2, 400-3, 400-4) einen zweiten gestapelten Chipbereich (400s) bilden, und der erste gestapelte Chipbereich (100s) und der zweite gestapelte Chipbereich (400s) auf dem internen Substrat (200) derart angeordnet sind, dass sie räumlich voneinander getrennt sind.
  11. Halbleitergehäuse nach Anspruch 10, wobei der erste gestapelte Chipbereich (100s) und der zweite gestapelte Chipbereich (400s) beide aus Speicherchips aufgebaut sind, oder der erste gestapelte Chipbereich (100s) aus Speicherchips aufgebaut ist und der zweite gestapelte Chipbereich (400s) aus Logikchips aufgebaut ist.
  12. Halbleitergehäuse nach Anspruch 7, wobei das interne Substrat (200W) ein aktiver Wafer mit einer Mehrzahl von Halbleiterchips (100-1, 100-2, 100-3, 100-4) ist, der das interne Gehäuse (1000, 1000c) bildet, oder ein Interposer-Substrat mit einer Mehrzahl von Einheits-Interposern ist, die das interne Gehäuse (1000, 1000c) bilden.
  13. Halbleitergehäuse nach Anspruch 7, wobei eine Seitenfläche des internen Substrats (200a) durch eine interne Versiegelung (300a) versiegelt ist.
  14. Halbleitergehäuse nach Anspruch 7, wobei eine Seitenfläche des internen Substrats (200) von der internen Versiegelung (300; 300b) freigelegt ist.
  15. Halbleitergehäuse nach Anspruch 7, das ferner aufweist: mindestens eines von einem internen Füllmittel (320) zwischen dem mindestens einen Halbleiterchip (100) und dem internen Substrat (200) und einem externen Füllmittel (3200) zwischen dem internen Gehäuse (1000b) und dem externen Substrat (2000).
  16. Halbleitergehäuse nach Anspruch 15, wobei das Füllmittel (320, 3200) ein Epoxidharz aufweist.
  17. Halbleitergehäuse nach Anspruch 1, wobei das interne Gehäuse (1000i) ein Wafer-Level-Package (WLP) ist.
  18. Halbleitergehäuse nach Anspruch 1, wobei das interne Gehäuse (1000j, 1000k, 10001, 1000m) eine Fan-In- oder Fan-Out-Struktur aufweist.
  19. Halbleitergehäuse nach Anspruch 1, wobei die interne Versiegelung (300) den mindestens einen Halbleiterchip (100) versiegelt, wobei eine Oberseite davon freilegt ist.
  20. Halbleitergehäuse nach Anspruch 1, wobei der mindestens eine Halbleiterchip (100) aufweist: einen ersten Chip (100); und einen zweiten Chip (400), der von dem ersten Chip (100) in einer horizontalen Richtung räumlich getrennt ist.
  21. Halbleitergehäuse nach Anspruch 20, das ferner aufweist: ein passives Element (500), das von mindestens einem von dem ersten Chip (100) und de zweiten Chip (400) räumlich getrennt ist.
  22. Halbleitergehäuse, das aufweist: ein internes Substrat (200) mit einer Silizium-Durchkontaktierung (TSV) (150) darin, einen gestapelten Chipbereich (100s; 400s) auf dem internen Substrat (200), wobei der gestapelte Chipbereich (100s; 400s) ein Stapel von mindestens einem Halbleiterchip (100; 400) ist; eine interne Versiegelung (300), die den gestapelten Chipbereich (100s; 400s) versiegelt; ein externes Substrat (2000), auf dem das interne Substrat (200) aufgebracht ist; und eine externe Versiegelung (3000), der das interne Substrat (200), den gestapelten Chipbereich (100s; 400s) und die interne Versiegelung (300) versiegelt, wobei ein Elastizitätsmodul der externen Versiegelung (3000) größer ist als ein Elastizitätsmodul der internen Versiegelung (300), und wobei kein Element des gestapelten Chipbereichs (100s; 400s) durch die interne Versiegelung (300) zu der externen Versiegelung (3000) durchtritt.
  23. Halbleitergehäuse nach Anspruch 22, wobei der Elastizitätsmodul der internen Versiegelung (300) nicht größer als 1/10 des Elastizitätsmoduls der externen Versiegelung (3000) ist.
  24. Halbleitergehäuse nach Anspruch 22, wobei der gestapelte Chipbereich (100s; 400s) mindestens zwei gestapelte Chipbereiche (100s, 400s) aufweist.
  25. Halbleitergehäuse nach Anspruch 22, wobei eine ebene Fläche des internen Substrats (200) gleich oder größer als eine ebene Fläche des gestapelten Chipbereichs (100s, 400s) ist.
  26. Halbleitergehäuse nach Anspruch 25, wobei, wenn die ebene Fläche des internen Substrats (200a) gleich der ebenen Fläche des gestapelten Chipbereichs (100s; 400s) ist, die interne Versiegelung (300c) an einer Seitenfläche des internen Substrats (200a) angeordnet ist.
  27. Verfahren zum Herstellen eines Halbleitergehäuses, wobei das Verfahren aufweist: Bilden eines internen Gehäuses (1000c) durch Versiegeln mindestens eines Halbleiterchips (100) mit einer internen Versiegelung (300W); Anbringen des internen Gehäuses (1000c) an ein externes Substrat (2000); und Versiegeln des internen Gehäuses (1000c) mit einer externen Versiegelung (3000W) mit einem größeren Elastizitätsmodul als das der internen Versiegelung (300W), und wobei kein Element des mindestens einen Halbleiterchips (100) durch die interne Versiegelung (300W) zu der externen Versiegelung (3000W) durchtritt.
  28. Verfahren nach Anspruch 27, wobei der Elastizitätsmodul der internen Versiegelung (300W) nicht größer ist als 1/10 des Elastizitätsmoduls der externen Versiegelung (3000W).
  29. Verfahren nach Anspruch 27, wobei das Bilden eines internen Gehäuses (1000c) aufweist, Bilden eines internen Substrats (200W), wobei das interne Substrat (200W) eine Silizium-Durchkontaktierung (TSV) (150, 250) aufweist; Bilden einer Mehrzahl von gestapelten Chipbereichen (100s) auf dem internen Substrat (200W), wobei jeder der Mehrzahl von gestapelten Chipbereichen (100s) einen Stapel von Halbleiterchips (100-1, 100-2, 100-3, 100-4) aufweist; Versiegeln der Mehrzahl von gestapelten Chipbereichen (100s) unter Verwenden der internen Versiegelung (300W); und Teilen der versiegelten Mehrzahl von gestapelten Chipbereichen (100s) in individuelle interne Gehäuse (1000c), wobei jedes der internen Gehäuse (1000c) mindestens einen der gestapelten Chipbereiche (100s) aufweist.
  30. Verfahren nach Anspruch 29, wobei jedes der internen Gehäuse (1000c) mindestens zwei gestapelte Chipbereiche (100s) aufweist.
  31. Verfahren nach Anspruch 27, wobei das Bilden eines internen Gehäuses (1000c) aufweist, Vorbereiten eines Basis-Wafers (200w), wobei der Basis-Wafer (200w) eine Silizium-Durchkontaktierung (TSV) (250) und einen Anschlusskörper (240) aufweist, wobei der Anschlusskörper (240) auf einer Unterseite des Basis-Wafers (200w) angebracht ist und mit dem TSV (250) verbunden ist; Anbringen des Basis-Wafers (200w) an ein erstes Trägersubstrat (4000), derart, dass die Unterseite des Basis-Wafers (200w) dem ersten Trägersubstrat (4000) gegenübersteht; Bilden einer Mehrzahl von gestapelten Chipbereichen (100s), wobei jeder der Mehrzahl von gestapelten Chipbereichen (100s) einen Stapel von Halbleiterchips (100) auf einer Oberseite des Basis-Wafers (200w) aufweist; Versiegeln der Mehrzahl von gestapelten Chipbereichen (100s) mit der internen Versiegelung (300W); und Freilegen des Anschlusskörpers (240) durch Lösen des ersten Trägersubstrats (4000) von dem Basis-Wafer (200w).
  32. Verfahren nach Anspruch 31, wobei das Bilden eines internen Gehäuses (1000c) ferner aufweist, Anbringen eines zweiten Trägersubstrats (5000) auf Oberflächen von mindestens einer der Mehrzahl von gestapelten Chipbereichen (100s) und der internen Versiegelung (300W); Durchführen einer Electrical-Die-Sort-(EDS)-Prüfung auf den gestapelten Chipbereichen (100s) über den Anschlusskörper (240); Trennen der versiegelten gestapelten Chipbereiche (100s) in individuelle interne Gehäuse (1000c), wobei jedes der internen Gehäuse (1000c) mindestens einen von der Mehrzahl von gestapelten Chipbereichen (100s) aufweist; und Lösen der internen Gehäuse (1000c) von dem zweiten Trägersubstrat (5000).
  33. Verfahren nach Anspruch 27, wobei das Bilden eines internen Gehäuses (1000c) aufweist: Vorbereiten eines Basis-Wafers (200W), wobei der Basis-Wafer (200W) eine Mehrzahl von internen Einheits-Substraten aufweist, wobei jedes der internen Einheits-Substrate mindestens eine Silizium-Durchkontaktierung (TSV) (250) und mindestens einen Anschlusskörper (240) aufweist, der mindestens eine Anschlusskörper (240) auf einer Unterseite von jedem der internen Einheits-Substrate (200); Teilen des Basis-Wafers (200W) in eine Mehrzahl von internen Einheits-Substraten; Anbringen von mindestens einem von den internen Einheits-Substraten an ein erstes Trägersubstrat (4000), derart, dass der mindestens eine Anschlusskörper (240) dem ersten Trägersubstrat (4000) gegenüber liegt; Bilden von mindestens einem gestapelten Chipbereich (100s) auf dem mindestens einen der internen Einheits-Substraten, wobei der mindestens eine gestapelte Chipbereich (100s) den mindestens einen Halbleiterchip (100) aufweist; Versiegeln des mindestens einen der internen Einheits-Substrate und des mindestens einen gestapelten Chipbereichs (100s) mit der internen Versiegelung (300W); und Freilegen des Anschlusskörpers (240) durch Lösen des ersten Trägersubstrates (4000) von den internen Einheits-Substraten.
  34. Verfahren nach Anspruch 33, wobei das Bilden eines internen Gehäuses (1000) ferner aufweist, Aufbringen eines zweiten Trägersubstrats (5000) auf Oberflächen von mindestens einem von dem gestapelten Chipbereich (100s) und der internen Versiegelung (300W); Durchführen einer Electrical-Die-Sort-(EDS)-Prüfung auf dem mindestens einen gestapelten Chipbereich (100s) über den mindestens einen Anschlusskörper (240); Teilen des versiegelten internen Einheits-Substrats und des versiegelten mindestens einen gestapelten Chipbereichs (100s) in individuelle interne Gehäuse (1000c), wobei jedes der individuellen internen Gehäuse (1000c) den mindestens einen gestapelten Chipbereich (100s) aufweist; und Lösen der internen Gehäuse (1000c) von dem zweiten Trägersubstrat (5000).
  35. Verfahren nach Anspruch 27, wobei, wenn der mindestens eine Halbleiterchip (100) einer Mehrzahl von Halbleiterchips (100-1, 100-2, 100-3, 100-4) entspricht, das Bilden eines internen Gehäuses (1000c) aufweist: Bilden eines ersten gestapelten Chipbereichs (100s) und eines zweiten gestapelten Chipbereichs (400s), der von dem ersten gestapelten Chipbereich (100s) räumlich getrennt ist, wobei jeder der ersten und zweiten gestapelten Chipbereiche (100s, 400s) durch Stapeln von einigen der Halbleiterchips (100-1, 100-2, 100-3, 100-4) auf einem internen Substrat (200W) gebildet wird; und das interne Gehäuse (1000c) den ersten gestapelten Chipbereich (100s) und den zweiten gestapelten Chipbereich (400s) aufweist.
  36. Verfahren nach Anspruch 27, wobei, bei dem Bilden eines internen Gehäuses (1000i) das interne Gehäuse (1000i) ein Wafer-Level-Package ist.
  37. Verfahren nach Anspruch 27, wobei bei dem Bilden eines internen Gehäuses (1000j) das interne Gehäuse (1000j) eine Fan-In- oder Fan-Out-Struktur aufweist.
  38. Verfahren zum Herstellen eines Halbleitergehäuses, wobei das Verfahren aufweist: Bilden eines internen Substrats (200), wobei das interne Substrat (200) eine Silizium-Durchkontaktierung (TSV) aufweist; Bilden einer Mehrzahl von gestapelten Chipbereichen (100s, 400s), wobei jeder der Mehrzahl von gestapelten Chipbereichen (100s, 400s) durch Stapeln mindestens eines Halbleiterchips (100) auf dem internen Substrat (200) gebildet wird; Versiegeln der gestapelten Chipbereiche (100s, 400s) mit einer internen Versiegelung (300W); Teilen der versiegelten, gestapelten Chipbereiche (100s) in individuelle interne Gehäuse (1000c), wobei jedes der internen Gehäuse (1000c) mindestens einen der gestapelten Chipbereiche (100s, 400s) aufweist; Aufbringen einer Mehrzahl der internen Gehäuse (1000c) auf ein externes Substrat (4000); Versiegeln der Mehrzahl der internen Gehäusen (1000c) mit einer externen Versiegelung (3000W) mit einem größeren Elastizitätsmodul als das der internen Versiegelung (300W); und Teilen der versiegelten internen Gehäuse (1000c) in individuelle Halbleitergehäuse, wobei jedes der Halbleitergehäuse mindestens eines der Mehrzahl der internen Gehäuse (1000c) aufweist, und wobei kein Element der versiegelten, gestapelten Chipbereiche (100s) durch die interne Versiegelung (300W) zu der externen Versiegelung (3000W) durchtritt.
  39. Verfahren nach Anspruch 38, das ferner aufweist: Durchführen einer Electrical-Die-Sort-(EDS)-Prüfung an der Mehrzahl der internen Gehäuse (1000c) vor dem Teilen der versiegelten internen Gehäuse (1000c) in individuelle interne Gehäuse.
  40. Verfahren nach Anspruch 38, wobei, bei dem Teilen der versiegelten gestapelten Chipbereiche (100s, 400s) in individuelle interne Gehäuse das interne Gehäuse (1000c) mindestens zwei gestapelte Chipbereiche (100s, 400s) aufweist, wobei die mindestens zwei gestapelten Chipbereiche (100s, 400s) auf dem internen Substrat (200W) räumlich voneinander getrennt sind.
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