KR102251455B1 - 외장 메모리 장치 - Google Patents

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이성기
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Abstract

전자 장치와 통신하는 외장 메모리 장치가 제공된다. 외장 메모리 장치는 반도체 기판 상에 형성된 반도체 집적 회로 장치, 상기 반도체 집적 회로 장치를 덮는 절연막, 절연막의 상부면에 형성되며, 반도체 집적 회로 장치와 연결되는 재배선 패턴들, 재배선 패턴들의 일단들에 연결된 외부 입출력 핀들, 및 절연막 상에서 재배선 패턴들을 덮으며, 외부 입출력 핀들이 상기 전자 장치와 연결되도록 외부 입출력 핀들의 일부분들을 노출시키는 패시베이션층을 포함한다.

Description

외장 메모리 장치{External Memory Device}
본 발명은 전자 장치와 통신하는 외장 메모리 장치에 관한 것으로서, 보다 상세하게 웨이퍼 레벨의 솔리드 스테이트 드라이브에 관한 것이다.
정보화 사회의 도래와 함께 개인이 저장하고 이동해야 할 데이터의 양도 폭발적으로 늘어나고 있다. 이와 같은 정보 저장매체의 수요 증가로 인해, 다양한 종류의 개인용 외장 저장 장치들이 개발되고 있다. 외장 저장 장치는 단일의 저장 장치로 구성되어 호스트 장치에 접속되며, 호스트 장치의 명령에 따라 데이터를 저장하거나 데이터를 읽어낸다.
확장 저장 장치들 중에서도 하드디스크 드라이브(hard disk drive; HDD)는 높은 기록 밀도, 높은 데이터 전송 속도, 빠른 데이터 접근 시간(access time), 및 낮은 가격 등의 장점으로 인해 널리 사용되고 있다. 하드디스크 드라이브는 플래터(platter)와, 플래터를 구동하기 위한 복잡한 기계적 부품들로 구성된다. 따라서, 조그만 충격과 진동에도 고장이 날 수 있는 문제점이 있다.
최근에는 솔리드 스테이트 드라이브(SSD: solid state drive)와 같은 비휘발성 반도체 소자를 이용한 메모리 장치가 하드디스크 드라이브를 점차 대체하고 있다. 이에 따라, 솔리드 스테이트 드라이브는 점차 소형화 되고 있으며, 솔리드 스테이트 드라이브를 더 짧은 기간 내에 저렴한 비용으로 개발할 필요가 있다.
본원 발명이 해결하고자 하는 과제는 전자 장치와 통신하는 웨이퍼 레벨의 외장 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 전자 장치와 통신하는 외장 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 외부 전자 장치와 통신하는 외장 메모리 장치는 서로 수직하는 제 1 에지 및 제 2 에지를 갖는 반도체 기판, 상기 반도체 기판 상에 형성된 반도체 집적 회로 장치, 상기 반도체 집적 회로 장치를 덮는 절연막, 및 상기 절연막 상에서 상기 제 1 에지에 인접하게 배열되며, 상기 외부 전자 장치와 상기 반도체 집적 회로 장치 사이의 전기적 연결을 제공하는 외부 입출력 핀들을 포함한다. 여기서, 상기 반도체 집적 회로 장치는 상기 외부 전자 장치로부터 제공되는 데이터를 저장하는 메모리 소자, 상기 외부 전자 장치와 인터페이스하는 입출력 인터페이스, 및 상기 입출력 인터페이스를 통하여 전송된 신호에 응답하여 상기 메모리 소자를 제어하는 컨트롤러를 포함한다.
일 실시예에 따르면, 상기 절연막 상에서 상기 외부 입출력 핀들과 상기 반도체 집적 회로 장치를 연결하는 배선들, 및 상기 절연막 상에서 상기 배선들을 덮으며, 상기 외부 입출력 핀들이 상기 외부 전자 장치와 직접 연결되도록 상기 외부 입출력 핀들의 일부분들을 노출시키는 패시베이션층을 더 포함한다.
일 실시예에 따르면, 상기 반도체 기판 및 상기 절연막을 관통하여 상기 배선들과 상기 반도체 집적 회로 장치를 연결하는 관통 전극들을 더 포함한다.
일 실시예에 따르면, 상기 외부 입출력 핀들 및 상기 배선들은 상기 절연막의 상부면에 형성되되, 상기 외부 입출력 핀들의 두께가 상기 배선들의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 외부 입출력 핀들은 상기 배선을 구성하는 금속 물질과 다른 금속 물질을 포함한다.
일 실시예에 따르면, 상기 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 또는 반도체 에피택시얼 기판일 수 있다.
일 실시예에 따르면, 상기 외부 입출력 핀들은 상기 외부 전자 장치로부터 전원이 입력되는 전원 입력 핀들, 및 상기 외부 전자 장치로부터 전기적 신호들이 입출력되는 신호 입출력 핀들을 포함한다.
일 실시예에 따르면, 상기 외부 입출력 핀들은 상기 외부 전자 장치와 시리얼 ATA 방식으로 데이터를 인터페이스하도록 배열될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따르면, 외부 전자 장치와 통신하는 외장 메모리 장치는 제 1 반도체 기판 상에 형성된 제 1 반도체 집적 회로 장치를 포함하는 제 1 반도체 장치, 및 상기 제 1 반도체 장치 상에 적층되며, 상기 제 1 반도체 집적 회로 장치와 전기적으로 연결된 제 2 반도체 장치를 포함한다. 여기서, 상기 제 2 반도체 장치는, 서로 수직하는 제 1 에지 및 제 2 에지를 갖는 제 2 반도체 기판, 상기 제 2 반도체 기판 상에 형성된 제 2 반도체 집적 회로 장치, 상기 제 2 반도체 집적 회로 장치를 덮는 절연막, 및 상기 절연막의 상에서 상기 제 1 에지에 인접하게 배열되며, 상기 외부 전자 장치와 상기 반도체 집적 회로 장치 사이의 전기적 연결을 제공하는 외부 입출력 핀들을 포함한다.
일 실시예에 따르면, 상기 제 2 반도체 장치는 상기 절연막 상에서 상기 외부 입출력 핀들과 상기 반도체 집적 회로 장치를 연결하는 배선들, 및 상기 절연막 상에서 상기 배선들을 덮으며, 상기 외부 입출력 핀들이 상기 외부 전자 장치와 직접 연결되도록 상기 외부 입출력 핀들의 일부분들을 노출시키는 패시베이션층을 더 포함한다.
일 실시예에 따르면, 상기 제 2 반도체 장치는 상기 제 2 반도체 기판 및 절연막을 관통하여 상기 상기 배선들과 접속되는 관통 전극들을 더 포함한다.
일 실시예에 따르면, 상기 관통 전극들은 상기 제 1 반도체 집적 회로 장치와 상기 제 2 반도체 집적 회로 장치 간의 전기적 연결을 제공할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 집적 회로 장치는 상기 제 1 반도체 집적 회로 장치를 제어하는 컨트롤러를 포함하고, 상기 제 2 반도체 집적 회로 장치는 상기 외부 전자 장치로부터 제공되는 데이터를 저장하는 메모리 소자를 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 외부 전자 장치와 통신하는 외장 메모리 장치의 제조 방법은 서로 수직하는 제 1 에지 및 제 2 에지를 갖는 칩 영역들과 상기 칩 영역들 사이의 스크라이브 레인 영역을 포함하는 반도체 기판을 준비하는 것, 상기 칩 영역들 각각에서 상기 제 1 에지들에 인접하게 배열된 외부 입출력 핀들을 갖는 외장 메모리 장치들을 형성하는 것, 및 상기 스크라이브 레인 영역을 따라 상기 반도체 기판을 절단하여, 상기 반도체 기판 상에 형성된 상기 외장 메모리 장치들을 개별적으로 분리하는 것을 포함한다. 여기서, 각각의 상기 외장 메모리 장치들을 형성하는 것은, 상기 반도체 기판의 상기 칩 영역들 각각에 반도체 집적 회로 장치를 형성하는 것, 상기 반도체 집적 회로 장치를 덮는 절연막을 형성하는 것, 및 상기 칩 영역들의 상기 절연막 상에, 상기 반도체 집적 회로 장치와 외부 전자 장치 간의 전기적 연결을 제공하는 상기 외부 입출력 핀들을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 외장 메모리 장치를 형성하는 것은, 상기 절연막 상에서 상기 외부 입출력 핀들과 상기 반도체 집적 회로 장치를 연결하는 배선들을 형성하는 것; 및 상기 절연막 상에서 상기 배선들을 덮으며, 상기 외부 입출력 핀들을 노출시키는 패시베이션층을 형성하는 것을 더 포함한다.
일 실시예에 따르면, 상기 외부 입출력 핀들 및 상기 배선들은 상기 절연막의 상부면에 형성되되, 상기 외부 입출력 핀들의 두께가 상기 배선들의 두께보다 클 수 있다.
일 실시예에 따르면, 상기 외장 메모리 장치를 형성하는 것은, 상기 반도체 기판 및 상기 절연막을 관통하여 상기 배선들에 접속되는 관통 전극들을 형성하는 것을 더 포함한다.
일 실시예에 따르면, 상기 외부 입출력 핀들은 상기 배선을 구성하는 금속 물질과 다른 금속 물질을 포함한다.
일 실시예에 따르면, 상기 외부 입출력 핀들은 외부 전자 장치와 시리얼 ATA 방식으로 데이터를 인터페이스하도록 배열될 수 있다.
일 실시예에 따르면, 상기 반도체 집적 회로 장치는 외부 전자 장치로부터 제공되는 데이터를 저장하는 메모리 소자, 상기 외부 전자 장치와 인터페이스하는 입출력 인터페이스, 및 상기 입출력 인터페이스를 통하여 전송된 신호에 응답하여 상기 메모리 소자를 제어하는 컨트롤러를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 외장 메모리 장치의 외부 입출력 핀들이 반도체 집적 회로 소자들과 함께 웨이퍼 상에서 형성될 수 있다. 따라서, 웨이퍼의 칩 영역들 각각에 형성된 외장 메모리 장치들을 개별적으로 분리한 후, 별도의 패키징 공정 없이, 웨이퍼 레벨의 외장 메모리 장치가 외부 전자 장치에 탑재될 수 있다. 즉, 외장 메모리 장치의 사이즈가 보다 감소될 수 있으며, 외장 메모리 장치의 제조 기간 및 비용을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 외장 메모리 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 외장 메모리 장치의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 외장 메모리 장치의 개략 단면도이다.
도 4는 본 발명의 일 실시예에 따른 외장 메모리 장치의 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 외장 메모리 장치 내에 집적된 반도체 집적 회로 장치의 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 외장 메모리 장치의 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 외장 메모리 장치의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 외장 메모리 장치의 사시도이다.
도 10은 본 발명의 또 다른 실시예에 따른 외장 메모리 장치의 개략 단면도이다.
도 11 및 도 12는 본 발명의 다양한 실시예들에 따른 외장 메모리 장치의 단면도들이다.
도 13은 본 발명의 실시예들에 따른 외장 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 외장 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 17은 본 발명의 실시예들에 따른 외장 메모리 장치와 전자 장치 간의 연결을 개략적으로 보여주는 블록도이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 외장 메모리 장치와 전자 장치 간의 연결을 보여주는 도면이다.
도 20 및 도 21은 본 발명의 실시예들에 따른 외장 메모리 장치가 적용되는 전자 장치들을 나타낸다.
도 22는 본 발명의 기술이 적용된 외장 메모리 장치를 포함하는 따른 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 외장 메모리 장치(100)에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 외장 메모리 장치의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 외장 메모리 장치의 평면도이다. 도 3은 본 발명의 일 실시예에 따른 외장 메모리 장치의 개략 단면도이다.
도 1, 도 2, 및 도 3을 참조하면, 외장 메모리 장치(100)는 반도체 집적 회로 장치(10), 반도체 집적 회로 장치(10)와 연결되는 재배선 패턴들(20), 및 재배선 패턴들(20)의 일단들에 연결된 외부 입출력 핀들(30)을 포함한다.
반도체 집적 회로 장치(10)는 반도체 기판 상에 형성될 수 있으며, 다양한 로직 회로들을 구성할 수 있다. 예를 들어, 반도체 집적 회로 장치(10)는 DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자일 수 있다. 이와 달리, 반도체 집적 회로 장치(10)는 광전자 소자, 통신 소자, 디지털 시그널 프로세서(digital signal processor), 컨트롤러(controller), 또는 시스템-온-칩(system-on-chip) 등과 같은 로직 소자일 수 있다. 또 다른 예로, 반도체 집적 회로 장치(10)는 메모리 소자, 및 메모리 소자를 제어하는 로직 소자를 포함할 수 있다.
재배선 패턴들(20)은 내부 배선들(40)을 통해 반도체 집적 회로 장치(10)와 연결될 수 있다.
외부 입출력 핀들(30)은 외부 전자 장치와 외장 메모리 장치 간의 전기적 연결을 제공할 수 있다. 일 실시예에서, 외부 입출력 핀들(30)은 재배선 패턴들(20) 및 내부 배선들(40)을 통해 반도체 집적 회로 장치(10)와 전기적으로 연결될 수 있다. 외부 입출력 핀들(30)은 외부 전자 장치로부터 전원이 입력되는 전원 입력 핀들(30a), 및 외부 전자 장치로부터 전기적 신호들이 입출력되는 신호 입출력 핀들(30b)을 포함할 수 있다. 이에 따라, 외부 전자 장치로부터 제공되는 신호들이 외부 입출력 핀들(30)을 통해 반도체 집적 회로 장치(10)에 제공될 수 있다.
일 실시예에 따르면, 외장 메모리 장치(100)는 서로 수직하는 제 1 에지(E1) 및 제 2 에지(E2)를 가지며, 외부 입출력 핀들(30)은 외장 메모리 장치(100)의 제 1 에지(E1)에 인접하게 배열될 수 있다. 나아가, 일 실시예에 따르면, 외부 입출력 핀들(30)은 외부 전자 장치와 전기적 신호들을 인터페이스할 수 있도록 규격화된 배열을 가질 수 있다. 예를 들어, 외부 입출력 핀들(30)은 병렬 ATA, 시리얼 ATA, eSATA, SAS, PCIe, 광섬유 채널, SCSI, 기가비트 이더넷, 또는 이외 어떤 다른 통신 표준에 규격화된 배열을 가질 수 있다. 외장 메모리 장치(100)에 대해서 도 4를 참조하여 보다 상세히 설명된다.
도 4는 본 발명의 일 실시예에 따른 외장 메모리 장치의 단면도이다.
도 4를 참조하면, 외장 메모리 장치(100)는 반도체 기판(11) 상에 형성된 반도체 집적 회로 장치(10)를 포함한다.
일 실시예에 따르면, 반도체 기판(11)은 단결정 반도체 물질로 형성될 수 있다. 예를 들어, 반도체 기판(11)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
일 실시예에 따르면, 반도체 기판(11)은 서로 대향하는 제 1 면 및 제 2 면을 가질 수 있다. 반도체 집적 회로 장치(10)는 반도체 기판(11)의 제 1 면 상에 형성될 수 있으며, 예를 들어, 반도체 집적 회로 장치(10)는 반도체 기판(11)의 제 1 면 상에 형성된 모스 트랜지스터들, 데이터 저장 요소들, 및 배선들을 포함할 수 있다. 반도체 기판(11) 상에 형성되는 반도체 집적 회로 장치(10)에 대해 도 5 및 도 6을 참조하여 보다 상세히 설명된다. 절연막(15)이 반도체 기판(11)의 제 1 면 상에 형성되어, 반도체 집적 회로 장치(10)를 덮을 수 있다. 또한, 절연막(15)이 반도체 기판(11)의 제 2 면을 덮을 수 있다.
일 실시예에 따르면, 반도체 집적 회로 장치(10)와 연결되는 내부 배선(40)은 관통 전극을 포함할 수 있다. 관통 전극(40)은 반도체 기판(11) 및 절연막(15)을 관통하여 반도체 집적 회로 장치(10)와 전기적으로 연결될 수 있다. 관통 전극(40)은 기둥(pillar) 형태를 가질 수 있으며, 배리어막(barrier layer)과 금속막을 포함할 수 있다. 배리어막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물과 같은 이중막 또는 이중막과 다른 형태의 혼합막을 포함할 수 있다. 배리어막은 관통 전극(40)에 함유된 금속이 반도체 기판(11)으로 확산하는 것을 줄일 수 있다. 금속막은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W), 또는 인듐(In)을 포함할 수 있다. 또한, 관통 전극(40)과 반도체 기판(11), 및 절연막(15) 사이에 비아 절연막이 개재될 수 있다. 예를 들어, 비아 절연막은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물, 또는 그들의 조합을 포함할 수 있다.
일 실시예에 따르면, 반도체 기판(11)의 제 2 면을 덮는 절연막(15) 상에 재배선 패턴들(20) 및 외부 입출력 핀들(30)이 형성될 수 있다. 재배선 패턴들(20)의 일 끝단들에 외부 입출력 핀들(30)이 연결될 수 있으며, 재배선 패턴들(20)의 다른 끝단들은 관통 전극(40)과 연결될 수 있다.
일 실시예에 따르면, 외부 입출력 핀들(30)은 전해 도금 공정, 무전해 도금 공정, CVD 공정, 또는 PVD 공정을 사용하여 형성될 수 있다. 예를 들어, 외부 입출력 핀들(30)은 패시베이션층(25)에 의해 노출된 재배선 패턴들(20)의 일부분들 상에 금속 물질을 도금하여 형성될 수 있다. 이에 따라, 외부 입출력 핀들(30)은 재배선 패턴들(20)보다 두껍게 형성될 수 있다. 그리고, 외부 입출력 핀들(30)은 재배선 패턴들(20)과 다른 금속 물질을 포함할 수 있다. 예를 들어, 재배선 패턴들(20)은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막 또는 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈과 같은 금속막을 포함할 수 있다.
외부 입출력 핀들(30)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다. 즉, 외부 입출력 핀들(30)은 예를 들어, 주석-은(Sn-Ag), 구리-니켈-리드(Cu-Ni-Pb), 구리-니켈-금(Cu-Ni-Au), 구리-니켈(Cu-Ni), 니켈-금(Ni-Au) 또는 니켈-은(Ni-Ag)으로 형성될 수 있다.
다른 실시예에서, 재배선 패턴들(20)과 외부 입출력 핀들(30)은 동일한 도전 물질로 형성될 수도 있다.
일 실시예에 따르면, 외부 입출력 핀들(30)이 외부 전자 장치와 연결될 수 있도록, 패시베이션층(25)이 외부 입출력 핀들(30)을 노출시키면서 재배선 패턴들(20)을 덮을 수 있다. 패시베이션층(25)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 폴리이미드와과 같은 절연 물질로 형성될 수 있다. 패시베이션층(25)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질인 경우, 스핀 코팅(spin coating) 공정에 의해 증착할 수 있으며, 별도의 포토 레지스트층의 형성 없이 노광 공정에 의해 상기 개구를 형성하는 패터닝 공정이 수행될 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 외장 메모리 장치 내에 집적된 반도체 집적 회로 장치의 블록도들이다.
도 5를 참조하면, 반도체 집적 회로 장치(10)는 메모리 셀 어레이(1), 로우 디코더(2), 읽기 및 쓰기 회로(3), 칼럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 데이터 소거 단위인 복수개의 메모리 블록들(BLK0~BLKn)을 포함하며, 각각의 메모리 블록들(BLK0~BLKn)은 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들을 포함한다.
로우 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여 워드라인들 중 어느 하나를 선택한다. 로우 디코더(2)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 구동 신호를 제공한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기 및 쓰기 회로(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 읽기 및 쓰기 회로(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 읽기 및 쓰기 회로(3)는 제어 로직(5)으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인에 이를 제공한다.
칼럼 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택한다. 칼럼 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 비트 라인들에 데이터 정보를 제공한다. 칼럼 디코더(4)는 읽기 및 쓰기 회로(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
일 실시예에서, 메모리 소자는 전기적으로 데이터의 소거(erase) 및 프로그램(program)이 가능하고 전원이 차단되어도 데이터가 유지되는 비휘발성 메모리 소자(non-volatile memory device)일 수 있다. 일 실시예에 따르면, 비휘발성 메모리 소자로서 대용량 및 고속의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)가 제공될 수 있다. 이와 달리, 메모리 소자은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등을 포함할 수도 있다. 또한, 메모리 소자는 DRAM, 및 SRAM 등과 같이, 전원이 차단되면 데이터가 손실되는 휘발성 메모리 소자(volatile memory device)일 수도 있다.
도 6을 참조하면, 반도체 집적 회로 장치(10)는 입출력 인터페이스(6), 컨트롤러를(7), 비휘발성 메모리 소자들(8), 및 버퍼 메모리 소자(9)를 포함할 수 있다.
반도체 집적 회로 장치(10)는 외부 전자 장치로부터 읽기/쓰기 요청에 응답하여 비휘발성 메모리 소자에 데이터를 저장하거나 독출한다. 반도체 집적 회로 장치(10)는 입출력 인터페이스(6)를 통해 외부 전자 장치와 데이터를 교환할 수 있다. 입출력 인터페이스(6)는 외부 전자 장치와 반도체 집적 회로 장치(10)와의 물리적 연결을 제공한다. 즉, 입출력 인터페이스(6)는 호스트의 버스 포맷(Bus format)에 대응하여 반도체 집적 회로 장치(10)와의 인터페이싱을 제공한다. 호스트의 버스 포맷은 USB(Universal Serieal Bus), PCI express, SATA(Serieal ATA), PATA(Parallel ATA) 등으로 구성될 수 있다.
컨트롤러(7)는 입출력 인터페이스(6)를 통해 외부 전자 장치와 비휘발성 메모리 소자들(8)을 연결시킨다. 컨트롤러(7)는 외부 전자 장치의의 커맨드에 따라 해당 비휘발성 메모리 소자들(8)에 데이터를 쓰기나 해당 비휘발성 메모리 소자들(8)로부터 데이터를 읽어낸다.
비휘발성 메모리 소자들(8)은 대용량 및 고속의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 이와 달리, 비휘발성 메모리 소자들(8)은 PRAM, MRAM, ReRAM, FRAM, 또는 NOR 플래시 메모리 등일 수 있다.
버퍼 메모리 소자(9)는 컨트롤러(7)와 비휘발성 메모리 소자들(8) 사이에 송수신되는 데이터와, 컨트롤러(7)와 호스트 사이에 송수신되는 데이터를 임시로 저장할 수 있다. 버퍼 메모리 소자(9)는 DRAM 또는 SRAM과 같이 랜덤 액세스가 가능한 메모리로 구성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 외장 메모리 장치의 평면도이다. 도 8은 본 발명의 다른 실시예에 따른 외장 메모리 장치의 단면도이다.
도 7 및 도 8을 참조하면, 외장 메모리 장치(100)는 반도체 기판(11) 상에 형성된 반도체 집적 회로 장치(10)를 포함한다.
일 실시예에 따르면, 반도체 기판(11)은 단결정 반도체 물질로 형성될 수 있다. 예를 들어, 반도체 기판(11)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
일 실시예에 따르면, 반도체 기판(11)의 상부면에 반도체 집적 회로 장치(10)가 형성될 수 있다. 예를 들어, 반도체 집적 회로 장치(10)는 모스 트랜지스터들, 데이터 저장 요소들, 및 배선들을 포함할 수 있다. 반도체 집적 회로 장치(10)는 도 5를 참조하여 설명한 것처럼, 메모리 셀 어레이(1), 로우 디코더(2), 읽기 및 쓰기 회로(3), 칼럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다. 이와 달리, 반도체 집적 회로 장치(10)는 도 6을 참조하여 설명한 것처럼, 입출력 인터페이스(6), 컨트롤러(7), 비휘발성 메모리 소자들(8), 및 버퍼 메모리 소자(9)를 포함할 수 있다.
절연막(15)이 반도체 기판(11)의 상부면에 형성된 반도체 집적 회로 장치(10)를 덮을 수 있다. 절연막(15)은 반도체 집적 회로 장치(10)와 연결된 내부 배선들(40) 중 일부분들을 노출시킬 수 있다. 절연막(15)에 의해 노출되는 내부 배선들(40)의 일부분들은, 평면적 관점에서, 평면적 관점에서 2차원적으로 배열될 수 있다.
절연막(15) 상에 재배선 패턴들(20) 및 외부 입출력 핀들(30)이 형성될 수 있다. 재배선 패턴들(20)의 일 끝단들에 외부 입출력 핀들(30)이 연결될 수 있으며, 재배선 패턴들(20)의 다른 끝단들은 절연막(15)에 의해 노출된 내부 배선들(40)과 연결될 수 있다. 일 실시예에서, 외부 입출력 핀들(30)은 재배선 패턴들(20)보다 두껍게 형성될 수 있다. 그리고, 외부 입출력 핀들(30)은 재배선 패턴들(20)과 다른 금속 물질을 포함할 수 있다.
패시베이션층(25)은 절연막(15) 상에서 재배선 패턴들(20)을 덮을 수 있으며, 외부 입출력 핀들(30)이 외부 전자 장치와 연결될 수 있도록 외부 입출력 핀들(30)을 노출시킬 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 외장 메모리 장치의 사시도이다. 도 10은 본 발명의 또 다른 실시예에 따른 외장 메모리 장치의 개략 단면도이다.
도 9 및 도 10을 참조하면, 외장 메모리 장치(100)는 적층된 제 1 내지 제 5 반도체 장치들(100a, 100b, 100c, 100d, 100e)을 포함할 수 있다. 적층된 제 1 내지 제 5 반도체 장치들(100a~100e)은 관통 전극들(40)을 통해 전기적으로 연결될 수 있다. 또한, 적층된 제 1 내지 제 5 반도체 장치들(100a~100e)은 DAF(direct adhesive film) 또는 FOW(film over wire)와 같은 접착막을 이용하여 서로 접착될 수 있다.
보다 상세하게, 제 1 내지 제 5 반도체 장치들(100a~100e) 각각은 반도체 기판 상에 형성된 반도체 집적 회로 장치(10a, 10b, 10c, 10d, 10e) 및 반도체 집적 회로 장치(10a~10e)와 연결된 입출력 패드들을 포함할 수 있다. 제 1 내지 제 5 반도체 장치들(100a~100e)의 입출력 패드들은 관통 전극들(40)을 통해 전기적으로 연결될 수 있다.
일 실시예에 따르면, 제 1 내지 제 5 반도체 장치들(100a~100e)의 반도체 집적 회로 장치들(10a~10e)은 동일한 동작 특성을 가질 수 있다. 예를 들어, 제 1 내지 제 5 반도체 장치들(100a~100e)은 메모리 소자 또는 로직 소자를 포함할 수 있다. 이와 달리, 제 1 내지 제 5 반도체 장치들(100a~100e)에서 반도체 집적 회로 장치들(10a~10e)은 서로 다른 동작 특성을 가질 수 있다. 예를 들어, 제 1 반도체 장치(100a)의 반도체 집적 회로 장치(10a)는 버퍼 메모리 소자를 소자를 포함할 수 있으며, 제 2 및 제 3 반도체 장치들(100b, 100c)은 비휘발성 메모리 소자를 포함할 수 있고, 제 4 반도체 장치(100d)는 컨트롤러 또는 마이크로프로세서(microprocessor)를 포함할 수 있으며, 제 5 반도체 장치(100e)는 입출력 인터페이스를 포함할 수 있다.
나아가, 제 1 내지 제 5 반도체 장치들(100a~100e) 중에서 최상층의 제 5 반도체 장치(100e)은 외부 전자 장치와 연결되는 외부 입출력 핀들(30)을 가질 수 있다. 상세하게, 제 5 반도체 장치(100e)는 반도체 집적 회로 장치(10e)를 덮는 절연막 상에 형성된 재배선 패턴들(20), 재배선 패턴들(20)과 연결된 외부 입출력 핀들(30), 및 재배선 패턴들(20)을 덮으며 외부 입출력 핀들(30)의 일부분들을 노출시키는 패시베이션층(25)을 포함할 수 있다. 외부 입출력 핀들(30)은 외부 전자 장치로부터 전원이 입력되는 전원 입력 핀들(30a), 및 외부 전자 장치로부터 전기적 신호들이 입출력되는 신호 입출력 핀들(30b)을 포함할 수 있다. (도 2 참조) 이에 따라, 외부 전자 장치로부터 제공되는 신호들이 외부 입출력 핀들(30)을 통해 반도체 집적 회로 장치(10)에 제공될 수 있다. 또한, 앞에서 설명한 것처럼, 외부 입출력 핀들(30)은 외부 전자 장치와 전기적 신호들을 인터페이스할 수 있도록 규격화된 배열을 가질 수 있다.
도 11 및 도 12는 본 발명의 다양한 실시예들에 따른 외장 메모리 장치의 단면도들이다.
도 11을 참조하면, 외장 메모리 장치(100)는 수직적으로 적층된 복수 개의 반도체 장치들(110, 120)을 포함할 수 있다. 일 실시예에 따르면, 각각의 반도체 장치들(110, 120)은 외부 전자 장치로부터 제공된 데이터를 저장할 수 있다. 예를 들어, 반도체 장치들(110, 120) 각각은 도 5를 참조하여 설명한 것처럼, 메모리 셀 어레이(1), 로우 디코더(2), 읽기 및 쓰기 회로(3), 칼럼 디코더(4), 및 제어 로직(5)을 포함할 수 있다.
도 12를 참조하면, 외장 메모리 장치(100)는 수직적으로 적층된 복수 개의 반도체 장치들(110, 120, 130)을 포함할 수 있으며, 복수 개의 반도체 장치들 중 적어도 하나(130)는 컨트롤러를 포함할 수 있으며, 나머지 반도체 장치들(110, 120)을 메모리 소자들을 포함할 수 있다.
도 11 및 도 12에 도시된 실시예들에서, 최상층의 반도체 장치(120)는 앞에서 설명한 바와 같이, 외부 전자 장치와 연결되는 외부 입출력 핀들(30)을 가질 수 있다. 외부 입출력 핀들(30)을 통해 외부 전자 장치로부터 입력된 전기적 신호들은 재배선 패턴들(20) 및 관통 전극들을 통해 복수 개의 반도체 장치들(110, 130)에 제공될 수 있다.
도 13은 본 발명의 실시예들에 따른 외장 메모리 장치의 제조 방법을 나타내는 순서도이다. 도 14 내지 도 16은 본 발명의 실시예들에 따른 외장 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 13, 도 14, 및 도 15를 참조하면, 웨이퍼(11, 즉, 반도체 기판) 상에 복수 개의 외장 메모리 장치들(100)을 형성한다(S10). 웨이퍼(11)은 2차원적으로 배열된 칩 영역들(11a)과 칩 영역들(11a) 사이의 스크라이브 레인 영역(11b)을 포함하며, 웨이퍼(11)의 칩 영역들(11a)에 외장 메모리 장치들(100)이 각각 형성될 수 있다.
일 실시예에서, 외장 메모리 장치들(100)을 형성하는 것은, 웨이퍼(11)의 칩 영역들(11a)에 반도체 집적 회로 장치(도 3의 10 참조)를 각각 형성하는 것, 반도체 집적 회로 장치를 덮는 절연막(도 3의 15 참조)을 형성하는 것, 절연막 상에 반도체 집적 회로 장치와 연결되는 재배선 패턴들(도 3의 20 참조) 및 절연막 상에서 재배선 패턴들을 덮는 패시베이션층(도 3의 25 참조)을 형성하는 것을 포함한다. 일 실시예에서, 반도체 집적 회로 장치는 웨이퍼(11) 상에 메모리 소자들 및/또는 로직 소자들, 이와 연결되는 배선들을 포함할 수 있다.
일 실시예에 따르면, 재배선 패턴들 및 외부 입출력 핀들(30)은 재배선 공정을 이용하여 동시에 형성될 수 있다. 재배선 패턴들은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막 또는 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈과 같은 금속막을 포함할 수 있다.
반도체 집적 회로 장치가 형성된 웨이퍼(11) 상에 각각의 칩 영역들(11a) 별로 외부 입출력 핀들(도 3의 30 참조)이 형성될 수 있다(S20).
일 실시예에 따르면, 칩 영역들(11a) 각각은 서로 수직하는 제 1 에지(E1) 및 제 2 에지(E2)를 포함하며, 외부 입출력 핀들(30)은 칩 영역(11a)의 제 1 에지에 인접하게 정렬되도록 형성될 수 있다. 이와 달리, 외부 입출력 핀들(30)은 칩 영역(11a)의 제 1 및 제 2 에지들(E1, E2) 각각에 인접하게 배열될 수 도 있다. 또한, 외부 입출력 핀들(30)은 외부 전자 장치와 전기적 신호들을 인터페이스할 수 있도록 규격화된 배열을 가질 수 있으며, 일 실시예에서, 외부 입출력 핀들(30)은 외부 전자 장치와 시리얼 ATA 방식으로 데이터를 인터페이스하도록 배열될 수 있다.
일 실시예에 따르면, 외부 입출력 핀들(30)은 전해 도금 공정, 무전해 도금 공정, CVD 공정, 또는 PVD 공정을 사용하여 형성될 수 있다. 예를 들어, 외부 입출력 핀들(30)은 패시베이션층(25)에 의해 노출된 재배선 패턴들(20)의 일부분들 상에 금속 물질을 도금하여 형성될 수 있다. 외부 입출력 핀들(30)은 재배선 패턴들(20)보다 두껍게 형성될 수 있다. 그리고, 외부 입출력 핀들(30)은 재배선 패턴들(20)과 다른 금속 물질을 포함할 수 있다. 외부 입출력 핀들(30)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금으로 이루어질 수 있다.
나아가, 일 실시예에 따르면, 재배선 패턴들 및 외부 입출력 핀들(30)을 형성하기 전에, 웨이퍼(11) 및 상기 절연막을 관통하여 상기 재배선 패턴들과 연결되는 관통 전극들(도 3의 40 참조)이 형성될 수 있다. 나아가, 일 실시예에 따르면, 외부 입출력 핀들(30)을 형성하기 전 또는 후에, 반도체 집적 회로 장치들에 대한 전기적 테스트 공정이 수행될 수 있다.
계속해서, 도 13 및 도 16을 참조하면, 스크라이브 레인 영역(11b)을 따라 웨이퍼(11)을 절단하여, 웨이퍼(11) 상에 형성된 외장 메모리 장치들(100)을 개별적으로 분리한다(S30).
이와 같이 형성된 각각의 외장 메모리 장치들(100)은 외부 전자 장치와 연결되는 외부 입출력 핀들(30)을 가지므로, 별도의 패키징 공정 없이 제품으로 출하되어 전자 장치에 탑재될 수 있다(S40).
도 17은 본 발명의 실시예들에 따른 외장 메모리 장치와 전자 장치 간의 연결을 개략적으로 보여주는 블록도이다. 도 18 및 도 19는 본 발명의 실시예들에 따른 외장 메모리 장치와 전자 장치 간의 연결을 보여주는 도면이다.
도 17, 도 18, 및 도 19를 참조하면, 호스트(1000)는 외장 메모리 장치(100)가 장착되는 적어도 하나 이상의 커넥터(1001)를 포함하며, 커넥터(1001)는 복수 개의 입출력 단자들을 포함한다. 실시예들에 따르면, 외장 메모리 장치(100)는 외부 입출력 핀들(30)을 통해 호스트(1000)와 전기적으로 연결되어 호스트(1000)에 필요한 추가적인 저장 공간을 제공할 수 있다. 외장 메모리 장치(100)는 호스트(1000)의 요청에 응답하여 동작하며, 호스트(1000)에 필요한 데이터를 저장하거나 독출한다.
호스트(1000)는 외부 입출력 핀들(30)을 통해 외장 메모리 장치(100)로 데이터를 쓰기 또는 읽기 요청한다. 호스트(1000)는 개인용 컴퓨터, 휴대용 컴퓨터, 스마트(smart) TV 등의 정보 기기와, 비디오 플레이어, DVD 등의 가전 기기, 및 PMP(portable multimedia player), 휴대용 DVD, 휴대폰 등의 모바일 기기일 수 있다.
도 20 및 도 21은 본 발명의 실시예들에 따른 외장 메모리 장치가 적용되는 전자 장치들을 나타낸다. 본 발명의 실시예에 따른 외장 메모리 장치(100)는 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 20을 참조하면, 본 발명의 실시예들에 따른 외장 메모리 장치(100)는 포터블(portable) 컴퓨터(1100)에 장착될 수 있다. 구체적으로, 포터블 컴퓨터(1100)에는 외장 메모리 장치(100)가 장착될 수 있는 공간이 제공될 수 있다. 포터블 컴퓨터(1100) 내에 구비된 호스트 통신 포트(미도시)에, 외장 메모리 장치(100)의 외장 입출력 핀들이 직접 연결될 수 있다.
포터블 컴퓨터(1100)와 연결된 외장 메모리 장치(100)는 포터블 컴퓨터(1100)로부터의 데이터 쓰기 또는 읽기 명령에 따라, 외장 메모리 장치(100)에 구비된 반도체 집적 회로 장치에 데이터를 쓰거나, 저장된 데이터를 독출할 수 있다.
도 21을 참조하면, 본 발명의 실시예들에 따른 외장 메모리 장치(100)는 모바일 폰(1200)에 장착될 수 있다. 구체적으로, 모바일 폰(1200)에는 외장 메모리 장치(100)가 장착될 수 있는 공간이 제공될 수 있다. 모바일 폰(1200) 내에 구비된 호스트 통신 포트(미도시)에, 외장 메모리 장치(100)의 외장 입출력 핀들이 직접 연결될 수 있다. 모바일 폰(1200)과 연결된 외장 메모리 장치(100)는 모바일 폰(1200)으로부터의 명령에 따라, 모바일 폰(1200)에 추가적인 저장 공간을 제공할 수 있다.
도 22는 본 발명의 기술이 적용된 외장 메모리 장치를 포함하는 따른 전자 시스템의 블록도이다.
도 22를 참조하면, 전자 시스템(1300)은 본 발명의 실시예들에 따른 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1300)은 프로세서(1310), 유저인터페이스(1320), 본 발명의 실시예들에 따른 외장 메모리 장치(1340), 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1330)을 포함할 수 있고, 이들은 버스(Bus)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1310)는 프로그램을 실행하고 전자 시스템(1300)을 제어하는 역할을 할 수 있다. 유저 인터페이스(1320)는 전자 시스템(1300)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 외장 메모리 장치(1340)는 프로세서(1310)의 동작을 위한 코드, 프로세서(1310)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 외장 메모리 장치(1340)는 메모리 컨트롤러 및 메모리를 포함할 수 있다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 본 발명에 따른 전자 시스템이 모바일 시스템인 경우, 전자 장치의 동작 전압을 공급하기 위한 배터리(1350)가 추가적으로 제공될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 외부 전자 장치와 통신하는 외장 메모리 장치에 있어서,
    서로 수직하는 제 1 측벽 및 제 2 측벽을 갖는 반도체 기판;
    상기 반도체 기판 상에 제공된 반도체 집적 회로 장치로서, 상기 반도체 집적 회로 장치는 상기 외부 전자 장치로부터 제공되는 데이터를 저장하는 메모리 소자, 상기 외부 전자 장치와 인터페이스하는 입출력 인터페이스, 및 상기 입출력 인터페이스를 통하여 전송된 신호에 응답하여 상기 메모리 소자를 제어하는 컨트롤러를 포함하는 것;
    상기 반도체 집적 회로 장치를 덮는 절연막;
    상기 절연막 상에 제공된 재배선 패턴들로서, 상기 재배선 패턴들 각각은 제 1 단부 및 제 2 단부를 포함하는 것;
    상기 반도체 기판 및 상기 절연막을 관통하여 상기 재배선 패턴들의 제 2 단부들과 상기 반도체 집적 회로 장치를 연결하는 관통 전극들; 및
    상기 절연막 상에서 상기 제 1 측벽에 인접하게 배열되며, 상기 재배선 패턴들 및 상기 관통 전극들을 통해 상기 외부 전자 장치와 상기 반도체 집적 회로 장치 사이의 전기적 연결을 제공하는 외부 입출력 핀들을 포함하되,
    상기 외부 입출력 핀들은 물리적 접촉에 의해 상기 재배선 패턴들의 제 1 단부들에 각각 연결되되,
    상기 외부 입출력 핀들의 측벽들은 상기 반도체 기판의 상기 제 1 측벽 및 상기 절연막의 일 측벽과 수직적으로 정렬되어 공면을 이루는 외장 메모리 장치.
  2. 제 1 항에 있어서,
    상기 절연막 상에서 상기 재배선 패턴들을 덮으며, 상기 외부 입출력 핀들이 상기 외부 전자 장치와 직접 연결되도록 상기 외부 입출력 핀들의 일부분들을 노출시키는 패시베이션층을 더 포함하는 외장 메모리 장치.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 외부 입출력 핀들 및 상기 재배선 패턴들은 상기 절연막의 상부면에 형성되되, 상기 외부 입출력 핀들의 두께가 상기 재배선 패턴들의 두께보다 큰 외장 메모리 장치.
  5. 제 2 항에 있어서,
    상기 외부 입출력 핀들은 상기 재배선 패턴들을 구성하는 금속 물질과 다른 금속 물질을 포함하는 외장 메모리 장치.
  6. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 또는 반도체 에피택시얼 기판인 외장 메모리 장치.
  7. 제 1 항에 있어서,
    상기 외부 입출력 핀들은 상기 외부 전자 장치로부터 전원이 입력되는 전원 입력 핀들, 및 상기 외부 전자 장치로부터 전기적 신호들이 입출력되는 신호 입출력 핀들을 포함하는 외장 메모리 장치.
  8. 제 1 항에 있어서,
    상기 외부 입출력 핀들은 상기 외부 전자 장치와 시리얼 ATA 방식으로 데이터를 인터페이스하도록 배열되는 외장 메모리 장치.
  9. 반도체 기판;
    상기 기판 상에 제공된 반도체 집적 회로;
    상기 반도체 집적 회로를 덮는 절연막; 및
    상기 절연막의 일측벽에 수직적으로 정렬되어 공면을 이루는 측벽을 가지며, 외부에 노출되는 외부 핀;
    상기 절연막 상에 제공된 재배선 패턴으로서, 상기 재배선 패턴은 제 1 단부 및 상기 외부 핀에 연결되는 제 2 단부를 갖는 것;
    상기 기판 및 상기 절연막을 관통하여 상기 재배선 패턴의 제 2 단부와 상기 반도체 집적 회로를 연결하는 관통 전극; 및
    상기 절연막 상에서 상기 재배선 패턴을 덮는 패시베이션층을 포함하되,
    상기 외부 핀은 외부 전자 장치와 물리적으로 접촉하며, 상기 외부 전자 장치와 상기 반도체 집적 회로를 상기 재배선 패턴 및 상기 관통 전극을 통해 전기적으로 연결하는 외장 메모리 장치.
  10. 외부 전자 장치와 통신하는 외장 메모리 장치에 있어서,
    반도체 물질을 포함하는 반도체 기판;
    상기 반도체 기판 상에 제공되며, 메모리 소자 및 상기 메모리 소자를 제어하는 컨트롤러를 포함하는 반도체 집적회로;
    상기 반도체 기판 상에서 상기 반도체 집적회로를 덮는 절연막;
    상기 절연막의 상면에 배치된 외부 입출력 핀들;
    상기 절연막 상면 상에 배치되며, 각각 제 1 단부 및 제 2 단부를 포함하는 재배선 패턴들;
    상기 반도체 기판 및 상기 절연막을 관통하여 상기 재배선 패턴들의 제 1 단부들과 상기 반도체 집적 회로 장치를 연결하는 관통 전극들; 및
    상기 절연막의 상면에 배치되며, 상기 외부 전자 장치와 상기 반도체 집적회로 사이에 전기적 연결을 제공하는 외부 입출력 핀들을 포함하되,
    상기 재배선 패턴들의 상기 제 2 단부들은 상기 외부 입출력 핀들과 연결되되,
    상기 외부 입출력 핀들의 측벽들은 상기 반도체 기판의 일측벽 및 상기 절연막의 일 측벽과 수직적으로 정렬되어 공면을 이루는 외장 메모리 장치.
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