TW201602900A - 記憶體模組 - Google Patents

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TW201602900A
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TW
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die
memory
controller
electrical contacts
data
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曼紐爾 安東尼歐 迪阿布瑞尤
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桑迪士克科技公司
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Abstract

本發明揭示一種資料儲存裝置，其包含：一記憶體晶粒，其包含配置成三維(3D)記憶體組態之複數個儲存元件；及一控制器晶粒，其經由一匯流排而耦合至該記憶體晶粒，該匯流排包含該記憶體晶粒及該控制器晶粒之相鄰表面之間之複數個電接點。本發明揭示一種在該資料儲存裝置處執行之方法，其包含：在該控制器晶粒處接收待儲存於該記憶體晶粒處之資料；及產生表示該資料之一碼字。該碼字包含特定數目個位元。該方法亦包含：經由該複數個電接點而將信號從該控制器晶粒發送至該記憶體晶粒。該複數個電接點包含至少與該碼字之位元之該特定數目一樣多之電接點，且將表示該碼字之該等信號從該控制器晶粒並行地發送至該記憶體晶粒。

Description

記憶體模組
本發明大體上係關於一種記憶體模組。
非揮發性資料儲存裝置(諸如嵌入式記憶體裝置(例如嵌入式多媒體卡(eMMC)裝置)及可移除式記憶體裝置(例如可移除式通用串列匯流排(USB)快閃記憶體裝置及其他可移除式儲存卡))已允許增強資料及軟件應用程式之可攜性。非揮發性資料儲存裝置之使用者越來越多地依靠非揮發性儲存裝置來儲存大量資料及提供至大量資料之快速存取。
隨著記憶體模組之儲存容量增大，一資料儲存裝置內之資料傳送會大幅降低資料儲存裝置之效能。例如，一高容量記憶體模組(例如包含一或多個高容量記憶體陣列之一記憶體模組)可儲存大量資料。從一記憶體陣列讀取資料及將資料寫入至一記憶體陣列大體上涉及：將資料從一記憶體控制器傳送至該記憶體陣列。各此類資料傳送與延時相關聯，此可降低記憶體模組或包含記憶體模組之一資料儲存裝置之總體效能。
可使用覆晶及凸塊技術來改良一記憶體與一控制器之間之傳送之資料通量。例如，可使用覆晶凸塊技術來將一控制器晶粒及一記憶體晶粒耦合在一起以形成一晶片堆疊。該記憶體晶粒可包含耦合至該 控制器晶粒之複數個電接點。該控制器晶粒可經組態以將資料儲存於該記憶體晶粒中作為表示該資料之一碼字。該碼字具有特定數目個位元。該記憶體晶粒之該等電接點可包含至少與該碼字之位元之該數目一樣多之電接點。據此，可將整個碼字從該控制器晶粒並行地傳送至該記憶體晶粒或從該記憶體晶粒並行地傳送至該控制器晶粒(例如，在一單一時脈週期中)。
例如，當該控制器晶粒之記憶體控制電路經組態以產生一512位元碼字時，該記憶體晶粒與該控制器晶粒之間之該等電接點可包含形成一匯流排(例如由複數個矽通孔(TSV)形成之一匯流排)之至少512個電接點。該匯流排之各電接點可用於將一位元從該控制器晶粒傳輸至該記憶體晶粒或從該記憶體晶粒傳輸至該控制器晶粒。據此，可在一主機裝置之一處理器之一單一時脈週期或該控制器晶粒之一處理器之一單一時脈週期期間完成該碼字之所有位元之一完全並行傳輸。
對於具有一高儲存密度之記憶體技術(諸如三維(3D)記憶體)，由晶粒之間之完全並行傳輸引起之資料轉移延時減少可顯著改良記憶體裝置效能。此外，此等晶粒之多個堆疊可配置於包含互連件之一共同基板上以能夠進一步增大儲存容量及/或資料通量。
100‧‧‧系統
102‧‧‧資料儲存裝置
104‧‧‧記憶體
106‧‧‧儲存元件之群組
108‧‧‧儲存元件
110‧‧‧記憶體控制電路
120‧‧‧控制器
122‧‧‧ECC引擎
124‧‧‧編碼器
126‧‧‧解碼器
128‧‧‧碼字
130‧‧‧主機裝置
132‧‧‧使用者資料
134‧‧‧電接點
140‧‧‧第一晶片堆疊
142‧‧‧基板
150‧‧‧電接點
152‧‧‧第N電接點
154‧‧‧電接點
156‧‧‧匯流排
180‧‧‧讀取/寫入電路
182‧‧‧鎖存器
190‧‧‧第二晶片堆疊
200‧‧‧記憶體模組
202‧‧‧封裝
210‧‧‧第一晶片堆疊
212‧‧‧第一晶粒
214‧‧‧第一電接點
216‧‧‧第二晶粒
218‧‧‧第二電接點
220‧‧‧第二晶片堆疊
222‧‧‧第三晶粒
224‧‧‧第三電接點
226‧‧‧第四晶粒
228‧‧‧第四電接點
230‧‧‧基板
232‧‧‧第一表面
234‧‧‧第二表面
236‧‧‧第五電接點
238‧‧‧互連電路
240‧‧‧通孔
300‧‧‧記憶體模組
302‧‧‧封裝
310‧‧‧第一晶片堆疊
312‧‧‧第四晶粒
314‧‧‧電接點
316‧‧‧第三晶粒
318‧‧‧電接點
320‧‧‧第二晶粒
322‧‧‧通孔
324‧‧‧第一電接點
326‧‧‧第一晶粒
328‧‧‧電接點
330‧‧‧第二晶片堆疊
332‧‧‧第七晶粒
334‧‧‧電接點
336‧‧‧第六晶粒
338‧‧‧通孔
340‧‧‧電接點
342‧‧‧第五晶粒
344‧‧‧電接點
350‧‧‧基板
352‧‧‧第一側
354‧‧‧第二表面
356‧‧‧電接點
358‧‧‧互連電路
360‧‧‧通孔
362‧‧‧通孔
370‧‧‧第八晶粒
372‧‧‧電接點
400‧‧‧方法
402‧‧‧在一第一控制器晶粒處接收待儲存於一第一記憶體晶粒處之第一資料
404‧‧‧在第一控制器晶粒處產生表示第一資料之一第一碼字
406‧‧‧經由複數個第一電接點而將信號從第一控制器晶粒發送至 第一記憶體晶粒
500‧‧‧三維(3D)記憶體
502‧‧‧實體層
504‧‧‧基板
510‧‧‧記憶體胞
512‧‧‧導電通道
514‧‧‧電荷捕捉結構
520‧‧‧第一字線(WL0)
522‧‧‧第二字線(WL1)
524‧‧‧第三字線(WL2)
526‧‧‧第四字線(WL3)
528‧‧‧第五字線(WL4)
530‧‧‧第一位元線(BL0)
532‧‧‧第二位元線(BL1)
534‧‧‧第三位元線(BL2)
540‧‧‧第一源極線(SL0)
542‧‧‧第二源極線(SL1)
544‧‧‧第三源極線(SL2)
550‧‧‧第一區塊(區塊0)
552‧‧‧第二區塊(區塊1)
554‧‧‧第三區塊(區塊2)
560‧‧‧讀取/寫入電路
592‧‧‧導電通道
600‧‧‧記憶體
604‧‧‧讀取/寫入電路
606‧‧‧位元線驅動器
608‧‧‧字線驅動器
610‧‧‧位元線
611‧‧‧位元線
612‧‧‧位元線
613‧‧‧位元線
614‧‧‧位元線
615‧‧‧位元線
620‧‧‧字線
621‧‧‧字線
622‧‧‧字線
623‧‧‧字線
624‧‧‧指狀物
625‧‧‧指狀物
626‧‧‧指狀物
627‧‧‧指狀物
630‧‧‧儲存元件
631‧‧‧儲存元件
632‧‧‧儲存元件
640‧‧‧儲存元件
641‧‧‧儲存元件
642‧‧‧儲存元件
圖1係一系統(其包含經組態以將資料傳送於一控制器與一記憶體之間之一資料儲存裝置)之一特定繪示性實施例之一方塊圖；圖2係繪示可併入圖1之資料儲存裝置中之一記憶體模組之一第一特定實施例的一方塊圖；圖3係繪示可併入圖1之資料儲存裝置中之一記憶體模組之一第一特定實施例的一方塊圖；圖4係用於將資料傳送於一控制器與一記憶體之間之一方法之一繪示性實施例之一流程圖； 圖5係用於圖1之資料儲存裝置、圖2之記憶體模組或圖3之記憶體模組中之非揮發性記憶體之一特定實施例之一方塊圖；及圖6係用於圖1之資料儲存裝置、圖2之記憶體模組或圖3之記憶體模組中之非揮發性記憶體之另一特定實施例之一方塊圖。
參考圖式來描述本發明之特定實施例。在該描述中，所有圖式中之共同特徵由共同元件符號標示。
圖1繪示包含耦合至一主機裝置130之一資料儲存裝置102之一系統100之一特定實施例。資料儲存裝置102包含一記憶體104。
主機裝置130可經組態以提供待儲存於記憶體104處之資料(諸如使用者資料132)或請求待從記憶體104讀取之資料。例如，主機裝置130可包含一行動電話、一音樂播放器、一視訊播放器、一遊戲機、一電子書閱讀器、一個人數位輔助(PDA)、一電腦(諸如一膝上型電腦或筆記型電腦)、任何其他電子裝置或其等之任何組合。主機裝置130經由一記憶體介面而通信，其實現從記憶體104之讀取及至記憶體104之寫入。例如，主機裝置130可依照一電子裝置工程聯合委員會(JEDEC)工業規範(諸如一通用快閃儲存(UFS)主機控制器介面規範)而操作。作為其他實例，主機裝置130可依照一或多個其他規範(諸如作為一繪示性實例之一保全數位(SD)主機控制器規範)而操作。主機裝置130可根據任何其他適合通信協定而與記憶體104通信。
記憶體104可為一非揮發性記憶體，諸如一反及快閃記憶體或一電阻式隨機存取記憶體(ReRAM)。記憶體104可為一3D記憶體，且分別參考圖5及圖6來描述3D反及架構及ReRAM架構之實例。記憶體104包含儲存元件之一代表性群組106，諸如一多級胞(MLC)快閃記憶體之一字線。群組106包含一代表性儲存元件108。儲存元件之群組106可配置成三維(3D)記憶體組態(例如儲存元件之一3D陣列)。
資料儲存裝置102可經組態以耦合至主機裝置130作為嵌入式記憶體，諸如作為繪示性實例之eMMC®(JEDEC固體技術協會(Arlington，Virginia)之商標)及eSD。為了繪示，資料儲存裝置102可對應於一eMMC(嵌入式多媒體卡)裝置。作為另一實例，資料儲存裝置102可為一記憶體卡，諸如一保全數位SD®卡、一microSD®卡、一miniSD.TM卡(SD-3C LLC(Wilmington，Delaware)之商標)、一MultiMediaCard.TM(MMC.TM)卡(JEDEC固體技術協會(Arlington，Virginia)之商標)或一CompactFlash®(CF)卡(SanDisk公司(Milpitas，California)之商標)。資料儲存裝置102可依照一JEDEC工業規範而操作。例如，資料儲存裝置102可依照一JEDEC eMMC規範，一JEDEC通用快閃儲存(UFS)規範、一或多個其他規範或其等之一組合而操作。
記憶體104亦包含與儲存元件之操作相關聯之電路，諸如讀取/寫入電路180及/或一或多個鎖存器182。鎖存器182經組態以儲存從記憶體104之儲存元件讀取或待寫入至儲存元件之資料。讀取/寫入電路180經組態以控制將資料從記憶體104之儲存元件讀取至鎖存器182或將資料從鎖存器182寫入至記憶體104之儲存元件中。
當資料儲存裝置102操作性地耦合至主機裝置130時，控制器120經組態以從主機裝置130接收資料及指令及將資料發送至主機裝置130。控制器120進一步經組態以將資料及命令發送至記憶體104及從記憶體104接收資料。例如，控制器120經組態以發送資料及一寫入命令以指示記憶體104將資料儲存至一特定位址。作為另一實例，控制器120經組態以發送一讀取命令以從記憶體104之一特定位址讀取資料。
控制器120包含一ECC引擎122，其經組態以接收待儲存至記憶體104之資料且產生一碼字128。例如，ECC引擎122可包含一編碼器 124，其經組態以使用一ECC編碼方案來編碼資料，諸如一里德-所羅門(Reed-Solomon)編碼器、一博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem)(BCH)編碼器、一低密度同位檢查(LDPC)編碼器、一渦輪碼編碼器、經組態以編碼一或多個其他ECC編碼方案之一編碼器、或其等之任何組合。ECC引擎122可包含一解碼器126，其經組態以解碼從記憶體104讀取之資料以偵測及校正(其取決於ECC方案之一錯誤校正能力)可出現於該資料中之位元錯誤。
在一特定實施例中，記憶體104包含或對應於一記憶體晶粒或多個記憶體晶粒，且控制器120包含或對應於一記憶體控制器晶粒。在此實施例中，該記憶體晶粒包含複數個電接點150，且該控制器晶粒包含複數個對應電接點154，複數個對應電接點154耦合至該記憶體晶粒之複數個電接點150以形成一匯流排156之至少一部分。
碼字128具有基於ECC引擎122之ECC編碼方案之特定數目個位元(N個位元)。在一特定實施例中，複數個電接點150及複數個電接點154之各者包含至少與碼字128之位元之數目一樣多之電接點。例如，當碼字128包含N個位元時，複數個電接點150包含至少N個電接點(其(例如)包含至一第一接點至一第N電接點152)。此外，複數個電接點154可包含至少N個電接點。因此，匯流排156使碼字128之每一位元能夠同時(即，並行地)傳送於記憶體104與控制器120之間。
控制器120亦可包含記憶體控制電路110，諸如邏輯至實體位址映射電路、時脈電路等等。記憶體控制電路110可促進從主機裝置130接收使用者資料132及將碼字128提供至記憶體104。在一特定實施例中，記憶體104及控制器120配置成一晶片堆疊，諸如一第一晶片堆疊140。資料儲存裝置102亦可包含一或多個額外晶片堆疊，諸如一第二晶片堆疊190。該一或多個額外晶片堆疊可包含額外記憶體晶粒、額外控制器晶粒、或上述兩者。例如，第二晶片堆疊190可包含一第二 控制器晶粒及一第二記憶體晶粒，如參考圖2及圖3所描述。第一晶片堆疊140及第二晶片堆疊190可耦合至一基板142，諸如一矽基板。基板142可包含複數個電接點134。例如，複數個電接點134可位於基板142之一第一側上，且第一晶片堆疊140及第二晶片堆疊190可位於基板142之相對於該第一側之一第二側上。
電接點134可藉由一或多個通孔(例如矽通孔(TSVS))而耦合至第一晶片堆疊140、第二晶片堆疊190、或上述兩者，如參考圖2及圖3所進一步描述。此外，基板142可包含將第一晶片堆疊140耦合至一或多個額外晶片堆疊(例如第二晶片堆疊190)之互連電路。
在操作期間，可在資料儲存裝置102處從主機裝置130接收使用者資料132作為施加至電接點134之信號。記憶體控制電路110可處理使用者資料132。例如，記憶體控制電路110可判定使用者資料132是否對應於一讀取命令或一寫入命令。此外，記憶體控制電路110可偵測由使用者資料132指示之一邏輯位址且可將該邏輯位址映射至記憶體104之一實體位址。當記憶體104包含多個記憶體晶粒時，該實體位址可對應於一特定記憶體晶粒及一特定群組之儲存元件。例如，該實體位址可包含晶片選擇資訊以及指示一特定群組之儲存元件之資訊(例如列選擇資訊及行選擇資訊)。
記憶體控制電路110亦可將使用者資料132(或其之一部分)提供至ECC引擎122以產生碼字128。在ECC引擎122產生碼字128之後，可將碼字128(與指示實體位址之資訊一起或以及指示實體位址之資訊)發送至記憶體104。可藉由將對應於碼字128之信號施加至匯流排156(例如，施加至複數個電接點154)而將碼字128從控制器120發送至記憶體104。在一特定實施例中，將對應於碼字128之各位元之信號(例如碼字128包含512個位元時之512個信號)並行地施加至匯流排156。例如，可在記憶體控制電路110之一時脈之一單一時脈週期期間施加 對應於碼字128之位元之所有信號。替代地，若資料儲存裝置102從主機裝置130接收一時脈信號，則可在主機裝置130之一處理器之一單一時脈週期期間施加對應於碼字128之位元之所有信號。
因此，資料儲存裝置102藉由使用凸塊技術及晶片堆疊且藉由使用包含至少與碼字128中之位元之數目一樣多之電接點之複數個電接點而提供從控制器120至記憶體104之增加資料通量及傳送。因此，由於可減少與記憶體104與控制器120之間之資料傳送相關聯之延時，所以可改良資料儲存裝置102之總體效能。可藉由使用多個堆疊而相較於一單一堆疊實施方案改良儲存容量。此外，可藉由在多個堆疊處支援並行資料讀取及寫入操作而在資料儲存裝置102處達成高資料通量率。
圖2繪示一記憶體模組200之一實施例。記憶體模組200可包含於圖1之資料儲存裝置102中或可對應於圖1之資料儲存裝置102。
記憶體模組200可包含至少部分地圍封一或多個晶片堆疊之封裝202(例如一聚合物囊封劑)。例如，該一或多個晶片堆疊可包含一第一晶片堆疊210及一第二晶片堆疊220。第一晶片堆疊210、第二晶片堆疊220、或上述兩者可如參考圖1之第一晶片堆疊140所描述般起作用。第一晶片堆疊210及第二晶片堆疊220可耦合至一基板230(例如一矽基板)。基板230可包含經組態以使資料能夠傳送於第一晶片堆疊210與第二晶片堆疊220之間之電互連電路。基板230亦可包含封裝202外部之複數個電接點236。
第一晶片堆疊210可包含一第一晶粒212。例如，第一晶粒212可包含一記憶體晶粒，其包含複數個儲存元件。第一晶片堆疊210亦可包含一第二晶粒216。第二晶粒216可包含一第一控制器晶粒。第一晶粒212及第二晶粒216可經由第一晶粒212及第二晶粒216之相鄰表面之間之複數個第一電接點214而耦合在一起(例如，使用凸塊技術)。
在一特定實施例中，第一晶片堆疊210可經由第二晶粒216及基板230之相鄰表面之間之複數個第二電接點218而耦合至基板230(例如，使用凸塊技術)。例如，第二晶粒216可在基板230之一第一表面232處耦合至基板230之互連電路238。
第二晶片堆疊220可包含一第三晶粒222。例如，第三晶粒222可為包含複數個第二儲存元件之一第二記憶體晶粒。第三晶粒222可耦合至一第四晶粒226。第四晶粒226可包含一第二控制器晶粒。第三晶粒222及第四晶粒226可經由第三晶粒222及第四晶粒226之相鄰表面之間之複數個第三電接點224而耦合在一起(例如，使用凸塊技術)。
在一特定實施例中，第二晶片堆疊220可經由第四晶粒226及基板230之相鄰表面之間之複數個第四電接點228而耦合至基板230(例如，使用凸塊技術)。例如，第四晶粒226可在基板230之第一表面232處耦合至基板230之互連電路238、基板之通孔240、或上述兩者。
基板230可具有包含複數個第五電接點236之一第二表面234。複數個第五電接點236可電耦合至第一晶片堆疊210、第二晶片堆疊220、或上述兩者。例如，複數個第五電接點236可藉由通孔240而耦合至第二晶片堆疊220。此外或替代地，複數個第五電接點236可藉由互連電路238而耦合至第一晶片堆疊210及/或複數個第五電接點236。互連電路238可包含基板230之層內之導線且可包含(諸如)用於交換/選路資料及/或用於產生控制信號(例如作為非限制性實例之晶片選擇或晶片啟用信號)之主動及/或被動電路組件。
在操作期間，可藉由複數個第五電接點236而接收資料。例如，可從一主機裝置(諸如圖1之主機裝置130)接收該資料作為信號。回應於接收該資料，記憶體控制器晶粒之一或多者(諸如第二晶粒216或第四晶粒226)可將該資料之一表示儲存於一對應記憶體晶粒處。例如，該資料可包含或伴隨有指示該資料之一儲存位址(例如一邏輯位址)之 定址資訊。該儲存位址可對應於第一晶片堆疊210之一記憶體晶粒或第二晶片堆疊220之一記憶體晶粒。在圖3所繪示之一特定實施例中，記憶體模組200可包含經組態以識別與該儲存位址相關聯之一特定記憶體晶粒或特定晶片堆疊之額外控制電路。
例如，當使用者資料包含待儲存於第一晶粒212之一或多個儲存元件處之資料時，可經由互連電路238而將該資料提供至第二晶粒216。第二晶粒216之一ECC引擎可經組態以產生表示該資料之一碼字。該碼字具有基於由該ECC引擎執行之一ECC程序之特定數目個位元。在產生該碼字之後，第二晶粒216可將該碼字寫入至第一晶粒212之複數個儲存元件。例如，第二晶粒216可將信號施加至複數個電接點214以將該碼字寫入至第一晶粒212之該複數個儲存元件。在一特定實施例中，電接點214之數目可等於或大於該碼字之位元之數目。例如，當第二晶粒216經組態以產生一512位元碼字時，複數個電接點214可包含至少512個電接點。作為另一實例，當第二晶粒216經組態以產生一1024位元碼字時，複數個電接點214可包含至少1024個電接點。據此，第二晶粒216可在一單一時脈週期期間將整個碼字並行地傳輸至第一晶粒212。即，可在一單一時脈週期期間將該碼字之各位元從第二晶粒216提供至第一晶粒212。
在另一實例中，記憶體模組200可接收待儲存於第三晶粒222之一或多個儲存元件處之第二資料。可藉由通孔240或互連電路238而將該第二資料提供至第四晶粒226。第四晶粒226可包含經組態以產生基於該第二資料之一第二碼字之一ECC引擎。可將該第二碼字從第四晶粒226提供至用於儲存之第三晶粒222。例如，第四晶粒226可將信號施加至複數個電接點224以將該第二碼字寫入至第三晶粒222之複數個儲存元件。
該第二碼字可包含基於由第四晶粒226之該ECC引擎執行之一 ECC操作之特定數目個位元。在一特定實施例中，複數個電接點224之電接點數目可包含至少與該第二碼字之位元之數目一樣多之電接點。例如，當第四晶粒226經組態以產生一512位元碼字時，複數個電接點224可包含至少512個電接點。作為另一實例，當第四晶粒226經組態以產生一1024位元碼字時，複數個電接點224可包含至少1024個電接點。在一特定實施例中，由第二晶粒216產生之碼字可具有不同於由第四晶粒226產生之碼字之一大小(例如，可具有不同數目個位元)。據此，第二晶粒216與第一晶粒212之間之複數個電接點214可具有不同於第四晶粒226與第三晶粒222之間之複數個電接點224之接點數目。
因此，一或多個記憶體控制器晶粒(諸如第二晶粒216及第四晶粒226)可產生基於待寫入至一對應記憶體晶粒之資料之一碼字。此外，該等控制器晶粒之一或多者可經由複數個電接點而耦合至一對應記憶體晶粒，其能夠在一單一時脈週期中將整個碼字從該記憶體控制器晶粒提供至該記憶體晶粒。可藉由使多個控制器共用一共同基板而同時(例如，至少部分重疊地)執行記憶體存取操作以經由一主機裝置之一單一記憶體介面而使該主機裝置具有比使用一單一控制器之資料儲存裝置高之有效資料讀取通量及/或寫入通量。
圖3繪示一記憶體模組300之另一實施例。記憶體模組300可包含於圖1之資料儲存裝置102中或可對應於圖1之資料儲存裝置102。
記憶體模組300可包含至少部分地圍封一或多個晶片堆疊之封裝302(例如聚合物囊封劑)。例如，該一或多個晶片堆疊可包含一第一晶片堆疊310及一第二晶片堆疊330。封裝302亦可至少部分地圍封一或多個額外晶片，諸如下文進一步所描述之第八晶粒370。第一晶片堆疊310、第二晶片堆疊330、或上述兩者可如參考圖1之第一晶片堆疊140所描述般起作用，或如參考圖2之第一晶片堆疊210所描述般起 作用，或如參考上述兩者所描述般起作用。第一晶片堆疊310、第二晶片堆疊330、一或多個額外晶片或其等之一組合可耦合至一基板350(例如一矽基板)。基板350可包含經組態以使資料能夠傳送於第一晶片堆疊310、第二晶片堆疊330、一或多個額外晶片或其等之一組合之間之互連電路358。基板350亦可包含封裝302外部之複數個電接點356(例如，位於基板350之一第二表面354處)。
第一晶片堆疊310及第二晶片堆疊330可具有各種不同組態。圖3中繪示晶片堆疊組態之特定實例；然而，此等僅為實例且不具限制性。例如，儘管圖3繪示兩個晶片堆疊，但在其他實施例中，記憶體模組300可包含兩個以上晶片堆疊或兩個以下晶片堆疊。作為另一實例，在其他實施例中，晶粒之特定數目及晶粒之排序及配置可為不同的。此外，在圖3中，記憶體模組300包含一額外晶片(第八晶粒370)；然而，在其他實施例中，記憶體模組300不包含額外晶片(例如，可僅包含晶片堆疊)，且在其他實施例中，記憶體模組300包含一個以上額外晶片。
在一特定實施例中，第一晶片堆疊310包含一第一晶粒326。例如，第一晶粒326可包含一第一控制器記憶體晶粒。第一晶粒326可耦合至一第二晶粒320。例如，第二晶粒320可為包含複數個儲存元件之一第一記憶體晶粒。第一晶粒326及第二晶粒320可經由第一晶粒326及第二晶粒320之相鄰表面之間之複數個第一電接點324而耦合在一起(例如，使用凸塊技術)。
第一晶片堆疊310亦可包含額外晶粒，諸如一第三晶粒316及一第四晶粒312。例如，第三晶粒316可為一第二記憶體晶粒、一第二記憶體控制器晶粒或一記憶體支援晶粒(例如包含支援電路以促進從一記憶體晶粒之儲存元件讀取資料或將資料寫入至一記憶體晶粒之儲存元件之一晶粒，諸如圖1之讀取/寫入電路180或鎖存器182)。當第一 晶片堆疊310經組態使得第一晶粒326與第三晶粒316直接通信時，第二晶粒320可包含使第一晶粒326與第三晶粒316之間能夠通信之複數個通孔322。
第四晶粒312可為一記憶體晶粒(例如，若第三晶粒316不是一記憶體晶粒，則第四晶粒312係一第二記憶體晶粒；或若第三晶粒316係一記憶體晶粒，則第四晶粒312係一第三記憶體晶粒)。替代地，第四晶粒312可為一記憶體控制器晶粒或一記憶體支援晶粒。當第一晶片堆疊310經組態使得第一晶粒326或第二晶粒320與第四晶粒312直接通信時，第三晶粒316可包含使第四晶粒312與第一晶粒326之間、第四晶粒312與第二晶粒320之間、或上述兩者能夠通信之複數個通孔(圖中未顯示)。
第一晶片堆疊310之各晶粒可使用凸塊技術來耦合至一相鄰晶粒。為了繪示，第四晶粒312可經由第四晶粒312及第三晶粒316之相鄰表面之間之複數個電接點314而耦合至第三晶粒316。此外，第三晶粒316可經由第三晶粒316及第二晶粒320之相鄰表面之間之複數個電接點318而耦合至第二晶粒320。此外，如先前所描述，第二晶粒320可經由複數個電接點324而耦合至第一晶粒326。第一晶片堆疊310亦可使用凸塊技術來耦合至基板350。例如，第一晶粒326可經由第一晶粒326及基板350之相鄰表面之間之複數個電接點328而耦合至基板350之一第一側352。例如，複數個電接點328可將第一晶片堆疊310耦合至基板350之一第一組通孔360、基板之互連電路358、或上述兩者。例如，第一晶片堆疊310可(藉由通孔360或互連電路358)電連接至第二晶片堆疊330、一或多個額外晶片(例如第八晶粒370)、封裝302外部之電接點356、或其等之一組合。
在一特定實施例中，第二晶片堆疊330包含一第五晶粒342。例如，第五晶粒342可為一控制器記憶體晶粒。第五晶粒342可耦合至一 第六晶粒336。第六晶粒336可為一記憶體晶粒、一記憶體控制器晶粒或一記憶體支援晶粒(例如包含支援電路以促進從一記憶體晶粒之儲存元件讀取資料或將資料寫入至一記憶體晶粒之儲存元件之一晶粒，諸如圖1之讀取/寫入電路180或鎖存器182)。
第二晶片堆疊330亦可包含一或多個額外晶粒，諸如一第七晶粒332。例如，第七晶粒332可為一記憶體晶粒、一記憶體控制器晶粒或一記憶體支援晶粒(例如包含支援電路以促進從一記憶體晶粒之儲存元件讀取資料或將資料寫入至一記憶體晶粒之儲存元件之一晶粒，諸如圖1之讀取/寫入電路180或鎖存器182)。當第二晶片堆疊330經組態使得第五晶粒342與第七晶粒332直接通信時，第六晶粒336可包含使第五晶粒342與第七晶粒332之間能夠通信之複數個通孔338。
第二晶片堆疊330之各晶粒可使用凸塊技術來耦合至一相鄰晶粒。為了繪示，第七晶粒332可經由第七晶粒332及第六晶粒336之相鄰表面之間之複數個電接點334而耦合至第六晶粒336。此外，第六晶粒336可經由第六晶粒336及第五晶粒342之相鄰表面之間之複數個電接點340而耦合至第五晶粒342。第二晶片堆疊330亦可使用凸塊技術來耦合至基板350。例如，第五晶粒342可經由第五晶粒342及基板350之相鄰表面之間之複數個電接點344而耦合至基板350之第一側352。例如，複數個電接點344可將第二晶片堆疊330耦合至基板350之一第二組通孔362、基板之互連電路358、或上述兩者。例如，第二晶片堆疊330可(藉由通孔362或互連電路358)電連接至第一晶片堆疊310、一或多個額外晶片(例如第八晶粒370)、封裝302外部之電接點356、或其等之一組合。
當記憶體模組300包含一或多個額外晶粒(諸如第八晶粒370)時，該一或多個額外晶粒可包含記憶體晶粒、記憶體控制器晶粒、記憶體支援晶粒或其等之一組合。該一或多個額外晶粒可電連接至記憶體模 組300之一或多個晶粒堆疊。例如，在圖3中，第八晶粒370經由第八晶粒370及基板350之相鄰表面之間之複數個電接點372而耦合至互連電路358。
在一特定實施例中，第八晶粒370可執行與晶片堆疊310、330之各者相關之功能。例如，第八晶粒370可包含一主控制器，其從一主機裝置(諸如圖1之主機裝置130)接收資料及命令，判定與該資料及該等命令相關聯之一特定晶片堆疊(例如，基於由該主機裝置提供之一邏輯位址)，且將該資料及該等命令提供至該特定晶片堆疊之一記憶體控制器晶粒。為了繪示，當在記憶體模組300處接收待寫入至第四晶粒312之資料時，第八晶粒370可判定第四晶粒312位於第一晶片堆疊310中且可將該資料提供至第一晶粒326。第一晶粒326可基於該資料而產生一碼字且可藉由穿過第二晶粒320及第三晶粒316之通孔(例如通孔322)而將該碼字提供至第四晶粒312。替代地，若第三晶粒316係與第四晶粒312相關聯之一記憶體控制器晶粒，則第一晶粒326可藉由通孔322而將該資料發送至第三晶粒316，在此情況中，第三晶粒316可基於該資料而產生一碼字且將該碼字提供至第四晶粒312。
在第八晶粒370執行與晶片堆疊310、330相關之功能之另一實例中，第八晶粒370可為一記憶體晶粒。在此實例中，第八晶粒370可充當待儲存於晶片堆疊之一記憶體晶粒處之資料或從晶片堆疊之該記憶體晶粒讀取之資料之一快取記憶體或緩衝器。例如，晶片堆疊之該記憶體晶粒可包含非揮發性記憶體且第八晶粒370可包含一更高速之揮發性記憶體。
在第八晶粒370執行與晶片堆疊310、330相關之功能之又一實例中，第八晶粒370可為一記憶體支援晶粒。在此實例中，第八晶粒370可執行諸如負載平衡、平均抹除、資料整形、功率管理或其他功能之功能，其改良記憶體模組300之總體效能及/或壽命。
在操作期間，可藉由複數個電接點356而將資料及命令傳送於記憶體模組300與一主機裝置(諸如圖1之主機裝置130)之間。回應於接收該資料，記憶體控制器晶粒之一或多者(諸如第一晶粒326、第五晶粒342或第八晶粒370)可將該資料之一表示儲存於一對應記憶體晶粒處。例如，該資料可包含或伴隨有指示該資料之一儲存位址(例如一邏輯位址)之定址資訊。該儲存位址可對應於第一晶片堆疊310之一記憶體晶粒或第二晶片堆疊330之一記憶體晶粒。
在圖3所繪示之一特定實施例中，第八晶粒370可包含經組態以識別與儲存位址相關聯之一特定記憶體晶粒或一特定晶片堆疊之電路。例如，第八晶粒370可包含一主控制器，其從一主機裝置(諸如圖1之主機裝置130)接收資料及命令，判定與該資料及該等命令相關聯之一特定晶片堆疊(例如，基於邏輯位址)，且將該資料及該等命令提供至該特定晶片堆疊之一記憶體控制器晶粒。為了繪示，當在記憶體模組300處接收待寫入至第四晶粒312之資料時，第八晶粒370可判定第四晶粒312位於第一晶片堆疊310中且可將該資料提供至第一晶粒326。第一晶粒326可基於該資料而產生一碼字且可藉由穿過第二晶粒320及第三晶粒316之通孔(例如通孔322)而將該碼字提供至第四晶粒312。替代地，若第三晶粒316係與第四晶粒312相關聯之一記憶體控制器晶粒，則第一晶粒326可藉由通孔322而將該資料發送至第三晶粒316，在此情況中，第三晶粒316可基於該資料而產生一碼字且將該碼字提供至第四晶粒312。
記憶體模組300之一或多個記憶體控制器晶粒可包含一ECC引擎。例如，第一晶粒326可包含一第一ECC引擎，其經組態以產生表示待儲存於第一晶片堆疊310之一記憶體晶粒處之資料之一第一碼字。此外，第五晶粒342可包含一第二ECC引擎，其經組態以產生表示待儲存於第二晶片堆疊330之一記憶體晶粒處之資料之一第二碼 字。各碼字具有基於由對應ECC引擎執行之一ECC程序之特定數目個位元。例如，該第一碼字可包含第一數目個位元，且該第二碼字可包含第二數目個位元。位元之該第一數目可相同於位元之該第二數目，或位元之該第一數目可不同於位元之該第二數目。各記憶體控制器晶粒與其相關聯之一或若干記憶體晶粒之間之電接點可形成使一碼字之每一位元能夠從該記憶體控制器晶粒傳送至該相關聯之記憶體晶粒之一匯流排(或一匯流排之一部分)。
例如，第一晶粒326可經組態以產生一512位元碼字。在此實例中，第一晶粒326與第二晶粒320之間之電接點324可包含至少512個電接點，其等能夠將由第一晶粒326產生之一碼字之所有512個位元並行地發送至第二晶粒320(例如，在記憶體模組300之一處理器之一單一時脈週期或主機裝置之一處理器之一單一時脈週期期間)。作為另一實例，第一晶粒326可經組態以產生一1024位元碼字。在此實例中，第一晶粒326與第二晶粒320之間之電接點324可包含至少1024個電接點，其等能夠將由第一晶粒326產生之一碼字之所有1024個位元並行地發送至第二晶粒320。
作為又一實例，第五晶粒342可經組態以產生待儲存於第七晶粒332處之一512位元碼字。在此實例中，穿過第六晶粒336之通孔338可包含至少512個通孔，且第六晶粒336與第七晶粒332之間之電接點334可包含至少512個電接點。在此實例中，第五晶粒342與第六晶粒336之間之電接點340能夠將由第五晶粒342產生之一碼字之所有512個位元並行地發送至第六晶粒336或第七晶粒332。
因此，一或多個記憶體控制器晶粒(諸如第一晶粒326或第五晶粒342)可基於待寫入至一對應記憶體晶粒之資料而產生一碼字。此外，控制器晶粒之一或多者可經由複數個電接點而耦合至一對應記憶體晶粒，其實現在一單一時脈週期中將整個碼字從記憶體控制器晶粒提供 至記憶體晶粒。
參考圖4，圖中展示用於將一碼字之位元並行地傳送於一控制器與一記憶體之間之一方法400之一繪示性實施例。例如，方法400可由一資料儲存裝置之一控制器執行，諸如，由圖1之資料儲存裝置102之控制器120或圖2及圖3之記憶體控制器晶粒之一或多者執行。
方法400包含：在402中，在一第一控制器晶粒處接收待儲存於一第一記憶體晶粒處之第一資料。例如，該第一資料可由圖1之控制器120接收。作為其他實例，該第一資料可由圖2之第二晶粒216或第四晶粒226或圖3之第五晶粒342或第一晶粒326接收。
方法400包含：在404中，在該第一控制器晶粒處產生表示該第一資料之一第一碼字。該第一碼字包含(例如)基於經執行以產生該第一碼字之一ECC操作之第一數目個位元。例如，控制器120可對該第一資料執行一ECC操作以產生包含N個位元之碼字128。
方法400包含：在406中，經由複數個第一電接點而將信號從該第一控制器晶粒發送至該第一記憶體晶粒。該複數個第一電接點包含至少與該第一碼字之位元之該第一數目一樣多之電接點，且將表示該第一碼字之該等信號從該第一控制器晶粒並行地發送至該第一記憶體晶粒。例如，控制器120可藉由包含至少N個電接點150及N個電接點154之匯流排156而耦合至記憶體104。因此，可將碼字128之所有N個位元從控制器120並行地傳送至記憶體104(例如，在一寫入操作期間)或從記憶體104並行地傳送至控制器120(例如，在一讀取操作期間)。
因此，方法400能夠在一單一時脈週期中傳送整個碼字(例如，從一記憶體控制器晶粒至一記憶體晶粒，或從一記憶體晶粒至一記憶體控制器晶粒)。
圖5繪示一反及快閃組態中之一3D記憶體500之一實施例。3D記憶體500可對應於圖1之記憶體104或圖2及圖3之記憶體晶粒之一或多 者。3D記憶體500包含單石地形成於一基板504(諸如一矽基板)上方之多個實體層502。多個實體層可包含或對應於包含第一群組106之儲存元件之第一群組之實體層。儲存元件(例如記憶體胞)(諸如一代表性記憶體胞510)可在實體層中配置成陣列。
記憶體胞510包含一字線/控制閘極(WL4)528與一導電通道512之間之一電荷捕捉結構514。可藉由相對於字線528加偏壓於導電通道512而將電荷注入至電荷捕捉結構514中或從電荷捕捉結構514汲取電荷。例如，電荷捕捉結構514可包含氮化矽且可藉由一閘極介電質(諸如氧化矽)而與字線528及導電通道512分離。電荷捕捉結構514中之電荷量在記憶體胞510之一讀取操作期間影響通過導電通道512之電流量且指示儲存於記憶體胞510中之一或多個位元值。
3D記憶體500包含多個區塊，其包含一第一區塊(區塊0)550、一第二區塊(區塊1)552及一第三區塊(區塊2)554。各區塊550至554包含實體層502之一「垂直切片」，其包含經繪示為一第一字線(WL0)520、一第二字線(WL1)522、一第三字線(WL2)524、一第四字線(WL3)526及第五字線(WL4)528之一字線堆疊。多個導電通道(其具有相對於圖5之一實質上垂直定向)延伸穿過該字線堆疊。各導電通道耦合至各字線520至528中之一儲存元件以形成儲存元件之一反及串。為使繪示清楚，圖5繪示三個區塊550至554、各區塊中之五個字線520至528、及各區塊中之三個導電通道。然而，3D記憶體500可具有三個以上區塊、每區塊之五個以上字線、及每區塊之三個以上導電通道。
讀取/寫入電路560經由多個導線而耦合至導電通道，該多個導線經繪示為：一第一位元線(BL0)530、一第二位元線(BL1)532及一第三位元線(BL2)534，其等位於導電通道之一「頂」端處(例如，遠離基板504)；及一第一源極線(SL0)540、一第二源極線(SL1)542及一第三源極線(SL2)544，其等位於導電通道之一「底」端處(例如，靠 近基板504或在基板504內)。讀取/寫入電路560經繪示為：經由「P」個控制線而耦合至位元線530至534，經由「M」個控制線而耦合至源極線540至544，且經由「N」個控制線而耦合至字線520至528。P、M及N之各者可具有基於3D記憶體500之特定組態之一正整數值。在圖5之繪示性實例中，P=3，M=3，且N=5。
在一特定實施例中，位元線之各者及源極線之各者可耦合至不同導電通道之相同端(例如頂端或底端)。例如，一特定位元線可耦合至一導電通道592之頂端且一特定源極線可耦合至導電通道512之頂端。導電通道592之底端可耦合(例如，電耦合)至導電通道512之底端。據此，導電通道592及導電通道512可經串聯耦合且可耦合至該特定位元線及該特定源極線。
讀取/寫入電路560可如相對於圖1之讀取/寫入電路180所描述般操作。例如，資料可儲存至耦合至字線528之儲存元件且讀取/寫入電路560可從該等儲存元件讀取位元值。作為另一實例，讀取/寫入電路560可將選擇信號施加至耦合至字線520至528、位元線530至534及源極線540至542之控制線以引起橫跨所選擇字線(例如第四字線528)之(若干)所選擇儲存元件而施加一程式化電壓(例如一電壓脈衝或一系列電壓脈衝)。
在一讀取操作期間，控制器120可從一主機裝置(諸如圖1之主機裝置130)接收一請求。控制器120可藉由將適當信號施加至控制線以引起一所選擇字線之儲存元件被感測而引起讀取/寫入電路560從3D記憶體500之特定儲存元件讀取位元。據此，3D記憶體500可經組態以從一或多個儲存元件讀取資料或將資料寫入至一或多個儲存元件。如上文所描述，該等信號可並行地施加至一匯流排，該匯流排包含至少與用於表示該資料之一碼字之位元之數目一樣多之電接點。此外，3D記憶體500可包含於一多晶粒堆疊之一記憶體晶粒中，該多晶粒堆 疊經由一共同基板之互連電路而耦合至亦可包含3D記憶體之一或多個其他多晶粒堆疊，諸如參考圖1至圖3所描述。
圖6係一記憶體600之一特定實施例之一圖式。記憶體600可包含於圖1之資料儲存裝置102或圖2及圖3之記憶體晶粒之一或多者中。此外，記憶體600可包含於一多晶粒堆疊之一記憶體晶粒中，該多晶粒堆疊經由一共同基板之互連電路而耦合至亦可包含3D記憶體之一或多個其他多晶粒堆疊，諸如參考圖1至圖3所描述。圖6繪示記憶體600(諸如記憶體104)之三維架構之一部分。在圖6所繪示之實施例中，記憶體係一垂直位元線電阻式隨機存取記憶體(ReRAM)，其具有：複數個導線，其等位於一基板上之實體層中(例如，實質上平行於該基板之一表面)，諸如代表性字線620、621、622及623(圖6中僅展示該複數個導線之一部分)；及複數個垂直導線，其等穿過該等實體層，諸如代表性位元線610、611、612及613。字線622可包含或對應於一第一群組之實體層，且字線620、621可包含或對應於一第二群組之實體層。
記憶體600亦包含複數個基於電阻之儲存元件(例如記憶體胞)，諸如代表性儲存元件630、631、632、640、641及642，其等之各者耦合至基板(例如一矽基板)上之多個實體層中之記憶體胞陣列中之一位元線及一字線。記憶體600亦包含讀取/寫入電路604，諸如圖1之讀取/寫入電路180。讀取/寫入電路604耦合至字線驅動器608及位元線驅動器606。
在圖6所繪示之實施例中，字線之各者包含複數個指狀物(例如，一第一字線620包含指狀物624、625、626及627)。各指狀物可耦合至一個以上位元線。為了繪示，第一字線620之一第一指狀物624使第一指狀物624之一第一端經由一第一儲存元件630而耦合至一第一位元線610且使第一指狀物624之一第二端經由一第二儲存元件640而耦合至 一第二位元線611。
在圖6所繪示之實施例中，各位元線可耦合至一個以上字線。為了繪示，第一位元線610經由第一儲存元件630而耦合至第一字線620且經由一第三儲存元件632而耦合至一第三字線622。
在一寫入操作期間，控制器120可從一主機裝置(諸如圖1之主機裝置130)接收資料。控制器120可將該資料(或該資料之一表示，諸如一碼字)發送至記憶體600。例如，控制器120可在將該資料發送至記憶體600之前編碼該資料。如上文所描述，控制器可藉由將信號施加至一匯流排而發送該資料。該匯流排包含至少與用於表示該資料之一碼字之位元之數目一樣多之電接點，使得可並行地發送該碼字之該等位元。
讀取/寫入電路604可將資料寫入至對應於資料之目的地之儲存元件。例如，讀取/寫入電路604可將選擇信號施加至耦合至字線驅動器608及位元線驅動器606之選擇控制線以引起橫跨一所選擇之儲存元件而施加一寫入電壓。例如，為選擇第一儲存元件630，讀取/寫入電路604可啟動字線驅動器608及位元線驅動器606以驅動一程式化電流(亦指稱一寫入電流)通過第一儲存元件630。為了繪示，一第一寫入電流可用於將一第一邏輯值(例如對應於一高電阻狀態之一值)寫入至第一儲存元件630，且一第二寫入電流可用於將一第二邏輯值(例如對應於一低電阻狀態之一值)寫入至第一儲存元件630。可藉由產生橫跨第一儲存元件630之一程式化電壓而施加該程式化電流，產生該程式化電壓係藉由將一第一電壓施加至第一位元線610及除第一字線620之外之字線且將一第二電壓施加至第一字線620。在一特定實施例中，將該第一電壓施加至其他位元線(例如位元線614、615)以減少記憶體600中之洩漏電流。
在一讀取操作期間，控制器120可從一主機裝置(諸如圖1之主機 裝置130)接收一請求。控制器120可藉由將選擇信號施加至耦合至字線驅動器608及位元線驅動器606之選擇控制線以引起橫跨一所選擇之儲存元件施加一讀取電壓而引起讀取/寫入電路604從記憶體600之特定儲存元件讀取位元。例如，為選擇第一儲存元件630，讀取/寫入電路604可啟動字線驅動器608及位元線驅動器606以將一第一電壓(例如0.7伏特(V))施加至第一位元線610及除第一字線620之外之字線。可將一較低電壓(例如0伏特)施加至第一字線620。因此，橫跨第一儲存元件630而施加一讀取電壓，且可在讀取/寫入電路604之一感測放大器處偵測對應於該讀取電壓之一讀取電流。該讀取電流(經由歐姆定律)對應於第一儲存元件630之一電阻狀態，該電阻狀態對應於儲存於第一儲存元件630處之一邏輯值。可將從第一儲存元件630讀取之該邏輯值及該讀取操作期間所讀取之其他元素提供至控制器120。
儘管本文所描繪之各種組件經繪示為區塊組件且經一般描述，但此等組件可包含經組態以使資料儲存裝置102能夠執行本文所描述之一或多個操作之一或多個微處理器、狀態機或其他電路。例如，圖1之控制器120及/或記憶體(例如讀取/寫入電路180)可表示實體組件(諸如硬體控制器、狀態機、邏輯電路或其他結構)以實現從記憶體104讀取資料及將資料寫入至記憶體104。此外，控制器120及/或記憶體可包含實體組件以能夠使用一共同基板之互連電路(諸如晶片啟用及選擇邏輯電路、匯流排主控及/或仲裁電路等等)來傳輸該基板上之一多堆疊配置中之資料及命令。
替代地或此外，可使用經程式化以執行本文所描述之一或多個操作之一微處理器或微控制器來實施資料儲存裝置102之一或多個組件。為了繪示，可使用執行指令之一處理器(作為繪示性實例)來實施對應於控制器120、讀取/寫入電路180或其他組件之操作。例如，控制器120可執行指令以能夠使用一共同基板之互連電路來傳輸該基板 上之一多堆疊配置中之資料及命令，諸如晶片啟用及選擇邏輯、匯流排主控及/或仲裁操作等等。在一特定實施例中，將該等指令儲存於記憶體104處。替代地或此外，可將由該處理器執行之可執行指令儲存於不是記憶體104之部分之一單獨記憶體位置處，諸如，儲存於一唯讀記憶體(ROM)處。
半導體記憶體裝置(諸如記憶體104)包含：揮發性記憶體裝置，諸如動態隨機存取記憶體(「DRAM」)或靜態隨機存取記憶體(「SRAM」)裝置；非揮發性記憶體裝置，諸如電阻式隨機存取記憶體(「ReRAM」)、電可擦除可程式化唯讀記憶體(「EEPROM」)、快閃記憶體(其亦可被視為EEPROM之一子集)、鐵電隨機存取記憶體(「FRAM」)、及能夠儲存資訊之其他半導體元件。各類型之半導體裝置可具有不同組態。例如，快閃記憶體裝置可組態成一反及或反或組態。
記憶體裝置可由主動元件及/或被動元件之任何組合形成。藉由非限制性實例，被動半導體記憶體元件包含ReRAM裝置元件，在一些實施例中，其包含一電阻率切換儲存元件(諸如反熔絲、相變材料等等)，且視情況包含一引導元件(諸如二極體等等)。此外，藉由非限制性實例，主動半導體記憶體元件包含EEPROM及快閃記憶體裝置元件，在一些實施例中，其包含含有一電荷儲存區域(諸如一浮動閘極、導電奈米粒子或一電荷儲存介電材料)之元件。
多個記憶體元件可經組態使得其等串聯連接或使得各元件可個別地存取。藉由非限制性實例，一反及組態(反及記憶體)中之快閃記憶體裝置通常含有串聯連接之記憶體元件。一反及記憶體陣列可經組態使得該陣列由記憶體之多個串(其中一串由共用一單一位元線且存取為一群組之多個記憶體元件組成)組成。替代地，記憶體元件可經組態使得(例如，在一反或記憶體陣列中)各元件可個別地存取。已呈 現所描述之反及記憶體組態及反或記憶體組態作為實例，且可依其他方式組態記憶體元件。
可沿兩個或三個維度配置位於一基板內及/或位於一基板上之半導體記憶體元件，諸如二維記憶體結構或三維記憶體結構。
在二維記憶體結構中，半導體記憶體元件配置於一單一平面或一單一記憶體裝置層級中。通常，在二維記憶體結構中，記憶體元件配置於實質上平行於支撐該等記憶體元件之一基板之一主表面而延伸之一平面中(例如，配置於一x-z方向平面中)。該基板可為其上或其中形成該等記憶體元件之層之一晶圓，或其可為在形成該等記憶體元件之後附接至該等記憶體元件之一載體基板。作為一非限制性實例，該基板可包含一半導體材料，諸如矽。
該等記憶體元件可在該單一記憶體裝置層級中配置成一有序陣列，諸如，配置成複數個列及/或行。然而，該等記憶體元件可配置成不規則或非正交組態。該等記憶體元件可各具有兩個或兩個以上電極或接觸線，諸如位元線及字線。
三維記憶體陣列經配置使得記憶體元件佔據多個平面或多個記憶體裝置層級，藉此形成三維結構(即，沿x方向、y方向及z方向，其中y方向實質上垂直於基板之主表面且x方向及z方向實質上平行於基板之主表面)。
作為一非限制性實例，三維記憶體結構可垂直地配置為多個二維記憶體裝置層級之一堆疊。作為另一非限制性實例，三維記憶體陣列可配置為多個垂直行(例如實質上垂直於基板之主表面(即，沿y方向)而延伸之行)，其中各行具有各行中之多個記憶體元件。該等行可配置成二維組態(例如，配置於一x-z平面中)以導致具有配置於多個垂直堆疊記憶體平面上之元件之記憶體元件之三維配置。沿三個維度之記憶體元件之其他組態亦可構成三維記憶體陣列。
藉由非限制性實例，在三維反及記憶體陣列中，記憶體元件可耦合在一起以在一單一水平(例如x-z)記憶體裝置層級內形成一反及串。替代地，記憶體元件可耦合在一起以形成橫越多個水平記憶體裝置層級之一垂直反及串。可預見其他三維組態，其中一些反及串含有一單一記憶體層級中之記憶體元件，而其他串含有跨越多個記憶體層級之記憶體元件。三維記憶體陣列亦可設計成一反或組態及一ReRAM組態。
通常，在一單石三維記憶體陣列中，一或多個記憶體裝置層級形成於一單一基板上方。視情況而定，該單石三維記憶體陣列亦可具有至少部分地位於該單一基板內之一或多個記憶體層。作為一非限制性實例，該基板可包含一半導體材料，諸如矽。在一單石三維陣列中，構成該陣列之各記憶體裝置層級之層通常形成於該陣列之下伏記憶體裝置層級之層上。然而，一單石三維記憶體陣列之相鄰記憶體裝置層級之層可被共用或具有記憶體裝置層級之間之介入層。
二維陣列可經單獨形成且接著經封裝在一起以形成具有多個記憶體層之一非單石記憶體裝置。例如，可藉由使記憶體層級形成於單獨基板上且接著將該等記憶體層級堆疊於彼此之頂上而建構非單石堆疊記憶體。為了繪示，記憶體裝置層級之各者可具有在堆疊記憶體裝置層級以形成記憶體陣列之前經薄化或移除之一對應基板。由於記憶體裝置層級之各者最初形成於單獨基板上，所以所得記憶體陣列不是單石三維記憶體陣列。此外，多個二維記憶體陣列或三維記憶體陣列(單石或非單石)可形成於單獨晶片上且接著經封裝在一起以形成一晶片堆疊之記憶體裝置。
在一些實施方案中，記憶體104係具有三維(3D)記憶體組態之一非揮發性記憶體，該3D記憶體組態單石地形成為具有安置於一矽基板上方之一主動區域之記憶體胞陣列之一或多個實體層級。一記憶體 胞之主動區域可為由該記憶體胞之一電荷捕捉部分導電地調節之該記憶體胞之一區域。資料儲存裝置102及/或主機裝置130可包含與記憶體胞之操作相關聯之電路，諸如作為一繪示性非限制實例之讀取/寫入電路。
相關聯之電路通常用於記憶體元件之操作及與記憶體元件之通信。作為非限制性實例，記憶體裝置可具有用於控制及驅動記憶體元件以執行諸如程式化及讀取之功能之電路。該相關聯之電路可位於相同於記憶體元件之基板上及/或位於一單獨基板上。例如，用於記憶體讀取-寫入操作之一控制器可位於一單獨控制器晶片上及/或位於相同於記憶體元件之基板上。
熟習技術者將認識到，本發明不受限於所描述之二維結構及三維結構，而是涵蓋本發明之精神及範疇內之所有相關記憶體結構，如本文所描述且如熟習技術者所理解。
應瞭解，所呈遞之本發明之[中文]將不用於解譯或限制申請專利範圍之範疇或含義。此外，在[實施方式]中，可將各種特徵群組在一起或在一單一實施例中描述各種特徵以簡化本發明。本發明不應被解譯為反映下列意圖：所主張之實施例需要比各請求項中明確所列舉之特徵多之特徵。確切而言，如下列申請專利範圍所反映，本發明之標的可針對比所揭示實施例之任何者之所有特徵少之特徵。
本文所描述之實施例之繪示圖意欲提供對各種實施例之一大體理解。可利用其他實施例且可從本發明導出其他實施例，使得可在不違背本發明之範疇之情況下作出結構及邏輯取代及改變。本發明意欲涵蓋各種實施例之任何及所有後續調適或變動。
上文所揭示之標的具繪示性，且不具有限制性，且隨附申請專利範圍意欲涵蓋落於本發明之範疇內之所有此等修改、改進及其他實施例。因此，在法律允許之最大範圍內，本發明之範疇將取決於隨附 申請專利範圍及其等效物之最廣可允許解譯判定，且不應受約束於或受限於[實施方式]。
100‧‧‧系統
102‧‧‧資料儲存裝置
104‧‧‧記憶體
106‧‧‧儲存元件之群組
108‧‧‧儲存元件
110‧‧‧記憶體控制電路
120‧‧‧控制器
122‧‧‧ECC引擎
124‧‧‧編碼器
126‧‧‧解碼器
128‧‧‧碼字
130‧‧‧主機裝置
132‧‧‧使用者資料
134‧‧‧電接點
140‧‧‧第一晶片堆疊
142‧‧‧基板
150‧‧‧電接點
152‧‧‧第N電接點
154‧‧‧電接點
156‧‧‧匯流排
180‧‧‧讀取/寫入電路
182‧‧‧鎖存器
190‧‧‧第二晶片堆疊

Claims (20)

  1. 一種資料儲存裝置，其包括：一第一晶片堆疊，其包含：一第一記憶體晶粒，其包括配置成一個三維(3D)記憶體組態之複數個第一儲存元件；及一第一控制器晶粒，其經由一第一匯流排而耦合至該第一記憶體晶粒，該第一匯流排由該第一記憶體晶粒及該第一控制器晶粒之相鄰表面之間之複數個第一電接點形成；一第二晶片堆疊，其包含：一第二記憶體晶粒，其包括配置成一3D記憶體組態之複數個第二儲存元件；及一第二控制器晶粒，其經由一第二匯流排而耦合至該第二記憶體晶粒，該第二匯流排由該第二記憶體晶粒及該第二控制器晶粒之相鄰表面之間之複數個第二電接點形成；及一基板，其具有一第一表面，其中該第一晶片堆疊及該第二晶片堆疊耦合至該基板之該第一表面處，該基板包含：一第二表面，其相對於該第一表面；及複數個第三電接點，其等位於該第二表面處，其中該複數個第三電接點電耦合至該第一晶片堆疊、該第二晶片堆疊或上述兩者。
  2. 如請求項1之資料儲存裝置，其中該基板係一矽基板，且進一步包含經組態以使資料能夠傳送於該第一晶片堆疊與該第二晶片堆疊之間之互連電路。
  3. 如請求項1之資料儲存裝置，其中該第一控制器晶粒經組態以：接收待儲存於該第一記憶體晶粒處之第一資料；產生表示該第 一資料之一第一碼字，該第一碼字具有第一數目個位元；且將該第一碼字寫入至該複數個第一儲存元件，且其中該複數個第一電接點包含至少與該第一碼字之位元之該第一數目一樣多之接點。
  4. 如請求項3之資料儲存裝置，其中該第二控制器晶粒經組態以：接收待儲存於該第二記憶體晶粒處之第二資料；產生表示該第二資料之一第二碼字，該第二碼字具有第二數目個位元；且將該第二碼字寫入至該複數個第二儲存元件，且其中該複數個第二電接點包含至少與該第二碼字之位元之該第二數目一樣多之接點。
  5. 如請求項4之資料儲存裝置，其中位元之該第一數目不同於位元之該第二數目。
  6. 如請求項1之資料儲存裝置，其中該複數個第一儲存元件係非揮發性儲存元件，且該複數個第二儲存元件係揮發性儲存元件。
  7. 如請求項1之資料儲存裝置，其中該第一晶片堆疊進一步包含一第三記憶體晶粒，該第三記憶體晶粒包含配置成一個三維(3D)記憶體組態之複數個第三儲存元件。
  8. 如請求項7之資料儲存裝置，其中該第一記憶體晶粒包含複數個通孔，且其中該第一控制器晶粒藉由該複數個通孔而耦合至該第三記憶體晶粒，其中該第三記憶體晶粒藉由該第三記憶體晶粒及該第一記憶體晶粒之相鄰表面之間之複數個第四電接點而耦合至該複數個通孔。
  9. 如請求項7之資料儲存裝置，其中該第一晶片堆疊進一步包含一第三控制器晶粒，且其中該第三記憶體晶粒藉由該第三記憶體晶粒及該第三控制器晶粒之相鄰表面之間之複數個第四電接點而耦合至該第三控制器晶粒。
  10. 如請求項9之資料儲存裝置，其中該第一控制器晶粒經組態以控制該第一記憶體晶粒且該第三控制器晶粒經組態以控制該第三記憶體晶粒。
  11. 如請求項1之資料儲存裝置，其中該第一晶片堆疊進一步包括一第三晶粒，該第三晶粒包含對應於讀取電路、寫入電路、額外記憶體控制電路或其等之一組合之記憶體支援電路，其中該第三晶粒藉由該第三晶粒之一表面與該第一控制器晶粒之一相鄰表面之間或該第三晶粒之該表面與該第一記憶體晶粒之一相鄰表面之間之複數個第四電接點而耦合至該第一匯流排。
  12. 如請求項1之資料儲存裝置，其進一步包括經由該基板之互連電路而耦合至該第一晶片堆疊之一第四晶粒。
  13. 如請求項12之資料儲存裝置，其中該第四晶粒包含複數個第四儲存元件。
  14. 如請求項13之資料儲存裝置，其中該第一控制器晶粒經組態以控制該複數個第四儲存元件。
  15. 一種方法，其包括：在一資料儲存裝置處執行以下操作，該資料儲存裝置包括：一第一記憶體晶粒，其包含配置成一個三維(3D)記憶體組態之複數個儲存元件；及一第一控制器晶粒，其經由一第一匯流排而耦合至該第一記憶體晶粒，該第一匯流排包含該第一記憶體晶粒及該第一控制器晶粒之相鄰表面之間之複數個第一電接點：在該第一控制器晶粒處接收待儲存於該第一記憶體晶粒處之第一資料；在該第一控制器晶粒處產生表示該第一資料之一第一碼字，該第一碼字包含第一數目個位元；且經由該複數個第一電接點而將信號從該第一控制器晶粒發 送至該第一記憶體晶粒，其中該複數個第一電接點包含至少與該第一碼字之位元之該第一數目一樣多之電接點，且其中將表示該第一碼字之該等信號從該第一控制器晶粒並行地發送至該第一記憶體晶粒。
  16. 如請求項15之方法，其中該第一記憶體晶粒及該第一控制器晶粒形成耦合至一矽基板之一第一表面之一晶片堆疊，其中該矽基板在相對於該第一表面之該矽基板之一第二表面處包含複數個第二電接點，其中從耦合至該複數個第二電接點之一主機裝置接收該第一資料，且其中在該資料儲存裝置之一時脈或該主機裝置之一處理器之一時脈之一單一時脈週期期間發送表示該第一碼字之該等信號。
  17. 如請求項15之方法，其中該資料儲存裝置進一步包含：一第二記憶體晶粒，其包括配置成一3D記憶體組態之複數個第二儲存元件；及一第二控制器晶粒，其經由一第二匯流排而耦合至該第二記憶體晶粒，該第二匯流排由該第二記憶體晶粒及該第二控制器晶粒之相鄰表面之間之複數個第三電接點形成。
  18. 如請求項17之方法，其進一步包括：在該第二控制器晶粒處接收待儲存於該第二記憶體晶粒處之第二資料；在該第二控制器晶粒處產生表示該第二資料之一第二碼字，該第二碼字包含第二數目個位元；且經由該複數個第三電接點而將信號從該第二控制器晶粒發送至該第二記憶體晶粒，其中該複數個第三電接點包含至少與該第二碼字之位元之該第二數目一樣多之電接點，且其中將表示該第二碼字之該等信號從該第二控制器晶粒並行地發送至該第二記憶體晶粒。
  19. 如請求項17之方法，其中位元之該第一數目不同於位元之該第二數目。
  20. 如請求項17之方法，其中該第一記憶體晶粒、該第一控制器晶粒、該第二記憶體晶粒及該第二控制器晶粒形成耦合至一矽基板之一晶片堆疊，其中該資料儲存裝置包含耦合至該矽基板之另一晶片堆疊，其中該矽基板之互連電路耦合至該第一晶片堆疊及該第二晶片堆疊。
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