TWI648888B - 具有堆疊導電通道之三維記憶體裝置 - Google Patents

具有堆疊導電通道之三維記憶體裝置 Download PDF

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TWI648888B
TWI648888B TW104112603A TW104112603A TWI648888B TW I648888 B TWI648888 B TW I648888B TW 104112603 A TW104112603 A TW 104112603A TW 104112603 A TW104112603 A TW 104112603A TW I648888 B TWI648888 B TW I648888B
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曼紐爾 安東尼歐 迪阿布瑞尤
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Abstract

本發明揭示一種方法，其包含：形成耦合至一第一導電通道之一第一群組之記憶體胞。該第一導電通道實質上垂直於一基板之一表面。該方法進一步包含：形成耦合至一第二導電通道之一第二群組之記憶體胞。該第二導電通道電耦合至該第一導電通道且實質上垂直於該基板之該表面。

Description

具有堆疊導電通道之三維記憶體裝置
本發明大體上係關於一種具有垂直導電通道之三維記憶體裝置。
非揮發性資料儲存裝置(諸如嵌入式記憶體裝置(例如嵌入式多媒體卡(eMMC)裝置)及可移除記憶體裝置(例如可移除通用串列匯流排(USB)快閃記憶體裝置及其他可移除儲存卡))已允許增強資料及軟體應用程式之可移植性。非揮發性資料儲存裝置之使用者日益依賴於非揮發性儲存裝置來儲存大量資料及提供大量資料之快速存取。此外，非揮發性資料儲存裝置可經組態以耦合至另一裝置(諸如一主機裝置)，或可用作為可存取至一資料中心處之多個伺服器之儲存組件，諸如固態磁碟機(SSD)。
記憶體裝置技術之發展已導致具有三維(3D)組態之記憶體裝置。一3D記憶體裝置可包含垂直地堆疊且定位於多個垂直堆疊層之不同層(例如不同層級)中之記憶體胞。垂直地堆疊之一群組之記憶體胞可耦合至一導電通道。在3D記憶體裝置之製造期間，可產生穿過多個垂直堆疊層之一孔以能夠形成導電通道。然而，隨著孔延伸穿過之層之數目增加，控制孔之形成變困難。例如，孔之一形狀不可為穿過所有多個層之一圓柱形形狀；確切而言，孔可具有穿過多個層之一或多 者之一錐形形狀。為了繪示，穿過多個層之孔之一橫截面可具有一錐形形狀或一漏斗形狀。當孔不具有穿過所有多個層之一致形狀(例如一致直徑)時，一或多個記憶體胞之實體尺寸會受影響，其可導致該一或多個記憶體胞之效能降低或失效。進一步言之，形成於不具有一致形狀之孔中之一通道可引起耦合至該通道之記憶體胞之電荷保持能力之變動且可阻止該等記憶體胞之每個記憶體胞儲存多個位元。此外，若形成穿過太多層之孔，則孔會變不穩定且會塌陷。據此，可基於可穿過其而形成孔之層之數目而限制可垂直地堆疊之記憶體胞之數目及因此3D記憶體裝置之大小及/或儲存密度。
本發明揭示用於形成具有三維(3D)組態(其包含多個導電通道)之一記憶體裝置之技術。該多個導電通道可具有一堆疊組態且可電耦合在一起。例如，可藉由使一第一導電通道形成於一第一群組之實體層中而產生該記憶體裝置。該第一導電通道可實質上垂直於一基板之一表面且可耦合至一第一群組之儲存元件。在形成該第一導電通道之後，可使一第二導電通道形成於一第二群組之實體層中，該第二群組之實體層形成於該第一群組之實體層上。該第二導電通道可實質上垂直於該基板之該表面且可耦合至一第二群組之儲存元件。該第一導電通道可經由一搭接件(例如一連接器)而電耦合至該第二導電通道。例如，該搭接件可延伸穿過該第一群組之實體層與該第二群組之實體層之間之一蝕刻終止層。
藉由將多個導電通道堆疊於一記憶體裝置中，可經堆疊之實體層之數目(及儲存元件之數目)可超過一蝕刻深度限制。據此，堆疊多個導電通道之該記憶體裝置可包含比一記憶體儲存裝置多之每垂直堆疊之儲存元件且可具有比該記憶體儲存裝置高之儲存元件產量，該記憶體儲存裝置包含受限於該蝕刻深度限制之每垂直堆疊之數個儲存元 件。
100‧‧‧系統
102‧‧‧資料儲存裝置
103‧‧‧記憶體晶粒
104‧‧‧記憶體
120‧‧‧控制器
130‧‧‧主機裝置
132‧‧‧使用者資料
140‧‧‧讀取電路
142‧‧‧寫入電路
150‧‧‧儲存元件
162‧‧‧讀取命令
164‧‧‧寫入命令
170‧‧‧第一電荷捕捉層
172‧‧‧命令
174‧‧‧位元胞
176‧‧‧第二電荷捕捉層
180‧‧‧儲存元件之繪示性實例
182‧‧‧基板
184‧‧‧第一群組之儲存元件
186‧‧‧第一導電通道
188‧‧‧第一字線
190‧‧‧蝕刻終止層
192‧‧‧連接器
194‧‧‧第二群組之儲存元件
196‧‧‧第二導電通道
198‧‧‧第二字線
200‧‧‧記憶體裝置之製程之至少一階段之第一繪示圖
210‧‧‧記憶體裝置之製程之至少一階段之第二繪示圖
220‧‧‧記憶體裝置之製程之至少一階段之第三繪示圖
230‧‧‧記憶體裝置之製程之至少一階段之第四繪示圖
242‧‧‧第一行
244‧‧‧第二行
254‧‧‧第一群組之實體層
260‧‧‧導電層
262‧‧‧介電層
264‧‧‧第二群組之實體層
282‧‧‧基板
286‧‧‧第一導電通道
287‧‧‧導電通道
290‧‧‧蝕刻終止層
292‧‧‧連接器
294‧‧‧第一介電結構
296‧‧‧第二導電通道
297‧‧‧導電通道
298‧‧‧第二介電結構
300‧‧‧記憶體之第一實施例
304‧‧‧第一表面
306‧‧‧第二表面
350‧‧‧記憶體之第二實施例
352‧‧‧第一行
354‧‧‧第二行
356‧‧‧介電結構
374‧‧‧第三群組之實體層
376‧‧‧第三導電通道
382‧‧‧基板
384‧‧‧第一群組之實體層
386‧‧‧第一導電通道
390‧‧‧蝕刻終止層
392‧‧‧連接器
394‧‧‧第二群組之實體層
396‧‧‧第二導電通道
398‧‧‧第二蝕刻終止層
400‧‧‧記憶體之一部分之示意圖
404‧‧‧位元線
406‧‧‧源極線
422‧‧‧第一選擇閘極
424‧‧‧第二選擇閘極
436‧‧‧字線
452‧‧‧第一連接器
454‧‧‧第二連接器
474‧‧‧第一群組之儲存元件
484‧‧‧第二群組之儲存元件
488‧‧‧儲存元件
494‧‧‧第三群組之儲存元件
500‧‧‧方法
502‧‧‧形成耦合至一第一導電通道之一第一群組之儲存元件
504‧‧‧形成耦合至一第二導電通道之一第二群組之儲存元件
600‧‧‧方法
602‧‧‧形成耦合至一第一導電通道之一第一群組之儲存元件
604‧‧‧形成與一第一群組之實體層相關聯之一第一群組之多個層
606‧‧‧蝕刻第一群組之多個層以形成一第一空腔
608‧‧‧使第一導電通道形成於第一空腔中
610‧‧‧蝕刻第一群組之多個層以形成一第二空腔(或溝槽)且使一第一介電結構形成於該第二空腔中
612‧‧‧平坦化包含第一群組之儲存元件之多個層之群組之一上表面
614‧‧‧使一蝕刻終止層形成於第一群組之儲存元件上方
616‧‧‧形成一連接器
618‧‧‧形成耦合至一第二導電通道之一第二群組之儲存元件
620‧‧‧形成與一第二群組之實體層相關聯之一第二群組之多個層
622‧‧‧蝕刻第二群組之多個層以形成一第三空腔
624‧‧‧使第二導電通道形成於第三空腔中
626‧‧‧蝕刻第二群組之多個層以形成一第四空腔(或溝槽)且使一第二介電結構形成於該第四空腔中
700‧‧‧三維(3D)記憶體
701‧‧‧第一群組之實體層
702‧‧‧第二群組之實體層
704‧‧‧基板
710‧‧‧記憶體胞
712‧‧‧導電通道
714‧‧‧電荷捕捉結構
720‧‧‧第一字線(WL0)
722‧‧‧第二字線(WL1)
724‧‧‧第三字線(WL2)
726‧‧‧第四字線(WL3)
728‧‧‧第五字線(WL4)
730‧‧‧第一位元線(BL0)
732‧‧‧第二位元線(BL1)
734‧‧‧第三位元線(BL2)
740‧‧‧第一源極線(SL0)
742‧‧‧第二源極線(SL1)
744‧‧‧第三源極線(SL2)
750‧‧‧第一區塊(區塊0)
752‧‧‧第二區塊(區塊1)
754‧‧‧第三區塊(區塊2)
760‧‧‧讀取/寫入電路
792‧‧‧導電通道
800‧‧‧記憶體
801‧‧‧第一群組之實體層
802‧‧‧第二群組之實體層
804‧‧‧讀取/寫入電路
806‧‧‧位元線驅動器
808‧‧‧字線驅動器
810‧‧‧位元線
811‧‧‧位元線
812‧‧‧位元線
813‧‧‧位元線
814‧‧‧位元線
815‧‧‧位元線
820‧‧‧字線
821‧‧‧字線
822‧‧‧字線
823‧‧‧字線
824‧‧‧突指
825‧‧‧突指
826‧‧‧突指
827‧‧‧突指
830‧‧‧儲存元件
831‧‧‧儲存元件
832‧‧‧儲存元件
840‧‧‧儲存元件
841‧‧‧儲存元件
842‧‧‧儲存元件
圖1係包含一資料儲存裝置(其包含具有堆疊導電通道之一記憶體裝置)之一系統之一特定繪示性實施例之一方塊圖；圖2繪示製造包含堆疊導電通道之一記憶體裝置之一程序；圖3繪示圖1之記憶體裝置之實施例；圖4係圖1之記憶體裝置之一部分之一特定實施例之一示意圖；圖5係形成圖1之記憶體裝置之一方法之一第一實施例之一流程圖；圖6係形成圖1之記憶體裝置之一方法之一第二實施例之一流程圖；圖7係圖1之記憶體裝置之一特定實施例之一方塊圖；及圖8係圖1之記憶體裝置之另一特定實施例之一方塊圖。
參考圖式來描述本發明之特定實施例。在描述中，共同特徵由所有圖式中之共同元件符號標示。
圖1係一系統100之一特定繪示性實施例之一方塊圖，系統100包含耦合至一存取裝置(諸如一主機裝置130)之一資料儲存裝置102。資料儲存裝置102可經由一通信路徑(諸如一有線通信路徑及一無線通信路徑)而耦合至主機裝置130。資料儲存裝置102可(諸如)根據一嵌入式多媒體卡(eMMC®)(維吉尼亞州阿林頓市之電子裝置工程聯合委員會(JEDEC)固態技術協會之商標)組態而嵌入於主機裝置130內。替代地，資料儲存裝置102可自主機裝置130移除(即，「可移除地」耦合至主機裝置130)。例如，資料儲存裝置102可根據一可移除通用串列匯流排(USB)組態而可移除地耦合至主機裝置130。
主機裝置130可包含一處理器及一記憶體。該記憶體可經組態以 儲存可由該處理器執行之資料及/或指令。該記憶體可為一單一記憶體或可包含一或多個記憶體，諸如一或多個非揮發性記憶體、一或多個揮發性記憶體或其等之一組合。主機裝置130可將一或多個命令發出至資料儲存裝置102，諸如，發出一或多個請求以自資料儲存裝置102之一記憶體104讀取資料或將資料寫入至資料儲存裝置102之一記憶體104。例如，主機裝置130可將資料(諸如待寫入之使用者資料132)發送至資料儲存裝置102之記憶體104。
資料儲存裝置102包含耦合至記憶體104(諸如一非揮發性記憶體)之一控制器120。控制器120可經由一匯流排、一介面、另一結構或其等之一組合而耦合至記憶體104。記憶體104具有三維(3D)記憶體組態，如本文中進一步所描述。記憶體104可儲存資料，諸如使用者資料132。
記憶體104可包含於一記憶體晶粒103上，記憶體晶粒103與控制器120分離且耦合至控制器120(例如，經由一匯流排)。然而，在其他實施方案中，記憶體104及控制器120可包含於一共同晶粒上。記憶體104可包含各具有多頁儲存元件之多個區塊。圖1之實例描繪：作為繪示性非限制實例，記憶體104包含複數個儲存元件150，其等可對應於記憶體104之一區塊或一頁(例如一字線)。儲存元件150之各儲存元件(例如記憶體胞或位元胞)可經組態以儲存一資料值(例如一位元值)，諸如「1」及「0」。
記憶體晶粒103可進一步包含讀取電路140及寫入電路142，其等經組態以分別實現以下操作：自記憶體104之儲存元件150讀取資料及將資料寫入至記憶體104之儲存元件150。雖然讀取電路140及寫入電路142經繪示為單獨組件，然讀取電路140及寫入電路142可包含於記憶體晶粒103之一單一組件中。
圖中繪示儲存元件150之一繪示性實例，其整體標示為180。實 例180描繪一垂直導電通道結構之一橫截面圖，該垂直導電通道結構延伸穿過形成於一字線堆疊中之孔以形成儲存元件之一垂直行。參考圖7來描述三維(3D)記憶體之一透視圖之一實例。儲存元件150可形成於一基板182(諸如一矽(Si)基板)上。儲存元件150之各儲存元件(例如一記憶體胞)可包含一位元胞，諸如一代表性位元胞174。位元胞174可包含(或耦合至)一字線、一電荷捕捉層之一部分、及一導電通道之一部分。
複數個儲存元件150可包含一第一群組之儲存元件184及一第二群組之儲存元件194。第一群組之儲存元件184可位於基板182與第二群組之儲存元件194之間。第一群組之儲存元件184可形成於一第一群組之實體層中且可對應於包含一代表性第一字線188之一第一組字線。第一群組之儲存元件184可耦合至一第一導電通道186。一第一電荷捕捉層170可定位於第一組字線與第一導電通道186之間(例如，形成圍繞第一導電通道186之一護套)。雖然第一群組之儲存元件184經繪示為位於基板182上，然另一群組之儲存元件可位於基板182與第一群組之儲存元件184之間(例如，另一群組之實體層可位於基板182與該第一群組之實體層之間)。
第二群組之儲存元件194可形成於一第二群組之實體層中且可對應於包含一代表性第二字線198之一第二組字線。第二群組之儲存元件194可耦合至一第二導電通道196。一第二電荷捕捉層176可定位於該第二組字線與第二導電通道196之間。
第一導電通道186可形成於第一群組之實體層中之一對應第一孔中且第二導電通道196可形成於第二群組之實體層中之一對應第二孔中，如進一步參考圖2所描述。例如，可在對第一群組之實體層執行之一第一蝕刻操作期間形成該第一孔，且可在對第二群組之實體層執行之一第二蝕刻操作期間形成該第二孔。第一群組之實體層之實體層 之第一數目及/或第二群組之實體層之實體層之第二數目可小於或等於一群組之多個層(例如實體層)之層數之一上限，該群組之多個層可經蝕刻以形成穿過該群組之多個層之一孔(例如一空腔)，該孔具有一實質上圓柱形形狀(例如製造容限及誤差內之大體上呈圓柱形之形狀)、一實質上一致之橫截面直徑(例如製造容限及誤差內之大體上一致之橫截面直徑)及/或一實質上一致之橫截面圓周(例如製造容限及誤差內之大體上一致之橫截面圓周)。當第一導電通道186及第二導電通道196耦合成一堆疊組態時，其中包含第一導電通道186及第二導電通道196之實體層之總數目(例如，基於實體層之該第一數目及實體層之該第二數目之一總和)可大於該群組之多個層之層數之該上限，該群組之多個層可經蝕刻以形成穿過該群組之多個層之一單一孔，該單一孔具有一實質上呈圓柱形之形狀及/或一實質上一致之直徑。據此，具有堆疊導電通道(諸如第一導電通道186及第二導電通道196)之一記憶體裝置可包含比一記憶體儲存裝置多之每垂直堆疊之儲存元件且可具有比該記憶體儲存裝置高之一儲存元件密度，該記憶體儲存裝置包含受限於蝕刻深度限制之每垂直堆疊之數個儲存元件。
第一導電通道186及第二導電通道196之各者可實質上垂直於基板182之一表面(例如，在製造容限及誤差內大體上垂直於基板182之一表面)。例如，第一導電通道186之一第一軸可實質上垂直於基板182之該表面，且第二導電通道196之一第二軸可實質上垂直於基板182之該表面。該第一軸及該第二軸可經對準(或實質上經對準)使得該第一軸及該第二軸係相同軸，或該第一軸及該第二軸可經偏移使得該第一軸實質上平行於該第二軸。
一蝕刻終止層190可位於第一群組之儲存元件184與第二群組之儲存元件194之間。第一導電通道186可經由延伸穿過蝕刻終止層190之一連接器192(例如一搭接件)而耦合(例如，電耦合)至第二導電通 道196。
第一導電通道186及第二導電通道196可耦合成一堆疊組態以形成一行之一部分。該行(例如第一導電通道186及第二導電通道196)可耦合至一位元線及一源極線。例如，第二導電通道196可耦合至一位元線且第一導電通道186可透過第二導電通道196而電耦合至該位元線。作為另一實例，第一導電通道186可耦合至一源極線且第二導電通道196可透過第一導電通道而電耦合至該源極線。雖然儲存元件150經繪示為包含呈一堆疊組態之兩個導電通道(例如第一導電通道186及第二導電通道196)以形成該行之該部分，然兩個以上導電通道可包含於該堆疊組態中。
控制器120可自主機裝置130接收資料及命令(例如指令)且可將資料(及命令)發送至主機裝置130。控制器120可將資料及命令(諸如一命令172)發送至記憶體104，且可自記憶體104接收資料。例如，由控制器120發送至記憶體104之命令172可包含一或多個寫入命令(諸如一寫入命令164)以將資料(諸如使用者資料132)儲存至記憶體104之一指定位址。寫入命令164可指定將儲存資料之記憶體104之一部分之一實體位址(例如記憶體104之一字線之一實體位址)。控制器120經組態以將一或多個讀取命令(諸如一讀取命令162)發送至記憶體104以自記憶體104之一指定位址存取資料。作為一實例，由控制器120發送至記憶體104之命令172可包含讀取命令162以存取儲存於記憶體104中之使用者資料132之一表示。讀取命令162可指定記憶體104之一部分之實體位址(例如儲存使用者資料132之一字線之一實體位址)。
控制器120可包含一錯誤校正碼(ECC)引擎(圖中未展示)。該ECC引擎可經組態以接收資料(諸如使用者資料132)且基於該資料而產生一或多個錯誤校正碼(ECC)碼字(其(例如)包含一資料部分及一同位部分)。例如，該ECC引擎可包含經組態以使用一ECC編碼技術來編碼 該資料之一編碼器。作為繪示性非限制實例，該ECC引擎可包含一里德-所羅門(Reed-Solomon)編碼器、一博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem)(BCH)編碼器、一低密度同位檢查(LDPC)編碼器、一渦輪編碼器、經組態以根據一或多種其他ECC技術而編碼資料之一編碼器、或其等之一組合。
ECC引擎可包含一解碼器，其經組態以解碼自記憶體104讀取之資料以偵測及校正可存在於資料中之位元錯誤。例如，ECC引擎可校正高達由ECC引擎使用之一ECC技術之一錯誤校正能力之大量位元錯誤。由ECC引擎識別之大量錯誤可由控制器120追蹤，諸如，由ECC引擎追蹤。例如，基於錯誤之數目，ECC引擎可判定與記憶體104之一或多個區塊相關聯之一位元錯誤率(BER)。
在資料儲存裝置102之操作期間，控制器120可自主機裝置130接收待寫入至記憶體104之使用者資料132。控制器120可將包含寫入命令164之命令172發送至記憶體晶粒103。寫入命令164可命令記憶體104將使用者資料132(或使用者資料132之一編碼版本)寫入至記憶體104中之一特定位置(諸如可對應於儲存元件150之一或多者之一位置)中。基於寫入命令164，寫入電路142可將使用者資料132(或使用者資料132之一編碼版本)寫入至記憶體104。例如，使用者資料132(或使用者資料132之一編碼版本)可儲存於一或多個儲存元件(諸如包含於第一群組之儲存元件184中及/或包含於第二群組之儲存元件194中之儲存元件)中。例如，可藉由將一電壓差施加至第二導電通道196及一字線以引起電荷穿隧至位元胞174內之第二電荷捕捉層176中而使一或多個資料位元儲存於位元胞174中。將電荷注入至第二電荷捕捉層176以將位元胞174之一臨限電壓改動至指示該一或多個資料位元之一範圍。位元胞174可包含與位元胞174之一區域相關聯之一主動區域，該區域由位元胞174之一電荷捕捉部分導電地調節。例如，位元胞174 之該主動區域可包含第二電荷捕捉層176之一部分(例如該電荷捕捉部分)及接近(例如，相鄰)於第二電荷捕捉層176之該部分之第二導電通道196之一部分。
在將使用者資料寫入至記憶體104之後，控制器120可自主機裝置130接收一讀取命令。控制器120可發送包含讀取命令162之另一命令172。基於讀取命令162，讀取電路140可自記憶體104讀取使用者資料132之一表示。例如，讀取電路140可將一高電壓施加至堆疊之非選定字線，將一讀取電壓施加至一選定字線，且基於通過第二導電通道196之一電流而判定位元胞174之捕捉電壓是否大於或小於該讀取電壓。可將自記憶體104讀取之使用者資料132提供至控制器120以被發送至主機裝置130。
藉由將多個導電通道堆疊於一記憶體裝置中，可經堆疊之實體層之數目不受限於可穿過其而形成一特定導電通道之一孔之層之數目。據此，堆疊多個導電通道之該記憶體裝置可包含比一記憶體儲存裝置多之每垂直堆疊之儲存元件且可具有比該記憶體儲存裝置高之儲存元件產量，該記憶體儲存裝置具有每垂直堆疊之數個儲存元件，該數目受限於可穿過其而形成一導電通道之一孔之層之數目。
參考圖2，圖中描繪製造具有堆疊導電通道之一記憶體裝置之一程序之階段之一繪示圖。例如，該記憶體裝置可包含或對應於圖1之記憶體104。
圖中描繪在形成及平坦化一第一群組之儲存元件之後製造一記憶體裝置之一程序之至少一階段之一第一繪示圖，其整體標示為200。例如，該第一群組之儲存元件可包含或對應於圖1之第一群組之儲存元件184。該第一群組之儲存元件可包含耦合至一第一導電通道286之一第一組儲存元件，且可包含耦合至相鄰於第一導電通道286之另一導電通道287之一第二組儲存元件。該第一群組之儲存元件之該 第一組儲存元件及該第二群組之儲存元件之該第二組儲存元件可由一介電結構294(諸如氧化物材料)分離，介電結構294用於提供結構剛性且使該第一群組之儲存元件與該第二群組之儲存元件電絕緣。第一導電通道286可包含一導電材料，諸如一金屬(例如作為繪示性非限制實施例之銅、金、銀或鋁)。第一導電通道286可包含或對應於圖1之第一導電通道186。
第一群組之儲存元件可形成於一第一群組之實體層254中。第一群組之實體層254可包含交替之導電層及介電層，諸如一代表性導電層260及一代表性介電層262。一單一實體層可包含一單一導電層或可包含一導電層及一介電層。第一群組之實體層254之各導電層可包含或對應於一字線，諸如圖1之第一字線188。應注意，為使繪示清楚，圖中未繪示儲存元件之一電荷捕捉層，諸如圖1之第一電荷捕捉層170及/或第二電荷捕捉層176。
圖中描繪在形成一蝕刻終止層之後製造記憶體裝置之程序之至少一階段之一第二繪示圖，其整體標示為210。一蝕刻終止層290可形成於含有第一群組之儲存元件之第一群組之實體層254之上表面(即，最遠離基板282之表面)上方(或上表面上)。例如，蝕刻終止層290可包含或對應於圖1之蝕刻終止層190。第一群組之實體層254可位於蝕刻終止層290與基板282之間。
圖中描繪在形成一或多個連接器之後製造記憶體裝置之程序之至少一階段之一第三繪示圖，其整體標示為220。可形成穿過蝕刻終止層290之連接器，諸如一代表性連接器292。例如，可藉由蝕刻穿過蝕刻終止層290之一開口以暴露第一導電通道286之上表面而形成連接器292。一導電材料(例如銅)或一絕緣體可沈積於該開口中且可耦合至第一導電通道286。連接器292(例如一搭接件)可包含或對應於圖1之連接器192。雖然連接器292經繪示為在形成蝕刻終止層290之後被 形成，然在其他實施例中，可在形成蝕刻終止層290之前形成連接器292。例如，連接器292可經形成以與第一導電通道186接觸。在形成連接器之後，蝕刻終止層290可形成於連接器292上方且蝕刻終止層之一部分可經移除(例如，經平坦化)以暴露連接器292之一部分。
圖中描繪在形成一第二群組之儲存元件之後製造記憶體裝置之程序之至少一階段之一第四繪示圖，其整體標示為230。例如，該第二群組之儲存元件可包含或對應於圖1之第二群組之儲存元件194。該第二群組之儲存元件可包含耦合至一第二導電通道296之一第一組儲存元件，且可包含耦合至相鄰於第二導電通道296之另一導電通道297之一第二組儲存元件。可由一介電結構298使該第一組儲存元件及該第二組儲存元件彼此分離。例如，一蝕刻程序(例如一或多個蝕刻操作)可經執行以移除第二導電通道296與另一第二導電通道297之間之第二群組之實體層264之一部分(且形成一空腔)。蝕刻終止層290可保護第一群組之實體層254及/或第一介電結構294免受對第二群組之實體層264之該部分執行之該蝕刻程序損壞。對第二群組之實體層264執行之該蝕刻程序可形成其中形成第二介電結構298之一溝槽。產生該溝槽且將第二介電結構298沈積於第二導電通道296與導電通道297之間可形成用於第一行242及第二行244之各者之字線(其與第二群組之實體層264相關聯)。
第二導電通道296可包含一導電材料，諸如一金屬(例如作為繪示性非限制實施例之銅、金、銀或鋁)。第二導電通道296可包含或對應於圖1之第二導電通道196。第二導電通道296可經由連接器292而耦合(例如，電耦合)至第一導電通道286。
第二群組之儲存元件形成於一第二群組之實體層264中。第二群組之實體層264可包含交替之導電層及介電層。第二群組之實體層264之各導電層可包含或對應於一字線，諸如圖1之代表性第二字線198。
如圖式230中所繪示，儲存元件堆疊成兩行，諸如一第一行242及一第二行244。第一行242及第二行244可至少由一或多個介電結構(諸如第一介電結構294及第二介電結構298)分離。雖然圖式230中所繪示之記憶體裝置包含兩個行(例如第一行242及第二行244)，然記憶體裝置可包含兩個以上行。第一群組之實體層254之第一層數及第二群組之實體層264之第二層數之各者可小於一蝕刻深度限制。如圖式230中所繪示，第一群組之實體層254及第二群組之實體層264各包含8個實體層。然而，在其他實施例中，第一群組之實體層254及/或第二群組之實體層264可包含8個以下或8個以上實體層。此外，在其他實施例中，第一群組之實體層254及第二群組之實體層264可各包含不同數目個實體層。進一步言之，在其他實施例中，第一行242及/或第二行244可包含兩個以上群組之實體層，如進一步參考圖3及圖4所描述。
在一特定實施例中，第一行242可耦合至一第一位元線及一第一源極線。第二行244可耦合至一第二位元線及一第二源極線。該第一位元線可不同於該第二位元線，且該第一源極線可不同於該第二源極線。
在另一特定實施例中，第一行242及第二行244可由包含於基板中之一連接器(圖中未展示)電耦合。例如，當第一行242及第二行244電耦合時，第一行242及第二行244可形成一「U」形通道，該「U」形通道之一端可耦合至一位元線且其另一端可耦合至一源極線。
記憶體裝置可包含蝕刻終止層290及一或多個連接器(諸如連接器292)，其等位於第一群組之實體層254(例如第一群組之儲存元件)與第二群組之實體層264之間。蝕刻終止層290及/或該一或多個連接器能夠形成堆疊於另一導電通道(例如第一導電通道286)上之一特定導電通道(例如第二導電通道296)，同時使下實體層保持完整且提供不 同導電通道之間之電導通。
參考圖3，圖中描繪圖1之記憶體104之實施例。圖中描繪記憶體104(例如儲存元件150)之一第一實施例，其整體標示為300。圖中描繪記憶體104(例如儲存元件150)之一第二實施例，其整體標示為350。
參考第一實施例300，儲存元件150(例如記憶體胞或位元胞)可形成於一基板382(諸如圖1之基板182或圖2之基板282)上。儲存元件150可包含一第一群組之儲存元件及一第二群組之儲存元件。該第一群組之儲存元件(諸如圖1之第一群組之儲存元件184)可形成於一第一群組之實體層384中。例如，第一群組之實體層384可包含或對應於圖2之第一群組之實體層254。該第一群組之儲存元件可耦合至一第一導電通道386。第一導電通道386可包含或對應於圖1之第一導電通道184及/或圖2之第一導電通道286。
第二群組之儲存元件(諸如圖1之第二群組之儲存元件194)可形成於一第二群組之實體層394中。例如，第二群組之實體層394可包含或對應於圖2之第二群組之實體層264。第二群組之儲存元件可耦合至一第二導電通道396。第二導電通道396可包含或對應於圖1之第二導電通道196及/或圖2之第二導電通道296。應注意，為使繪示清楚，一電荷捕捉層(諸如圖1之第一電荷捕捉層170及/或第二電荷捕捉層176)未繪示為耦合至圖3之導電通道。
一蝕刻終止層390可定位於第一群組之實體層384(例如第一群組之儲存元件)與第二群組之實體層394(例如第二群組之儲存元件)之間。例如，蝕刻終止層390可包含接近於第一群組之實體層384之一第一表面304且可包含接近於第二群組之實體層394之一第二表面306。第一導電通道386可經由延伸穿過蝕刻終止層390之一連接器392(例如一搭接件)而耦合(例如，電耦合)至第二導電通道396。
第一導電通道386及第二導電通道396之各者可實質上垂直於基板382之一表面。例如，第一導電通道386之一第一軸可實質上垂直於基板382之該表面，且第二導電通道396之一第二軸可實質上垂直於基板382之該表面。該第一軸及該第二軸可經偏移使得該第一軸及該第二軸實質上彼此平行。雖然連接器392經繪示為沿蝕刻終止層390之第二表面306延伸以使該第一軸能夠自該第二軸偏移，然在其他實施例中，連接器302可沿蝕刻終止層390之第一表面304延伸或在蝕刻終止層390內延伸。在一些實施例中，第一導電通道386相對於第二導電通道396之一偏移距離可為零，使得與第一群組之實體層384相關聯之儲存元件及與第二群組之實體層394相關聯之儲存元件可堆疊於彼此之頂部上。
參考第二實施例350，儲存元件150可堆疊成兩行，諸如一第一行352及一第二行354。第一行352及第二行354可至少由一或多個介電結構(諸如一代表性介電結構356)分離。
儲存元件150可包含可形成於一第三群組之實體層374中之一第三群組之儲存元件。可依類似於第一群組之實體層384及第二群組之實體層394之一方式組態(及建構)第三群組之實體層374。第三群組之儲存元件可耦合至一第三導電通道376。第三導電通道376可耦合至第一導電通道386及第二導電通道396。例如，第三導電通道376可透過一或多個連接器(諸如連接器392)而耦合至第一導電通道286及第二導電通道396。一第二蝕刻終止層398可位於第二群組之實體層394與第三群組之實體層374之間。
第三導電通道376之一第三軸可實質上垂直於基板382之表面。該第三軸可自(第一導電通道386之)第一軸偏移及/或自(第二導電通道396之)第二軸偏移。因此，該第一軸、該第二軸及該第三軸可實質上彼此平行。
在一特定實施例中，第一行352可耦合至一第一位元線及一第一源極線。第二行354可耦合至一第二位元線及一第二源極線。該第一位元線可不同於該第二位元線，且該第一源極線可不同於該第二源極線。
在另一特定實施例中，第一行352及第二行354可由包含於基板中之一連接器(圖中未展示)電耦合。例如，當第一行352及第二行354電耦合時，第一行352及第二行354可形成一「U」形通道，該「U」形通道之一端可耦合至一位元線且其另一端可耦合至一源極線。
圖3中所繪示之記憶體裝置可包含組態成一堆疊組態之多個導電通道。耦合成該堆疊組態之(不同實體層之)導電通道可經偏移使得該等導電通道不對準(或非實質上對準，使得兩個相鄰堆疊導電通道不具有實質上相同之垂直軸)。當使該等導電通道偏移時，可相較於其中該等導電通道係對準或實質上對準之實施例而放寬程序容限要求。
參考圖4，圖中描繪包含圖1之儲存元件150之記憶體104之一部分之一示意圖，其整體標示為400。儲存元件150可包含多個群組之儲存元件。例如，儲存元件150可包含一第一群組之儲存元件474、一第二群組之儲存元件484及一第三群組之儲存元件494。各群組之儲存元件474、484、494可耦合至一對應導電通道。雖然圖4繪示三個群組之儲存元件474、484、494，然該多個群組之儲存元件可包含兩個群組之儲存元件或三個以上群組之儲存元件。
各群組之儲存元件474、484、494可包含各耦合至一對應字線之多個儲存元件。例如，一代表性儲存元件488可耦合至一字線436。為了繪示，儲存元件488可包含或對應於圖1之位元胞174。多個群組之儲存元件可由一或多個連接器(諸如圖1之連接器192、圖2之連接器292及/或圖3之連接器392)耦合在一起。例如，第一群組之儲存元件474可藉由一第一連接器452而耦合至第二群組之儲存元件，且第二群 組之儲存元件484可藉由一第二連接器454而耦合至第三群組之儲存元件494。
多個群組之儲存元件可耦合至一位元線404及一源極線406。例如，多個群組之儲存元件可透過一第一選擇閘極422(例如一第一驅動器)而耦合至位元線404，且多個群組之儲存元件可透過一第二選擇閘極424(例如一第二驅動器)而耦合至源極線406。為了繪示，第一選擇閘極422可位於位元線404與第一群組之儲存元件474之間。第二選擇閘極424可位於第三群組之儲存元件494與源極線406之間。
記憶體104之示意圖400可表示具有一堆疊組態之多個導電通道，如參考圖1至圖3所描述。連接器452、454能夠形成呈堆疊組態之導電通道，同時使不同群組之實體層保持整體且同時提供不同導電通道(其對應於不同群組之儲存元件)之間之電導通。
參考圖5，圖中描繪可經執行以製造一記憶體裝置之一方法500之一特定實施例。例如，方法500可經執行以製造圖1之記憶體104。該記憶體裝置可具有三維(3D)記憶體組態，其單片式地形成為具有安置於一基板(例如一矽基板)上方之一主動區域之儲存元件陣列之一或多個實體層級。該基板可包含或對應於圖1之基板182、圖2之基板282或圖3之基板382。該記憶體裝置可包含與該等儲存元件之操作相關聯之電路，諸如讀取/寫入電路(例如圖1之讀取電路140及/或寫入電路142)。
方法500包含：在502中，形成耦合至一第一導電通道之一第一群組之儲存元件，該第一群組之儲存元件形成於一第一群組之實體層中，該第一導電通道實質上垂直於一基板之一表面。在形成該第一群組之儲存元件之後，可平坦化與該第一群組之儲存元件相關聯之一實體層之一暴露表面。作為一實例，該第一群組之儲存元件可包含或對應於圖1之第一群組之儲存元件184，且該第一通道可包含或對應於第 一導電通道186。作為另一實例，該第一群組之儲存元件可包含或對應於包含於圖2之第一群組之實體層254中之儲存元件，且該第一導電通道可包含或對應於圖2之第一導電通道286或另一導電通道287。作為另一實例，該第一群組之儲存元件可包含或對應於包含於圖3之第一群組之實體層384中之儲存元件，且該第一導電通道可包含或對應於圖3之第一導電通道386。作為另一實例，該第一群組之儲存元件可包含或對應於包含於圖3之第二群組之實體層394中之儲存元件，且該第一導電通道可包含或對應於圖3之第二導電通道396。作為另一實例，該第一群組之儲存元件可包含或對應於圖4之第一群組之儲存元件474、第二群組之儲存元件484或第三群組之儲存元件494。
方法500進一步包含：在504中，形成耦合至一第二導電通道之一第二群組之儲存元件，該第二群組之儲存元件形成於一第二群組之實體層中，其中該第一群組之實體層位於該基板與該第二群組之實體層之間，且其中該第二導電通道電耦合至該第一導電通道且實質上垂直於該基板之該表面。該第二群組之儲存元件可相對於該基板之該表面而形成於該第一群組之儲存元件上方。該第二導電通道可自該第一導電通道偏移(例如，實質上平行於該第一導電通道，但不與該第一導電通道對準)。當該第二導電通道之一垂直軸實質上平行於(例如，在製造容限及誤差內大體上平行於)該第一導電通道之一垂直軸，但不與該第一導電通道之一垂直軸對準(例如，不同於該第一導電通道之一垂直軸)時，該第二導電通道可自該第一導電通道偏移。替代地，該第二導電通道可與該第一導電通道對準及/或實質上對準。例如，該第二導電通道之一垂直軸可與該第一導電通道之一垂直軸對準(例如，相同於該第一導電通道之一垂直軸)及/或實質上對準(例如，在製造容限及誤差內大體上相同於該第一導電通道之一垂直軸)。
作為一實例，該第二群組之儲存元件可包含或對應於圖1之第二 群組之儲存元件194，且該第二導電通道可包含或對應於圖1之第二導電通道196。作為另一實例，該第二群組之儲存元件可包含或對應於包含於圖2之第二群組之實體層264中之儲存元件，且該第二導電通道可包含或對應於圖2之第二導電通道296或導電通道297。作為另一實例，該第二群組之儲存元件可包含或對應於包含於圖3之第二群組之實體層394中之儲存元件，且該第二導電通道可包含或對應於圖3之第二導電通道396。作為另一實例，該第二群組之儲存元件可包含或對應於包含於圖3之第三群組之實體層374中之儲存元件，且該第二導電通道可包含或對應於圖3之第三導電通道376。作為另一實例，該第二群組之儲存元件可包含或對應於圖4之儲存元件群組474、484、494之另一者。
在一些實施方案中，可在形成該第二群組之儲存元件之前使一蝕刻終止層形成於該第一群組之儲存元件上方。例如，該蝕刻終止層可包含或對應於圖1之蝕刻終止層190、圖2之蝕刻終止層290、圖3之蝕刻終止層390或第二蝕刻終止層398。該第二群組之儲存元件可相對於該基板之該表面而形成於該蝕刻終止層上方。為了繪示，在形成該第二群組之儲存元件之後，該蝕刻終止層可位於該第一群組之儲存元件與該第二群組之儲存元件之間。在其他實施方案中，可形成該第二群組之儲存元件，且該第一群組之實體層與該第二群組之實體層之間不存在一蝕刻終止層。例如，當該第一導電通道與該第二導電通道對準時，該第二群組之實體層之一蝕刻可經控制以終止於該第一群組之實體層之一頂部處，或可經允許以繼續至該等第一實體層之介電結構中，且可在填充該等第二實體層之介電結構時修復該等第一實體層之介電結構。
在一些實施方案中，一連接器(例如一搭接件)經形成以耦合該第一導電通道及該第二導電通道。例如，該連接器可包含或對應於圖1 之連接器192、圖2之連接器292、圖3之連接器392、圖4之第一連接器452或第二連接器454。可在形成該第二群組之儲存元件之前形成該連接器，且該連接器可與該第一導電通道接觸。該第二導電通道可經形成以與該連接器(例如該搭接件)接觸(例如，直接接觸)。在其他實施方案中，未形成將該第一導電通道耦合至該第二導電通道之一連接器。例如，可藉由在該第二群組之實體層中蝕刻一孔以暴露該第一導電通道之一金屬而形成該第二通道。該孔可由一金屬填充以接觸該第一導電通道之頂部且藉此將該第一導電通道(電)耦合至該第二導電通道。
在一些實施方案中，形成該第二群組之儲存元件可包含：形成該第二群組之實體層；及蝕刻該第二群組之實體層以形成一空腔。在形成該空腔之後，可使一電荷捕捉層(諸如圖1之第一電荷捕捉層170或第二電荷捕捉層176)形成於該空腔中。在形成該電荷捕捉層之後，可使該第二導電通道形成於該空腔中。在其他實施方案中，在形成該空腔之後，可在形成該電荷捕捉層之前使該第二導電通道形成於該空腔中。例如，在使該導電通道形成於該空腔中之後，可蝕刻(例如，移除)一或多個虛設字線層且可圍繞該暴露導電通道而形成該電荷捕捉層。在形成該電荷捕捉層之後，可圍繞各電荷捕捉層而形成一字線層。
藉由將多個導電通道堆疊於一記憶體裝置中，可經堆疊之實體層之數目(及儲存元件之數目)不受限於可穿過其而形成一特定導電通道之一孔之層之數目。此外，方法500能夠使該第一導電通道及該第二導電通道形成為堆疊組態，同時使該第一群組之實體層保持整體且同時提供該第一導電通道與該第二導電通道之間之電導通。
參考圖6，圖中描繪可經執行以製造一記憶體裝置之一方法600之一特定實施例。例如，方法600可經執行以製造圖1之記憶體104。 該記憶體裝置可具有三維(3D)記憶體組態，其單片式地形成為具有安置於一基板(例如一矽基板)上方之一主動區域之儲存元件陣列之一或多個實體層級。該基板可包含或對應於圖1之基板182、圖2之基板282或圖3之基板382。該記憶體裝置可包含與該等儲存元件之操作相關聯之電路，諸如讀取/寫入電路(例如圖1之讀取電路140及/或寫入電路142)。
方法600包含：在602中，形成耦合至一第一導電通道之一第一群組之儲存元件。該第一群組之儲存元件可相對於該基板之一表面而形成於該基板上方。該第一導電通道可實質上垂直於該基板之該表面。作為一實例，該第一群組之儲存元件可包含或對應於圖1之第一群組之儲存元件184，且該第一通道可包含或對應於第一導電通道186。作為另一實例，該第一群組之儲存元件可包含或對應於包含於圖2之第一群組之實體層254中之儲存元件，且該第一導電通道可包含或對應於圖2之第一導電通道286或導電通道287。作為另一實例，該第一群組之儲存元件可包含或對應於包含於圖3之第一群組之實體層384中之儲存元件，且該第一導電通道可包含或對應於圖3之第一導電通道386。作為另一實例，該第一群組之儲存元件可包含或對應於包含於圖3之第二群組之實體層394中之儲存元件，且該第一導電通道可包含或對應於圖3之第二導電通道396。作為另一實例，該第一群組之儲存元件可包含或對應於圖4之第一群組之儲存元件474、第二群組之儲存元件484或第三群組之儲存元件494。
形成該第一群組之儲存元件可包含：在604中，形成與一第一群組之實體層相關聯之一第一群組之多個層；在606中，蝕刻該第一群組之多個層以形成一第一空腔；及在608中，使該第一導電通道形成於該第一空腔中。該第一空腔(例如一孔)可具有一實質上呈圓柱形之形狀及/或可具有穿過該第一群組之多個層之一實質上一致之直徑。 該第一群組之多個層可包含一導電層(諸如圖2之導電層260)及/或一介電層(諸如圖2之介電層262)。在使該第一導電通道形成於該第一空腔中之前，可將一第一電荷捕捉層170(諸如圖1之第一電荷捕捉層)沈積於該第一空腔中。該第一群組之實體層可包含或對應於圖2之第一群組之實體層254、第二群組之實體層264、圖3之第一群組之實體層384、第二群組之實體層394或第三群組之實體層374。
形成該第一群組之儲存元件可進一步包含：在610中，蝕刻該第一群組之多個層以形成一第二空腔(或溝槽)，且使一第一介電結構形成於該第二空腔中。該第一介電結構可包含或對應於圖3之第一介電結構294、第二介電結構298、或圖3之介電結構356。
方法600可進一步包含：在612中，平坦化包含該第一群組之儲存元件之該群組之多個層之一上表面；及在614中，使一蝕刻終止層形成於該第一群組之儲存元件上方。該蝕刻終止層可形成於該第一群組之儲存元件之一平坦化表面之至少一部分上。該蝕刻終止層可包含或對應於圖1之蝕刻終止層190、圖2之蝕刻終止層290、圖3之蝕刻終止層390或第二蝕刻終止層398。
方法600亦可包含：在616中，形成一連接器，其中該連接器耦合至該第一導電通道。該連接器可延伸穿過該蝕刻終止層。該連接器可包含或對應於圖1之連接器192、圖2之連接器292、圖3之連接器392、圖4之第一連接器452或第二連接器454。
方法600亦可包含：在618中，形成耦合至一第二導電通道之一第二群組之儲存元件，其中該第二導電通道藉由該連接器而電耦合至該第一導電通道，其中該連接器耦合至該第一導電通道。該第二群組之儲存元件可相對於該基板之該表面而形成於該第一群組之儲存元件上方。該第二導電通道可自該第一導電通道偏移(例如，不與該第一導電通道對準)。
該第二群組之儲存元件可包含或對應於圖1之第二群組之儲存元件194，且該第二導電通道可包含或對應於圖1之第二導電通道196。作為另一實例，該第二群組之儲存元件可包含或對應於包含於圖2之第二群組之實體層264中之儲存元件，且該第二導電通道可包含或對應於圖2之第二導電通道296或導電通道297。作為另一實例，該第二群組之儲存元件可包含或對應於包含於圖3之第二群組之實體層394中之儲存元件，且該第二導電通道可包含或對應於圖3之第二導電通道396。作為另一實例，該第二群組之儲存元件可包含或對應於包含於圖3之第三群組之實體層374中之儲存元件，且該第二導電通道可包含或對應於圖3之第三導電通道376。作為另一實例，該第二群組之儲存元件可包含或對應於圖4之第二群組之儲存元件484或第三群組之儲存元件494。
形成該第二群組之儲存元件可包含：在620中，形成與一第二群組之實體層相關聯之一第二群組之多個層；在622中，蝕刻該第二群組之多個層以形成一第三空腔；及在624中，使該第二導電通道形成於該第三空腔中。該第二群組之多個層可包含一導電層(諸如圖2之導電層260)及/或一介電層(諸如圖2之介電層262)。在使該第二導電通道形成於該第三空腔中之前，可將一第二電荷捕捉層176(諸如圖1之第二電荷捕捉層176)沈積於該第三空腔中。該第二群組之實體層可包含或對應於圖2之第一群組之實體層254、第二群組之實體層264、圖3之第二群組之實體層394或第三群組之實體層374。
形成該第二群組之儲存元件可進一步包含：在626中，蝕刻該第二群組之多個層以形成一第四空腔(或溝槽)，且使一第二介電結構形成於該第四空腔中。該第二介電結構可包含或對應於圖3之第一介電結構294、第二介電結構298或圖3之介電結構356。該第一導電通道及該第二導電通道可耦合成一堆疊組態以形成一行「堆疊」儲存元件之 一部分。
該第一群組之儲存元件及該第二群組之儲存元件可各包含「n」個或n個以下儲存元件，其中n係一正整數。n之一值可對應於一群組之多個層(例如實體層)之層數之一上限，該等層可經蝕刻以形成一空腔(例如一孔)，該空腔具有穿過該群組之多個層之一實質上呈圓柱形之形狀及/或一實質上一致之直徑。例如，作為一繪示性非限制實例，n可具有24之一值。基於n等於24，該第一群組之儲存元件及該第二群組之儲存元件之各者可包含24個或24個以下儲存元件。為了繪示，該第一群組之儲存元件及該第二群組之儲存元件之各者可包含18個至20個儲存元件。作為一繪示性非限制實例，當n=24(即，24之一蝕刻深度限制)時且當該第一群組之實體層及該第二群組之實體層之各者具有18個層時，總層數將為36層(即，大於n=24之一值)。據此，因為各儲存元件形成於一對應實體層(例如藉由一介電層而與上方及/或下方之字線層分離之一導電字線層)中，所以該第一群組之實體層及該第二群組之實體層之各者可包含24個或24個以下實體層。在一特定實施例中，該第一群組之實體層及該第二群組之實體層之一組合可總共包含24個以下實體層。雖然該第一群組之儲存元件及該第二群組之儲存元件已經描述為包含相同數目個儲存元件，然該第一群組之儲存元件及該第二群組之儲存元件可各具有不同數目個儲存元件。
藉由堆疊多個導電通道，可經堆疊以形成一行之儲存元件之總數目(例如，實體層之總數目)不受限於可穿過其而形成一特定導電通道之一孔之層之數目。據此，包含於該行堆疊儲存元件中之儲存元件之數目可不受限於可穿過其而形成一導電通道之一孔之層(例如實體層)之數目。
圖5之方法500及/或圖6之方法600可由一專用積體電路(ASIC)、一處理單元(諸如一中央處理單元(CPU))、一數位信號處理器(DSP)、 一控制器、另一硬體裝置、一韌體裝置、一場可程式化閘陣列(FPGA)裝置或其等之任何組合引發或控制。作為一實例，圖5之方法500及/或圖6之方法600可由一或多個處理器(諸如包含於一控制器中或耦合至一控制器之一或多個處理器)引發或控制。經組態以執行圖5之方法500及/或圖6之方法600之一控制器能夠形成具有堆疊導電通道之三維記憶體裝置，諸如圖1之記憶體104。
圖7繪示呈一反及快閃記憶體組態之一3D記憶體700之一實施例。3D記憶體700可對應於圖1之記憶體104。3D記憶體700包含單片式地形成於一基板704(諸如一矽基板)上方之多個實體層，諸如一第一群組之實體層701及一第二群組之實體層702。該多個實體層可包含或對應於：一第一群組之實體層，其包含第一群組之儲存元件184；一第二群組之實體層，其包含第二群組之儲存元件194；第一群組之實體層254；第二群組之實體層264；第一群組之實體層384；第二群組之實體層394；或第三群組之實體層374。儲存元件(例如記憶體胞)(諸如一代表性記憶體胞710)配置成實體層中之陣列。
代表性記憶體胞710包含一字線/控制閘極(WL4)728與一導電通道712之間之一電荷捕捉結構714。電荷捕捉結構可包含或對應於圖1之第一電荷捕捉層170或第二電荷捕捉層176。可經由使導電通道712相對於字線728偏壓而將電荷注入至電荷捕捉結構714中或自電荷捕捉結構714汲取電荷。例如，電荷捕捉結構714可包含氮化矽且可藉由一閘極介電質(諸如二氧化矽)而與字線728及導電通道712分離。電荷捕捉結構714中之電荷量影響在記憶體胞710之一讀取操作期間通過導電通道712之電流量且指示儲存於記憶體胞710中之一或多個位元值。導電通道712可包含或對應於第一導電通道186、第二導電通道196、第一導電通道286、第二導電通道296、第一導電通道386、第二導電通道396或第三導電通道376。
3D記憶體700包含多個擦除區塊，其包含一第一區塊(區塊0)750、一第二區塊(區塊1)752及一第三區塊(區塊2)754。各區塊750至754包含實體層702之一「垂直片層」，其包含經繪示為一第一字線(WL0)720、一第二字線(WL1)722、一第三字線(WL2)724、一第四字線(WL3)726及第五字線(WL4)728之一字線堆疊。多個導電通道(其具有相對於圖7之一實質上垂直定向)延伸穿過該字線堆疊。各導電通道耦合至各字線720至728中之一儲存元件以形成儲存元件之一反及串。為使繪示清楚，圖7繪示3個區塊750至754、各區塊中之5個字線720至728及各區塊中之3個導電通道。然而，3D記憶體700可具有3個以上區塊、每區塊之5個以上字線及每區塊之3個以上導電通道。
寫入/讀取電路760經由多個導線而耦合至導電通道，該多個導線經繪示為：一第一位元線(BL0)730、一第二位元線(BL1)732及一第三位元線(BL2)734，其等位於導電通道之一「頂」端處(例如，較遠離基板704)；及一第一源極線(SL0)740、一第二源極線(SL1)742及一第三源極線(SL2)744，其等位於導電通道之一「底」端處(例如，較靠近基板704或在基板704內)。讀取/寫入電路760經繪示為：經由「P」個控制線而耦合至位元線730至734，經由「M」個控制線而耦合至源極線740至744，且經由「N」個控制線而耦合至字線720至728。P、M及N之各者可具有基於3D記憶體700之特定組態之一正整數值。在圖7之繪示性實例中，P=3，M=3，且N=5。
在一特定實施例中，位元線之各者及源極線之各者可耦合至不同導電通道之相同端(例如頂端或底端)。例如，一特定位元線可耦合至一導電通道792之頂部且一特定源極線可耦合至導電通道712之頂部。導電通道792之底部可耦合(例如，電耦合)至導電通道712之底部。據此，導電通道792及導電通道712可串聯地耦合且可耦合至該特定位元線及該特定源極線。
雖然導電通道之各者(諸如導電通道712、792)經繪示為一單一導電通道，然導電通道之各者可包含呈一堆疊組態之多個導電通道。呈一堆疊組態之該多個導電通道可由一或多個連接器(諸如圖1之連接器192、圖2之連接器292、圖3之連接器392、圖4之第一連接器452或第二連接器454)耦合。此外，一蝕刻終止層可位於包含於該多個導電通道中之各導電通道之間，如參考圖1至圖3所描述。
讀取/寫入電路760可如相對於圖1之讀取電路140及/或寫入電路142所描述般操作。例如，資料可儲存至耦合至字線728之儲存元件且讀取/寫入電路760可自該等儲存元件讀取位元值。作為另一實例，讀取/寫入電路760可將選擇信號施加至耦合至字線720至728、位元線730至734及源極線740至742之控制線以引起橫跨選定字線(例如第四字線728)之(若干)選定儲存元件而施加一程式化電壓(例如一電壓脈衝或電壓脈衝系列)。
在一讀取操作期間，控制器120可自一主機裝置(諸如圖1之主機裝置130)接收一請求。控制器120可藉由將適當信號施加至控制線以引起一選定字線之儲存元件被感測而引起讀取/寫入電路760自3D記憶體700之特定儲存元件讀取位元。據此，具有呈一堆疊組態之多個導電通道之3D記憶體700可經組態以自一或多個儲存元件讀取資料及將資料寫入至一或多個儲存元件。
圖8係一記憶體800之一特定實施例之一圖式。記憶體800可包含於圖1之資料儲存裝置102中。圖8繪示記憶體800(諸如記憶體104)之三維架構之一部分。在圖8所繪示之實施例中，記憶體係一垂直位元線電阻性隨機存取記憶體(ReRAM)，其具有：複數個導線，其等位於一基板上之實體層中(例如，實質上平行於該基板之一表面)，諸如代表性字線820、821、822及823(圖8中僅展示其等之一部分)；及複數個垂直導線，其等穿過該等實體層，諸如代表性位元線810、811、 812及813。字線822可包含或對應於一第一群組之實體層801，且字線820、821可包含或對應於一第二群組之實體層802。第一群組之實體層801及第二群組之實體層802可包含或對應於圖2之第一群組之實體層254、第二群組之實體層264、或圖3之第一群組之實體層384、第二群組之實體層394或第三群組之實體層374之兩個相鄰群組之實體層。
雖然位元線(諸如位元線810、811、812及813)之各者經繪示為一單一位元線，然位元線810、811、812及813之各者可包含呈一堆疊組態之多個部分。呈一堆疊組態之該多個部分可由一或多個連接器(諸如圖1之連接器192、圖2之連接器292、圖3之連接器392、圖4之第一連接器452或第二連接器454)耦合。此外，一蝕刻終止層可位於該多個部分之各部分之間。
記憶體800亦包含複數個基於電阻之儲存元件(例如記憶體胞)(諸如代表性儲存元件830、831、832、840、841及842)，其等之各者耦合至基板(例如一矽基板)上之多個實體層中之記憶體胞陣列中之一位元線及一字線。記憶體800亦包含讀取/寫入電路804，諸如圖1之讀取電路140及/或寫入電路142。讀取/寫入電路804耦合至字線驅動器808及位元線驅動器806。
在圖8所繪示之實施例中，字線之各者包含複數個突指(例如，一第一字線820包含突指824、825、826及827)。各突指可耦合至一個以上位元線。為了繪示，第一字線820之一第一突指824經由第一突指824之一第一端處之一第一儲存元件830而耦合至一第一位元線810且經由第一突指824之一第二端處之一第二儲存元件840而耦合至一第二位元線811。
在圖8所繪示之實施例中，各位元線可耦合至一個以上字線。為了繪示，第一位元線810經由第一儲存元件830而耦合至第一字線820且經由一第三儲存元件832而耦合至一第三字線822。
在一寫入操作期間，控制器120可自一主機裝置(諸如圖1之主機裝置130)接收資料。控制器120可將該資料(或該資料之一表示)發送至記憶體800。例如，控制器120可在將該資料發送至記憶體800之前編碼該資料。
讀取/寫入電路804可將資料寫入至對應於資料之目的地之儲存元件。例如，讀取/寫入電路804可將選擇信號施加至耦合至字線驅動器808及位元線驅動器806之選擇控制線以引起橫跨一選定儲存元件而施加一寫入電壓。例如，為選擇第一儲存元件830，讀取/寫入電路804可啟動字線驅動器808及位元線驅動器806以驅動一程式化電流(亦指稱一寫入電流)通過第一儲存元件830。為了繪示，可使用一第一寫入電流來將一第一邏輯值(例如對應於一高電阻狀態之一值)寫入至第一儲存元件830，且可使用一第二寫入電流來將一第二邏輯值(例如對應於一低電阻狀態之一值)寫入至第一儲存元件830。可藉由橫跨第一儲存元件830產生一程式化電壓而施加該程式化電流，產生該程式化電壓係藉由將一第一電壓施加至第一位元線810及至除第一字線820之外之字線且將一第二電壓施加至第一字線820。在一特定實施例中，將該第一電壓施加至其他位元線(例如位元線814、815)以減小記憶體800中之洩漏電流。
在一讀取操作期間，控制器120可自一主機裝置(諸如圖1之主機裝置130)接收一請求。控制器120可藉由將選擇信號施加至耦合至字線驅動器808及位元線驅動器806之選擇控制線以引起橫跨一選定儲存元件施加一讀取電壓而引起讀取/寫入電路804自記憶體800之特定儲存元件讀取位元。例如，為選擇第一儲存元件830，讀取/寫入電路804可啟動字線驅動器808及位元線驅動器806以將一第一電壓(例如0.7伏特(V))施加至第一位元線810及除第一字線820之外之字線。可將一較低電壓(例如0伏特)施加至第一字線820。因此，橫跨第一儲存元 件830而施加一讀取電壓，且可在讀取/寫入電路804之一感測放大器處偵測對應於該讀取電壓之一讀取電流。該讀取電流對應於(經由歐姆定律)第一儲存元件830之一電阻狀態，其對應於儲存於第一儲存元件830處之一邏輯值。可將自第一儲存元件830讀取之該邏輯值及該讀取操作期間所讀取之其他元素提供至控制器120。據此，位元線810、811、812及813之各者可包含多個部分且一特定位元線之該多個部分可呈一堆疊組態。
可使用一製程(諸如包含或對應於圖2中所繪示之程序、圖5之方法500及/或圖6之方法600、或其等之一組合之一製程)來製造具有包含堆疊導電通道之三維組態之一記憶體。一處理器及一記憶體可引發及/或控制該製程。該記憶體可包含可執行指令，諸如電腦可讀指令或處理器可讀指令。該等可執行指令可包含可由一電腦(諸如包含該處理器及該記憶體之一電腦)執行之一或多個指令。
該製程可由全自動或部分自動之一製造系統實施。例如，可根據一排程而使該製程自動化。該製造系統可包含製造設備(例如處理工具)以執行用於形成一記憶體裝置之一或多個操作。例如，該製造設備可經組態以沈積一或多個材料(例如層)，蝕刻該一或多個層，沈積一蝕刻終止層，形成一連接器，沈積一電荷捕捉層，形成一導電通道，執行平坦化，等等。
該製造系統(例如執行該製程之一自動化系統)可具有一分佈式架構(例如一階層架構)。例如，該製造系統可包含根據該分佈式架構而分佈之一或多個處理器、一或多個記憶體、及/或控制器。該分佈式架構可包含控制或引發一或多個低層級系統之操作之一高層級處理器。例如，該製造系統之一高層級部分可包含一或多個處理器，且該等低層級系統可各包含一或多個對應控制器或可由一或多個對應控制器控制。一特定低層級系統之一特定控制器可自一特定高層級系統接 收一或多個指令(例如命令)，可將子命令發出至從屬模組或處理工具，且可將狀態資料傳送至該特定高層級系統。該一或多個低層級系統之各者可與製造設備之一或多個對應件(例如處理工具)相關聯。在一特定實施例中，該製造系統可包含分佈於該製造系統中之多個處理器。例如，一低層級系統組件之一控制器可包含一或多個處理器。
為了繪示，該製造系統之一處理器可為該製造系統之一高層級系統、子系統或組件之一部分。在另一實施例中，該製造系統之該處理器包含一製造系統之各種層級及組件處之分佈式處理或與該分佈式處理相關聯。
因此，該製造系統之一處理器可包含或存取處理器可執行指令，其等在由該處理器執行時引起該處理器引發或控制一記憶體裝置之形成，該記憶體裝置藉由以下各者而形成：形成耦合至一第一導電通道之一第一群組之儲存元件，該第一導電通道實質上垂直於一基板之一表面；及形成耦合至一第二導電通道之一第二群組之儲存元件，該第二導電通道電耦合至該第一導電通道且實質上垂直於該基板之該表面。該記憶體裝置可包含具有三維(3D)記憶體組態之一非揮發性記憶體，該3D記憶體組態單片式地形成為具有安置於該基板上方之一主動區域之儲存元件陣列之一或多個實體層級。例如，該第一群組之儲存元件可藉由以下各者而形成：一或多個沈積工具，諸如一分子束磊晶生長工具、一可流動化學氣相沈積(FCVD)工具、一保形沈積工具或一旋塗沈積工具；及一或多個蝕刻移除工具，諸如一化學移除工具。作為另一實例，該第二群組之儲存元件可藉由以下各者而形成：一或多個沈積工具，諸如一分子束磊晶生長工具、一可流動化學氣相沈積(FCVD)工具、一保形沈積工具或一旋塗沈積工具；及一或多個蝕刻移除工具，諸如一化學移除工具。
包含於該製造系統之該記憶體中之該等可執行指令可使該製造 系統之該處理器能夠引發包含三維組態及堆疊導電通道之一記憶體裝置(諸如圖1之記憶體104)之形成。在一特定實施例中，該製造系統之該記憶體儲存電腦可執行指令，該等電腦可執行指令可由該處理器執行以引起該處理器根據圖2所繪示之程序之任何者之至少一部分、圖5及圖6之方法之任何者之至少一部分、或其等之任何組合而引發圖1之記憶體104之形成。例如，該等電腦可執行指令可執行以引起該處理器引發包含三維組態及堆疊導電通道之該記憶體裝置(諸如圖1之記憶體104)之形成。該記憶體裝置可藉由以下各者而形成：形成耦合至一第一導電通道之一第一群組之儲存元件，該第一導電通道實質上垂直於一基板之一表面；及形成耦合至一第二導電通道之一第二群組之儲存元件，該第二導電通道電耦合至該第一導電通道且實質上垂直於該基板之該表面。例如，該記憶體裝置可包含具有三維(3D)記憶體組態之一非揮發性記憶體，該3D記憶體組態單片式地形成為具有安置於該基板上方之一主動區域之儲存元件陣列之一或多個實體層級。
雖然本文中所描繪之各種組件經繪示為區塊組件且經一般描述，然此等組件可包含經組態以使資料儲存裝置102能夠執行本文中所描述之一或多個操作之一或多個微處理器、狀態機或其他電路。例如，控制器120及/或記憶體(例如讀取電路140及/或寫入電路142)可表示實體組件(諸如硬體控制器、狀態機、邏輯電路或其他結構)以實現自記憶體104讀取資料及將資料寫入至記憶體104。
替代地或此外，可使用經程式化以執行本文中所描述之一或多個操作之一微處理器或微控制器來實施資料儲存裝置102之一或多個組件。為了繪示，作為繪示性實例，可使用執行指令之一處理器來實施對應於控制器120、讀取電路140及/或寫入電路142之操作。在一特定實施例中，將該等指令儲存於記憶體104中。替代地或此外，可將由該處理器執行之可執行指令儲存於一單獨記憶體位置處，該單獨記 憶體位置並非記憶體104之部分，諸如，儲存於一唯讀記憶體(ROM)處。
在一特定實施例中，資料儲存裝置102可附接至一或多個主機裝置或嵌入於一或多個主機裝置內，諸如，嵌入於可對應於主機裝置130之一主機通信裝置之一外殼內。資料儲存裝置102可位於使用內部非揮發性記憶體之一封裝設備(諸如一無線電話、一個人數位助理(PDA)、一遊戲裝置或控制台、一可攜式導航裝置、一電腦裝置(例如一平板電腦或一膝上型電腦)或其他裝置)內。然而，在其他實施例中，資料儲存裝置102可為經組態以選擇性地耦合至一或多個外部裝置(諸如主機裝置130)之一可攜式裝置。例如，資料儲存裝置102可為一可移除裝置，諸如作為繪示性實例之一通用串列匯流排(USB)快閃硬碟或一可移除記憶體卡。
主機裝置130可對應於一行動電話、一音樂播放器、一視訊播放器、一遊戲裝置或控制台、一電子書閱讀器、一個人數位助理(PDA)、一電腦(諸如一膝上型電腦、一平板電腦或一筆記型電腦)、一可攜式導航裝置、另一電子裝置或其等之一組合。主機裝置130可經由一主機控制器而通信，該主機控制器可使主機裝置130能夠與資料儲存裝置102通信。主機裝置130可依據一JEDEC固態技術協會工業規範(諸如一嵌入式多媒體卡(eMMC)規範或一通用快閃儲存(UFS)主機控制器介面規範)而操作。主機裝置130可依據一或多個其他規範(諸如作為一繪示性實例之一保全數位(SD)主機控制器規範)而操作。替代地，主機裝置130可根據另一通信協定而與資料儲存裝置102通信。
一記憶體可具有二維組態、三維(3D)組態(例如一3D記憶體)或任何其他組態，且可包含一單一晶粒或多個晶粒(例如多個堆疊記憶體晶粒)。例如，記憶體104可具有一3D組態且可包含一單一晶粒或多個 晶粒。資料儲存裝置102可經組態以耦合至主機裝置130作為嵌入式記憶體，諸如，結合作為一繪示性實例之一嵌入式多媒體卡(eMMC®)(維吉尼亞州阿林頓市之JEDEC固態技術協會之商標)組態。資料儲存裝置102可對應於一eMMC裝置。作為另一實例，資料儲存裝置102可對應於一記憶體卡，諸如一保全數位(SD®)卡、一microSD®卡、一miniSDTM卡(德拉瓦州威明頓市之SD-3C LLC之商標)、一MultiMediaCardTM(MMCTM)卡(維吉尼亞州阿林頓市之JEDEC固態技術協會之商標)或一CompactFlash®(CF)卡(加利福尼亞州苗必達市之SanDisk公司之商標)。資料儲存裝置102可依據一JEDEC工業規範而操作。例如，資料儲存裝置102可依據一JEDEC eMMC規範、一JEDEC通用快閃儲存(UFS)規範、一或多個其他規範或其等之一組合而操作。
半導體記憶體裝置(諸如記憶體104)包含揮發性記憶體裝置(諸如動態隨機存取記憶體(「DRAM」)或靜態隨機存取記憶體(「SRAM」)裝置)、非揮發性記憶體裝置(諸如電阻性隨機存取記憶體(「ReRAM」)、電可擦除可程式化唯讀記憶體(「EEPROM」)、快閃記憶體(其亦可被視為EEPROM之一子集)、鐵電隨機存取記憶體(「FRAM」))、及能夠儲存資訊之其他半導體元件。各類型之記憶體裝置可具有不同組態。例如，快閃記憶體裝置可組態成一反及或一反或組態。
該等記憶體裝置可由呈任何組合之被動元件及/或主動元件形成。藉由非限制實例，被動半導體記憶體元件包含ReRAM裝置元件，在一些實施例中，該等ReRAM裝置元件包含一電阻率切換儲存元件(諸如一反熔絲、相變材料等等)，且視需要包含一導引元件(諸如二極體等等)。進一步言之，藉由非限制實例，主動半導體記憶體元件包含EEPROM及快閃記憶體裝置元件，在一些實施例中，該 EEPROM及該等快閃記憶體裝置元件包含含有一電荷儲存區域(諸如一浮動閘極、導電奈米粒子或一電荷儲存介電材料)之元件。
多個記憶體元件可經組態使得其等串聯地連接或使得各元件個別地存取。藉由非限制實例，呈一反及組態之快閃記憶體裝置(反及記憶體)通常含有串聯地連接之記憶體元件。一反及記憶體陣列可組態使得該陣列由多串記憶體組成，其中一串記憶體由共用一單一位元線且存取為一群組之多個記憶體元件組成。替代地，記憶體元件可經組態使得各元件個別地存取，例如，呈一反或記憶體陣列。所描述之反及記憶體組態及反或記憶體組態已作為實例而呈現，且記憶體元件可依其他方式組態。
位於一基板內及/或位於一基板上之該等半導體記憶體元件可配置成二維或三維，諸如二維記憶體結構或三維記憶體結構。
在二維記憶體結構中，該等半導體記憶體元件配置於一單一平面或一單一記憶體裝置層級中。通常，在二維記憶體結構中，記憶體元件配置於一平面中(例如，配置於一x-z方向平面中)，該平面實質上平行於支撐該等記憶體元件之一基板之一主表面而延伸。該基板可為其上或其中形成該等記憶體元件之層之一晶圓，或其可為在形成該等記憶體元件之後附接至該等記憶體元件之一載體基板。作為一非限制實例，該基板可包含一半導體材料，諸如矽。
該等記憶體元件可在該單一記憶體裝置層級中配置成一有序陣列，諸如，配置成複數個列及/或行。然而，該等記憶體元件可配置成不規則或非正交組態。該等記憶體元件可各具有兩個或兩個以上電極或接觸線，諸如位元線及字線。
三維記憶體陣列經配置使得記憶體元件佔據多個平面或多個記憶體裝置層級，藉此形成三維結構(即，在x方向、y方向及z方向上，其中y方向實質上垂直於該基板之該主表面且x方向及z方向實質上平 行於該基板之該主表面)。
作為一非限制實例，三維記憶體結構可垂直地配置為多個二維記憶體裝置層級之一堆疊。作為另一非限制實例，三維記憶體陣列可配置成多個垂直行(例如，實質上垂直於該基板之該主表面(即，在y方向上)延伸之行)，其中各行具有各行中之多個記憶體元件。該等行可配置成二維組態(例如，在一x-z平面中)以導致記憶體元件之三維配置，其中該等元件配置於多個垂直堆疊記憶體平面上。三維記憶體元件之其他組態亦可建構三維記憶體陣列。
藉由非限制實例，在三維反及記憶體陣列中，該等記憶體元件可耦合在一起以形成一單一水平(例如x-z)記憶體裝置層級內之一反及串。替代地，該等記憶體元件可耦合在一起以形成橫越多個水平記憶體裝置層級之一垂直反及串。可設想其他三維組態，其中一些反及串含有一單一記憶體層級中之記憶體元件，而其他串含有跨越多個記憶體層級之記憶體元件。三維記憶體陣列亦可設計成一反或組態及一ReRAM組態。
通常，在一單片式三維記憶體陣列中，一或多個記憶體裝置層級形成於一單一基板上方。視需要而定，該單片式三維記憶體陣列亦可具有至少部分位於該單一基板內之一或多個記憶體層。作為一非限制實例，該基板可包含一半導體材料，諸如矽。在一單片式三維陣列中，構成該陣列之各記憶體裝置層級之該等層通常形成於該陣列之下伏記憶體裝置層級之層上。然而，一單片式三維記憶體陣列之相鄰記憶體裝置層級之層可經共用或具有記憶體裝置層級之間之介入層。
二維陣列可經單獨形成且接著經一起封裝以形成具有多個記憶體層之一非單片式記憶體裝置。例如，可藉由使記憶體層級形成於單獨基板上且接著使該等記憶體層級堆疊於彼此之頂上而建構非單片式堆疊記憶體。為了繪示，該等記憶體裝置層級之各者可具有在堆疊該 等記憶體裝置層級以形成記憶體陣列之前經薄化或移除之一對應基板。因為該等記憶體裝置層級之各者最初形成於單獨基板上，所以該等所得記憶體陣列並非為單片式三維記憶體陣列。進一步言之，多個二維記憶體陣列或三維記憶體陣列(單片式或非單片式)可形成於單獨晶片上且接著經一起封裝以形成一晶片堆疊記憶體裝置。
在一些實施方案中，記憶體104係具有三維(3D)記憶體組態之一非揮發性記憶體，該3D記憶體組態單片式地形成為具有安置於一矽基板上方之一主動區域之記憶體胞陣列之一或多個實體層級。一記憶體胞之該主動區域可為該記憶體胞之一區域，該區域由該記憶體胞之一電荷捕捉部分導電地調節。資料儲存裝置102包含與該等記憶體胞之操作相關聯之電路，諸如作為一繪示性非限制實例之圖1之讀取電路140及/或寫入電路。
相關聯之電路通常用於該等記憶體元件之操作且用於與該等記憶體元件通信。作為非限制實例，記憶體裝置可具有用於控制及驅動記憶體元件以執行功能(諸如程式化及讀取)之電路。該相關聯之電路可位於相同於該等記憶體元件之基板上及/或位於一單獨基板上。例如，用於記憶體讀取-寫入操作之一控制器可位於一單獨控制器晶片上及/或位於相同於該等記憶體元件之基板上。
熟悉此項技術者將認識到：本發明不受限於所描述之特定結構，而是涵蓋本發明之精神及範疇內之所有相關記憶體結構，如本文中所描述且如熟悉此項技術者所理解。
應瞭解，所呈遞之本發明之[中文]不會用於解譯或限制申請專利範圍之範疇或含義。此外，在[實施方式]中，可為了簡化本發明而將各種特徵群組在一起或在一單一實施例中描述各種特徵。本發明不應被解譯為反映以下意圖：所主張之實施例需要比各請求項中明確所列舉之特徵多之特徵。確切而言，如以下申請專利範圍所反映，本發明 之標的可針對比所揭示實施例之任何者之所有特徵少之特徵。
本文中所描述之實施例之繪示圖意欲提供各種實施例之一大體理解。可利用其他實施例且可自本發明導出其他實施例，使得可在不脫離本發明之範疇之情況下作出結構及邏輯置換及改變。本發明意欲涵蓋各種實施例之任何及所有後續調適或變動。
上文所揭示之標的被視為具繪示性而非限制性，且隨附申請專利範圍意欲涵蓋落於本發明之範疇內之所有此等修改、改進及其他實施例。因此，在法律允許之最大範圍內，本發明之範疇由以下申請專利範圍及其等效物之最廣可容許解譯判定，且不應受[實施方式]約束或限制。

Claims (20)

  1. 一種方法，其包括：形成具有一個三維(3D)記憶體組態之一非揮發性記憶體，其中形成該非揮發性記憶體包含：形成耦合至一第一導電通道之一第一群組之記憶體胞，該第一導電通道實質上垂直於一基板之一表面；經由該非揮發性記憶體之一蝕刻終止層而形成一連接器之一第一部分於一孔內；及形成耦合至一第二導電通道之一第二群組之記憶體胞，其中該第二導電通道藉由該連接器電耦合至該第一導電通道且實質上垂直於該基板之該表面，其中該蝕刻終止層係定位於該第一群組之記憶體胞及該第二群組之記憶體胞之間，及其中該連接器之一第二部分沿該蝕刻終止層之一表面延伸，該蝕刻終止層接近於該第一群組之記憶體胞或該第二群組之記憶體胞。
  2. 如請求項1之方法，其中形成該非揮發性記憶體進一步包含：在形成該第一群組之記憶體胞之後，平坦化一第一群組之實體層之一表面；相對於該基板之該表面而形成該蝕刻終止層於該第一群組之實體層上方，其中該蝕刻終止層係在形成該第一群組之記憶體胞之後形成，其中該蝕刻終止層形成於經平坦化層之至少一部分上；蝕刻該蝕刻終止層以形成該孔；及其中該連接器之該第一部分係藉由沈積一導電材料於該孔內而形成。
  3. 如請求項1之方法，其中該第一導電通道自該第二導電通道偏移。
  4. 如請求項2之方法，其中形成該非揮發性記憶體進一步包含：形成該第一群組之實體層；及在形成該第一群組之記憶體胞之後，形成一第二群組之實體層，其中該第二群組之記憶體胞相對於該基板之該表面而形成於該第一群組之記憶體胞上方，及其中形成該蝕刻終止層不同於形成該第一群組之實體層和形成該第二群組之實體層。
  5. 如請求項4之方法，其中該第二群組之實體層係形成於該蝕刻終止層上，及其中在形成該第二群組之實體層之前形成該蝕刻終止層。
  6. 如請求項5之方法，其中該第二群組之記憶體胞相對於該基板之該表面而形成於該蝕刻終止層上方，及其中具有該3D記憶體組態之該非揮發性記憶體單片式地形成為具有安置於該基板上方之一主動區域之記憶體胞陣列之一或多個實體層級，該非揮發性記憶體包含與該等記憶體胞之操作相關聯之電路，及其中該基板包括一矽基板。
  7. 如請求項5之方法，其中形成該非揮發性記憶體進一步包含：形成耦合至一第三導電通道之一第三群組之記憶體胞，該第三導電通道實質上垂直於該基板之該表面，其中一第一介電結構係定位於該第一群組之記憶體胞及該第三群組之記憶體胞之間；形成耦合至一第四導電通道之一第四群組之記憶體胞，該第四導電通道實質上垂直於該基板之該表面，其中一第二介電結構係定位於該第二群組之記憶體胞及該第四群組之記憶體胞之間；該第一介電結構係定位於該第二介電結構及該基板之間，及其中該蝕刻終止層係定位於該第一介電結構及該第二介電結構之間。
  8. 如請求項1之方法，其中形成該第一群組之記憶體胞包括：形成一第一群組之實體層；蝕刻該第一群組之實體層以形成一空腔；及使該第一導電通道形成於該第一空腔中。
  9. 如請求項8之方法，其中該第二群組之記憶體胞之各者包括：形成一第二群組之實體層；蝕刻該第二群組之實體層以形成一第二空腔；及形成該第二導電通道於該第二空腔中，其中形成該第二導電通道不同於形成該第一導電通道，及其中該第一群組之實體層及該第二群組之實體層之各者包含24個以下實體層。
  10. 如請求項9之方法，其中該第一群組之實體層及該第二群組之實體層之一組合包含24個以上實體層。
  11. 一種資料儲存裝置，其包括：一非揮發性記憶體，其具有一個三維(3D)記憶體組態，其中該非揮發性記憶體包括：一第一群組之記憶體胞，其耦合至一第一導電通道，該第一導電通道實質上垂直於一基板之一表面；及一第二群組之記憶體胞，其耦合至一第二導電通道，其中該第二導電通道實質上垂直於該基板之該表面；一蝕刻終止層，其定位在該第一群組之記憶體胞與該第二群組之記憶體胞之間；及一連接器，其延伸穿過該蝕刻終止層，其中該連接器電耦合至該第一導電通道和該第二導電通道，及其中該連接器之一部分沿該蝕刻終止層之一表面延伸，該蝕刻終止層接近於該第一群組之記憶體胞或該第二群組之記憶體胞。
  12. 如請求項11之資料儲存裝置，其進一步包括操作地耦合至該非揮發性記憶體之一控制器，其中該控制器經組態以自該非揮發性記憶體讀取資料或將資料寫入至該非揮發性記憶體及其中該非揮發性記憶體進一步包括一位元線，其中該位元線經由該第二導電通道而耦合至該第一導電通道。
  13. 如請求項11之資料儲存裝置，其中該第一導電通道具有穿過一第一群組之實體層之一實質上一致之直徑，及其中該連接器耦合至該第一導電通道和該第二導電通道。
  14. 如請求項11之資料儲存裝置，其中該第一群組之記憶體胞及該第二群組之記憶體胞之各者包含18-20個記憶體胞。
  15. 如請求項11之資料儲存裝置，其中該第一導電通道之一第一軸實質上垂直於該基板之該表面，其中該第二導電通道之一第二軸實質上垂直於該基板之該表面，其中該第一軸實質上平行於該第二軸，且其中該第一軸自該第二軸偏移而使得該第一導電通道不直接在該第二導電通道之下方。
  16. 如請求項11之資料儲存裝置，其中該第一群組之記憶體胞與一第一組字線相關聯，其中該第二群組之記憶體胞與不同於該第一組字線之一第二組字線相關聯，且其中該第一群組之記憶體胞定位於該基板與該第二群組之記憶體胞之間。
  17. 如請求項11之資料儲存裝置，其中該非揮發性記憶體進一步包括耦合至一第三導電通道之一第三群組之記憶體胞，其中該第三導電通道電耦合至該第一導電通道及該第二導電通道，其中該第三導電通道實質上垂直於該基板之該表面，其中該第二導電通道藉由一第二連接器耦合至該第三導電通道，該第二連接器延伸穿過定位於該第二群組之記憶體胞與該第三群組之記憶體胞之間之一第二蝕刻終止層，及其中該第二導電通道在該連接器與該第二連接器之間具有一實質上圓柱形形狀。
  18. 一種資料儲存裝置，其包括：一非揮發性記憶體，其具有一個三維(3D)記憶體組態，其中該非揮發性記憶體包括：一第一群組之記憶體胞，其耦合至一第一導電通道，該第一導電通道實質上垂直於一基板之一表面；一第二群組之記憶體胞，其耦合至一第二導電通道，其中該第二導電通道實質上垂直於該基板之該表面；一第一介電結構，其定位在該第一群組之記憶體胞與該第二群組之記憶體胞之間；一第三群組之記憶體胞，其耦合至一第三導電通道，其中該第三導電通道電耦合至該第一導電通道，該第三導電通道實質上垂直於該基板之該表面；一第四群組之記憶體胞，其耦合至一第四導電通道，其中該第四導電通道電耦合至該第二導電通道，該第四導電通道實質上垂直於該基板之該表面；一第二介電結構，其定位在該第三群組之記憶體胞與該第四群組之記憶體胞之間；及一蝕刻終止層，其定位在該第一群組之記憶體胞與該第二群組之記憶體胞之間且定位在該第一介電結構與該第二介電結構之間。
  19. 如請求項18之資料儲存裝置，其進一步包括操作地耦合至該非揮發性記憶體之一控制器，其中該控制器經組態以自該非揮發性記憶體讀取資料或將資料寫入至該非揮發性記憶體一控制器。
  20. 如請求項19之資料儲存裝置，其中該非揮發性記憶體進一步包括一群組之實體層，其中該第一群組之記憶體胞係形成在該群組之實體層中，及其中該第一導電通道具有穿過該群組之實體層之一實質上一致之直徑。
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