JP5300419B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
先ず、本発明の第1の実施形態について説明する。
図1(a)及び(b)は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示し、
図2は、図1(a)及び(b)に示す不揮発性半導体記憶装置における貫通ホールの結合部分を例示する断面図である。
図3乃至図15は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、各図の(a)はビット線が延びる方向に対して直交する断面(XZ断面)を示し、各図の(b)はセレクトゲート電極が延びる方向に対して直交する断面(YZ断面)を示す。
本実施形態に係る不揮発性半導体記憶装置1においては、メモリ部に複数段の積層体ML1及びML2を形成し、積層体毎に貫通ホールの加工を行っている。すなわち、積層体ML1を形成した後に貫通ホール36の部分36aを形成し、積層体ML2を形成した後に貫通ホール36の部分36bを形成している。これにより、1回の加工により形成可能な貫通ホールの深さを超えて電極膜の積層数を増やし、メモリトランジスタの集積度を向上させることができる。しかし、この方法では、部分36aと部分36bとの間で位置ずれが生じると、部分36aと部分36bとの結合部分においてシリコンピラー42が細くなってしまい、シリコンピラー42の抵抗が増加するという問題がある。
図16(a)及び(b)は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図16(a)及び(b)に示すように、本実施形態に係る不揮発性半導体記憶装置2においては、貫通ホール36の部分36cの内面上には、メモリ膜40ではなく、絶縁膜61が形成されている。これにより、セレクトトランジスタのゲート絶縁膜はメモリ膜40ではなく、他の絶縁膜61によって構成されている。絶縁膜61は例えば、シリコン酸化膜又はシリコン窒化膜等の単層膜である。
図17(a)及び(b)は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図17(a)及び(b)に示すように、本実施形態に係る不揮発性半導体記憶装置3においては、シリコン基板11の上層部分にXY平面に沿って広がる不純物拡散層が形成されており、これがソース線63となっている。一方、上部積層体MLU内には、ソース線は設けられていない。また、導電膜14内には接続部材41(図1参照)は設けられておらず、貫通ホール36は導電膜14を貫通してソース線63に到達している。
図18(a)及び(b)は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図18(a)及び(b)に示すように、本実施形態は、前述の第2の実施形態と第3の実施形態を組み合わせた実施形態である。すなわち、本実施形態に係る不揮発性半導体記憶装置4においては、前述の第3の実施形態と同様に、シリコン基板11内に不純物拡散層からなるソース線63が形成されており、I字型のメモリストリングが形成されている。また、前述の第2の実施形態と同様に、貫通ホール36における部分36e及び部分36cの内面上、すなわち、下部及び上部のセレクトトランジスタのゲート絶縁膜となる部分には、メモリ膜40ではなく絶縁膜61が形成されている。絶縁膜61は、例えば、シリコン酸化膜又はシリコン窒化膜等の単層膜である。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。また、本実施形態における上記以外の作用効果は、前述の第2及び第3の実施形態と同様である。
図19(a)及び(b)は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示し、
図20は、図19(a)及び(b)に示す不揮発性半導体記憶装置における貫通ホールの結合部分を例示する断面図である。
図21(a)及び(b)は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示す。
図21(a)及び(b)に示すように、本実施形態に係る不揮発性半導体記憶装置6においては、前述の第3の実施形態に係る不揮発性半導体記憶装置3(図17参照)と比較して、貫通ホール36が導電膜14を貫通しておらず、シリコン基板11内にソース線63が設けられておらず、貫通ホール36の内面上にメモリ膜40ではなく、他の絶縁膜68が形成されている点が異なっている。このため、不揮発性半導体記憶装置6においては、I字型のメモリストリングが構成されているが、下部のセレクトトランジスタは形成されておらず、上部のセレクトトランジスタのみが設けられている。
Claims (4)
- それぞれ複数の絶縁膜及び電極膜が交互に積層された第1の積層体と、
前記第1の積層体上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された第2の積層体と、
前記第1及び第2の積層体の積層方向に延び、前記第1及び第2の積層体を貫通する貫通ホールと、
前記貫通ホールの内面上に形成された絶縁層と、
前記貫通ホールの内部に埋設された半導体ピラーと、
前記第2の積層体上に設けられ、前記積層方向に対して交差する第1方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、
前記第2の積層体上に設けられ、前記積層方向及び前記第1方向の双方に対して交差する第2方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、
上端部が前記ソース線に接続された1本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の1本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
を備え、
前記貫通ホールにおける前記第2の積層体内に形成された第2の部分の中心軸は、前記貫通ホールにおける前記第1の積層体内に形成された第1の部分の中心軸から前記積層方向に対して交差する方向にずれており、前記第2の部分の下端は前記第1の部分の上端よりも下方に位置していることを特徴とする不揮発性半導体記憶装置。 - 前記第1の部分の中心軸及び前記第2の部分の中心軸の双方を含む断面において、前記第1の部分と前記第2の部分との結合部分の最小幅は、前記貫通ホールの最小幅より大きいことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1及び第2の積層体において積層されている前記絶縁膜はシリコン酸化物により形成されており、前記電極膜はシリコンにより形成されていることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して第1の積層体を形成する工程と、
前記第1の積層体に前記第1の積層体の積層方向に延びる第1の貫通ホールを形成する工程と、
前記第1の貫通ホール内に犠牲材を埋め込む工程と、
前記第1の積層体上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して第2の積層体を形成する工程と、
前記第2の積層体に前記積層方向に延び前記第1の貫通ホールに連通される第2の貫通ホールを形成する工程と、
前記第2の貫通ホールを介してエッチングを行い、前記犠牲材を除去する工程と、
前記第1及び第2の貫通ホールの内面上に絶縁層を形成する工程と、
前記第1及び第2の貫通ホールの内部に半導体材料を埋め込んで、半導体ピラーを形成する工程と、
を備え、
前記第2の貫通ホールは、前記第1の積層体の内部に侵入するように形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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