KR20220005200A - 수직형 구조를 갖는 메모리 장치 - Google Patents

수직형 구조를 갖는 메모리 장치 Download PDF

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Abstract

메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 메모리 셀 어레이를 포함하는 셀 웨이퍼; 및 상기 메모리 셀 어레이를 제어하는 로우 제어 회로, 칼럼 제어 회로 및 주변 회로를 포함하며 상기 셀 웨이퍼 상에 제1 방향으로 적층 및 본딩된 페리 웨이퍼;를 포함할 수 있다. 상기 페리 웨이퍼는 상기 제1 방향으로 서로 마주하는 제1 면 및 제2 면을 갖는 제1 기판; 상기 제1 기판의 상기 제1 면 상에 배치되며 상기 로우 제어 회로 및 상기 칼럼 제어 회로를 포함하는 제1 로직 구조체;및 상기 제1 기판의 상기 제2 면 상에 배치되며 상기 주변 회로를 포함하는 제2 로직 구조체;를 포함할 수 있다.

Description

수직형 구조를 갖는 메모리 장치{MEMORY DEVICE HAVING VERTICAL STRUCTIRE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 수직형 구조를 갖는 메모리 장치에 관한 것이다.
메모리 장치는 저장된 데이터에 따라 상이한 상태를 가지는 메모리 셀들로 구성된 메모리 셀 어레이를 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인을 통해서 액세스될 수 있고, 메모리 장치는 워드 라인 및 비트 라인을 제어함으로써 메모리 셀을 액세스하도록 구성된 회로를 포함할 수 있다. 뿐만 아니라, 메모리 장치는 외부로부터 요청된 동작, 예컨대 데이터 쓰기(write), 독출(read), 소거(erase) 등을 수행하도록 구성된 회로를 포함할 수 있다.
본 발명의 실시예들은 집적도 향상에 기여할 수 있는 수직형 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 메모리 셀 어레이를 포함하는 셀 웨이퍼; 및 상기 메모리 셀 어레이를 제어하는 로우 제어 회로, 칼럼 제어 회로 및 주변 회로를 포함하며 상기 셀 웨이퍼 상에 제1 방향으로 적층 및 본딩된 페리 웨이퍼;를 포함할 수 있다. 상기 페리 웨이퍼는 상기 제1 방향으로 서로 마주하는 제1 면 및 제2 면을 갖는 제1 기판; 상기 제1 기판의 상기 제1 면 상에 배치되며 상기 로우 제어 회로 및 상기 칼럼 제어 회로를 포함하는 제1 로직 구조체; 및 상기 제1 기판의 상기 제2 면 상에 배치되며 상기 주변 회로를 포함하는 제2 로직 구조체;를 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 메모리 셀 어레이를 제어하는 로우 제어 회로, 칼럼 제어 회로 및 주변 회로를 포함하는 로직 회로부; 및 상기 로직 회로부 상에 제1 방향으로 적층되며 상기 메모리 셀 어레이를 포함하는 셀부;를 포함할 수 있다. 상기 로직 회로부는 상기 제1 방향으로 서로 마주하는 제1 면 및 제2 면을 갖는 기판; 상기 기판의 상기 제1 면 상에 배치되며 상기 로우 제어 회로 및 상기 칼럼 제어 회로를 포함하는 제1 로직 회로부; 및 상기 기판의 상기 제2 면 상에 배치되며 상기 주변 회로를 포함하는 제2 로직 회로부;를 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는, 메모리 셀 어레이를 포함하는 셀 웨이퍼; 및 상기 메모리 셀 어레이를 제어하는 로우 제어 회로, 칼럼 제어 회로 및 주변 회로를 포함하며 상기 셀 웨이퍼 상에 제1 방향으로 적층된 제1 페리 웨이퍼 및 제2 페리 웨이퍼를 포함할 수 있다. 상기 로우 제어 회로 및 상기 칼럼 제어 회로는 상기 제1 페리 웨이퍼에 포함되고, 상기 주변 회로는 상기 제2 페리 웨이퍼에 포함될 수 있다.
본 발명의 실시예들에 의하면, 로우 제어 회로 및 칼럼 제어 회로로 인한 주변 회로의 배치상 제약사항을 해소하여 메모리 장치의 집적도 향상에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 나타낸 단면도이다.
도 4a 내지 도 4d는 본 발명에 따른 메모리 장치의 페이지 버퍼 회로 및 로우 디코더의 배치를 예시하는 평면도들이다.
도 5는 도 3을 구체적으로 나타낸 도면이다.
도 6는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 나타낸 단면도이다.
도 7는 도 6을 구체적으로 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 나타낸 단면도이다.
도 9는 도 8을 구체적으로 나타낸 도면이다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록(BLK)은 복수의 워드 라인들(WL)을 통해서 로우 디코더(121)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 워드 라인들(WL)에 전달할 수 있다.
도시하지 않았지만, 로우 디코더(X-DEC)는 패스 트랜지스터 회로 및 블록 스위치 회로를 포함할 수 있다. 패스 트랜지스터 회로는 복수의 패스 트랜지스터 그룹들을 포함할 수 있다. 복수의 패스 트랜지스터 그룹들은 복수의 메모리 블록들(BLK)에 각각 연결될 수 있다. 패스 트랜지스터 그룹은 복수의 워드 라인들(WL)을 통해서 대응하는 메모리 블록(BLK)에 연결될 수 있다. 블록 스위치 회로는 주변 회로(123)로부터 수신되는 로우 어드레스(X_A)에 응답하여 패스 트랜지스터 회로에 포함된 패스 트랜지스터 그룹들의 하나를 선택할 수 있다. 블록 스위치 회로는 패스 트랜지스터 그룹들에 각각 연결되는 복수의 블록 스위치들을 포함할 수 있다. 주변 회로(123)로부터 로우 어드레스(X_A)가 수신되면 수신된 로우 어드레스(X_A)에 응답하여 블록 스위치들 중 어느 하나가 활성화될 수 있다. 활성화된 블록 스위치는 주변 회로(123)로부터 제공되는 신호를 대응하는 패스 트랜지스터 그룹에 전달할 수 있다. 블록 스위치 회로에 의해 선택된, 즉 블록 스위치 회로로부터 신호를 제공받은 패스 트랜지스터 그룹은 대응하는 메모리 블록(BLK)에 연결된 워드 라인들(WL)에 동작 전압(X_V)을 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼(PB)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼(PB)는 활성화된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 로우 디코더(121)로부터의 동작 전압이 워드 라인들(WL)로 전달되는 과정에서 발생하는 지연 시간을 줄일 필요가 있다. 이에, 로우 디코더(121)는 워드 라인들(WL)이 나열되는 방향으로 연장되는 형상을 가지도록 배치될 수 있고, 워드 라인들(WL)이 나열되는 방향에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 페이지 버퍼 회로(122)에 의해 비트 라인들(BL)에 인가되는 신호 또는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)에 제공되는 신호의 지연 시간을 줄일 필요가 있다. 이에, 페이지 버퍼 회로(122)는 비트 라인들(BL)이 나열되는 방향으로 연장되는 형상을 가지도록 배치될 수 있고, 비트 라인들(BL)이 나열되는 방향에서 메모리 셀 어레이(110)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
메모리 장치(100)가 탑재되는 전자 제품의 크기가 감소함에 따라서 메모리 장치(100)의 사이즈 감소가 지속적으로 요구되고 있다. 고용량화에 대한 요구로 워드 라인들(WL)의 개수가 증가함에 따라서 로우 디코더(121)의 패스 트랜지스터들의 개수가 늘어나고 있다. 이에, 패스 트랜지스터들을 워드 라인들(WL)의 신장 방향을 따라서 복수의 열(column)에 배치하고 있으며, 이로 인해 로우 디코더(122)의 점유 면적이 커지고 있다.
집적도 증가로 비트 라인들(BL)의 피치가 감소함에 따라서 페이지 버퍼 회로(122)를 구성하는 페이지 버퍼들(PB)을 비트 라인들(BL)의 신장 방향을 따라서 복수의 행(row)에 배치하고 있으며, 이에 따라 페이지 버퍼 회로(122)의 점유 면적이 커지고 있다.
이처럼, 메모리 장치(100)의 사이즈가 감소하고, 로우 디코더(121) 및 페이지 버퍼 회로(122)의 점유 면적이 커짐에 따라서 주변 회로(123) 배치를 위한 공간이 부족해질 수 있다. 본 발명의 실시예들은 메모리 장치(100)의 사이즈 감소, 고용량화 및 고집적화에 따른 주변 회로(123) 배치 공간 부족 문제를 해결할 수 있는 방안을 제시할 수 있다.
이하, 첨부된 도면들에서 기판의 상면으로부터 수직하게 돌출되는 방향을 제1 방향(FD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제2 방향(SD) 및 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제2 방향(SD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제3 방향(TD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제2 방향(SD)과 제3 방향(TD)은 실질적으로 서로 수직하게 교차할 수 있다. 제 1 방향(FD)은 제2 방향(SD) 및 제3 방향(TD)과 수직한 방향에 해당할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
비록, 본 명세서에서는 메모리 장치(100)가 플래시 메모리인 경우를 예를 들어 설명하나, 메모리의 종류가 이에 한정되는 것은 아니며, 본 발명의 기술적 사상은 플래시 메모리 이외의 다른 메모리에도 적용 가능하다. 예를 들어, 메모리는 DRAM, PCRAM, ReRAM일 수도 있다. 본 명세서에서는 메모리 셀 어레이(110)의 워드 라인들(WL)에 연결되는 로우 제어 회로가 로우 디코더이고, 메모리 셀 어레이(110)의 비트 라인들(BL)에 연결되는 칼럼 제어 회로가 페이지 버퍼 회로인 경우를 나타내나, 이는 메모리가 플래시 메모리인 경우의 회로 구성을 나타낸 것이며, 로우 제어 회로 및 칼럼 제어 회로는 메모리 종류에 따라서 달라지는 것으로 이해되어야 할 것이다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제3 방향(TD)으로 신장되며 제2 방향(SD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 연결될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제1 방향(FD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제1 방향(FD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 셀 웨이퍼(CW), 셀 웨이퍼(CW) 상에 제1 방향(FD)으로 적층 및 본딩된 페리 웨이퍼(PW)를 포함할 수 있다. 이해를 돕기 위하여, 도 3에는 셀 웨이퍼(CW)와 페리 웨이퍼(PW)가 서로 분리된 것으로 도시되어 있으나, 셀 웨이퍼(CW)의 상면과 페리 웨이퍼(PW)의 하면이 서로 접하는 것으로 이해되어야 할 것이다.
페리 웨이퍼(PW)는 기판(10), 제1 로직 구조체(PS1) 및 제2 로직 구조체(PS2)를 포함할 수 있다. 기판(10)은 제1 방향(FD)으로 서로 마주하는 제1 면(11) 및 제2 면(12)을 가질 수 있다. 제1 면(11)은 제2 면(12)보다 셀 웨이퍼(CW)에 더 가까운 면일 수 있다. 제1 로직 구조체(PS1)는 기판(10)의 제1 면(11) 상에 배치될 수 있고, 제2 로직 구조체(PS2)는 기판(10)의 제2 면(12) 상에 배치될 수 있다. 제1 로직 구조체(PS1)가 셀 웨이퍼(CW)와 본딩될 수 있다.
제1 로직 구조체(PS1)는 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 포함할 수 있다. 로우 디코더(X-DEC)는 도 1에 도시된 로우 디코더(121)에 해당할 수 있고, 페이지 버퍼 회로(PBC)는 도 1에 도시된 페이지 버퍼 회로(122)에 해당할 수 있다. 제2 로직 구조체(PS2)는 주변 회로(PERI)를 포함할 수 있다. 주변 회로(PERI)는 도 1에 도시된 주변 회로(123)에 해당할 수 있다.
메모리 셀 어레이(MCA)와 직접적으로 인터페이싱되는 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)가 셀 웨이퍼(CW)에 본딩되는 제1 로직 구조체(PS1)에 구성되므로, 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)와 메모리 셀 어레이(MCA)간을 연결하는 전기적 경로의 길이를 짧게 구성할 수 있다.
셀 웨이퍼(CW)는 기판(20) 및 기판(20) 상에 마련된 셀 구조체(CS)를 포함할 수 있다. 셀 구조체(CS)는 메모리 셀 어레이(MCA)를 포함할 수 있다. 도시하지 않았지만, 메모리 셀 어레이(MCA)는 제2 방향(SD)으로 신장되는 복수의 워드 라인들, 제3 방향(TD)으로 신장되는 복수의 비트 라인들, 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다.
도 4a 내지 도 4d는 로우 디코더 및 페이지 버퍼 회로의 배치를 예시하는 평면도들이다.
도 4a를 참조하면, 페리 웨이퍼의 기판(10)은 셀 영역(CR) 및 슬리밍 영역(SR)을 포함할 수 있다. 셀 영역(CR)은 메모리 셀 어레이(도 3의 MCA)와 제1 방향(FD)으로 중첩되는 영역일 수 있다. 슬리밍 영역(SR)은 메모리 셀 어레이의 워드 라인들과 로우 디코더(X-DEC)를 연결하는 배선 구조물이 배치되는 영역으로, 셀 영역(CR)과 제2 방향(SD)으로 이웃할 수 있다.
로우 디코더(X-DEC)는 슬리밍 영역(SR)에 배치될 수 있다. 전술한 바와 같이, 로우 디코더(X-DEC)로부터의 동작 전압이 워드 라인들(WL)로 전달되는 과정에서 발생하는 지연 시간을 줄이기 위하여, 로우 디코더(X-DEC)는 워드 라인들(WL)이 나열된 방향인 제3 방향(TD)으로 연장되는 형상을 가지도록 배치될 수 있다.
페이지 버퍼 회로(PBC)는 셀 영역(CR)에 배치될 수 있다. 전술한 바와 같이, 페이지 버퍼 회로(PBC)에 의해 비트 라인들(BL)에 인가되는 신호 또는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(PBC)에 제공되는 신호의 지연 시간을 줄이기 위하여, 페이지 버퍼 회로(PBC)는 비트 라인들(BL)이 나열되는 방향인 제2 방향(SD)에서 셀 영역(CR)과 실질적으로 동일하거나 유사한 길이를 가질 수 있다. 집적도 증가로 비트 라인들(BL)의 피치가 감소함에 따라서 페이지 버퍼 회로(PBC)를 구성하는 페이지 버퍼들을 비트 라인들(BL)이 신장되는 방향인 제3 방향(TD)을 따라서 복수의 행(row)에 배치하고 있다. 이에 따라, 페이지 버퍼 회로(PBC)는 제3 방향(TD)에서 셀 영역(CR)의 폭과 실질적으로 동일하거나 유사한 폭을 가지도록 배치될 수 있다.
도 4b를 참조하면, 슬리밍 영역(SR)이 기판(10)의 중심부에 배치될 수 있다. 셀 영역(CR)이 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)으로 분리되어, 제2 방향(SD)에서 슬리밍 영역(SR)의 양측에 배치될 수 있다.
로우 디코더(X-DEC)는 슬리밍 영역(SR)에 배치될 수 있다. 페이지 버퍼 회로(PBC)는 제1 페이지 버퍼 회로(PBC1) 및 제2 페이지 버퍼 회로(PBC2)로 분리되어 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)에 배치될 수 있다.
도 4c 및 도 4d를 참조하면, 메모리 셀 어레이와 제1 방향(TD)으로 중첩되는 면적을 증가시키기 위하여, 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC) 각각은 2개 이상의 부분들로 분리되어 배치될 수 있다.
구체적으로, 셀 영역(CR)은 내부의 한 점에서 서로 교차되는 제1 라인(L1) 및 제2 라인(L2)에 의해 구분되는 제1 내지 제4 셀 영역(CR1 내지 CR4)을 포함할 수 있다. 로우 디코더(X-DEC)는 제1 로우 디코더(X-DEC1) 및 제2 로우 디코더(X-DEC2)로 분리되어, 제1 셀 영역(CR1) 및 제3 셀 영역(CR3)에 배치될 수 있다. 페이지 버퍼 회로(PBC)는 제1 페이지 버퍼 회로(PBC1) 및 제2 페이지 버퍼 회로(PBC2)로 분리되어, 제2 셀 영역(CR2) 및 제4 셀 영역(CR4)에 배치될 수 있다.
도 4c에 도시된 바와 같이, 제1,제2 로우 디코더(X-DEC1,X-DEC2) 및 제1,제2 페이지 버퍼 회로(PBC1,PBC2)는 셀 영역(CR)의 코너부들에 인접하도록 배치될 수 있다. 한편, 도 4d에 도시된 바와 같이, 제1,제2 로우 디코더(X-DEC1,X-DEC2) 및 제1,제2 페이지 버퍼 회로(PBC1,PBC2)는 제1 라인(L1)과 제2 라인(L2)의 교차점에 인접하도록 배치될 수도 있다.
도 5는 도 3을 구체적으로 나타낸 도면이다.
도 5를 참조하면, 페리 웨이퍼(PW)의 기판(10)은 단결정 반도체막일 수 있다. 예를 들어, 기판(10)은 벌크(bulk) 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제1 로직 구조체(PS1)는 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 포함할 수 있다. 로우 디코더(X-DEC)는 기판(10)의 제1 면(11)의 슬리밍 영역(SR)에 배치될 수 있고, 페이지 버퍼 회로(PBC)는 기판(10)의 제1 면(11)의 셀 영역(CR)에 배치될 수 있다.
로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC) 각각은 복수의 제1 수평 트랜지스터들(TR1)을 포함할 수 있다. 제1 수평 트랜지스터(TR1)는 기판(10)의 제1 면(11) 상에 배치된 게이트 절연층(Gox1), 게이트 절연층(Gox1) 상에 배치된 게이트 전극(G1), 게이트 전극(G1) 양측 기판(10)의 활성 영역에 마련된 정션들(Jn11,Jn12)을 포함할 수 있다. 정션들(Jn11,Jn12)은 기판(10)의 제1 면(11)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn11,Jn12)의 하나는 제1 수평 트랜지스터(TR1)의 소스 영역으로 이용되고 나머지 하나는 제1 수평 트랜지스터(TR1)의 드레인 영역으로 이용될 수 있다.
기판(10)의 제1 면(11) 상에 절연층(ILD1)이 마련되어 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 덮을 수 있다. 절연층(ILD1)의 하면은 셀 웨이퍼(CW)와 본딩되는 페리 웨이퍼(PW)의 일측면을 구성할 수 있다.
절연층(ILD1) 내부에 컨택들(CNT1a-CNT1d) 및 배선들(M1a-M1c,M1a')이 마련될 수 있다. 컨택들(CNT1a-CNT1d) 및 배선들(M1a-M1c,M1a')은 로우 디코더(X-DEC) 또는/및 페이지 버퍼 회로(PBC)에 연결될 수 있다. 페리 웨이퍼(PW)는 일측면에 복수의 본딩 패드들(BP1)을 구비할 수 있다. 본딩 패드(BP1)는 컨택들(CNT1a-CNT1d) 및 배선들(M1a-M1c)을 통해서 페이지 버퍼 회로(PBC) 및 로우 디코더(X-DEC)의 하나에 연결될 수 있다.
제2 로직 구조체(PS2)는 주변 회로(PERI)를 포함할 수 있다. 주변 회로(PERI)는 복수의 제2 수평 트랜지스터들(TR2)을 포함할 수 있다. 제2 수평 트랜지스터(TR2)는 기판(10)의 제2 면(12) 상에 배치된 게이트 절연층(Gox2), 게이트 절연층(Gox2) 상에 배치된 게이트 전극(G2), 게이트 전극(G2) 양측 기판(10)의 활성 영역에 마련된 정션들(Jn21,Jn22)을 포함할 수 있다. 정션들(Jn21,Jn22)은 기판(10)의 제2 면(12)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn21,Jn22)의 하나는 제2 수평 트랜지스터(TR2)의 소스 영역으로 이용되고 나머지 하나는 제2 수평 트랜지스터(TR2)의 드레인 영역으로 이용될 수 있다.
기판(10)의 제2 면(12) 상에 절연층(ILD2)이 마련되어 주변 회로(PERI)를 덮을 수 있다. 절연층(ILD2)의 상면은 페리 웨이퍼(PW)의 타측면을 구성할 수 있다. 절연층(ILD1) 내부에 컨택들(CNT2a-CNT2d) 및 배선들(M2a-M2b)이 마련될 수 있다. 컨택들(CNT2a-CNT2d) 및 배선들(M2a-M2b)은 주변 회로(PERI)에 연결될 수 있다.
기판(10)은 제1 면(11) 및 제2 면(12)을 관통하는 분리 절연막(13)을 포함할 수 있다. 배선(M2b) 하부에 분리 절연막(13)을 관통하여 배선(M2b)과 절연층(ILD1) 내부에 마련된 배선(M1a')을 연결하는 관통 비아(TSV1)가 마련될 수 있다. 주변 회로(PERI)는 컨택들(CNT2a,CNT2b), 배선들(M2a,M2b)을 통해서 관통 비아(TSV1)에 연결될 수 있고, 관통 비아(TSV1) 및 배선(M1a')을 통해서 로우 디코더(X-DEC) 또는/및 페이지 버퍼 회로(PBC)에 연결될 수 있다.
페리 웨이퍼(PW)는 절연층(ILD2)에 의해 노출되는 외부 연결 패드(PAD)를 포함할 수 있다. 외부 연결 패드(PAD)는 외부 장치, 예를 들어 메모리 컨트롤러와의 연결을 위한 메모리 장치의 외부 접점으로, 페리 웨이퍼(PW)의 타측면으로 노출될 수 있다.
셀 웨이퍼(CW)는 기판(20) 및 기판(20) 상에 마련된 메모리 셀 어레이(MCA)를 포함할 수 있다. 기판(20)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 기판(20)은 다결정층 또는 에피택셜층으로 제공될 수 있다.
메모리 셀 어레이(MCA)는 기판(20) 상에 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24), 그리고 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 제1 방향(FD)으로 관통하는 복수의 수직 채널들(CH)을 포함할 수 있다.
전극층들(22)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(22)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(22) 중 최하부로부터 적어도 하나는 소스 선택 라인을 구성할 수 있다. 전극층들(22) 중 최상부로부터 적어도 하나는 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(22)은 워드 라인들을 구성할 수 있다. 층간절연층들(24)은 실리콘 산화물을 포함할 수 있다.
도시하지 않았지만, 교대로 적층된 전극층들(22) 및 층간절연층들(24)을 메모리 블록 단위로 분할하는 복수의 제1 슬릿들이 마련될 수 있다. 인접한 제1 슬릿들 사이에서 드레인 선택 라인 및 소스 선택 라인의 적어도 하나를 메모리 블록보다 작은 단위, 예를 들어 서브 블록 단위로 분할하는 제2 슬릿이 마련될 수 있다. 이에 따라, 워드 라인들은 메모리 블록 단위로 분할될 수 있고, 드레인 선택 라인 및 소스 선택 라인의 적어도 하나는 서브 블록 단위로 분할될 수 있다.
전극층들(22)은 셀 영역(CR)으로부터 슬리밍 영역(SR)으로 서로 다른 길이로 연장되어 슬리밍 영역(SR)에서 계단 형상의 단차를 이룰 수 있다. 슬리밍 영역(SR)에서 전극층들(22)은 제2 방향(SD)을 따라서 도 5에 도시된 것과 같은 단차를 이루도록 배치될 수 있다. 도시하지 않았지만, 슬리밍 영역(SR)에서 전극층들(22)은 제3 방향(TD)에서도 단차를 이루도록 배치될 수 있다. 상기 단차에 의하여 하부의 전극층(22)이 상부의 전극층(22)보다 길게 연장되어 전극층들(22) 각각에 상부로 노출된 컨택 패드 영역이 마련될 수 있다.
복수의 수직 채널들(CH)은 셀 영역(CR)에서 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 제1 방향(FD)으로 관통할 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링을 구성할 수 있다.
교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24), 복수의 수직 채널들(CH) 상부에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제3 방향(TD)으로 신장되고 제2 방향(SD)을 따라서 나열될 수 있다. 비트 라인(BL)은 비트 라인 컨택(BLC)을 통해서 수직 채널(CH)에 연결될 수 있다.
기판(20) 상에 절연층(ILD3)이 마련되어 교대로 적층된 복수의 전극층들(22) 및 복수의 층간절연층들(24), 수직 채널들(CH) 및 비트 라인들(BL)을 덮을 수 있다. 절연층(ILD3)의 상면은 페리 웨이퍼(PW)와 본딩되는 셀 웨이퍼(CW)의 일면을 구성할 수 있다. 셀 웨이퍼(CW)는 일면에 복수의 본딩 패드들(BP1)에 본딩되는 복수의 본딩 패드들(BP2)을 구비할 수 있다.
전극층들(22) 각각은 절연층(ILD3) 내부에 마련된 컨택들(CNT3a,CNT3b) 및 배선(M3a)을 통해서 본딩 패드들(BP2)의 하나에 연결될 수 있다. 비트 라인들(BL) 각각은 절연층(ILD3) 내부에 마련된 컨택(CNT3b')을 통해서 본딩 패드들(BP2)의 다른 하나에 연결될 수 있다.
간소화를 위하여, 도 5에는 전극층들(22)의 일부와 연결되는 본딩 패드들(BP2)만 나타내었으나, 복수의 전극층들(22) 각각에 연결되는 복수의 본딩 패드들(BP2)이 셀 웨이퍼(CW)의 일면에 구비되어 있는 것으로 이해되어야 할 것이다. 간소화를 위하여, 도 5에는 비트 라인들(BL)의 일부와 연결되는 본딩 패드들(BP2)만 나타내었으나, 복수의 비트 라인들(BL) 각각에 연결되는 복수의 본딩 패드들(BP2)이 셀 웨이퍼(CW)의 일면에 구비되어 있는 것으로 이해되어야 할 것이다.
셀 웨이퍼(CW)와 페리 웨이퍼(PW)는 개별적으로 제작된 후에, 서로 본딩될 수 있다. 페리 웨이퍼(PW)의 배선들(M1a-M1c,M1a',M2a-M2b)은 셀 웨이퍼(CW) 형성 공정에서의 최대 온도(이하, '공정 임계 온도'라 함)에서 공정 불량을 유발할 수 있지만 낮은 비저항을 갖는 도전 물질로 구성될 수 있다. 예시적으로, 페리 웨이퍼(PW)의 배선들(M1a-M1c,M1a',M2a-M2b)은 구리 또는 알루미늄으로 구성될 수 있다.
페리 웨이퍼(PW)가 셀 웨이퍼(CW)와 별도로 형성되기 때문에 낮은 용융점 및 낮은 비저항을 갖는 물질이 페리 웨이퍼(PW)의 배선들(M1a-M1c,M1a',M2a-M2b)을 구성하는 도전 물질로 사용될 수 있다.
도 6는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 나타낸 단면도이다.
도 6을 참조하면, 본 실시예에 따른 메모리 장치는 로직 회로부(LCP), 로직 회로부(LCP) 상에 제1 방향(FD)으로 적층된 셀부(CP)를 포함할 수 있다.
로직 회로부(LCP)는 기판(10), 제1 로직 회로부(LCP1) 및 제2 로직 회로부(LCP2)를 포함할 수 있다.
기판(10)은 제1 방향(FD)으로 서로 마주하는 제1 면(11) 및 제2 면(12)을 가질 수 있다. 제1 로직 회로부(LCP1)는 기판(10)의 제1 면(11) 상에 배치될 수 있고, 제2 로직 회로부(LCP2)는 기판(10)의 제2 면(12) 상에 배치될 수 있다.
제1 로직 회로부(LCP1)는 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 포함할 수 있다. 제2 로직 회로부(LCP2)는 주변 회로(PERI)를 포함할 수 있다. 셀부(CP)는 소스 플레이트(20A) 및 소스 플레이트(20A) 상에 마련된 메모리 셀 어레이(MCA)를 포함할 수 있다.
기판(10)의 제1 면(11) 상에 제1 로직 회로부(LCP1), 소스 플레이트(20A) 및 메모리 셀 어레이(MCA)가 순차 형성된 이후에, 기판(10)의 제2 면(12) 상에 제2 로직 회로부(LCP2)가 형성될 수 있다. 본 실시예에 따른 메모리 장치는 단일 웨이퍼에 직접된 모놀리식(monolithic) 구조를 가질 수 있다.
도 7은 도 6을 구체적으로 나타낸 도면이다.
도 7을 참조하면, 로직 회로부(LCP)의 기판(10)은 단결정 반도체막일 수 있다. 예를 들어, 기판(10)은 벌크 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제1 로직 회로부(LCP1)는 기판(10)의 제1 면(11) 상에 마련된 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 포함할 수 있다. 로우 디코더(X-DEC)는 기판(10)의 제1 면(11)의 슬리밍 영역(SR)에 배치될 수 있고, 페이지 버퍼 회로(PBC)는 기판(10)의 제1 면(11)의 셀 영역(CR)에 배치될 수 있다.
기판(10)의 제1 면(11) 상에 절연층(ILD1)이 마련되어 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 덮을 수 있다. 절연층(ILD1) 내부에 컨택들(CNT11a,CNT11b) 및 배선들(M11a,M11b,M11a')이 마련될 수 있다. 컨택들(CNT11a,CNT11b) 및 배선들(M11a,M11b,M11a')은 로우 디코더(X-DEC) 또는/및 페이지 버퍼 회로(PBC)에 연결될 수 있다.
제2 로직 회로부(LCP2)는 기판(10)의 제2 면(12) 상에 마련된 주변 회로(PERI)를 포함할 수 있다. 기판(10)의 제2 면(12) 상에 절연층(ILD2)이 마련되어 주변 회로(PERI)를 덮을 수 있다. 절연층(ILD2) 내부에 컨택들(CNT21a,CNT21b) 및 배선들(M21a,M21b)이 마련될 수 있다. 컨택들(CNT21a,CNT21b) 및 배선들(M21a,M21b)은 주변 회로(PERI)에 연결될 수 있다.
절연층(ILD2)의 하부면은 셀부(CP)와 접하는 로직 회로부(LCP)의 일측면과 대향하는 로직 회로부(LCP)의 타측면을 구성할 수 있다. 절연층(ILD2)은 외부 연결 패드(PAD)를 노출하는 개구부를 가질 수 있다. 외부 연결 패드(PAD)는 페리 웨이퍼(PW)의 타측면으로 노출될 수 있다.
기판(10)은 제1 면(11) 및 제2 면(12)을 관통하는 분리 절연막(13)을 포함할 수 있다. 분리 절연막(13)을 관통하여 절연층(ILD1) 내부의 배선(M11a')과 절연층(ILD2) 내부의 배선(M21b)를 연결하는 관통 비아(TSV21)가 마련될 수 있다. 주변 회로(PERI)는 컨택들(CNT21a,CNT21b) 및 배선들(M21a,M21b)을 통해서 관통 비아(TSV21)에 연결될 수 있고, 관통 비아(TSV1) 및 배선(M11a)을 통해서 로우 디코더(X-DEC) 또는/및 페이지 버퍼 회로(PBC)에 연결될 수 있다.
제1 로직 회로부(LCP1)의 절연층(ILD1) 상에 소스 플레이트(20A)가 형성될 수 있다. 소스 플레이트(20A)는 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 절연층(ILD1)상에 형성되어야 하므로, 소스 플레이트(20A)는 다결정층 또는 에피택셜층으로 구성될 수 있다.
소스 플레이트(20A) 상에 복수의 전극층들(22) 및 복수의 층간절연층들(24)이 교대로 적층되고, 복수의 전극층들(22) 및 복수의 층간절연층들(24)을 관통하는 수직 채널들(미도시)이 마련되어 메모리 셀 어레이(MCA)가 구성될 수 있다. 메모리 셀 어레이(MCA) 상부에 수직 채널들(미도시)에 연결되는 비트 라인들(BL)이 마련될 수 있다. 소스 플레이트(20A)를 관통하는 복수의 관통 비아들(TSV22)이 마련될 수 있다. 관통 비아들(TSV22)의 측벽에 분리 절연막(21)이 마련되어 관통 비아들(TSV22)과 소스 플레이트(20A)를 절연 분리할 수 있다. 비트 라인(BL)은 관통 비아들(TSV22)의 하나를 통해서 제1 로직 회로부(LCP1)의 페이지 버퍼 회로(PBC)에 연결될 수 있다. 전극층(22)은 관통 비아들(TSV22)의 다른 하나를 통해서 제1 로직 회로부(LCP1)의 로우 디코더(X-DEC)에 연결될 수 있다.
전술한 바와 같이, 제1 로직 회로부(LCP1)는 셀부(CP) 형성 이전에 형성될 수 있고, 제2 로직 회로부(LCP2)는 셀부(CP) 형성 이후에 형성될 수 있다.
제1 로직 회로부(LCP1)의 배선들(M11a,M11a',M11b)은 셀부(CP)의 형성 공정에서의 최대 온도인 공정 임계 온도에서 공정 불량, 예를 들면, 힐락(hillock)을 나타내지 않을 수 있는 물성을 갖도록 구성될 수 있다. 다시 말해, 제1 로직 회로부(LCP1)의 배선들(M11a,M11a',M11b)은 공정 임계 온도에서 내열 특성을 갖도록 공정 임계 온도보다 높은 용융점들을 갖는 도전 물질로 구성될 수 있다. 예를 들면, 제1 로직 회로부(LCP1)의 배선들(M11a,M11b,M11a')을 구성하는 물질은 텅스텐(W)을 포함할 수 있다. 한편, 제2 로직 회로부(LCP2)의 배선들(M21a,M21b)을 구성하는 도전 물질은 제1 로직 회로부(LCP1)의 배선들(M11a,M11b,M11a')을 구성하는 도전 물질보다 낮은 비저항을 갖는 물질로 구성될 수 있다. 예를 들면, 제2 로직 회로부(LCP2)의 배선들(M21a,M21b)을 구성하는 도전 물질은 구리 또는 알루미늄과 같이 공정 임계 온도보다 낮은 온도에서 공정 불량을 유발할 수 있지만 낮은 비저항을 갖는 물질로 구성될 수 있다.
제2 로직 회로부(LCP2)의 배선들(M21a,M21b)이 셀부(CP)를 형성한 이후에 형성되기 때문에 낮은 용융점 및 낮은 비저항을 갖는 물질이 제2 로직 회로부(LCP2)의 배선들(M21a,M21b)을 구성하는 도전 물질로 사용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 구조를 나타낸 단면도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 셀 웨이퍼(CW), 셀 웨이퍼(CW) 상에 본딩된 제1 페리 웨이퍼(PW1) 및 제1 페리 웨이퍼(PW1) 상에 본딩된 제2 페리 웨이퍼(PW2)를 포함할 수 있다.
이해를 돕기 위하여, 도 8에는 셀 웨이퍼(CW)와 제1 페리 웨이퍼(PW1)가 서로 분리되고, 제1 페리 웨이퍼(PW1)와 제2 페리 웨이퍼(PW2)가 서로 분리된 것으로 도시되어 있으나, 셀 웨이퍼(CW)의 상면과 제1 페리 웨이퍼(PW1)의 하면이 서로 접하고, 제1 페리 웨이퍼(PW1)의 상면과 제2 페리 웨이퍼(PW2)의 하면이 서로 접하는 것으로 이해되어야 할 것이다.
제1 페리 웨이퍼(PW1)는 기판(10a) 및 기판(10a)의 하면에 마련된 제1 로직 구조체(PS1)를 포함할 수 있다. 제1 로직 구조체(PS1)는 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 포함할 수 있다.
제2 페리 웨이퍼(PW2)는 기판(10b) 및 기판(10b)의 하면에 마련된 제2 로직 구조체(PS2)를 포함할 수 있다. 제2 로직 구조체(PS2)는 주변 회로(PERI)를 포함할 수 있다.
로우 디코더(X-DEC)는 워드 라인들을 통해서 셀 웨이퍼(CW)의 메모리 셀 어레이(MCA)에 연결될 수 있고, 페이지 버퍼 회로(PBC)는 비트 라인들을 통해서 메모리 셀 어레이(MCA)에 연결될 수 있다. 메모리 셀 어레이(MCA)와 직접적으로 인터페이싱되는 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 셀 웨이퍼(CW)에 본딩되는 제1 페리 웨이퍼(PW1)에 구성함으로써, 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)와 메모리 셀 어레이(MCA)간을 연결하는 전기적 경로의 길이를 짧게 구성하는 것이 가능하다.
셀 웨이퍼(CW)는 기판(20) 및 기판(20) 상에 마련된 셀 구조체(CS)를 포함할 수 있다. 셀 구조체(CS)는 메모리 셀 어레이(MCA)를 포함할 수 있다.
도 9는 도 8을 구체적으로 나타낸 도면이다.
도 9를 참조하면, 제1 로직 웨이퍼(PW)의 기판(10a)은 단결정 반도체막일 수 있다. 예를 들어, 기판(10a)은 벌크 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제1 로직 구조체(PS1)는 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 포함할 수 있다. 로우 디코더(X-DEC)는 기판(10a) 하면의 슬리밍 영역(SR)에 배치될 수 있고, 페이지 버퍼 회로(PBC)는 기판(10a) 하면의 셀 영역(CR)에 배치될 수 있다.
기판(10a)의 하면 상에 절연층(ILD1a)이 마련되어 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)를 덮을 수 있다. 절연층(ILD1a)의 하면은 셀 웨이퍼(CW)와 본딩되는 제1 페리 웨이퍼(PW1)의 일측면을 구성할 수 있다. 절연층(ILD1a) 내부에 컨택들(CNT12a-CNT12d) 및 배선들(M12a-M12c,M12a')이 마련될 수 있다. 컨택들(CNT12a-CNT12d) 및 배선들(M12a-M12c,M12a')은 로우 디코더(X-DEC) 또는/및 페이지 버퍼 회로(PBC)에 연결될 수 있다.
제1 페리 웨이퍼(PW1)는 일측면에 복수의 본딩 패드들(BP11)을 구비할 수 있다. 본딩 패드(BP11)는 컨택들(CNT12a-CNT12d) 및 배선들(M12a-M12c)을 통해서 페이지 버퍼 회로(PBC) 및 로우 디코더(X-DEC)의 하나에 연결될 수 있다.
기판(10a)은 그 상면 및 하면을 관통하는 분리 절연막(13)을 포함할 수 있다. 분리 절연막(13)을 관통하여 절연층(ILD1a) 내부의 배선(M12a')에 연결되는 관통 비아(TSV3)가 마련될 수 있다.
기판(10a)의 상면 상에 절연층(ILD1b)이 마련될 수 있다. 절연층(ILD1b)의 상면은 제2 페리 웨이퍼(PW2)와 본딩되는 제1 페리 웨이퍼(PW1)의 타측면을 구성할 수 있다. 제1 페리 웨이퍼(PW1)는 타측면에 복수의 본딩 패드들(BP12)을 구비할 수 있다.
본딩 패드(BP12)는 컨택(CNT12e)을 통해서 관통 비아(TSV3)에 연결될 수 있고, 관통 비아(TSV3) 및 배선(M12a')을 통해서 로우 디코더(X-DEC) 및 페이지 버퍼 회로(PBC)의 하나에 연결될 수 있다.
제2 페리 웨이퍼(PW2)는 기판(10b) 및 제2 로직 구조체(PS2)를 포함할 수 있다. 기판(10b)은 단결정 반도체막일 수 있다. 예를 들어, 기판(10b)은 벌크 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제2 로직 구조체(PS2)는 기판(10b)의 하면 상에 마련된 주변 회로(PERI)를 포함할 수 있다. 기판(10b)의 하면 상에 절연층(ILD2a)이 마련되어 주변 회로(PERI)를 덮을 수 있다. 절연층(ILD2a)의 하면은 제1 페리 웨이퍼(PW1)와 본딩되는 제2 페리 웨이퍼(PW2)의 일측면을 구성할 수 있다.
절연층(ILD2a) 내부에 컨택들(CNT22a-CNT22c) 및 배선들(M22a-M22b)이 마련될 수 있다. 컨택들(CNT22a-CNT22c) 및 배선들(M22a-M22b)은 주변 회로(PERI)에 연결될 수 있다.
제2 페리 웨이퍼(PW2)는 일측면에 제1 페리 웨이퍼(PW1)의 본딩 패드들(BP12)에 본딩되는 복수의 본딩 패드들(BP13)을 구비할 수 있다. 본딩 패드(BP13)는 컨택들(CNT22a-CNT22c) 및 배선들(M22a-M22b)을 통해서 주변 회로(PERI)에 연결될 수 있다.
기판(10b)의 상면 상에 외부 연결 패드(PAD)가 마련될 수 있다. 절연층(ILD2b)은 기판(10b)의 상면 상에 마련되며 외부 연결 패드(PAD)를 노출하는 개구를 구비할 수 있다. 도시하지 않았지만, 외부 연결 패드(PAD)는 기판(10b)을 관통하는 관통 비아를 통해서 주변 회로(PERI)에 연결될 수 있다.
셀 웨이퍼(CW)는 기판(20) 및 기판(20) 상에 마련된 메모리 셀 어레이(MCA)를 포함할 수 있다. 기판(20) 상에 절연층(ILD3)이 마련되어 메모리 셀 어레이(MCA)를 덮을 수 있다. 절연층(ILD3)의 상면은 제1 페리 웨이퍼(PW1)와 본딩되는 셀 웨이퍼(CW)의 일면을 구성할 수 있다.
셀 웨이퍼(CW)는 일면에 복수의 본딩 패드들(BP14)를 구비할 수 있다. 전극층들(22) 각각은 절연층(ILD3) 내부에 마련된 컨택들(CNT32a,CNT32b) 및 배선(M32a)을 통해서 본딩 패드들(BP14) 하나에 연결될 수 있다. 비트 라인들(BL) 각각은 절연층(ILD3) 내부에 마련된 컨택(CNT32b')을 통해서 본딩 패드들(BP14)의 하나에 연결될 수 있다.
셀 웨이퍼(CW), 제1 페리 웨이퍼(PW1) 및 제2 페리 웨이퍼(PW2)는 개별적으로 제작된 후에, 서로 본딩될 수 있다. 제1 페리 웨이퍼(PW1)의 배선들(M12a-M12c) 및 제2 페리 웨이퍼(PW2)의 배선들(M22a-M22c)은 셀 웨이퍼(CW) 형성 공정의 공정 임계 온도에서 공정 불량을 유발할 수 있지만 낮은 비저항을 갖는 도전 물질로 구성될 수 있다. 예시적으로, 제1 페리 웨이퍼(PW1)의 배선들(M12a-M12c) 및 제2 페리 웨이퍼(PW2)의 배선들(M22a-M22c)은 은 구리 또는 알루미늄으로 구성될 수 있다.
제1 페리 웨이퍼(PW1) 및 제2 페리 웨이퍼(PW2)가 셀 웨이퍼(CW)와 별도로 형성되기 때문에 낮은 용융점 및 낮은 비저항을 갖는 물질이 제1 페리 웨이퍼(PW1)의 배선들(M12a-M12c) 및 제2 페리 웨이퍼(PW2)의 배선들(M22a-M22c)을 구성하는 도전 물질로 사용될 수 있다.
집적화, 고용량화로 인해 로우 디코더(X-DEC) 및 페이지 버퍼(PBC)의 점유 면적이 증가함에 따라서, 주변 회로(PERI)를 메모리 셀 어레이(MCA)와 중첩하여 배치하는 것에 제약이 있을 수 있다. 그 결과, 메모리 장치의 면적, 즉 제1 방향(FD)에 수직한 평면상 면적이 증가할 수 있고, 메모리 장치의 집적도가 향상되는 것을 제한할 수 있다. 주변 회로(PERI)를 로우 디코더(X-DEC) 및 페이지 버퍼(PBC)와 분리하여 서로 다른 기판 면에 배치함으로써 본 실시예들은 로우 디코더(X-DEC) 및 페이지 버퍼(PBC)로 인한 주변 회로(PERI)의 배치상 제약사항을 해소하고 메모리 장치의 집적도를 향상시키는데 기여할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 메모리 셀 어레이를 포함하는 셀 웨이퍼; 및
    상기 메모리 셀 어레이를 제어하는 로우 제어 회로, 칼럼 제어 회로 및 주변 회로를 포함하며 상기 셀 웨이퍼 상에 제1 방향으로 적층 및 본딩된 페리 웨이퍼;를 포함하며,
    상기 페리 웨이퍼는 상기 제1 방향으로 서로 마주하는 제1 면 및 제2 면을 갖는 제1 기판;
    상기 제1 기판의 상기 제1 면 상에 배치되며 상기 로우 제어 회로 및 상기 칼럼 제어 회로를 포함하는 제1 로직 구조체;및
    상기 제1 기판의 상기 제2 면 상에 배치되며 상기 주변 회로를 포함하는 제2 로직 구조체;를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 면이 상기 제2 면보다 상기 셀 웨이퍼에 더 가까운 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서, 상기 페리 웨이퍼는 상기 셀 웨이퍼와 본딩된 일측면과 대향하는 타측면으로 노출되는 외부 연결 패드를 더 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제2 항에 있어서, 상기 셀 웨이퍼는 상기 페리 웨이퍼와 본딩된 일면에 상기 메모리 셀 어레이의 워드 라인 및 비트 라인에 연결된 제1 본딩 패드들을 포함하고,
    상기 페리 웨이퍼는 상기 셀 웨이퍼와 본딩된 일측면에 상기 로우 제어 회로 및 상기 칼럼 제어 회로와 연결되고 상기 복수의 제1 본딩 패드들에 본딩되는 복수의 제2 본딩 패드들을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제2 항에 있어서, 상기 로우 제어 회로 및 상기 칼럼 제어 회로 각각은 상기 제1 기판을 관통하는 관통 비아를 통해서 상기 주변 회로에 연결되는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서, 상기 메모리 셀 어레이는 제2 기판 상에 교대로 적층된 복수의 워드 라인들 및 복수의 층간절연층들;및
    교대로 적층된 상기 복수의 워드 라인들 및 상기 복수의 층간절연층들을 관통하는 복수의 수직 채널들;을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 메모리 셀 어레이를 제어하는 로우 제어 회로, 칼럼 제어 회로 및 주변 회로를 포함하는 로직 회로부; 및
    상기 로직 회로부 상에 제1 방향으로 적층되며 상기 메모리 셀 어레이를 포함하는 셀부; 를 포함하며,
    상기 로직 회로부는 상기 제1 방향으로 서로 마주하는 제1 면 및 제2 면을 갖는 기판;
    상기 기판의 상기 제1 면 상에 배치되며 상기 로우 제어 회로 및 상기 칼럼 제어 회로를 포함하는 제1 로직 회로부; 및
    상기 기판의 상기 제2 면 상에 배치되며 상기 주변 회로를 포함하는 제2 로직 회로부;를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서, 상기 제1 면이 상기 제2 면보다 상기 셀부에 더 가까운 것을 특징으로 하는 메모리 장치.
  9. 제8 항에 있어서, 상기 셀부와 마주하는 상기 로직 회로부의 일측면과 대향하는 상기 로직 회로부의 타측면으로 노출되는 외부 연결 패드를 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제8 항에 있어서, 상기 로우 제어 회로 및 상기 칼럼 제어 회로 각각은 상기 기판을 관통하는 관통 비아를 통해서 상기 주변 회로에 연결되는 것을 특징으로 하는 메모리 장치.
  11. 제8 항에 있어서, 상기 제1 로직 회로부는 상기 로우 제어 회로 또는/및 상기 칼럼 제어 회로를 덮는 제1 절연층 및 상기 제1 절연층 내에 마련된 제1 배선을 더 포함하고,
    상기 제2 로직 회로부는 상기 주변 회로를 덮는 제2 절연층 및 상기 제2 절연층 내에 마련된 제2 배선을 더 포함하고,
    상기 제2 배선은 상기 제1 배선보다 비저항이 낮은 물질로 이루어진 것을 특징으로 하는 메모리 장치.
  12. 제7 항에 있어서, 상기 메모리 셀 어레이는 상기 제1 로직 구조체 상에 적층된 소스 플레이트;
    상기 소스 플레이트 상에 교대로 적층된 복수의 워드 라인들 및 복수의 층간절연층들;및
    교대로 적층된 상기 복수의 워드 라인들 및 상기 복수의 층간절연층들을 관통하는 복수의 수직 채널들; 을 포함하는 것을 특징으로 하는 메모리 장치.
  13. 메모리 셀 어레이를 포함하는 셀 웨이퍼; 및
    상기 메모리 셀 어레이를 제어하는 로우 제어 회로, 칼럼 제어 회로 및 주변 회로를 포함하며 상기 셀 웨이퍼 상에 제1 방향으로 적층된 제1 페리 웨이퍼 및 제2 페리 웨이퍼를 포함하며,
    상기 로우 제어 회로 및 상기 칼럼 제어 회로는 상기 제1 페리 웨이퍼에 포함되고, 상기 주변 회로는 상기 제2 페리 웨이퍼에 포함되는 것을 특징으로 하는 메모리 장치.
  14. 제13 항에 있어서, 상기 제1 페리 웨이퍼가 상기 제2 페리 웨이퍼보다 상기 셀 웨이퍼에 더 가까운 것을 특징으로 하는 메모리 장치.
  15. 제14 항에 있어서, 상기 제2 페리 웨이퍼는 상기 제1 페리 웨이퍼와 본딩된 일측면과 대향하는 타측면으로 노출되는 외부 연결 패드를 더 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제14 항에 있어서, 상기 제1 페리 웨이퍼는 상기 제2 페리 웨이퍼와 본딩되는 일측면에 상기 로우 제어 회로 및 상기 칼럼 제어 회로와 연결되는 복수의 제1 본딩 패드들을 더 포함하고,
    상기 제2 페리 웨이퍼는 상기 제1 페리 웨이퍼와 본딩되는 일면에 상기 주변 회로와 연결되고 상기 복수의 제1 본딩 패드들에 본딩되는 복수의 제2 본딩 패드들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제14 항에 있어서, 상기 제1 페리 웨이퍼는 상기 셀 웨이퍼와 본딩되는 일측면에 상기 로우 제어 회로 및 상기 칼럼 제어 회로와 연결되는 복수의 제1 본딩 패드들을 더 포함하고,
    상기 셀 웨이퍼는 상기 제1 페리 웨이퍼와 본딩되는 일면에 상기 메모리 셀 어레이와 연결되고 상기 복수의 제1 본딩 패드들에 본딩되는 복수의 제2 본딩 패드들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  18. 제13 항에 있어서, 상기 메모리 셀 어레이는 제2 기판 상에 교대로 적층된 복수의 워드 라인들 및 복수의 층간절연층들; 및
    교대로 적층된 상기 복수의 워드 라인들 및 상기 복수의 층간절연층들을 관통하는 복수의 수직 채널;을 포함하는 것을 특징으로 하는 메모리 장치.
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