KR20220032977A - 3차원 반도체 메모리 장치 - Google Patents

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KR20220032977A
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최성호
김진호
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Abstract

일 실시예는 반도체 메모리 장치에 관한 것으로, 소스 플레이트, 상기 소스 플레이트 하면으로부터 돌출되는 복수의 제1 수직 채널들을 따라서 서로 이격하여 적층된 복수의 제1 워드 라인들, 상기 소스 플레이트 상면으로부터 돌출되는 복수의 제2 수직 채널들 따라서 서로 이격하여 적층된 복수의 제2 워드 라인들을 포함하는 셀 웨이퍼; 상기 셀 웨이퍼의 하면에 본딩되고 상기 복수의 제1 워드 라인들에 동작 전압을 전달하는 제1 로우 디코더부를 포함하는 제1 페리 웨이퍼; 및 상기 셀 웨이퍼의 상면에 본딩되고 상기 복수의 제2 워드 라인들에 동작 전압을 전달하는 제2 로우 디코더부를 포함하는 제2 페리 웨이퍼;를 포함할 수 있다.

Description

3차원 반도체 메모리 장치{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
2차원 또는 평면 구조의 반도체 메모리 장치는 미세 패터닝 공정을 이용하여 같은 면적에 더 많은 데이터를 저장할 수 있도록 발전해 왔다. 그러나, 고집적화에 대한 요구로 회로 선폭이 좁아짐에 따라 메모리 셀들간 간섭이 심화되어 성능이 저하되는 등 여러 한계를 보이고 있다. 물론, 이와 같은 구조적인 한계 외에도 미세한 선폭을 패터닝하기 위해 고가의 장비 도입이 요구되어 제조 원가 상승이 불가피한 문제점도 가지고 있다.
이러한 2차원 반도체 메모리 장치의 한계를 극복하기 위한 대안으로 3차원 반도체 메모리 장치가 제안되었다. 3차원 메모리 장치는 메모리 셀들을 수직 방향으로 적층하여 단의 수를 늘림으로써 같은 면적에 더 많은 용량을 구현할 수 있고, 높은 성능 및 우수한 전력 효율을 제공할 수 있는 장점을 갖는다.
본 발명의 실시예들은 집적도 및 성능이 개선된 3차원 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는, 소스 플레이트, 상기 소스 플레이트 하면으로부터 돌출되는 복수의 제1 수직 채널들을 따라서 서로 이격하여 적층된 복수의 제1 워드 라인들, 상기 소스 플레이트 상면으로부터 돌출되는 복수의 제2 수직 채널들 따라서 서로 이격하여 적층된 복수의 제2 워드 라인들을 포함하는 셀 웨이퍼; 상기 셀 웨이퍼의 하면에 본딩되고 상기 복수의 제1 워드 라인들에 동작 전압을 전달하는 제1 로우 디코더부를 포함하는 제1 페리 웨이퍼; 및 상기 셀 웨이퍼의 상면에 본딩되고 상기 복수의 제2 워드 라인들에 동작 전압을 전달하는 제2 로우 디코더부를 포함하는 제2 페리 웨이퍼;를 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는, 소스 플레이트, 상기 소스 플레이트의 하면으로부터 수직 방향으로 연장되는 복수의 제1 셀 스트링들을 포함하는 제1 메모리 블록, 상기 소스 플레이트의 상면으로부터 상기 수직 방향으로 연장되는 복수의 제2 셀 스트링들을 포함하는 제2 메모리 블록을 포함하는 셀 웨이퍼; 상기 셀 웨이퍼의 하면 상에 본딩되며 상기 제1 메모리 블록에 동작 전압을 전달하는 제1 로우 디코더부를 포함하는 제1 페리 웨이퍼; 및 상기 셀 웨이퍼의 상면 상에 본딩되며 상기 제2 메모리 블록에 동작 전압을 전달하는 제2 로우 디코더부를 포함하는 제2 페리 웨이퍼;를 포함할 수 있다. 상기 제1 메모리 블록과 상기 제2 메모리 블록이 독립적으로 소거되도록 구성된다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는, 소스 플레이트, 상기 소스 플레이트 하부에 배치된 제1 서브 메모리 셀 어레이, 상기 소스 플레이트의 상부에 배치된 제2 서브 메모리 셀 어레이를 포함하는 셀 웨이퍼; 상기 셀 웨이퍼의 하면 상에 본딩되며 상기 제1 서브 메모리 셀 어레이에 동작 전압을 전달하는 제1 로직 회로부를 포함하는 제1 페리 웨이퍼; 및 상기 셀 웨이퍼의 상면 상에 본딩되며 상기 제2 서브 메모리 셀 어레이에 동작 전압을 전달하는 제2 로직 회로부를 포함하는 제2 페리 웨이퍼;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 로직 회로로 인한 반도체 메모리 장치의 사이즈 증가를 억제하여 집적도를 향상시킬 수 있다.
본 발명의 실시예들에 의하면, 워드 라인들이 소스 플레이트의 양면에 분산 적층되어 메모리 블록의 사이즈 축소가 가능하고, 소스 플레이트의 양면에 배치되는 메모리 블록들이 독립적으로 소거 가능하므로 소거 동작의 속도가 향상되어 반도체 메모리 장치의 성능 개선에 기여할 수 있다.
본 발명의 실시예들에 의하면, 로우 디코더가 셀 웨이퍼 양면에 본딩된 제1 페리 웨이퍼 및 제2 페리 웨이퍼에 분산 배치되어 로우 디코더와 메모리 셀 어레이간 연결을 위한 본딩 패드들이 셀 웨이퍼와 제1 페리 웨이퍼간 본딩면, 그리고 셀 웨이퍼와 제2 페리 웨이퍼간 본딩면에 분산 배치되므로, 모든 본딩 패드들이 단일 본딩면에 배치되는 경우와 비교해서, 본딩 패드의 사이즈를 늘리는 것이 가능하다. 이에 따라, 웨이퍼 본딩시 패드 얼라인 마진이 향상되어 패드 본딩 불량을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타낸 도면이다.
도 4는 도 3에 도시된 반도체 메모리 장치의 예시적인 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타낸 도면이다.
도 6은 도 5에 도시된 반도체 메모리 장치의 예시적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제1 서브 메모리 셀 어레이 및 제2 서브 메모리 셀 어레이의 구조를 나타낸 단면도이다.
도 8은 본 발명과 관련된 수직 채널의 구조와 본 발명에 따른 수직 채널의 구조를 비교하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121) 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 제1 서브 메모리 셀 어레이(110A) 및 제2 서브 메모리 셀 어레이(110B)를 포함할 수 있다. 제1 서브 메모리 셀 어레이(110A) 및 제2 서브 메모리 셀 어레이(110B) 각각은 복수의 메모리 블록들(BLK)을 포함할 수 있다.
메모리 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 예시적으로, 메모리 셀은 비휘발성 메모리 셀일 수 있으며, 보다 상세하게 메모리 셀은 차지 트랩 디바이스(charge trap device) 기반의 비휘발성 메모리 셀일 수 있다.
제1 서브 메모리 셀 어레이(110A)의 메모리 블록들(BLK) 각각은 복수의 제1 워드 라인들(WL1)을 통해서 로우 디코더(121)에 연결될 수 있다. 제2 서브 메모리 셀 어레이(110B)의 메모리 블록들(BLK) 각각은 복수의 제2 워드 라인들(WL2)을 통해서 로우 디코더(121)에 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 제1 서브 메모리 셀 어레이(110A)에 포함된 메모리 블록들(BLK) 및 제2 서브 메모리 셀 어레이(110B)에 포함된 메모리 블록들(BLK) 중에서 어느 하나를 선택할 수 있다.
로우 디코더(121)는 복수의 제1 워드 라인들(WL1)을 통해서 제1 서브 메모리 셀 어레이(110A)에 연결되는 제1 로우 디코더부(121A) 및 복수의 제2 워드 라인들(WL2)을 통해서 제2 서브 메모리 셀 어레이(110B)에 연결되는 제2 로우 디코더부(121B)를 포함할 수 있다.
제1 로우 디코더부(121A)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 제1 서브 메모리 셀 어레이(110A)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 제1 워드 라인들(WL1)에 전달할 수 있다. 제2 로우 디코더부(121B)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 제2 서브 메모리 셀 어레이(110B)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 제2 워드 라인들(WL2)에 전달할 수 있다. 도시하지 않았지만, 동작 전압(X_V)을 전달하기 위하여, 제1 로우 디코더부(121A) 및 제2 로우 디코더부(121B)는 각각 복수의 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(122)는 복수의 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다.
페이지 버퍼(PB)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)를 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼(PB)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼(PB)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
반도체 메모리 장치(100)가 탑재되는 전자 제품(특히, 모바일 제품)의 사이즈가 감소함에 따라서 반도체 메모리 장치(100)의 사이즈 축소가 지속적으로 요구되고 있다. 고용량화에 대한 요구로 워드 라인들의 적층 개수가 증가함에 따라서 로우 디코더(121)에 포함된 패스 트랜지스터들의 개수가 늘어나고 있고, 로우 디코더(121)의 점유 면적이 커지고 있다. 이러한 이유로, 반도체 메모리 장치(100)를 작은 사이즈로 제작하는 것에 어려움이 있다.
본 발명의 실시예들은 반도체 메모리 장치(100)의 사이즈 증가를 억제하고 집적도를 향상시킬 수 있는 방안을 제시할 수 있다.
이하, 첨부된 도면들에서 기판의 상면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향 또는/및 비트 라인들의 나열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 또는/및 워드 라인들의 나열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 셀 웨이퍼(CW), 셀 웨이퍼(CW)의 하면 및 상면에 본딩 기술, 예를 들어 하이브리드 본딩에 의해 본딩된 제1 페리 웨이퍼(PW1) 및 제2 페리 웨이퍼(PW2)를 포함할 수 있다.
반도체 메모리 장치(100)는 비-모노리식(non-monolithic) 3차원 메모리 장치일 수 있다. 비-모노리식이란, 반도체 메모리 장치(100)를 구성하는 셀 웨이퍼(CW), 제1 페리 웨이퍼(PW1) 및 제2 페리 웨이퍼(PW2)가 서로 다른 기판 상에서 개별적으로 제작된 후에 본딩 기술에 의해서 서로 결합되었음을 의미한다.
이해를 돕기 위하여, 도 2에는 셀 웨이퍼(CW)의 하면과 제1 페리 웨이퍼(PW1)의 상면이 서로 분리되고, 셀 웨이퍼(CW)의 상면과 제2 페리 웨이퍼(PW2)의 하면이 서로 분리된 것으로 도시되어 있으나, 셀 웨이퍼(CW)의 하면과 제1 페리 웨이퍼(PW1)의 상면이 서로 접하고, 셀 웨이퍼(CW)의 상면과 제2 페리 웨이퍼(PW2)의 하면이 서로 접하는 것으로 이해되어야 할 것이다.
제1 서브 메모리 셀 어레이(110A)는 셀 웨이퍼(CW)의 소스 플레이트(10) 하면 상에 배치될 수 있고, 제2 서브 메모리 셀 어레이(110B)는 셀 웨이퍼(CW)의 소스 플레이트(10) 상면 상에 배치될 수 있다. 셀 웨이퍼(CW)는 소스 플레이트(10)의 양면에 배치된 제1 서브 메모리 셀 어레이(110A) 및 제2 서브 메모리 셀 어레이(110B)를 포함하는 듀얼 사이드 메모리(dual side memory)일 수 있다.
로직 회로(120)는 제1 로직 회로부(120A) 및 제2 로직 회로부(120B)로 분리되어, 제1 페리 웨이퍼(PW1) 및 제2 페리 웨이퍼(PW2)에 각각 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타낸 도면이다.
도 3을 참조하면, 제1 방향(FD)을 따라서 셀 영역(CR) 및 슬리밍 영역(SR)이 정의될 수 있다.
제1 서브 메모리 셀 어레이(110A) 및 제2 서브 메모리 셀 어레이(110B)는 셀 웨이퍼(CW)의 셀 영역(CR)에 수직 방향(VD)으로 서로 중첩하여 배치될 수 있다.
셀 웨이퍼(CW)의 제1 서브 메모리 셀 어레이(110A) 측에 제1 서브 메모리 셀 어레이(110A)에 연결되는 복수의 제1 워드 라인들(WL1) 및 복수의 제1 비트 라인들(BL1)이 제공될 수 있다. 복수의 제1 워드 라인들(WL1)은 제1 방향(FD)으로 신장되고 제2 방향(SD)을 따라서 나열될 수 있고, 복수의 제1 비트 라인들(BL1)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 나열될 수 있다.
셀 웨이퍼(CW)의 제2 서브 메모리 셀 어레이(110B) 측에 제2 서브 메모리 셀 어레이(110B)에 연결되는 복수의 제2 워드 라인들(WL2) 및 복수의 제2 비트 라인들(BL2)이 제공될 수 있다. 복수의 제2 워드 라인들(WL2)은 제1 방향(FD)으로 신장되고 제2 방향(SD)을 따라서 나열될 수 있고, 복수의 제2 비트 라인들(BL2)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 나열될 수 있다.
제1 로우 디코더부(121A)는 제1 페리 웨이퍼(PW1)의 슬리밍 영역(SR) 에 배치될 수 있다. 제1 로우 디코더부(121A)로부터 제1 워드 라인들(WL1)에 제공되는 신호의 지연(delay)을 줄이기 위하여, 제1 로우 디코더부(121A)는 제1 워드 라인들(WL1)이 나열되는 방향인 제2 방향(SD)으로 연장되는 형상을 가지도록 배치될 수 있고, 제2 방향(SD)에서 제1 서브 메모리 셀 어레이(110A)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
제2 로우 디코더부(121B)는 제2 페리 웨이퍼(PW2)의 슬리밍 영역(SR)에 배치되며 제1 로우 디코더부(121A)와 수직 방향(VD)으로 중첩될 수 있다.
제1 로우 디코더부(121A)와 유사하게, 제2 로우 디코더부(121B)는 제2 워드 라인들(WL2)이 나열되는 방향인 제2 방향(SD)으로 연장되는 형상을 가지도록 배치될 수 있고, 제2 방향(SD)에서 제2 서브 메모리 셀 어레이(110B)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
페이지 버퍼 회로(122)는 제1 페이지 버퍼 회로부(122A) 및 제2 페이지 버퍼 회로부(122B)를 포함할 수 있다.
제1 페이지 버퍼 회로부(122A)는 제1 페리 웨이퍼(PW1)의 셀 영역(CR)에 배치되며 복수의 제1 비트 라인들(BL1)에 각각 연결되는 복수의 페이지 버퍼들(미도시)을 포함할 수 있다. 제1 페이지 버퍼 회로부(122A)에서 제1 비트 라인들(BL1)에 인가되는 신호 또는 제1 비트 라인들(BL1)로부터 제1 페이지 버퍼 회로부(122A)에 수신되는 신호의 지연을 줄이기 위하여, 제1 페이지 버퍼 회로부(122A)는 제1 비트 라인들(BL1)이 나열되는 방향인 제1 방향(FD)으로 연장되는 형상을 가지도록 배치될 수 있고, 제1 방향(FD)에서 제1 서브 메모리 셀 어레이(110A)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
제2 페이지 버퍼 회로부(122B)는 제2 페리 웨이퍼(PW2)의 셀 영역(CR)에 배치되며 제1 페이지 버퍼 회로부(122A)와 수직 방향(VD)으로 중첩될 수 있다. 제2 페이지 버퍼 회로부(122B)는 복수의 제2 비트 라인들(BL2)에 연결되는 복수의 페이지 버퍼들(미도시)을 포함할 수 있다.
제1 페이지 버퍼 회로부(122A)와 유사하게, 제2 페이지 버퍼 회로부(122B)는 제2 비트 라인들(BL2)이 나열되는 방향인 제1 방향(FD)으로 연장되는 형상을 가지도록 배치될 수 있고, 제1 방향(FD)에서 제2 서브 메모리 셀 어레이(110B)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
도시하지 않았지만, 주변 회로(도 1의 123)는 제1 페리 웨이퍼(PW1)에서 제1 로우 디코더부(121A) 및 제1 페이지 버퍼 회로부(122A)가 배치되지 아니한 영역, 그리고 제2 페리 웨이퍼(PW2)에서 제2 로우 디코더부(121B) 및 제2 페이지 버퍼 회로부(122B)가 배치되지 아니한 영역에 배치될 수 있다.
제1 페리 웨이퍼(PW1)에 배치되는 제1 로우 디코더부(121A), 제1 페이지 버퍼 회로부(122A) 및 주변 회로의 일부(미도시)는 제1 로직 회로부(도 2의 120A)를 구성할 수 있다. 제2 페리 웨이퍼(PW2)에 배치되는 제2 로우 디코더부(121B), 제2 페이지 버퍼 회로부(122B) 및 주변 회로의 나머지(미도시)는 제2 로직 회로부(도 2의 120B)를 구성할 수 있다.
제2 페리 웨이퍼(PW2)의 일측 가장자리에 복수의 외부 접속 패드들(PAD)이 열을 이루어 배치될 수 있다. 반도체 메모리 장치(100)는 복수의 외부 접속 패드들(PAD)을 통해서　외부 장치, 예컨대 메모리 컨트롤러로부터 전기적 신호(예를 들어, 커맨드 신호, 어드레스 신호 및 제어 신호)를 수신하고, 외부 장치와 데이터를 교환할 수 있다. 반도체 메모리 장치(100)는 적어도 하나의 외부 접속 패드(PAD)를 통해서 외부로부터 전원 전압을 제공받을 수 있다.
도 4는 도 3에 도시된 반도체 메모리 장치의 예시적인 단면도이다.
도 4를 참조하면, 소스 플레이트(10)는 반도체 물질, 예컨대 Si(silicon), Ge(germanium) SiGe(silicon germanium), GaAs(gallium arsenide) 등을 포함할 수 있다.
제1 서브 메모리 셀 어레이(110A)는 소스 플레이트(10)의 하면으로부터 수직 방향(VD)으로 돌출되는 복수의 제1 수직 채널들(CHa), 소스 플레이트(10)의 하면 상에 복수의 제1 수직 채널들(CHa)을 따라서 교대로 적층된 복수의 제1 전극층들(20a) 및 복수의 제1 층간절연층들(22a)을 포함할 수 있다.
제1 전극층들(20a)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 전극층들(20a)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 제1 층간절연층들(22a)은 실리콘 산화물을 포함할 수 있다.
제1 전극층들(20a) 중 최상부로부터 적어도 하나는 소스 선택 라인을 구성할 수 있다. 제1 전극층들(20a) 중 최하부로부터 적어도 하나는 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 제1 전극층들(20a)은 제1 워드 라인들을 구성할 수 있다.
자세히 도시하지 않았지만, 제1 수직 채널들(CHa) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인이 제1 수직 채널(CHa)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 제1 워드 라인들이 제1 수직 채널(CHa)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 제1 수직 채널(CHa)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다.
하나의 제1 수직 채널(CHa)을 따라서 수직 방향(VD)으로 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 제1 셀 스트링(CSTR1)을 구성할 수 있다. 제1 서브 메모리 셀 어레이(110A)는 복수의 제1 수직 채널들(CHa)에 대응하는 복수의 제1 셀 스트링들(CSTR1)을 포함할 수 있다.
제1 수직 채널들(CHa)의 하부에 복수의 제1 비트 라인들(BL1)이 배치될 수 있다. 제1 비트 라인들(BL1) 각각은 컨택을 통해서 대응하는 제1 수직 채널(CHa)에 연결될 수 있다.
소스 플레이트(10) 하면 상에 절연층(ILD1)이 마련되어 복수의 제1 전극층들(20a), 복수의 제1 층간절연층들(22a), 복수의 제1 수직 채널들(CHa) 및 복수의 제1 비트 라인들(BL1)을 덮을 수 있다. 절연층(ILD1)의 하면은 제1 페리 웨이퍼(PW1)와 본딩되는 셀 웨이퍼(CW)의 하면을 구성할 수 있다. 셀 웨이퍼(CW)는 하면에 복수의 제1 전극층들(20a) 및 복수의 제1 비트 라인들(BL1)에 연결되는 복수의 제1 본딩 패드들(BP1)을 구비할 수 있다.
도면의 간소화를 위하여, 도 4에는 제1 전극층들(20a)의 일부 및 제1 비트 라인들(BL1)의 일부에 연결되는 제1 본딩 패드들(BP1)만을 도시하였으나, 복수의 제1 전극층들(20a) 및 복수의 제1 비트 라인들(BL1) 각각에 제1 본딩 패드(BP1)가 연결되는 것으로 이해되어야 할 것이다.
제1 서브 메모리 셀 어레이(110A)와 유사하게, 제2 서브 메모리 셀 어레이(110B)는 소스 플레이트(10)의 상면으로부터 수직 방향(VD)으로 돌출되는 복수의 제2 수직 채널들(CHb), 소스 플레이트(10)의 상면 상에 복수의 제2 수직 채널들(CHb)을 따라서 교대로 적층된 복수의 제2 전극층들(20b) 및 복수의 제2 층간절연층들(22b)을 포함할 수 있다. 예시적으로, 제2 서브 메모리 셀 어레이(110B)는 소스 플레이트(10)를 기준으로 제1 서브 메모리 셀 어레이(110A)와 미러(mirror) 대칭적인 구조를 가질 수 있다.
제2 전극층들(20b) 중 최하부로부터 적어도 하나는 소스 선택 라인을 구성할 수 있다. 제2 전극층들(20b) 중 최상부로부터 적어도 하나는 드레인 선택 라인을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 제2 전극층들(20b)은 제2 워드 라인들을 구성할 수 있다.
소스 선택 라인이 제2 수직 채널(CHb)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 제2 워드 라인들이 제2 수직 채널(CHb)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인이 제2 수직 채널(CHb)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다.
하나의 제2 수직 채널(CHb)을 따라서 수직 방향(VD)으로 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 제2 셀 스트링(CSTR2)을 구성할 수 있다. 제2 서브 메모리 셀 어레이(110B)는 복수의 제2 수직 채널들(CHb)에 대응하는 복수의 제2 셀 스트링들(CSTR2)을 포함할 수 있다.
제2 수직 채널들(CHb) 상부에 복수의 제2 비트 라인들(BL2)이 배치될 수 있다. 제2 비트 라인들(BL2) 각각은 컨택을 통해서 대응하는 제2 수직 채널(CHb)에 연결될 수 있다.
소스 플레이트(10) 상면 상에 절연층(ILD2)이 마련되어 복수의 제2 전극층들(20b), 복수의 제2 층간절연층들(22b), 복수의 제2 수직 채널들(CHb) 및 복수의 제2 비트 라인들(BL2)을 덮을 수 있다. 절연층(ILD2)의 상면은 제2 페리 웨이퍼(PW2)와 본딩되는 셀 웨이퍼(CW)의 상면을 구성할 수 있다. 셀 웨이퍼(CW)는 상면에 복수의 제2 전극층들(20b) 및 복수의 제2 비트 라인들(BL2)에 연결되는 복수의 제2 본딩 패드들(BP2)을 구비할 수 있다. 도면의 간소화를 위하여, 도 4에는 제2 전극층들(20b)의 일부 및 제2 비트 라인들(BL2)의 일부에 연결되는 제2 본딩 패드들(BP2)만을 도시하였으나, 복수의 제2 전극층들(20b) 및 복수의 제2 비트 라인들(BL2) 각각에 제2 본딩 패드(BP2)가 연결되는 것으로 이해되어야 할 것이다.
제1 페리 웨이퍼(PW1)는 기판(30) 및 기판(30) 상에 마련된 제1 로직 회로부(120A)를 포함할 수 있고, 제2 페리 웨이퍼(PW2)는 기판(40) 및 기판(40) 하부에 마련된 제2 로직 회로부(120B)를 포함할 수 있다. 제1 로직 회로부(120A) 및 제2 로직 회로부(120B)는 CMOS(Complementary Metal Oxide Semiconductor) 기술을 이용하여 제작될 수 있다.
제1 페리 웨이퍼(PW1)의 기판(30) 상면 상에 절연층(ILD3)이 마련되어 제1 로직 회로부(120A)를 덮을 수 있다. 절연층(ILD3)의 상면은 셀 웨이퍼(CW)와 본딩되는 제1 페리 웨이퍼(PW1)의 상면을 구성할 수 있다. 제1 페리 웨이퍼(PW1)는 상면에 제1 로직 회로부(120A)와 연결되는 복수의 제3 본딩 패드들(BP3)을 구비할 수 있다. 복수의 제3 본딩 패드들(BP3)이 복수의 제1 본딩 패드들(BP1)에 각각 본딩되어, 제1 서브 메모리 셀 어레이(110A)와 제1 로직 회로부(120A)가 전기적으로 연결될 수 있다.
제2 페리 웨이퍼(PW2)의 기판(40) 하면 상에 절연층(ILD4)이 마련되어 제2 로직 회로부(120B)를 덮을 수 있다. 절연층(ILD4)의 하면은 셀 웨이퍼(CW)와 본딩되는 제2 페리 웨이퍼(PW2)의 하면을 구성할 수 있다. 제2 페리 웨이퍼(PW2)는 하면에 제2 로직 회로부(120B)와 연결되는 복수의 제4 본딩 패드들(BP4)을 구비할 수 있다. 복수의 제4 본딩 패드들(BP4)이 복수의 제2 본딩 패드들(BP2)에 각각 본딩되어, 제2 서브 메모리 셀 어레이(110B)와 제2 로직 회로부(120B)가 전기적으로 연결될 수 있다.
앞서 도 1 내지 도 3을 참조로 하여 설명한 바와 같이, 제1 서브 메모리 셀 어레이(110A)의 제1 워드 라인들(WL1)에 연결되는 제1 로우 디코더부(121A)가 제1 페리 웨이퍼(PW1)에 배치되고, 제2 서브 메모리 셀 어레이(110B)의 제2 워드 라인들(WL2)에 연결되는 제2 로우 디코더부(121B)가 제2 페리 웨이퍼(PW2)에 배치되므로, 셀 웨이퍼(CW)와 제1 페리 웨이퍼(PW1)간 본딩면에는 제1 워드 라인들(WL1)과 제1 로우 디코더부(도 3의 121A)를 연결하는 본딩 패드들만 배치되고, 제2 워드 라인들(WL2)과 제2 로우 디코더부(도 3의 121B)를 연결하는 본딩 패드들은 셀 웨이퍼(CW)와 제2 페리 웨이퍼(PW2)간 본딩면에 배치될 것이다. 즉, 워드 라인들(WL1,WL2)과 로우 디코더(도 3의 121) 사이를 연결하는 본딩 패드들이 2개의 본딩면들에 분산하여 배치된다. 따라서, 워드 라인들(WL1,WL2)과 로우 디코더를 연결하는 본딩 패드들 모두를 하나의 본딩면에 배치하는 경우와 비교해서, 각 본딩면에 배치되는 본딩 패드의 개수가 적어 본딩 패드의 사이즈를 늘리는 것이 가능하므로 웨이퍼 본딩시 얼라인 마진이 개선되어 패드 본딩 불량을 줄일 수 있다.
도 4를 다시 참조하면, 제2 페리 웨이퍼(PW2)의 기판(40) 상면 상에 외부 접속 패드(PAD)가 배치될 수 있다. 도시하지 않았지만, 기판(40)의 상면에는 외부 접속 패드(PAD)와 기판(40)을 절연시키기 위한 절연층이 더 형성될 수 있다. 외부 접속 패드(PAD)는 제1 로직 회로부(120A) 및 제2 로직 회로부(120B)의 적어도 하나와 연결될 수 있다.
외부 접속 패드(PAD)와 제1 로직 회로부(120A)간 전기적 연결을 위하여, 제1,제2 페리 웨이퍼(PW1,PW2) 및 셀 웨이퍼(CW) 각각은 수직 연결 구조(vertical interconnection structure)를 구비할 수 있다.
제1 페리 웨이퍼(PW1)의 수직 연결 구조는 수직 방향(VD)을 따라서 배치되는 복수의 컨택들(CNT1,CNT2), 배선(W1) 및 본딩 패드(BP3')를 포함할 수 있다. 본딩 패드(BP3')는 제1 페리 웨이퍼(PW1)의 상면에 배치되고, 복수의 컨택들(CNT1,CNT2) 및 배선(W1)은 절연층(ILD3)에 수직 방향(VD)을 따라서 배치되어 본딩 패드(BP3')와 제1 로직 회로부(120A)를 연결할 수 있다.
셀 웨이퍼(CW)의 수직 연결 구조는 수직 방향(VD)을 따라서 배치되는 복수의 컨택들(CNT3-CNT7), 복수의 배선들(W2,W3) 및 본딩 패드들(BP1', BP2')을 포함할 수 있다. 본딩 패드(BP1') 및 본딩 패드(BP2')는 셀 웨이퍼(CW)의 하면 및 상면에 각각 배치되고, 복수의 컨택들(CNT3-CNT7) 및 복수의 배선들(W2,W3)은 절연층(ILD1), 기판(10) 및 절연층(ILD2)에 수직 방향(VD)을 따라서 배치되어 본딩 패드(BP1')와 본딩 패드(BP2')를 연결할 수 있다.
제2 페리 웨이퍼(PW2)의 수직 연결 구조는 수직 방향(VD)으로 배치되는 복수의 컨택들(CNT8-CNT10), 배선(W4) 및 본딩 패드(BP4')를 포함할 수 있다. 본딩 패드(BP4')는 제2 페리 웨이퍼(PW2)의 하면에 배치되고, 복수의 컨택들(CNT8-CNT10) 및 배선(W4)은 절연층(ILD4) 및 기판(40)에 수직 방향(VD)을 따라서 배치되어 본딩 패드(BP4')와 외부 접속 패드(PAD)를 연결할 수 있다.
제1 페리 웨이퍼(PW1)의 본딩 패드(BP3')와 셀 웨이퍼(CW)의 본딩 패드(BP1')가 접합되고, 셀 웨이퍼(CW)의 본딩 패드(BP2')와 제2 페리 웨이퍼(PW2)의 본딩 패드(BP4')가 접합되어, 제1 로직 회로부(120A)와 , 외부 접속 패드(PAD)를 연결하는 전기적 경로가 구성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타낸 도면이다.
도 5를 참조하면, 페이지 버퍼 회로(122)가 제2 페리 웨이퍼(PW2)의 셀 영역(CR)에 배치될 수 있다. 본 실시예에서, 페이지 버퍼 회로(122)에 포함된 페이지 버퍼들 각각은 복수의 제1 비트 라인들(BL1)의 하나 및 복수의 제2 비트 라인들(BL2)의 하나에 공통으로 연결될 수 있다.
페이지 버퍼 회로(122)는 제1,제2 비트 라인들(BL1,BL2)이 나열되는 방향인 제1 방향(FD)으로 연장되는 형상을 가지도록 배치될 수 있고, 제1 방향(FD)에서 제1 서브 메모리 셀 어레이(110A) 및 제2 서브 메모리 셀 어레이(110B)와 실질적으로 동일하거나 유사한 길이를 가질 수 있다.
도시하지 않았지만, 주변 회로(도 1의 123)는 제1 페리 웨이퍼(PW1)에서 제1 로우 디코더부(121A)가 배치되지 아니한 영역, 그리고 제2 페리 웨이퍼(PW2)에서 제2 로우 디코더부(121B) 및 페이지 버퍼 회로(122)가 배치되지 아니한 영역에 배치될 수 있다.
제1 페리 웨이퍼(PW1)에 배치되는 제1 로우 디코더부(121A) 및 주변 회로의 일부(미도시)는 제1 로직 회로부(도 2의 120A)를 구성할 수 있다. 제2 페리 웨이퍼(PW2)에 배치되는 제2 로우 디코더부(121B), 페이지 버퍼 회로(122) 및 주변 회로의 나머지(미도시)는 제2 로직 회로부(도 2의 120B)를 구성할 수 있다.
도 6은 도 5에 도시된 반도체 메모리 장치의 예시적인 단면도이다.
도 6을 참조하면, 셀 웨이퍼(CW)는 복수의 제1 비트 라인들(BL1)과 복수의 제2 비트 라인들(BL2)을 연결하는 복수의 수직 배선들(TSV)을 포함할 수 있다. 복수의 제1 비트 라인들(BL1)과 복수의 제2 비트 라인들(BL2)은 일대일로 대응되며, 서로 대응하는 제1 비트 라인(BL1)과 제2 비트 라인(BL2)은 수직 방향(VD)으로 중첩하여 배치될 수 있다. 수직 배선(TSV)은 수직 방향(VD)으로 연장되어 서로 대응하는 제1 비트 라인(BL1)과 제2 비트 라인(BL2)을 연결할 수 있다.
예시적으로, 수직 배선들(TSV)은 복수의 제1 전극층들(20a), 복수의 제1 층간절연층들(22a), 기판(10), 복수의 제2 전극층들(20b) 및 복수의 제2 층간절연층들(22b)을 수직 방향(VD)으로 관통할 수 있다. 도시하지 않았지만, 수직 배선들(TSV)의 외측벽을 감싸는 절연층이 형성되어, 수직 배선들(TSV)과 복수의 제1 전극층들(20a), 기판(10) 및 복수의 제2 전극층들(20b) 간을 절연 분리할 수 있다.
본 실시예에 의하면, 제1 서브 메모리 셀 어레이(110A) 및 제2 서브 메모리 셀 어레이(110B)가 페이지 버퍼들을 공유하므로, 페이지 버퍼의 개수 및 페이지 버퍼 회로의 점유 면적이 감소된다. 또한, 제1 페리 웨이퍼(PW1)에 페이지 버퍼 회로가 배치되지 않으므로 주변 회로 배치에 활용 가능한 제1 페리 웨이퍼(PW1)의 면적을 늘릴 수 있다.
도 7은 본 발명에 따른 반도체 메모리 장치의 제1 서브 메모리 셀 어레이 및 제2 서브 메모리 셀 어레이를 나타낸 단면도로, 제2 방향(SD)에 따라 절취한 단면을 나타낸다.
도 7을 참조하면, 교대로 적층된 제1 전극층들(20a) 및 제1 층간절연층들(22a)을 분할하는 복수의 제1 슬릿들(SLT1)이 마련될 수 있다. 복수의 제1 슬릿들(SLT1) 각각은 제1 방향(FD) 및 수직 방향(VD)에 의해 정의된 평면과 나란한 평판 형태를 가질 수 있다.
인접한 한 쌍의 제1 슬릿들(SLT1) 사이에 배치된 복수의 제1 전극층들(20a), 복수의 제1 층간절연층들(22a) 및 복수의 제1 수직 채널들(CHa)은 하나의 제1 메모리 블록(BLK1)을 구성할 수 있다. 복수의 제1 슬릿들(SLT1)이 제2 방향(SD)을 따라서 나열되어, 제2 방향(SD)을 따라서 복수의 제1 메모리 블록들(BLK1)이 제공될 수 있다.
유사하게, 교대로 적층된 제2 전극층들(20b) 및 제2 층간절연층들(22b)을 메모리 블록 단위로 분할하는 복수의 제2 슬릿들(SLT2)이 마련되어, 제2 서브 메모리 셀 어레이(110B)가 복수의 제2 메모리 블록들(BLK2)로 분할될 수 있다.
소거 동작시, 소스 플레이트(10)에 소거 전압이 인가될 수 있다. 도 1에 도시된 제1 로우 디코더부(121A) 및 제2 로우 디코더부(121B)에 의해서, 복수의 제1 메모리 블록들(BLK1) 및 복수의 제2 메모리 블록들(BLK2) 중 선택된 메모리 블록의 워드 라인들에 소거 허용 전압이 인가되고, 선택되지 않은 나머지 메모리 블록들의 워드 라인들에 소거 허용 전압보다 높은 레벨의 소거 금지 전압이 인가될 수 있다. 이에 따라, 제1 서브 셀 어레이(110A)에 포함된 제1 메모리 블록(BLK1)과 제2 서브 셀 어레이(110B)에 포함된 제2 메모리 블록(BLK2)은 독립적으로 소거될 수 있다.
본 실시예에서와 같이, 전극층들(20a,20b)을 소스 플레이트(10)의 상면 및 하면에 나누어 배치하면, 전극층들을 소스 플레이트(10)의 한쪽 면에만 배치하는 경우와 비교해서, 수직 채널들(CHa,CHb)의 길이를 줄일 수 있다. 이에 따라, 단일 셀 스트링(CSTR1 또는 CSTR2)에 포함된 메모리 셀들의 개수가 감소하고, 단일 메모리 블록(BLK1 또는 BLK2)에 포함된 메모리 셀들의 개수가 감소하여 메모리 블록의 사이즈가 작아질 것이다.
주지된 바와 같이, 반도체 메모리 장치는 복수의 메모리 블록들로 구성되며, 각 메모리 블록은 복수의 페이지(page)들로 이루어져 있다. 반도체 메모리 장치는 쓰기 및 읽기 동작을 페이지 단위로 수행하며, 소거 동작을 메모리 메모리 블록 단위로 수행한다. 각 동작의 속도는 서로 상이한데, 예를 들어 읽기 동작은 약 25us, 쓰기 동작은 약 250us, 소거 동작은 2,000us정도로 각 동작의 속도가 비대칭적이다. 특히, 소거 동작의 속도는 읽기 동작 및 쓰기 동작의 속도에 비해 매우 느리다. 소거 동작 속도는 메모리 블록의 사이즈가 커질수록 저하되며, 느린 소거 동작은 반도체 메모리 장치의 성능 저하의 주요 원인이다.
본 발명의 실시예에 의하면, 메모리 블록의 사이즈를 줄일 수 있으므로 소거 동작 속도를 개선하여 반도체 메모리 장치의 성능을 향상시키는데 기여할 수 있다.
도 8은 본 발명과 관련된 수직 채널의 구조와 본 발명에 따른 수직 채널의 구조를 비교하기 위한 도면으로, 도 8의 (a)는 본 발명과 관련된 수직 채널의 구조를 나타내고, 도 8의 (b)는 본 발명에 따른 수직 채널의 구조를 나타낸다.
도 8의 (a)에 도시된 바와 같이, 모든 전극층들(20)이 소스 플레이트(10)의 한쪽 면 상에만 적층되는 경우, 수직 채널(CH)은 모든 전극층들(20)을 관통하는 긴 길이를 갖게 될 것이다. 이에 따라, 수직 채널(CH) 상에서 감소되는 전류의 크기가 커지게 되어, 셀 전류가 감소되고 데이터 센싱 정확도가 떨어지게 될 것이다. 그리고, 수직 채널(CH) 상부 CD(Critical Dimension)와 하부 CD 차이가 커지게 되어 전극층들(20)의 문턱 전압 산포가 열화될 것이다.
수직 채널(CH)상에서 소모되는 전류를 보상하기 위해서 펌프 회로의 용량을 늘리고, 문턱 전압 산포 열화를 보상하기 위한 튜닝 스킴을 도입하고 있으나, 펌프 회로의 용량을 늘리면 반도체 메모리 장치의 사이즈가 커지게 되고, 튜닝 스킴 개발에 많은 시간과 노력이 요구된다.
도 8의 (b)에 도시된 바와 같이, 본 발명의 실시예들에 의하면 전극층들(20a,20b)이 소스 플레이트(10)의 상면 및 하면에 분산하여 배치되므로, 수직 채널(CHa 또는 CHb)을 소스 플레이트(10)의 상면 상에 적층된 전극층들(20b) 또는 소스 플레이트(10)의 하면 상에 적층된 전극층들(20a)을 관통하는 짧은 길이로 구성할 수 있다. 따라서, 수직 채널(CHa,CHb) 상에서 감소되는 전류의 크기가 작아지게 되어 셀 전류가 증가하므로 데이터 센싱 정확도가 향상된다. 또한, 수직 채널(CHa,CHb) 상부 CD와 하부 CD의 차이가 감소하므로 문턱전압 산포가 개선된다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 10을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 소스 플레이트, 상기 소스 플레이트 하면으로부터 돌출되는 복수의 제1 수직 채널들을 따라서 서로 이격하여 적층된 복수의 제1 워드 라인들, 상기 소스 플레이트 상면으로부터 돌출되는 복수의 제2 수직 채널들 따라서 서로 이격하여 적층된 복수의 제2 워드 라인들을 포함하는 셀 웨이퍼;
    상기 셀 웨이퍼의 하면에 본딩되고 상기 복수의 제1 워드 라인들에 동작 전압을 전달하는 제1 로우 디코더부를 포함하는 제1 페리 웨이퍼;및
    상기 셀 웨이퍼의 상면에 본딩되고 상기 복수의 제2 워드 라인들에 동작 전압을 전달하는 제2 로우 디코더부를 포함하는 제2 페리 웨이퍼;를 포함하는 3차원 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 셀 웨이퍼는 상기 복수의 제1 수직 채널들에 연결된 복수의 제1 비트 라인들 및 상기 복수의 제2 수직 채널들에 연결된 복수의 제2 비트 라인들을 더 포함하고,
    상기 제1 페리 웨이퍼는 상기 복수의 제1 비트 라인들에 연결되는 복수의 제1 페이지 버퍼들을 포함하는 제1 페이지 버퍼 회로부를 더 포함하고,
    상기 제2 페리 웨이퍼는 상기 복수의 제2 비트 라인들에 연결되는 복수의 제2 페이지 버퍼들을 포함하는 제2 페이지 버퍼 회로부를 더 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  3. 제2 항에 있어서, 주변 회로를 더 포함하며,
    상기 주변 회로는 상기 제1 페리 웨이퍼에서 상기 제1 로우 디코더부 및 상기 제1 페이지 버퍼 회로부가 배치되지 아니한 영역, 그리고 상기 제2 페리 웨이퍼에서 상기 제2 로우 디코더부 및 상기 제2 페이지 버퍼 회로부가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 셀 웨이퍼는 상기 복수의 제1 수직 채널들에 연결된 복수의 제1 비트 라인들 및 상기 복수의 제2 수직 채널들에 연결된 복수의 제2 비트 라인들을 더 포함하고,
    상기 제2 페리 웨이퍼는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로를 더 포함하고,
    상기 복수의 페이지 버퍼들 각각은 상기 복수의 제1 비트 라인들의 하나 및 상기 복수의 제2 비트 라인들의 하나에 공통으로 연결되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 복수의 제1 비트 라인들에 각각 연결되고, 상기 복수의 제1 워드 라인들, 상기 소스 플레이트 및 상기 복수의 제2 워드 라인들을 관통하는 복수의 수직 컨택 구조들을 더 포함하며,
    상기 복수의 제1 비트 라인들은 상기 복수의 수직 컨택 구조들을 통해서 상기 복수의 제2 비트 라인들에 각각 연결되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  6. 제4 항에 있어서, 주변 회로를 더 포함하며,
    상기 주변 회로는 상기 제1 페리 웨이퍼에서 상기 제1 로우 디코더부가 배치되지 아니한 영역, 그리고 상기 제2 페리 웨이퍼에서 상기 제2 로우 디코더부 및 상기 페이지 버퍼 회로가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  7. 소스 플레이트, 상기 소스 플레이트의 하면으로부터 수직 방향으로 연장되는 복수의 제1 셀 스트링들을 포함하는 제1 메모리 블록, 상기 소스 플레이트의 상면으로부터 상기 수직 방향으로 연장되는 복수의 제2 셀 스트링들을 포함하는 제2 메모리 블록을 포함하는 셀 웨이퍼;
    상기 셀 웨이퍼의 하면 상에 본딩되며 상기 제1 메모리 블록에 동작 전압을 전달하는 제1 로우 디코더부를 포함하는 제1 페리 웨이퍼; 및
    상기 셀 웨이퍼의 상면 상에 본딩되며 상기 제2 메모리 블록에 동작 전압을 전달하는 제2 로우 디코더부를 포함하는 제2 페리 웨이퍼;를 포함하며,
    상기 제1 메모리 블록과 상기 제2 메모리 블록이 독립적으로 소거되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 셀 웨이퍼는 상기 복수의 제1 셀 스트링들에 연결된 복수의 제1 비트 라인들 및 상기 복수의 제2 셀 스트링들에 연결된 복수의 제2 비트 라인들을 더 포함하고,
    상기 제1 페리 웨이퍼는 상기 복수의 제1 비트 라인들에 연결되는 복수의 제1 페이지 버퍼들을 포함하는 제1 페이지 버퍼 회로부를 더 포함하고,
    상기 제2 페리 웨이퍼는 상기 복수의 제2 비트 라인들에 연결되는 복수의 제2 페이지 버퍼들을 포함하는 제2 페이지 버퍼 회로부를 더 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  9. 제8 항에 있어서, 주변 회로를 더 포함하며,
    상기 주변 회로는 상기 제1 페리 웨이퍼에서 상기 제1 로우 디코더부 및 상기 제1 페이지 버퍼 회로부가 배치되지 아니한 영역, 그리고 상기 제2 페리 웨이퍼에서 상기 제2 로우 디코더부 및 상기 제2 페이지 버퍼 회로부가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  10. 제7 항에 있어서, 상기 셀 웨이퍼는 상기 복수의 제1 셀 스트링들에 연결된 복수의 제1 비트 라인들 및 상기 복수의 제2 셀 스트링들에 연결된 복수의 제2 비트 라인들을 더 포함하고,
    상기 제2 페리 웨이퍼는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로를 더 포함하고,
    상기 복수의 페이지 버퍼들 각각은 상기 복수의 제1 비트 라인들의 하나 및 상기 복수의 제2 비트 라인들의 하나에 공통으로 연결되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 복수의 제1 비트 라인들에 각각 연결되고, 상기 복수의 제1 워드 라인들, 상기 소스 플레이트 및 상기 복수의 제2 워드 라인들을 관통하는 복수의 수직 컨택 구조들을 더 포함하며,
    상기 복수의 제1 비트 라인들은 상기 복수의 수직 컨택 구조들을 통해서 상기 복수의 제2 비트 라인들에 각각 연결되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  12. 제10 항에 있어서, 주변 회로를 더 포함하며,
    상기 주변 회로는 상기 제1 페리 웨이퍼에서 상기 제1 로우 디코더부가 배치되지 아니한 영역, 그리고 상기 제2 페리 웨이퍼에서 상기 제2 로우 디코더부 및 상기 페이지 버퍼 회로가 배치되지 아니한 영역에 배치되는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  13. 소스 플레이트, 상기 소스 플레이트 하부에 배치된 제1 서브 메모리 셀 어레이, 상기 소스 플레이트의 상부에 배치된 제2 서브 메모리 셀 어레이를 포함하는 셀 웨이퍼;
    상기 셀 웨이퍼의 하면 상에 본딩되며 상기 제1 서브 메모리 셀 어레이에 동작 전압을 전달하는 제1 로직 회로부를 포함하는 제1 페리 웨이퍼; 및
    상기 셀 웨이퍼의 상면 상에 본딩되며 상기 제2 서브 메모리 셀 어레이에 동작 전압을 전달하는 제2 로직 회로부를 포함하는 제2 페리 웨이퍼;를 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 제1 로직 회로부 및 상기 제2 로직 회로부에 연결되고 외부 장치와의 인터페이스를 위한 복수의 외부 접속 패드들을 더 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
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