KR20220052749A - 수직형 구조를 갖는 메모리 장치 - Google Patents

수직형 구조를 갖는 메모리 장치 Download PDF

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박상우
채동혁
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Abstract

일 실시예는 수직형 구조를 갖는 메모리 장치에 관한 것으로, 셀 웨이퍼에 마련되며 제1 방향으로 신장되는 복수의 워드 라인들 및 제2 방향으로 신장되는 복수의 비트 라인들이 배열된 메모리 셀 어레이; 상기 메모리 셀 어레이를 제어하며 페이지 버퍼 저전압 회로, 페이지 버퍼 고전압 회로, 로우 디코더 회로 및 주변 회로를 포함하는 로직 회로;를 포함하며, 상기 페이지 버퍼 저전압 회로는 상기 셀 웨이퍼와 수직 방향으로 중첩되는 제1 페리 웨이퍼에 배치되고, 상기 페이지 버퍼 고전압 회로, 상기 로우 디코더 회로 및 상기 주변 회로는 상기 셀 웨이퍼 및 상기 제1 페리 웨이퍼와 상기 수직 방향으로 중첩되는 제2 페리 웨이퍼에 배치된다.

Description

수직형 구조를 갖는 메모리 장치{MEMORY DEVICE HAVING VERTICAL STRUCTURE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 수직형 구조를 갖는 메모리 장치에 관한 것이다.
메모리 장치는 저장된 데이터에 따라 상이한 상태를 가지는 메모리 셀들을 포함한다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 억세스(access)될 수 있고, 메모리 장치는 워드 라인 및 비트 라인을 제어함으로써 메모리 셀을 억세스하도록 구성된 회로를 포함할 수 있다. 뿐만 아니라, 메모리 장치는 외부로부터 요청된 동작, 예컨대 데이터의 기입(write)이나 독출(read) 등을 수행하도록 구성된 회로들을 포함할 수 있다. 메모리 장치의 집적도를 높이기 위해서는 상기 회로들의 배치에 사용되는 레이아웃 면적을 줄일 필요가 있다.
본 발명의 실시예들은 집적도 향상에 기여할 수 있는 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 수직형 구조를 갖는 메모리 장치는, 셀 웨이퍼에 마련되며 제1 방향으로 신장되는 복수의 워드 라인들 및 제2 방향으로 신장되는 복수의 비트 라인들이 배열된 메모리 셀 어레이; 상기 메모리 셀 어레이를 제어하며 페이지 버퍼 저전압 회로, 페이지 버퍼 고전압 회로, 로우 디코더 회로 및 주변 회로를 포함하는 로직 회로;를 포함하며, 상기 페이지 버퍼 저전압 회로는 상기 셀 웨이퍼와 수직 방향으로 중첩되는 제1 페리 웨이퍼에 배치되고, 상기 페이지 버퍼 고전압 회로, 상기 로우 디코더 회로 및 상기 주변 회로는 상기 셀 웨이퍼 및 상기 제1 페리 웨이퍼와 상기 수직 방향으로 중첩되는 제2 페리 웨이퍼에 배치된다.
본 발명의 일 실시예에 따른 수직형 구조를 갖는 메모리 장치는, 메모리 셀 어레이를 포함하는 셀 웨이퍼; 복수의 제1 트랜지스터들을 포함하며 상기 메모리 셀 어레이를 제어하는 제1 로직 회로를 포함하는 제1 페리 웨이퍼; 및 복수의 제2 트랜지스터들을 포함하며 상기 메모리 셀 어레이를 제어하는 복수의 제2 로직 회로를 포함하는 제2 페리 웨이퍼;를 포함하며, 상기 제1 트랜지스터들의 게이트 절연층 두께의 종류가 상기 제2 트랜지스터들의 게이트 절연층 두께의 종류보다 적다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이를 제어하는 회로들을 수직 방향으로 적층되는 제1 페리 웨이퍼 및 제2 페리 웨이퍼에 균일하게 분산하여 배치할 수 있으므로 상기 회로들의 배치에 사용되는 레이아웃 면적을 줄여 집적도 향상에 기여할 수 있다.
본 발명의 실시예들에 의하면, 제1 페리 웨이퍼에는 적은 수의 공정 스텝으로 제작 가능하고 비교적 저가의 재료를 사용해도 성능 유지가 가능한 페이지 버퍼 저전압 회로만 배치되고, 제작에 많은 수의 공정 스텝이 필요하고 고가의 재료를 사용해야 성능 유지가 가능한 회로들은 제2 페리 웨이퍼에 배치되므로, 많은 공정 스텝을 필요로 하고 고가의 재료를 사용해야 성능 유지가 가능한 회로들을 제1 페리 웨이퍼 및 제2 페리 웨이퍼에 나누어 배치하는 경우와 비교해서, 메모리 장치의 제작에 필요한 시간 및 비용을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 메모리 장치의 개략적인 단면도이다.
도 3은 도 2b에 도시된 메모리 장치의 예시적인 단면도이다.
도 4는 셀 웨이퍼의 메모리 셀 어레이의 배치를 나타낸 예시적인 평면도이다.
도 5는 제1 페리 웨이퍼의 페이지 버퍼 저전압 회로의 배치를 나타낸 예시적인 평면도이다.
도 6 내지 도 8, 도 10 내지 도 12 및 도 14는 제2 페리 웨이퍼의 패스 트랜지스터 회로 및 페이지 버퍼 고전압 회로의 배치를 나타낸 예시적인 평면도들이다.
도 9는 도 8에 도시된 한 쌍의 페이지 버퍼 고전압 그룹들과 이들에 대응하는 하나의 페이지 버퍼 저전압 그룹의 배치를 나타낸 도면이다.
도 13은 도 12에 도시된 하나의 페이지 버퍼 고전압 그룹과 이에 대응하는 하나의 페이지 버퍼 저전압 그룹의 배치를 나타낸 도면이다.
도 15a는 본 발명과 관련된 메모리 장치의 배치를 나타낸 도면이고, 도 15b는 본 발명에 따른 메모리 장치의 배치를 나타낸 도면이다.
도 16은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 17은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 제어하기 위한 로직 회로를 포함할 수 있다. 로직 회로는 로우 디코더 회로(120), 페이지 버퍼 회로(130) 및 주변 회로(PERI circuit, 140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 예시적으로, 메모리 셀은 비휘발성 메모리 셀일 수 있으며, 보다 상세하게 메모리 셀은 차지 트랩 디바이스(charge trap device) 기반의 비휘발성 메모리 셀일 수 있다.
메모리 블록들(BLK) 각각은 복수의 워드 라인들(WL)을 통해서 로우 디코더 회로(120)에 연결될 수 있다. 로우 디코더 회로(120)는 주변 회로(140)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중에서 어느 하나를 선택할 수 있다.
로우 디코더 회로(120)는 주변 회로(140)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 워드 라인들(WL)에 전달할 수 있다. 동작 전압(X_V)을 전달하기 위하여, 로우 디코더 회로(120)는 메모리 블록들의 워드 라인들(WL)에 각각 연결되는 복수의 패스 트랜지스터들로 이루어진 패스 트랜지스터 회로(121)를 포함할 수 있다.
페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어 신호(PB_C)를 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
페이지 버퍼 회로(130)는 페이지 버퍼 고전압 회로(131) 및 페이지 버퍼 저전압 회로(132)를 포함할 수 있다. 페이지 버퍼 고전압 회로(131)는 복수의 비트 라인들(BL)과 복수의 연결 라인들(BLCM) 사이에 연결되는 복수의 페이지 버퍼 고전압 유닛들(HV)을 포함할 수 있다.
페이지 버퍼 저전압 회로(132)는 복수의 연결 라인들(BLCM)을 통해서 복수의 페이지 버퍼 고전압 유닛들(HV)에 연결되는 복수의 페이지 버퍼 저전압 유닛들(LV)을 포함할 수 있다. 페이지 버퍼 저전압 유닛(LV)은 래치(미도시)를 포함할 수 있다. 페이지 버퍼 저전압 유닛(LV)은 래치에 저장된 데이터에 기반하여 센싱 노드에 전압을 인가할 수 있다. 센싱 노드에 인가되는 전압은 페이지 버퍼 고전압 유닛(HV)을 통해서 대응하는 비트 라인(BL)에 전달될 수 있다. 페이지 버퍼 저전압 유닛(LV)은 페이지 버퍼 고전압 유닛(HV)을 통해서 비트 라인(BL)으로부터 센싱 노드에 전달되는 전압들에 기반하여 래치를 수행할 수 있다.
주변 회로(140)는 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 메모리 장치의 개략적인 단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 셀 웨이퍼(CW), 셀 웨이퍼(CW) 상에 본딩된 제1 페리 웨이퍼(PW1), 제1 페리 웨이퍼(PW1) 상에 본딩된 제2 페리 웨이퍼(PW2)를 포함할 수 있다. 셀 웨이퍼(CW)와 제1 페리 웨이퍼(PW1), 제1 페리 웨이퍼(PW1)와 제2 페리 웨이퍼(PW2)는 하이브리드 본딩 기술에 의해 서로 본딩될 수 있다.
이해를 돕기 위하여, 도 2a에는 셀 웨이퍼(CW)의 상면과 제1 페리 웨이퍼(PW1)의 하면이 서로 분리되고, 제1 페리 웨이퍼(PW1)의 상면과 제2 페리 웨이퍼(PW2)의 하면이 서로 분리된 것으로 도시되어 있으나, 셀 웨이퍼(CW)의 상면과 제1 페리 웨이퍼(PW1)의 하면이 서로 접하고, 제1 페리 웨이퍼(PW1)의 상면과 제2 페리 웨이퍼(PW2)의 하면이 서로 접하는 것으로 이해되어야 할 것이다.
메모리 셀 어레이(110)는 셀 웨이퍼(CW)에 배치되고, 페이지 버퍼 저전압 회로(132)는 제1 페리 웨이퍼(PW1)에 배치될 수 있다. 로우 디코더 회로(120), 페이지 버퍼 고전압 회로(131) 및 주변 회로(140)는 제2 페리 웨이퍼(PW2)에 배치될 수 있다.
한편, 제1 페리 웨이퍼(PW1)와 제2 페리 웨이퍼(PW2)의 본딩 순서는 변경될 수 있다. 도 2b에 도시된 바와 같이, 셀 웨이퍼(CW) 상에 제2 페리 웨이퍼(PW2)가 본딩되고, 제2 페리 웨이퍼(PW2) 상에 제1 페리 웨이퍼(PW1)가 본딩될 수도 있다.
메모리 셀 어레이(110)와 직접적으로 인터페이싱되는 페이지 버퍼 고전압 회로(131) 및 로우 디코더 회로(120)를 포함하는 제2 페리 웨이퍼(PW2)를 셀 웨이퍼(CW)에 본딩하는 경우, 메모리 셀 어레이(110)와 로우 디코더 회로(120)를 연결하는 배선들 및 메모리 셀 어레이(110)와 페이지 버퍼 고전압 회로(131)를 연결하는 배선들의 길이를 짧게 구성할 수 있다.
이하, 첨부된 도면들에서 기판의 상면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향 및 비트 라인들의 나열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 및 워드 라인들의 나열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 예시적인 단면도이다.
도 3을 참조하면, 셀 웨이퍼(CW)는 제1 기판(10) 및 제1 기판(10) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다.
제1 기판(10)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 제1 기판(10)은 다결정층 또는 에피택셜층으로 제공될 수 있다.
전극층들(20)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(20) 중 최하부로부터 적어도 하나는 소스 선택 라인(source select line)을 구성할 수 있다. 전극층들(20) 중 최상부로부터 적어도 하나는 드레인 선택 라인(drain select line)을 구성할 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극층들(20)은 워드 라인들(word lines)을 구성할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다.
메모리 장치는 제1 방향(FD)을 따라서 교대로 배치되는 복수의 슬리밍 영역들(SR) 및 복수의 셀 영역들(CR)을 포함할 수 있다.
전극층(20)은 슬리밍 영역들(SR)의 적어도 하나에서 상부에 위치한 다른 전극층(20)에 의해 노출되는 패드부(LP)를 가질 수 있다. 전극층들(20)의 패드부들(LP)은 복수의 슬리밍 영역들(SR)에 분산하여 배치될 수 있다. 각 슬리밍 영역(SR)에서 패드부들(LP)이 서로 스태거(stagger)되어 계단 구조가 형성될 수 있다.
셀 영역들(CR)에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인이 수직 채널(CH)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 워드 라인이 수직 채널(CH)을 감싸는 부분에는 메모리 셀이 구성될 수 있다. 드레인 선택 라인이 수직 채널(CH)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(cell string)을 구성할 수 있다.
교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함하는 적층체 상에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 나열될 수 있다. 비트 라인(BL)은 비트 라인 컨택(BLC)을 통해서 수직 채널(CH)에 연결될 수 있다.
도시하지 않았지만, 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 분할하는 복수의 슬릿들이 마련될 수 있다. 복수의 슬릿들에 의해서 메모리 셀들이 블록 단위로 분할될 수 있다.
셀 웨이퍼(CW)는 일측면에 복수의 제1 본딩 패드들(PAD1)을 포함할 수 있다. 비트 라인들(BL) 각각은 컨택(CNT11)을 통해서 대응하는 제1 본딩 패드(PAD1)에 연결될 수 있다. 전극층들(20) 각각은 컨택들(CNT12,CNT13) 및 배선(M11)을 통해서 대응하는 제1 본딩 패드(PAD1)에 연결될 수 있다.
제1 페리 웨이퍼(PW1)는 제2 기판(12) 및 제2 기판(12) 하부에 마련된 제1 로직 회로(LOGIC 1)를 포함할 수 있다.
제2 기판(12)은 단결정 반도체막일 수 있다. 예를 들어, 제2 기판(12)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
제1 로직 회로(LOGIC 1)는 페이지 버퍼 저전압 회로(132)를 구성할 수 있다. 페이지 버퍼 저전압 회로(132)는 복수의 제1 트랜지스터들(TR1)을 포함할 수 있다. 제1 트랜지스터(TR1)는 제2 기판(12)의 하면 상에 배치된 게이트 절연층(Gox1), 게이트 절연층(Gox1) 아래에 배치된 게이트 전극(GE1), 게이트 전극(GE1) 양측 제2 기판(12)의 활성 영역에 마련된 정션들(Jn11,Jn12)을 포함할 수 있다. 정션들(Jn11,Jn12)은 제2 기판(12)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn11,Jn12)의 하나는 제1 트랜지스터(TR1)의 소스 영역으로 이용되고 나머지 하나는 제1 트랜지스터(TR1)의 드레인 영역으로 이용될 수 있다.
제1 페리 웨이퍼(PW1)는 제2 페리 웨이퍼(CW2)와 본딩되는 하면에 복수의 제2 본딩 패드들(PAD2)을 구비할 수 있다. 제2 본딩 패드들(PAD2) 각각은 복수의 컨택들(CNT21,CNT22,CNT23) 및 배선들(M21,M22)을 통해서 제1 로직 회로(LOGIC 1)에 연결될 수 있다.
제1 페리 웨이퍼(PW1)의 배선들(M21,M22)은 상대적으로 비저항이 높지만 가격이 저렴한 재료, 예를 들어 텅스텐(W)을 이용하여 구성될 수 있다. 페이지 버퍼 저전압 회로(132)에 연결되는 배선의 개수가 적어 배선의 선폭을 크게 형성하는 것이 가능하므로, 비저항이 높은 재료로 배선들(M21,M22)을 구성하더라도 RC 딜레이로 인해 페이지 버퍼 저전압 회로(132)의 기능 오류가 초래될 가능성이 낮다. 따라서, 비저항이 높지만 가격이 저렴한 재료로 배선들(M21,M22)을 형성할 수 있다.
제2 페리 웨이퍼(PW2)는 제3 기판(14) 및 제3 기판(14) 상에 마련된 제2 로직 회로(LOGIC 2)를 포함할 수 있다. 제3 기판(14)은 제2 기판(12)과 동일한 물질로 구성될 수 있다.
제2 로직 회로(LOGIC 2)는 로우 디코더 회로(120), 페이지 버퍼 고전압 회로(131) 및 주변 회로(140)를 포함할 수 있다. 로우 디코더 회로(120), 페이지 버퍼 고전압 회로(131) 및 주변 회로(140)는 복수의 제2 트랜지스터들(TR2)를 포함할 수 있다.
제2 트랜지스터들(TR2) 각각은 제3 기판(14) 상에 배치된 게이트 절연층(Gox2), 게이트 절연층(Gox2) 상에 배치된 게이트 전극(GE2), 게이트 전극(GE2) 양측 제3 기판(14)의 활성 영역에 마련된 정션들(Jn21,Jn22)을 포함할 수 있다. 정션들(Jn21,Jn22)은 제3 기판(14)의 활성 영역에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 정션들(Jn21,Jn22)의 하나는 제2 트랜지스터(TR2)의 소스 영역으로 이용되고, 나머지 하나는 제2 트랜지스터(TR2)의 드레인 영역으로 이용될 수 있다.
제1 트랜지스터들(TR1)의 게이트 절연층(Gox1)의 두께의 종류는 제2 트랜지스터들(TR2)의 게이트 절연층(Gox2)의 두께의 종류보다 적다.
구체적으로, 페이지 버퍼 저전압 회로(132)를 구성하는데 저전압 트랜지스터(low voltage transistor)가 사용되고, 박막 트랜지스터(thin film transistor) 및 고전압 트랜지스터(high voltage transistor)는 사용되지 않을 수 있다. 한편, 로우 디코더 회로(120) 및 주변 회로(140)를 구성하는데 박막 트랜지스터, 저전압 트랜지스터 및 고전압 트랜지스터가 사용될 수 있고, 페이지 버퍼 고전압 회로(131)를 구성하는데 고전압 트랜지스터가 사용될 수 있다. 박막 트랜지스터의 게이트 절연층, 저전압 트랜지스터의 게이트 절연층 및 고전압 트랜지스터의 게이트 절연층은 서로 다른 두께를 가질 수 있다. 예시적으로, 버퍼 저전압 회로(132)를 구성하는 제1 트랜지스터들(TR1)의 게이트 절연층들(Gox1)의 두께 종류는 한 가지일 수 있고, 로우 디코더 회로(120), 페이지 버퍼 고전압 회로(131) 및 주변 회로(140)를 구성하는 제2 트랜지스터들(TR2)의 게이트 절연층들(Gox2)의 두께 종류는 세 가지일 수 있다.
제2 페리 웨이퍼(PW2)는 셀 웨이퍼(CW1)와 본딩되는 하면에 제1 본딩 패드들(PAD1)에 각각 본딩되는 복수의 제3 본딩 패드들(PAD3)을 구비할 수 있다. 제3 본딩 패드들(PAD3) 각각은 컨택들(CNT31,CNT32) 및 배선(M31)을 통해서 제2 로직 회로(LOGIC 2)에 연결될 수 있다.
제2 페리 웨이퍼(PW2)는 제1 페리 웨이퍼(PW1)와 본딩되는 상면에 제2 본딩 패드들(PAD2)에 각각 본딩되는 복수의 제4 본딩 패드들(PAD4)을 구비할 수 있다. 제4 본딩 패드들(PAD4) 각각은 복수의 컨택들(CNT33,CNT34,CNT35) 및 배선들(M32,M33)을 통해서 제2 로직 회로(LOGIC2)에 연결될 수 있다.
제2 페리 웨이퍼(PW2)의 배선들(M31,M32,M33)은 제1 페리 웨이퍼(PW1)의 배선들(M21,M22)보다 낮은 비저항을 갖는 물질, 예를 들어 알루미늄(Al), 구리(Cu) 등으로 구성될 수 있다.
메모리 용량을 늘리기 위해 워드 라인들의 적층 개수를 늘림에 따라 워드 라인들과 로우 디코더 회로(120)를 연결하는 배선의 개수도 늘어나게 되어 워드 라인들과 로우 디코더 회로(120)를 연결하는 배선의 피치가 미세화되고 있다. 고집적화로 비트 라인들(BL)이 미세 피치화됨에 따라서 비트 라인들(BL)과 페이지 버퍼 고전압 회로(131)를 연결하는 배선의 피치가 미세화되고 있다. 이에 따라, 로우 디코더 회로(120) 및 페이지 버퍼 고전압 회로(131)에 연결되는 배선들에서 발생하는 RC 딜레이가 증가하여 제2 로직 회로(LOGIC 2)의 기능 오류가 발생할 가능성이 커지고 있다. RC 딜레이로 인한 제2 로직 회로(LOGIC 2)의 기능 오류를 방지하기 위하여, 가격이 높지만 비저항이 낮은 물질로 배선들(M31,M32,M33)을 형성할 수 있다.
본 실시예와 다르게, 미세 피치의 배선을 요구하는 회로들이 제1 페리 웨이퍼와 제2 페리 웨이퍼에 나누어 배치되는 경우, RC 딜레이로 인한 기능 오류를 방지하기 위해서는 제1 페리 웨이퍼의 배선과 제2 페리 웨이퍼의 배선을 모두 낮은 비저항을 갖는 고가의 재료를 이용하여 형성해야 하므로, 메모리 장치의 제작 비용이 상승하여 가격 경쟁력이 떨어질 것이다. 본 실시예에 의하면, 미세 피치의 배선을 요구하는 회로들이 제2 페리 웨이퍼(PW2)에만 배치되고 제1 페리 웨이퍼(PW1)에는 미세 피치의 배선을 요구하지 않는 페이지 버퍼 저전압 회로(132)만 배치되므로 제1 페리 웨이퍼(PW1)의 제작 비용을 낮출 수 있다.
한편, 단일 웨이퍼에 서로 다른 두께의 게이트 절연층을 형성하기 위한 방법으로, 기판 상에 두꺼운 게이트 절연층을 형성하고, 얇은 게이트 절연층 형성 영역에 마련된 두꺼운 게이트 절연층을 제거하고, 얇은 두께의 게이트 절연층을 추가로 형성하는 방법이 사용될 수 있다. 얇은 게이트 절연층 형성 영역에 마련된 두꺼운 게이트 절연층을 제거하기 위해서는 얇은 게이트 절연층 형성 영역을 노출하는 마스크 패턴을 형성하는 공정, 마스크 패턴에 의해 노출된 두꺼운 게이트 절연층을 제거하는 식각 공정, 식각 후 남아있는 마스크 패턴을 제거하는 스트립 공정 등이 요구될 것이다. 단일 웨이퍼에 형성해야 하는 게이트 절연층 두께의 종류가 많을 수록 웨이퍼 제작에 필요한 단계들이 늘어나게 되어, 제작 시간 및 제작 비용이 늘어나고 제작 과정에서 불량이 발생할 확률이 커질 수 있다.
본 실시예와 다르게, 제2 페리 웨이퍼 뿐만 아니라 제1 페리 웨이퍼도 고전압 트랜지스터, 저전압 트랜지스터 및 박막 트랜지스터 모두를 포함하도록 회로를 구성할 경우, 제1 페리 웨이퍼에 형성해야 하는 게이트 절연층 두께의 종류가 많아지게 되어 제1 웨이퍼의 제작에 많은 비용 및 시간이 소모될 것이다.
본 실시예에 의하면, 제1 페리 웨이퍼(PW1)에 저전압 트랜지스터만을 포함하는 페이지 버퍼 저전압 회로(132)만 배치되고, 고전압 트랜지스터 및 박막 트랜지스터를 포함하는 회로들은 제1 페리 웨이퍼(PW1)에 배치되지 않아 1 페리 웨이퍼에 형성해야 하는 게이트 절연층 두께의 종류가 적으므로, 제1 페리 웨이퍼(PW1)의 제작에 소모되는 시간 및 비용을 줄일 수 있다.
도 4는 셀 웨이퍼(CW)의 메모리 셀 어레이(110) 배치를 나타낸 예시적인 평면도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 제1 메모리 그룹(MG1) 내지 제4 메모리 그룹(MG4)으로 분리될 수 있다. 제1 메모리 그룹(MG1)과 제2 메모리 그룹(MG2)은 제1 슬리밍 영역(SR1)의 제1 방향(FD) 양측에 배치될 수 있고, 제3 메모리 그룹(MG3)과 제4 메모리 그룹(MG4)은 제2 슬리밍 영역(SR2)의 제1 방향(FD) 양측에 배치될 수 있다.
이와 같이, 메모리 셀 어레이(110)는 슬리밍 영역 개수의 두 배의 메모리 그룹들(MG1 내지 MG4)로 분리되며, 두 개의 메모리 그룹들은 쌍을 이루어 대응되는 하나의 슬리밍 영역의 제1 방향(FD) 양측에 각각 배치될 수 있다.
도시하지 않았지만, 제1 메모리 그룹(MG1) 내지 제4 메모리 그룹(MG4) 각각은 복수개의 비트 라인들을 포함할 수 있다.
도 5는 제1 페리 웨이퍼(PW1)의 페이지 버퍼 저전압 회로(132) 배치를 나타낸 예시적인 평면도이다.
도 5를 참조하면, 페이지 버퍼 저전압 회로(132)는 매트릭스 형태로 배열된 복수의 페이지 버퍼 저전압 유닛들(LV)을 포함할 수 있다. 페이지 버퍼 저전압 회로(132)의 행의 개수는 데이터 입출력 핀의 개수와 동일할 수 있다. 예시적으로, 데이터 입출력 핀이 8개인 경우 페이지 버퍼 저전압 회로(132)는 8개의 행(row)으로 구성될 수 있고, 페이지 버퍼 저전압 회로(132)의 각 열(column)에는 8개의 페이지 버퍼 저전압 유닛들(LV)이 배치될 수 있다.
다만, 본 실시예가 이로 한정되는 것은 아니고, 페이지 버퍼 저전압 회로(132)의 행의 개수와 데이터 입출력 핀의 개수가 다른 경우에도 적용될 수 있다. 본 명세서에서, 행의 개수는 스테이지(stage) 개수와 동일한 개념인 것으로 사용될 것이다.
페이지 버퍼 저전압 회로(132)는 제1 내지 제8 페이지 버퍼 저전압 그룹(PB LV Group 1 내지 PB LV Group 8)으로 분리될 수 있다. 이러한 경우, 페이지 버퍼 저전압 회로(132)에 포함된 복수의 페이지 버퍼 저전압 유닛들(LV)이 8개의 페이지 버퍼 저전압 그룹(PB LV Group 1 내지 PB LV Group 8)으로 그룹화된 것으로 이해될 수 있다.
제2 방향(SD)을 따라서 일렬로 배치되는 제1 페이지 버퍼 저전압 그룹(PB LV Group 1)과 제2 페이지 버퍼 저전압 그룹(PB LV Group 2)은 제1 메모리 그룹(도 4의 MG1)에 대응되고, 제1 메모리 그룹(도 4의 MG1)과 수직 방향(VD)으로 중첩될 수 있다. 제2 방향(SD)을 따라서 일렬로 배치되는 제3 페이지 버퍼 저전압 그룹(PB LV Group 3)과 제4 페이지 버퍼 저전압 그룹(PB LV Group 4)은 제2 메모리 그룹(도 4의 MG2)에 대응되고, 제2 메모리 그룹(도 4의 MG2)과 수직 방향(VD)으로 중첩될 수 있다.
제2 방향(SD)을 따라서 일렬로 배치되는 제5 페이지 버퍼 저전압 그룹(PB LV Group 5)과 제6 페이지 버퍼 저전압 그룹(PB LV Group 6)은 제3 메모리 그룹(도 4의 MG3)에 대응되고, 제3 메모리 그룹(도 4의 MG3)과 수직 방향(VD)으로 중첩될 수 있다. 제2 방향(SD)을 따라서 일렬로 배치되는 제7 페이지 버퍼 저전압 그룹(PB LV Group 7)과 제8 페이지 버퍼 저전압 그룹(PB LV Group 8)은 제4 메모리 그룹(도 4의 MG4)에 대응되고, 제4 메모리 그룹(도 4의 MG4)과 수직 방향(VD)으로 중첩될 수 있다.
페이지 버퍼 저전압 회로(132)의 페이지 버퍼 저전압 유닛들(LV)이 8개의 스테이지로 구성되고, 하나의 메모리 그룹에 대응하여 2개의 페이지 버퍼 저전압 그룹들이 제2 방향(SD)을 따라서 일렬로 배치되는 경우, 하나의 페이지 버퍼 저전압 그룹은 4개의 스테이지로 구성될 수 있다.
비록, 본 실시예에서는 페이지 버퍼 저전압 회로(132)가 메모리 그룹 개수의 두 배의 페이지 버퍼 저전압 그룹들로 분리된 경우를 나타내나, 이에 한정되는 것은 아니다. 페이지 버퍼 저전압 회로(132)는 메모리 그룹 개수의 N(N은 자연수)배의 페이지 버퍼 저전압 그룹으로 분리될 수 있다. 이러한 경우, N개의 페이지 버퍼 저전압 그룹이 하나의 메모리 그룹에 대응하고, 대응하는 하나의 메모리 그룹과 수직 방향(VD)으로 중첩되는 위치에서 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.
도 4를 참조로 설명한 바와 같이, 메모리 셀 어레이(110)가 슬리밍 영역 개수의 두 배의 메모리 그룹들로 분리되며, 두 개의 메모리 그룹들이 쌍을 이루어 대응되는 하나의 슬리밍 영역의 제1 방향(FD) 양측에 각각 배치되므로, 페이지 버퍼 저전압 회로(132)는 슬리밍 영역 개수의 2N배의 페이지 버퍼 저전압 그룹으로 분리되고, 2N개의 페이지 버퍼 저전압 그룹들이 대응하는 하나의 슬리밍 영역의 제1 방향(FD) 양측에 N개씩 배치되는 것으로 볼 수 있다.
이하, 도 6 내지 도 14를 참조로 제2 페리 웨이퍼의 패스 트랜지스터 회로 및 페이지 버퍼 고전압 회로의 다양한 배치 형태를 설명할 것이다.
도 6 내지 도 8, 도 10 내지 도 12 및 도 14는 제2 페리 웨이퍼(PW2)의 패스 트랜지스터 회로(121) 및 페이지 버퍼 고전압 회로(131) 배치를 나타낸 예시적인 평면도들이고, 도 9는 도 8에 도시된 한 쌍의 페이지 버퍼 고전압 그룹들과 이들에 대응하는 하나의 페이지 버퍼 저전압 그룹의 배치를 나타낸 도면이고, 도 13은 도 12에 도시된 하나의 페이지 버퍼 고전압 그룹과 이에 대응하는 하나의 페이지 버퍼 저전압 그룹의 배치를 나타낸 도면이다.
도 6을 참조하면, 패스 트랜지스터 회로(121)는 제1 내지 제8 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 8)으로 분리될 수 있다. 이러한 경우, 패스 트랜지스터 회로(121)에 포함된 복수의 패스 트랜지스터들이 8개의 패스 트랜지스터 그룹들(PASS TR Group 1 내지 PASS TR Group 8)로 분리된 것으로 이해될 수 있다.
제1 슬리밍 영역(SR1) 및 제2 슬리밍 영역(SR2)에 워드 라인들의 패드 영역들(도 3의 LP)이 위치할 수 있다. 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)은 제1 슬리밍 영역(SR1)과 인접한 위치에 배치되며, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 패스 트랜지스터들은 제1 슬리밍 영역(SR1)에 배치된 패드 영역들에 각각 연결될 수 있다. 본 실시예에서, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)은 제1 슬리밍 영역(SR1)을 중심으로 워드 라인들의 나열 방향인 제2 방향(SD)을 따라서 지그재그 형태로 배열된다.
제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)은 제2 슬리밍 영역(SR2)과 인접한 위치에 배치되며, 제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)의 패스 트랜지스터들은 제2 슬리밍 영역(SR2)에 배치된 패드 영역들(도 3의 LP)에 각각 연결될 수 있다. 본 실시예에서, 제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)은 제2 슬리밍 영역(SR2)을 중심으로 워드 라인들의 나열 방향인 제2 방향(SD)을 따라서 지그재그 형태로 배열된다.
비록, 본 실시예에서는 패스 트랜지스터 회로(121)가 슬리밍 영역 개수의 4배의 패스 트랜지스터 그룹으로 분리되는 경우를 나타내나, 이에 한정되는 것은 아니다. 패스 트랜지스터 회로(121)는 페이지 버퍼 저전압 그룹의 개수와 동일한 개수, 즉 슬리밍 영역 개수의 2N배의 패스 트랜지스터 그룹으로 분리될 수 있다.
페이지 버퍼 고전압 회로(131)는 페이지 버퍼 저전압 그룹 개수와 동일한 개수의 페이지 버퍼 고전압 그룹(PB HV Group 1 내지 PB HV Group 8)으로 분리될 수 있고, 각 페이지 버퍼 고전압 그룹은 대응하는 하나의 페이지 버퍼 저전압 그룹과 수직 방향(VD)으로 중첩하여 배치될 수 있다. 이러한 경우, 페이지 버퍼 고전압 그룹의 스테이지 개수는 하나의 페이지 버퍼 저전압 그룹의 스테이지 개수와 동일할 수 있다.
본 실시예는, 페이지 버퍼 고전압 회로(131)가 제1 내지 제8 페이지 버퍼 저전압 그룹(PB LV Group 1 내지 PB HV Group 8)에 각각 대응하여 제1 내지 제8 페이지 버퍼 고전압 그룹(PB HV Group 1 내지 PB HV Group 8)으로 분리된 경우를 나타낸다.
제1,제2 페이지 버퍼 고전압 그룹(PB HV Group 1,2)은 제1 메모리 그룹(도 4의 MG1)의 비트 라인들에 연결될 수 있다. 제1 페이지 버퍼 고전압 그룹(PB HV Group 1)은 연결 라인들을 통해서 제1 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 1)에 연결될 수 있고, 제2 페이지 버퍼 고전압 그룹(PB HV Group 2)은 연결 라인들을 통해서 제2 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 2)에 연결될 수 있다.
제3,제4 페이지 버퍼 고전압 그룹(PB HV Group 3,4)은 제2 메모리 그룹(도 4의 MG2)의 비트 라인들에 연결될 수 있다. 제3 페이지 버퍼 고전압 그룹(PB HV Group 3)은 연결 라인들을 통해서 제3 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 3)에 연결될 수 있고, 제4 페이지 버퍼 고전압 그룹(PB HV Group 4)은 연결 라인들을 통해서 제4 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 4)에 연결될 수 있다.
제5,제6 페이지 버퍼 고전압 그룹(PB HV Group 5,6)은 제3 메모리 그룹(도 4의 MG3)의 비트 라인들에 연결될 수 있다. 제5 페이지 버퍼 고전압 그룹(PB HV Group 5)은 연결 라인들을 통해서 제5 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 5)에 연결될 수 있고, 제6 페이지 버퍼 고전압 그룹(PB HV Group 6)은 연결 라인들을 통해서 제6 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 6)에 연결될 수 있다.
제7,제8 페이지 버퍼 고전압 그룹(PB HV Group 7,8)은 제4 메모리 그룹(도 4의 MG4)의 비트 라인들에 연결될 수 있다. 제7 페이지 버퍼 고전압 그룹(PB HV Group 7)은 연결 라인들을 통해서 제7 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 7)에 연결될 수 있고, 제8 페이지 버퍼 고전압 그룹(PB HV Group 8)은 연결 라인들을 통해서 제8 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 8)에 연결될 수 있다.
제1 페이지 버퍼 고전압 그룹(PB HV Group 1)은 제1 메모리 그룹(도 4의 MG1) 및 제1 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 1)과 수직 방향(VD)으로 중첩되며, 비트 라인들이 나열되는 방향인 제1 방향(FD)으로 긴 형태로 배치될 수 있다. 제1 페이지 버퍼 고전압 그룹(PB HV Group 1)의 제1 방향(FD) 길이는 제1 메모리 그룹(도 4의 MG1)의 제1 방향(FD) 길이 및 제1 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 1)의 제1 방향(FD) 길이와 실질적으로 동일할 수 있다.
제2 내지 제 8 페이지 버퍼 고전압 그룹(PB HV Group 2 내지 PB HV Group 8)도 제1 페이지 버퍼 고전압 그룹(PB HV Group 1)과 유사한 형태로 구성 및 배치될 수 있다.
하나의 패스 트랜지스터 그룹의 제2 방향(SD) 길이는 하나의 페이지 버퍼 저전압 그룹의 제2 방향(SD) 길이보다 작고, 하나의 페이지 버퍼 고전압 그룹의 제2 방향(SD) 길이는 하나의 페이지 버퍼 저전압 그룹의 제2 방향(SD) 길이보다 작다.
이처럼, 패스 트랜지스터 회로(121)를 페이지 버퍼 저전압 그룹의 제2 방향(SD) 길이보다 작은 제2 방향(SD) 길이를 갖는 복수의 패스 트랜지스터 그룹들로 분리하여 배치하고, 페이지 버퍼 고전압 회로(131)를 페이지 버퍼 저전압 그룹의 제2 방향(SD) 길이보다 작은 제2 방향(SD) 길이를 갖는 복수의 페이지 버퍼 고전압 그룹들로 분리하여 배치함으로써, 패스 트랜지스터 그룹들과 페이지 버퍼 고전압 그룹들을 서로 간섭됨 없이 하나의 평면에 배치할 수 있다.
도 7을 참조하면, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)은 제1 슬리밍 영역(SR1)을 중심으로 제2 방향(SD)을 따라서 지그재그 형태로 배치되되, 각 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 적어도 일부분은 제1 슬리밍 영역(SR1) 내부에 위치될 수 있다.
제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)은 제2 슬리밍 영역(SR2)을 중심으로 제2 방향(SD)을 따라서 지그재그 형태로 배치되되, 각 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8) 의 적어도 일부분은 제2 슬리밍 영역(SR2) 내부에 위치될 수 있다.
본 실시예는 패스 트랜지스터 그룹의 제1 방향(FD) 폭이 슬리밍 영역의 제1 방향(FD) 폭보다 큰 경우를 나타낸 것으로, 패스 트랜지스터 그룹의 제1 방향(FD) 폭이 슬리밍 영역의 제1 방향(FD) 폭과 동일하거나 이보다 작은 경우, 패스 트랜지스터 그룹 전체가 대응하는 슬리밍 영역 내부에 배치될 수도 있다.
이와 같이, 패스 트랜지스터 그룹들(PASS TR Group 1 내지 PASS TR Group 8)의 적어도 일부가 슬리밍 영역 내부에 배치되는 경우, 패스 트랜지스터 그룹들(PASS TR Group 1 내지 PASS TR Group 8) 전체가 슬리밍 영역 외부에 배치되는 경우와 비교해서, 페이지 버퍼 고전압 그룹들(PB HV Group 1 내지 PB HV Group 8) 및 패스 트랜지스터 그룹들(PASS TR Group 1 내지 PASS TR Group 8)의 배치에 활용되지 않는 연속적인 영역(십자가 해칭 부분)의 면적이 증가될 것이다. 이러한 영역에 주변 회로(도 1의 140)가 배치될 수 있다.
주변 회로에 포함된 회로들 중에서 상대적으로 넓은 연속적인 공간에 배치될 필요가 있는 회로가 있을 수 있다. 이러한 회로는 메모리 셀 어레이(도 4의 110)와 수직 방향(VD)으로 중첩되지 않는 부분을 가질 수 있다. 이에 따라, 제2 페리 웨이퍼(PW2)의 면적이 증가하고 메모리 장치의 사이즈가 커질 수 있다.
본 실시예에 의하면, 각 패스 트랜지스터 그룹의 적어도 일부분이 슬리밍 영역 내부에 위치되므로, 페이지 버퍼 고전압 그룹들(PB HV Group 1 내지 PB HV Group 8) 및 패스 트랜지스터 그룹들(PASS TR Group 1 내지 PASS TR Group 8)의 배치에 활용되지 않는 넓은 연속적인 영역을 제공할 수 있고, 이러한 영역에 주변 회로를 배치함으로써 제2 페리 웨이퍼(PW2)의 면적을 줄일 수 있다.
도 8을 참조하면, 페이지 버퍼 고전압 회로(131)는 페이지 버퍼 저전압 그룹 개수의 두 배의 페이지 버퍼 고전압 그룹(PB HV Group 1-1 내지 PB HV Group 8-2)으로 분리될 수 있다. 두 개의 페이지 버퍼 고전압 그룹들이 쌍을 이루어 대응하는 하나의 페이지 버퍼 저전압 그룹과 수직 방향(VD)으로 중첩되며 제2 방향(SD)으로 간격을 갖고 서로 분리되어 배치될 수 있다.
이러한 경우, 하나의 페이지 버퍼 고전압 그룹의 스테이지 개수는, 하나의 페이지 버퍼 저전압 그룹의 스테이지 개수의 절반일 수 있다. 예시적으로, 하나의 페이지 버퍼 저전압 그룹이 4개의 스테이지로 구성된 경우, 페이지 버퍼 고전압 그룹들(PB HV Group 1-1 내지 PB HV Group 8-2) 각각은 2개의 스테이지로 구성될 수 있다.
도 9를 참조하면, 페이지 버퍼 고전압 유닛(HV)의 제2 방향(SD) 길이는 L1으로, 페이지 버퍼 저전압 유닛(LV)의 제2 방향(SD) 길이인 L2보다 짧다. L1과 L2간 차이로 인하여, 연결 라인을 통해서 서로 연결되는 페이지 버퍼 고전압 유닛(HV)과 페이지 버퍼 저전압 유닛(LV)이 제2 방향(SD)으로 서로 떨어져 배치될 수 있다.
예를 들어, 박스 A 안의 페이지 버퍼 고전압 유닛(HV)과 박스 B 안의 페이지 버퍼 저전압 유닛(LV)은 연결 라인을 통해서 서로 연결될 수 있고, 제2 방향(SD)으로 d1만큼 떨어져 배치될 수 있다.
본 실시예와 다르게, PB HV GROUP 7-1이 PB HV GROUP 7-2와 분리되지 않고 PB HV GROUP 7-2에 접하여 배치되는 경우 d1의 크기가 커지게 되어, 박스 A 안의 페이지 버퍼 고전압 유닛(HV)과 박스 B 안의 페이지 버퍼 저전압 유닛(LV)을 연결하는데 긴 길이의 연결 라인을 사용해야 할 것이다.
도 8의 실시예에 의하면, 하나의 페이지 버퍼 저전압 그룹(ex, 도 5의 PB LV GROUP 7)에 대응하는 두 개의 페이지 버퍼 고전압 그룹들(ex, PB HV GROUP 7-1, PB HV GROUP 7-2)이 제2 방향(SD)으로 간격을 갖고 서로 분리되어 배치되므로, 대응하는 페이지 버퍼 고전압 유닛(HV)과 페이지 버퍼 저전압 유닛(LV)간 간격을 줄일 수 있고 대응하는 페이지 버퍼 고전압 유닛(HV)과 페이지 버퍼 저전압 유닛(LV)을 연결하는데 사용되는 연결 라인의 길이를 단축시킬 수 있다.
도 10을 참조하면, 제1 내지 제8 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 8)은 제1 슬리밍 영역(SR1), 제2 슬리밍 영역(SR2), 그리고 제1 슬리밍 영역(SR1)과 제2 슬리밍 영역(SR2) 사이의 셀 영역(CR)에 배치되지 않고, 이들 영역의 바깥에 배치될 수 있다.
구체적으로, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)은 제1 슬리밍 영역(SR1)을 기준으로 셀 영역(CR)의 반대측 영역에 일렬로 배치될 수 있고, 제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)은 제2 슬리밍 영역(SR2)을 기준으로 셀 영역(CR)의 반대측 영역에 일렬로 배치될 수 있다. 이러한 경우, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)과 제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)은 제1 슬리밍 영역(SR1), 셀 영역(CR), 제2 슬리밍 영역(SR2)을 사이에 두고 서로 떨어져 배치될 것이다.
이와 같이 패스 트랜지스터 그룹들(PASS TR Group 1 내지 PASS TR Group 8)이 제1 방향(FD)을 따라서 연속적으로 위치하는 제1 슬리밍 영역(SR), 셀 영역(CR) 및 제2 슬리밍 영역(SR2)의 바깥에 배치되므로, 페이지 버퍼 고전압 그룹들(PB HV Group 1 내지 PB HV Group 8) 및 패스 트랜지스터 그룹들(PASS TR Group 1 내지 PASS TR Group 8)의 배치에 활용되지 않는 상대적으로 넓은 연속적인 영역이 제공될 수 있다. 이러한 영역에 상대적으로 넓은 연속적인 공간에 배치될 필요가 있는 주변 회로가 배치될 수 있다. 따라서, 주변 회로로 인한 제2 페리 웨이퍼(PW2)의 면적 증가가 억제될 수 있다.
도 11을 참조하면, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)은 제2 방향(SD)을 따라서 일렬로 배치되며, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 제1 방향(FD) 중심부는 제1 슬리밍 영역(SR1)의 제1 방향(FD) 중심부와 얼라인될 수 있다.
제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)은 제2 방향(SD)을 따라서 일렬로 배치되며, 제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)의 제1 방향(FD) 중심부는 제2 슬리밍 영역(SR2)의 제1 방향(FD) 중심부와 얼라인될 수 있다.
앞서, 도 6을 참조로 하여 설명한 바와 같이, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 패스 트랜지스터들이 제1 슬리밍 영역(SR1)의 패드 영역들에 각각 연결되므로, 패스 트랜지스터와 이에 대응하는 패드 영역을 연결하는데 사용되는 배선의 길이를 짧게 구성하기 위해서는 패스 트랜지스터를 제1 슬리밍 영역(SR1) 내부에 배치하거나 또는 패스 트랜지스터를 제1 슬리밍 영역(SR1) 외부에 배치할 경우 패스 트랜지스터와 제1 슬리밍 영역(SR1)간 간격을 최대한 줄여야 할 것이다.
제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 제1 방향(FD) 폭은, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)에 포함된 패스 트랜지스터들이 점유하는 영역의 제1 방향(FD) 폭에 해당할 수 있다.
워드 라인들의 개수가 늘어남에 따라서 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)에 포함된 패스 트랜지스터들의 개수가 많아 지고, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 패스 트랜지스터들이 점유하는 영역의 제1 방향(FD) 폭, 다시 말해서 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 제1 방향(FD) 폭이 늘어나게 되어, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 제1 방향(FD) 폭이 제1 슬리밍 영역(SR1)의 제1 방향(FD) 폭보다 커질 수 있다. 이러한 경우, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)에 포함된 모든 트랜지스터들을 제1 슬리밍 영역(SR1) 내부에 배치하는 것이 불가능하며 일부 패스 트랜지스터들은 제1 슬리밍 영역(SR1) 외부에 배치될 것이다.
본 실시예와 다르게, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)이 제1 슬리밍 영역(SR1)의 중심부를 기준으로 어느 한쪽 방향으로 치우쳐서 배치되는 경우, 제1 슬리밍 영역(SR1)으로부터 멀어지는 방향으로 치우친 쪽에 위치하는 패스 트랜지스터를 패드 영역에 연결하기 위해서는 긴 길이의 배선을 사용해야 할 것이다. 배선의 길이가 길어지면 RC 딜레이가 커지게 되어 메모리 장치의 성능이 저하될 수 있다.
본 발명의 실시예에 의하면, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 제1 방향(FD) 중심부가 제1 슬리밍 영역(SR1)의 제1 방향(FD) 중심부와 얼라인되므로, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)이 제1 슬리밍 영역(SR1)을 중심으로 어느 한쪽으로 치우치지 않고 배치되며, 이에 따라 제1 슬리밍 영역(SR1)과 가장 멀리 떨어져 있는 패스 트랜지스터와 제1 슬리밍 영역(SR1) 간 거리가 단축되어 패스 트랜지스터와 제1 슬리밍 영역(SR1)에 위치하는 패드 영역을 연결하는데 사용되는 배선의 길이를 줄이는 것이 가능하다.
도 12를 참조하면, 제1 내지 제8 페이지 버퍼 고전압 그룹(PB HV Group 1 내지 PB HV Group 8) 각각의 제2 방향(SD) 중심부는 대응하는 페이지 버퍼 저전압 그룹의 제2 방향(SD) 중심부와 얼라인될 수 있다. 예시적으로, 제1 페이지 버퍼 고전압 그룹(PB HV Group 1)의 제2 방향(SD) 중심부는 제1 페이지 버퍼 저전압 그룹(도 5의 PB LV Group 1)의 제2 방향(SD) 중심부와 얼라인될 수 있다.
도 13을 참조하면, 페이지 버퍼 고전압 유닛(HV)의 제2 방향(SD) 길이(L1)와 페이지 버퍼 저전압 유닛(LV)의 제2 방향(SD) 길이(L2)가 서로 다름으로 인하여, 연결 라인을 통해서 서로 연결되는 페이지 버퍼 고전압 유닛(HV)과 페이지 버퍼 저전압 유닛(LV)이 제2 방향(SD)으로 서로 떨어져 배치될 수 있다.
예를 들어, 박스 A 안의 페이지 버퍼 고전압 유닛(HV)과 박스 B 안의 페이지 버퍼 저전압 유닛(LV)은 연결 라인을 통해서 서로 연결될 수 있고, 제2 방향(SD)으로 d2만큼 떨어져 배치될 수 있다.
본 실시예와 다르게, PB HV GROUP 7이 PB LV Group 7의 제2 방향(SD) 하단 가장자리에 얼라인되어 배치되는 경우, d2의 크기가 증가하여 박스 A 안의 페이지 버퍼 고전압 유닛(HV)과 박스 B 안의 페이지 버퍼 저전압 유닛(LV)을 연결하는데 긴 길이의 연결 라인을 사용해야 할 것이다.
도 12의 실시예에 의하면, 각 페이지 버퍼 고전압 그룹의 제2 방향(SD) 중심부가 대응하는 페이지 버퍼 저전압 그룹의 제2 방향(SD) 중심부와 얼라인되므로, 대응하는 페이지 버퍼 고전압 유닛(HV)과 페이지 버퍼 저전압 유닛(LV)간 간격(d2)을 줄일 수 있고, 대응하는 페이지 버퍼 고전압 유닛(HV)과 페이지 버퍼 저전압 유닛(LV)을 연결하는데 사용되는 연결 라인의 길이를 단축시킬 수 있다.
도 14를 참조하면, 제1 내지 제8 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 8)은 도 11을 참조로 하여 설명된 제1 내지 제8 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 8)과 동일한 형태로 배치될 수 있다. 즉, 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)은 제2 방향(SD)을 따라서 일렬로 배치되며 제1 내지 제4 패스 트랜지스터 그룹(PASS TR Group 1 내지 PASS TR Group 4)의 제1 방향(FD) 중심부는 제1 슬리밍 영역(SR1)의 제1 방향(FD) 중심부와 얼라인되고, 제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)은 제2 방향(SD)을 따라서 일렬로 배치되며, 제5 내지 제8 패스 트랜지스터 그룹(PASS TR Group 5 내지 PASS TR Group 8)의 제1 방향(FD) 중심부는 제2 슬리밍 영역(SR2)의 제1 방향(FD) 중심부와 얼라인될 수 있다.
제1 내지 제8 페이지 버퍼 고전압 그룹(PB HV Group 1 내지 PB HV Group 8)은 도 12를 참조로 하여 설명된 제1 내지 제8 페이지 버퍼 고전압 그룹(PB HV Group 1 내지 PB HV Group 8)과 동일한 형태로 배치될 수 있다. 즉, 제1 내지 제8 페이지 버퍼 고전압 그룹(PB HV Group 1 내지 PB HV Group 8) 각각의 제2 방향(SD) 중심부는 대응하는 페이지 버퍼 저전압 그룹의 제2 방향(SD) 중심부와 얼라인될 수 있다.
본 실시예에 의하면, 패스 트랜지스터 그룹들(PASS TR Group 1 내지 PASS TR Group 8)과 슬리밍 영역들(SR1,SR2)의 패드 영역들간을 연결하는데 사용되는 배선들의 길이를 단축시킬 수 있고, 또한 페이지 버퍼 고전압 유닛(HV)과 페이지 버퍼 저전압 유닛(LV)을 연결하는데 사용되는 배선의 길이를 단축시키는 것이 가능하다.
도 15a는 본 발명과 관련된 메모리 장치의 배치를 나타낸 도면이고, 도 15b는 본 발명에 따른 메모리 장치의 배치를 나타낸 도면이다.
도 15a는 페이지 버퍼 회로(130)가 제1 페리 웨이퍼(PW1)에 배치되고, 로우 디코더 회로(120) 및 주변 회로(140)가 제2 페리 웨이퍼(PW2)에 배치되는 경우를 나타낸다. 도면부호 120A 및 120B는 2개의 슬리밍 영역(SR)에 대응하여 분리된 로우 디코더(120)의 두 부분을 각각 나타낸다.
페이지 버퍼 회로(130)의 제2 방향(SD)의 길이는 H1이고, 주변 회로(140) 및 로우 디코더 회로(120)의 제2 방향(SD) 길이는 H2이며, H2는 H1보다 작다. 이러한 경우, 메모리 장치의 제2 방향(SD) 크기가 H1을 기준으로 결정되어 메모리 장치는 큰 사이즈를 갖게 될 것이다.
도 15b를 참조하면, 페이지 버퍼 회로의 페이지 버퍼 고전압 회로(131)의 위치를 제2 페리 웨이퍼(PW2)로 변경하고 제1 페리 웨이퍼(PW1)에는 페이지 버퍼 저전압 회로(132)만 배치할 경우, 제1 페리 웨이퍼(PW1)에 포함된 회로의 제2 방향(SD) 길이(H1')와 제2 페리 웨이퍼(PW2)에 포함된 회로의 제2 방향(SD) 길이(H2')의 길이 차이가 감소된다. 즉, H1'과 H2'는 도 15a의 H1보다 작다. 이에 따라, 메모리 장치의 제2 방향(SD) 길이가 H1보다 작은 크기를 갖는 H1' 또는 H2'을 기준으로 결정되므로 메모리 장치의 사이즈가 감소된다.
도 16은 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 17은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 17을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 셀 웨이퍼에 마련되며 제1 방향으로 신장되는 복수의 워드 라인들 및 제2 방향으로 신장되는 복수의 비트 라인들이 배열된 메모리 셀 어레이;
    상기 메모리 셀 어레이를 제어하며 페이지 버퍼 저전압 회로, 페이지 버퍼 고전압 회로, 로우 디코더 회로 및 주변 회로를 포함하는 로직 회로;를 포함하며,
    상기 페이지 버퍼 저전압 회로는 상기 셀 웨이퍼와 수직 방향으로 중첩되는 제1 페리 웨이퍼에 배치되고,
    상기 페이지 버퍼 고전압 회로, 상기 로우 디코더 회로 및 상기 주변 회로는 상기 셀 웨이퍼 및 상기 제1 페리 웨이퍼와 상기 수직 방향으로 중첩되는 제2 페리 웨이퍼에 배치되는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  2. 제1 항에 있어서, 상기 제2 방향으로 신장되고 상기 제1 방향을 따라서 나열되는 복수의 슬리밍 영역들을 포함하고,
    상기 페이지 버퍼 저전압 회로는 상기 슬리밍 영역 개수의 2N(N은 자연수)배의 페이지 버퍼 저전압 그룹들로 분리되며, 2N개의 페이지 버퍼 저전압 그룹들이 대응하는 하나의 슬리밍 영역의 양측에 각각 N개씩 배치되는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  3. 제2 항에 있어서, 상기 페이지 버퍼 고전압 회로는 상기 페이지 버퍼 저전압 그룹 개수와 동일한 개수의 페이지 버퍼 고전압 그룹들로 분리되며, 상기 페이지 버퍼 고전압 그룹들 각각은 대응하는 하나의 페이지 버퍼 저전압 그룹과 상기 수직 방향으로 중첩하여 배치되되,
    상기 각 페이지 버퍼 고전압 그룹의 상기 제2 방향의 길이는 상기 각 페이지 버퍼 저전압 그룹의 상기 제2 방향의 길이보다 작은 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  4. 제3 항에 있어서, 상기 페이지 버퍼 고전압 그룹들 각각은 상기 제2 방향 중심부가 대응하는 하나의 페이지 버퍼 저전압 그룹의 상기 제2 방향 중심부와 얼라인되도록 배치되는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  5. 제2 항에 있어서, 상기 페이지 버퍼 고전압 회로는 상기 페이지 버퍼 저전압 그룹 개수의 두 배의 페이지 버퍼 고전압 그룹들로 분리되고,
    두 개의 페이지 버퍼 고전압 그룹들이 쌍을 이루어 대응하는 하나의 페이지 버퍼 저전압 그룹과 상기 수직 방향으로 중첩되며, 상기 제2 방향으로 간격을 갖고 서로 분리되어 배치되는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  6. 제2 항에 있어서, 상기 로우 디코더 회로는 패스 트랜지스터 회로를 포함하며,
    상기 패스 트랜지스터 회로는 상기 슬리밍 영역 개수의 2N(N은 자연수)배의 페이지 버퍼 저전압 그룹들로 분리되며, 2N개의 패스 트랜지스터 그룹들이 대응하는 하나의 슬리밍 영역을 따라서 배치되되,
    상기 각 패스 트랜지스터 그룹의 상기 제2 방향의 길이는 상기 각 페이지 버퍼 저전압 그룹의 상기 제2 방향의 길이보다 작은 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  7. 제6 항에 있어서, 상기 2N개의 패스 트랜지스터 그룹들이 대응하는 하나의 슬리밍 영역을 중심으로 지그재그 형태로 배치되는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  8. 제7 항에 있어서, 상기 패스 트랜지스터 그룹들 각각의 적어도 일부분이 대응하는 슬리밍 영역 내부에 배치되는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  9. 제6 항에 있어서, 상기 슬리밍 영역들은 하나의 셀 영역을 사이에 두고 상기 제1 방향으로 이웃하는 제1 슬리밍 영역 및 제2 슬리밍 영역을 포함하고,
    상기 제1 슬리밍 영역에 대응하는 2N개의 패스 트랜지스터 그룹들과 상기 제2 슬리밍 영역에 대응하는 2N개의 패스 트랜지스터 그룹들이, 상기 제1 슬리밍 영역, 상기 제2 슬리밍 영역 및 상기 셀 영역을 사이에 두고 서로 떨어져 배치되는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  10. 제9 항에 있어서, 상기 2N개의 패스 트랜지스터 그룹들은 상기 제2 방향 중심부가 대응하는 하나의 슬리밍 영역의 상기 제2 방향 중심부와 얼라인되도록 배치되는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  11. 메모리 셀 어레이를 포함하는 셀 웨이퍼;
    복수의 제1 트랜지스터들을 포함하며 상기 메모리 셀 어레이를 제어하는 제1 로직 회로를 포함하는 제1 페리 웨이퍼; 및
    복수의 제2 트랜지스터들을 포함하며 상기 메모리 셀 어레이를 제어하는 복수의 제2 로직 회로를 포함하는 제2 페리 웨이퍼;를 포함하며,
    상기 제1 트랜지스터들의 게이트 절연층 두께의 종류가 상기 제2 트랜지스터들의 게이트 절연층 두께의 종류보다 적은 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  12. 제11 항에 있어서, 상기 제1 페리 웨이퍼는 제1 배선을 포함하고, 상기 제2 페리 웨이퍼는 제2 배선을 포함하며,
    상기 제1 배선은 상기 제2 배선보다 비저항이 낮은 물질로 구성된 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
  13. 제11 항에 있어서, 상기 제1 로직 회로는 페이지 버퍼 저전압 회로를 포함하고, 상기 제2 로직 회로는 페이지 버퍼 고전압 회로, 로우 디코더 회로 및 주변 회로를 포함하는 것을 특징으로 하는 수직형 구조를 갖는 메모리 장치.
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